KR20220009531A - 반도체 메모리 소자 - Google Patents
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Abstract
본 발명의 일 실시예는, 기판 상에서 상기 기판의 상면과 평행한 제1 방향으로 연장되는 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 도전 라인; 상기 제1 도전 라인 및 상기 제2 도전 라인 사이에 배치되며, 상기 기판의 상면으로부터 수직한 방향으로 적층된 하부 전극 패턴, 정보 저장 요소, 중간 전극 패턴, 스위칭 요소 및 상부 전극 패턴을 포함하는 메모리 셀; 및 상기 메모리 셀의 측면에 배치된 측벽 스페이서를 포함하며, 상기 메모리 셀의 측면은 상기 스위칭 요소의 측면에서 오목한 부분을 가지며, 상기 측벽 스페이서에서 상기 오목한 부분에 위치한 부분은 상기 상부 전극 패턴의 측면 상에 위치한 부분의 두께보다 큰 두께를 갖는 반도체 메모리 소자를 제공한다.
Description
본 발명은 반도체 메모리 소자에 관한 것이다.
메모리 소자 등과 같은 반도체 소자의 고성능화 및 저전력화 추세에 따라 MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 소자들이 개발되고 있다. 이러한 차세대 메모리 소자들은 전류 또는 전압에 따라 저항 값이 변화할 수 있는 정보 저장 물질을 이용할 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 정보 저장 물질 패턴을 포함하는 반도체 메모리 소자를 제공하는데 있다.
본 발명의 일 실시예는, 기판 상에서 상기 기판의 상면과 평행한 제1 방향으로 연장되는 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 도전 라인; 상기 제1 도전 라인 및 상기 제2 도전 라인 사이에 배치되며, 상기 기판의 상면으로부터 수직한 방향으로 적층된 하부 전극 패턴, 정보 저장 요소, 중간 전극 패턴, 스위칭 요소 및 상부 전극 패턴을 포함하는 메모리 셀; 및 상기 메모리 셀의 측면에 배치된 측벽 스페이서를 포함하며, 상기 메모리 셀의 측면은 상기 스위칭 요소의 측면에서 오목한 부분을 가지며, 상기 측벽 스페이서에서 상기 오목한 부분에 위치한 부분은 상기 상부 전극 패턴의 측면 상에 위치한 부분의 두께보다 큰 두께를 갖는 반도체 메모리 소자를 제공한다.
본 발명의 일 실시예는 기판 상에 서로 이격되어 배열된 제1 도전 라인들; 상기 제1 도전 라인들과 교차하며 서로 이격되어 배열된 제2 도전 라인들; 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이에 각각 배치된 메모리 셀들; 상기 메모리 셀들의 측면에 각각 배치된 측벽 스페이서들; 및 상기 메모리 셀들 사이의 공간을 충전하는 층간 절연층을 포함하며, 상기 메모리 셀들은 각각 상기 제1 도전 라인들 상에 상기 기판의 상면과 수직한 방향으로 순차적으로 적층된 하부 전극 패턴, 정보 저장 요소, 중간 전극 패턴, 스위칭 요소 및 상부 전극 패턴을 포함하고, 상기 상부 전극 패턴은 제1 폭을 가지며, 상기 스위칭 요소는 상기 제1 폭보다 작은 제2 폭을 가지고, 상기 측벽 스페이서에서 상기 스위칭 요소 상에 위치한 부분은 상기 상부 전극 패턴의 측면 상에 위치한 제1 부분의 두께보다 큰 두께를 갖는 반도체 메모리 소자를 제공한다.
본 발명의 일 실시예는 기판 상에서 상기 기판의 상면과 평행한 제1 방향으로 연장되는 제1 도전 라인들; 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인들; 상기 제1 도전 라인 및 상기 제2 도전 라인 사이에 각각 배치되며, 각각 상기 제1 도전 라인들 상에 수직 방향으로 순차적으로 적층된 하부 전극 패턴, 정보 저장 요소, 중간 전극 패턴, 스위칭 요소 및 상부 전극 패턴을 포함하는 메모리 셀들; 및 상기 메모리 셀들의 측면들에 각각 배치된 측벽 스페이서들;을 포함하며, 상기 메모리 셀들은 상기 스위칭 요소에서 제1 오목한 측면과 상기 정보 저장 요소에 제2 오목한 측면을 가지며, 상기 측벽 스페이서들 각각에서, 상기 스위칭 요소의 측면 상에 위치한 제1 부분은 상기 상부 전극 패턴의 측면 상에 위치한 부분의 두께보다 큰 두께를 가지며, 상기 정보 저장 요소의 측면 상에 위치한 제2 부분은 상기 중간 전극 패턴의 측면 상에 위치한 부분의 두께보다 큰 두께를 갖는 반도체 메모리 소자를 제공한다.
본 발명의 일 실시예에 따르면, 스위칭 요소(예, OTS)를 정보 저장 요소보다 상부에 배치하고, 메모리 셀을 위한 패터닝 공정에서 스위칭 요소의 측면 에칭 후에 측벽 스페이서를 보강함으로써 후속 패터닝 공정에서 전극 물질(예, W)에 의한 오염을 효과적으로 방지할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 2는 도 1에 도시된 반도체 메모리 소자를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 단면도들이다.
도 3는 도 2의 일부분을 확대하여 나타낸 부분 확대도이다.
도 4 내지 도 15는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 공정별 단면도들이다.
도 16a 및 도 16b는 각각 도 4 및 도 15의 단면에 근거한 반도체 메모리 소자의 평면도이다.
도 17a 및 도 17b는 본 발명의 다양한 실시예에 따른 반도체 메모리 소자를 나타내는 단면도들이다.
도 18은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타내는 단면도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타내는 단면도이다.
도 2는 도 1에 도시된 반도체 메모리 소자를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 단면도들이다.
도 3는 도 2의 일부분을 확대하여 나타낸 부분 확대도이다.
도 4 내지 도 15는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 공정별 단면도들이다.
도 16a 및 도 16b는 각각 도 4 및 도 15의 단면에 근거한 반도체 메모리 소자의 평면도이다.
도 17a 및 도 17b는 본 발명의 다양한 실시예에 따른 반도체 메모리 소자를 나타내는 단면도들이다.
도 18은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타내는 단면도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타내는 평면도이며, 도 2는 도 1에 도시된 반도체 메모리 소자를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 단면도들이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 장치(100)는 기판(101)과 상기 기판(101) 상에 배치된 메모리 셀 적층체(MCS)를 포함한다.
본 실시예에 채용된 메모리 셀 적층체(MCS)는 제1 메모리 셀들(MC1) 및 제2 메모리 셀들(MCS)을 포함하는 2단 구조로서, 제1 내지 제3 도전 라인들(CL1,CL2,CL3)과 제1 및 제2 메모리 셀들(MC1,MC2)을 포함할 수 있다. 상기 기판(101)은 반도체 기판(102) 및 상기 반도체 기판(102) 상에 배치된 회로 영역(105)을 포함할 수 있다.
상기 기판(101) 상에 제1 도전 라인들(CL1)이 배치될 수 있다. 상기 제1 도전 라인들(CL1) 및 상기 제3 도전 라인들(CL3)은 상기 기판(101) 상에 제1 방향(예, X 방향)으로 연장되며, 상기 제1 방향(예, X 방향)과 교차하는 제2 방향(예, Y 방향)으로 이격되도록 배열될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 및 제3 도전 라인들(CL1,CL3) 사이에서 상기 제2 방향으로 연장되며 제1 방향으로 이격되도록 배치될 수 있다. 상기 제1 메모리 셀들(MC1)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 배치되며, 이와 유사하게 상기 제2 메모리 셀들(MC2)은 상기 제2 도전 라인들(CL2)과 상기 제3 도전 라인들(CL3) 사이에 각각 배치될 수 있다. 도 1에 도시된 바와 같이, 상기 제1 메모리 셀들(MC1)과 상기 제2 메모리 셀들(MC2)은 상기 제1 및 제2 도전 라인들(CL1,CL2)의 교차 영역들과 상기 제2 및 제3 도전 라인들(CL2,CL3)의 교차 영역들에 각각 배치될 수 있다.
상기 제1 및 제2 메모리 셀들(MC1,MC2) 각각은 정보 저장 요소(DS) 및 스위칭 요소(SW)를 포함할 수 있다. 상기 정보 저장 요소(DS) 및 상기 스위칭 요소(SW)는 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2) (특히, 상기 교차영역들) 상에 상기 기판(101)의 상면과 수직인 제3 방향(예, Z 방향)으로 배열될 수 있다. 상기 제1 메모리 셀들(MC1)은 각각 상기 제1 도전 라인들(CL1)과 상기 정보 저장 요소(DS) 사이에 배치된 하부 전극 패턴(110)과, 상기 정보 저장 요소(DS)와 상기 스위칭 요소(SW) 사이에 배치된 중간 전극 패턴(120)과, 상기 스위칭 요소(SW)와 상기 제2 도전 라인들(CL2) 사이에 배치된 상부 전극 패턴(130)을 포함할 수 있다. 이와 유사하게, 상기 제2 메모리 셀들(MC1)은 각각 상기 제2 도전 라인들(CL2)과 상기 정보 저장 요소(DS) 사이에 배치된 하부 전극 패턴(110)과, 상기 정보 저장 요소(DS)와 상기 스위칭 요소(SW) 사이에 배치된 중간 전극 패턴(120)과, 상기 스위칭 요소(SW)와 상기 제3 도전 라인들(CL3) 사이에 배치된 상부 전극 패턴(130)을 포함할 수 있다. 상기 제2 및 제3 도전 라인들(CL2,CL3)과 상기 제1 및 제2 메모리 셀들(MC1,MC2) 사이에는 도전성 배리어(BM)가 도입될 수 있다. 예를 들어, 상기 도전성 배리어(BM)는 Ta, TaN, Mn, MnN, WN, Ti, TiN 또는 그 조합을 포함할 수 있다
본 실시예에서 채용된 상기 메모리 셀 적층체(MCS)는 제1 메모리 셀들(MC1)과 제2 메모리 셀들(MCS)로 구성된 2단 구조로 예시되어 있으나, 이에 한정되지 않으며, 1 단 구조 또는 다른 복수 단(예, 4단)의 구조를 가질 수 있다.
본 실시예에서 채용된 제1 및 제2 메모리 셀들(MC1,MC2)은 상기 스위칭 요소(SW)는 상기 정보 저장 요소(DS)보다 높은 레벨에 배치된 구조를 가질 수 있다. 본 명세서에서, 이러한 레벨은 상기 기판(101)의 상면을 기준으로 정의될 수 있다.
상기 정보 저장 요소(DS)는 반도체 소자의 동작 시에 결정질에서 비정질로 상변화하거나, 또는 비정질에서 결정질로 상변화할 수 있는 상변화 메모리 물질을 포함할 수 있다. 예를 들어, 상기 정보 저장 요소(DS)는 Ge, Sb, 및/또는 Te를 포함하는 칼코게나이드(chalcogenide) 물질 등과 같은 상변화 물질을 포함할 수 있다. 다른 실시예에서, 상기 정보 저장 요소(DS)는 상변화 물질 대신에 다른 방식으로 정보를 저장할 수 있는 가변 저항 물질로 대체될 수 있다.
구체적인 예에서, 상기 정보 저장 요소(DS)는 GeTe, GeSe, GeS, SbSe, SbTe, SbS, SbSe, SnSb, InSe, InSb, AsTe, AlTe, GaSb, AlSb, BiSb, ScSb, Ysb, CeSb, DySb, NdSb와 같은 2원계 조성, GeSbSe, AlSbTe, AlSbSe, SiSbSe, SiSbTe, GeSeTe, InGeTe, GeSbTe, GeAsTe, SnSeTe, GeGaSe, BiSbSe, GaSeTe, InGeSb, GaSbSe, GaSbTe, InSbSe, InSbTe, SnSbSe, SnSbTe, ScSbTe, ScSbSe, ScSbS, YSbTe, YSbSe, YSbS, CeSbTe, CeSbSe, CeSbS, DySbTe, DySbSe, DySbS, NdSbTe, NdSbSe, NdSbS와 같은 3원계 조성, GeSbTeS, BiSbTeSe, AgInSbTe, GeSbSeTe, GeSnSbTe, SiGeSbTe, SiGeSbSe, SiGeSeTe, BiGeSeTe, BiSiGeSe, BiSiGeTe, GeSbTeBi, GeSbSeBi, GeSbSeIn, GeSbSeGa, GeSbSeAl, GeSbSeTl, GeSbSeSn, GeSbSeZn, GeSbTeIn, GeSbTeGa, GeSbTeAl, GeSbTeTl, GeSbTeSn, GeSbTeZn, ScGeSbTe, ScGeSbSe, ScGeSbS, YGeSbTe, YGeSbSe, YGeSbS, CeGeSbTe, CeGeSbSe, CeGeSbS, DyGeSbTe, DyGeSbSe, DyGeSbS, NdGeSbTe, NdGeSbSe, NdGeSbS와 같은 4원계 조성, InSbTeAsSe, GeScSbSeTe, GeSbSeTeS, GeScSbSeS, GeScSbTeS, GeScSeTeS, GeScSbSeP, GeScSbTeP, GeSbSeTeP, GeScSbSeIn, GeScSbSeGa, GeScSbSeAl, GeScSbSeTl, GeScSbSeZn, GeScSbSeSn, GeScSbTeIn, GeScSbTeGa, GeSbAsTeAl, GeScSbTeTl, GeScSbTeZn, GeScSbTeSn, GeSbSeTeIn, GeSbSeTeGa, GeSbSeTeAl, GeSbSeTeTl, GeSbSeTeZn, GeSbSeTeSn, GeSbSeSIn, GeSbSeSGa, GeSbSeSAl, GeSbSeSTl, GeSbSeSZn, GeSbSeSSn, GeSbTeSIn, GeSbTeSGa, GeSbTeSAl, GeSbTeSTl, GeSbTeSZn, GeSbTeSSn, GeSbSeInGa, GeSbSeInAl, GeSbSeInTl, GeSbSeInZn, GeSbSeInSn, GeSbSeGaAl, GeSbSeGaTl, GeSbSeGaZn, GeSbSeGaSn, GeSbSeAlTl, GeSbSeAlZn, GeSbSeAlSn, GeSbSeTlZn, GeSbSeTlSn, GeSbSeZnSn와 같은 5원계 조성 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 상기 조성들은 B, C, N, O, P, Cd, W, Ti, Hf 및 Zr 중 적어도 하나의 원소를 미량으로 포함할 수 있다. 일부 실시예에서, 상기 정보 저장요소(DS)는 서로 다른 조성을 갖는 2이상의 층을 포함한 다층 구조일 수 있다.
상기 스위칭 요소(SW)는 스위칭 소자 특성을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 스위칭 요소(SW)는 임계 스위칭 소자(ovonic threshold switching device, OTS)를 포함할 수 있다. 일부 실시예에서, 상기 스위칭 요소(SW)는 상기 정보 저장 요소(DS)의 칼코게나이드계 물질과 다른 칼코게나이드 계열의 물질을 포함할 수 있다. 예를 들어, 상기 스위칭 요소(SW)은 반도체 소자의 동작 시에 비정질 상을 유지할 수 있는 칼코게나이드 계열의 오버닉 임계 스위치 물질을 포함할 수 있다. 예를 들어, 상기 스위칭 요소(SW)는 As 원소, S 원소, Se 원소, Te 원소 또는 Ge 원소 중 적어도 2개 이상의 원소들을 함유한 합금 물질 또는 이들 합금 물질에 비결정상을 보다 높은 온도에서 유지시킬 수 있는 추가 원소(예, Si 원소 또는 N 원소 등)를 포함할 수 있다.
구체적인 예에서는, 상기 스위칭 요소(SW)는 GeSe, GeS, AsSe, AsTe, AsS SiTe, SiSe, SiS, GeAs, SiAs, SnSe, SnTe와 같은 2원계 조성, GeAsTe, GeAsSe, AlAsTe, AlAsSe, SiAsSe, SiAsTe, GeSeTe, GeSeSb, GaAsSe, GaAsTe, InAsSe, InAsTe, SnAsSe, SnAsTe와 같은 3원계 조성, GeSiAsTe, GeSiAsSe, GeSiSeTe, GeSeTeSb, GeSiSeSb, GeSiTeSb, GeSeTeBi, GeSiSeBi, GeSiTeBi, GeAsSeSb, GeAsTeSb, GeAsTeBi, GeAsSeBi, GeAsSeIn, GeAsSeGa, GeAsSeAl, GeAsSeTl, GeAsSeSn, GeAsSeZn, GeAsTeIn, GeAsTeGa, GeAsTeAl, GeAsTeTl, GeAsTeSn, GeAsTeZn와 같은 4원계 조성, GeSiAsSeTe, GeAsSeTeS, GeSiAsSeS, GeSiAsTeS, GeSiSeTeS, GeSiAsSeP, GeSiAsTeP, GeAsSeTeP, GeSiAsSeIn, GeSiAsSeGa, GeSiAsSeAl, GeSiAsSeTl, GeSiAsSeZn, GeSiAsSeSn, GeSiAsTeIn, GeSiAsTeGa, GeSiAsTeAl, GeSiAsTeTl, GeSiAsTeZn, GeSiAsTeSn, GeAsSeTeIn, GeAsSeTeGa, GeAsSeTeAl, GeAsSeTeTl, GeAsSeTeZn, GeAsSeTeSn, GeAsSeSIn, GeAsSeSGa, GeAsSeSAl, GeAsSeSTl, GeAsSeSZn, GeAsSeSSn, GeAsTeSIn, GeAsTeSGa, GeAsTeSAl, GeAsTeSTl, GeAsTeSZn, GeAsTeSSn, GeAsSeInGa, GeAsSeInAl, GeAsSeInTl, GeAsSeInZn, GeAsSeInSn, GeAsSeGaAl, GeAsSeGaTl, GeAsSeGaZn, GeAsSeGaSn, GeAsSeAlTl, GeAsSeAlZn, GeAsSEAlSn, GeAsSeTlZn, GeAsSeTlSn, GeAsSeZnSn와 같은 5원계 조성, 및 GeSiAsSeTeS, GeSiAsSeTeIn, GeSiAsSeTeGa, GeSiAsSeTeAl, GeSiAsSeTeTl, GeSiAsSeTeZn, GeSiAsSeTeSn, GeSiAsSeTeP, GeSiAsSeSIn, GeSiAsSeSGa, GeSiAsSeSAl, GeSiAsSeSTl, GeSiAsSeSZn, GeSiAsSeSSn, GeAsSeTeSIn, GeAsSeTeSGa, GeAsSeTeSAl, GeAsSeTeSTl, GeAsSeTeSZn, GeAsSeTeSSn, GeAsSeTePIn, GeAsSeTePGa, GeAsSeTePAl, GeAsSeTePTl, GeAsSeTePZn, GeAsSeTePSn, GeSiAsSeInGa, GeSiAsSeInAl, GeSiAsSeInTl, GeSiAsSeInZn, GeSiAsSeInSn, GeSiAsSeGaAl, GeSiAsSeGaTl, GeSiAsSeGaZn, GeSiAsSeGaSn, GeSiAsSeAlSn, GeAsSeTeInGa, GeAsSeTeInAl, GeAsSeTeInTl, GeAsSeTeInZn, GeAsSeTeInSn, GeAsSeTeGaAl, GeAsSeTeGaTl, GeAsSeTeGaZn, GeAsSeTeGaSn, GeAsSeTeAlSn, GeAsSeSInGa, GeAsSeSInAl, GeAsSeSInTl, GeAsSeSInZn, GeAsSeSInSn, GeAsSeSGaAl, GeAsSeSGaTl, GeAsSeSGaZn, GeAsSeSGaSn, GeAsSeSAlSn와 같은 6원계 조성 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 상기 조성들은 B, C, N 및 O 중 적어도 한 원소를 미량으로 포함할 수 있다. 일부 실시예에서, 상기 스위칭 요소(SW)는 서로 다른 조성을 갖는 2이상의 층을 포함한 다층 구조일 수 있다.
본 실시예에서, 상기 하부 전극 패턴(110)은, 상기 제1 또는 제2 도전 라인(CL1,CL2) 상에 배치된 제1 하부 전극층(112)과, 상기 제1 하부 전극층(112) 상에 배치된 제2 하부 전극층(115)을 포함할 수 있다. 상기 제1 하부 전극층(112)은 상기 제2 하부 전극층(115)의 두께보다 큰 두께를 가질 수 있다. 예를 들어, 상기 제1 하부 전극층(112)은 탄소 함유 물질을 포함하며, 상기 제2 하부 전극층(115)은 텅스텐 또는 텅스텐 화합물을 포함할 수 있다. 상기 탄소 함유 물질은 탄소 원소 물질 또는 탄소 원소 및 금속 원소(예, W, Ti, Ta 또는 Co)를 함유한 도전 물질일 수 있다. 예를 들어, 이러한 탄소 및 금속 함유 물질은 WC(tungsten carbide) 또는 TiC(titanium carbide)와 같은 금속-탄소 합금 물질(metal-carbon alloy material)을 포함할 수 있다. 이하, "탄소 함유 물질"은 상술한 바와 같이 탄소 원소 물질뿐만 아니라 탄소 및 금속 함유한 도전 물질을 포함하는 것으로 이해될 수 있다.
상기 중간 전극 패턴(120)은, 상기 정보 저장 요소(DS)의 측면 상에 배치된 제1 중간 전극층(125)과, 상기 제1 중간 전극층(125) 상에 배치된 제2 중간 전극층(122)을 포함할 수 있다. 상기 제2 중간 전극층(122)은 상기 제1 중간 전극층(125)의 두께보다 큰 두께를 가질 수 있다. 예를 들어, 상기 제1 중간 전극층(125)은 텅스텐 또는 텅스텐 화합물을 포함하며, 상기 제2 중간 전극층(122)은 탄소 함유 물질을 포함할 수 있다. 또한, 상기 스위칭 요소(SW) 상에 배치된 상기 상부 전극 패턴(130)은 예를 들어 탄소 함유 물질을 포함할 수 있다.
상기 제1 도전 라인들(CL1) 사이에 제1 갭필 패턴들(140A)이 배치될 수 있다. 예를 들어, 상기 제1 갭필 패턴들(140A)은 SiN, SiON, SiC, SiCN, SiOC, SiOCN, SiO2 및 Al2O3 중 적어도 하나를 포함할 수 있다. 상기 제1 갭필 패턴들(140A)은 CVD, PVD, ALD 및 SOG와 같은 공정에 의해 형성될 수 있다.
상기 제1 갭필 패턴들(140A)과 상기 제1 도전 라인들(CL1) 상에 상기 제1 메모리 셀들(MC1) 사이의 공간을 충전하는 제1 층간 절연층(160A)이 배치될 수 있다. 예를 들어, 상기 제1 층간 절연층(160A)은 SiN, SiON, SiC, SiCN, SiOC, SiOCN, SiO2 및 Al2O3 중 적어도 하나를 포함할 수 있다. 상기 제1 층간 절연층(160A)은 CVD, PVD, ALD 및 SOG와 같은 공정에 의해 형성될 수 있다.
이와 유사하게, 상기 제2 도전 라인들(CL2) 사이에 제2 갭필 패턴들(140B)이 배치되고, 상기 제3 도전 라인들(CL3) 사이에 제3 갭필 패턴들(140C)이 배치될 수 있다. 상기 제2 갭필 패턴들(140B)과 상기 제2 도전 라인들(CL2) 상에 상기 제2 메모리 셀들(MC2) 사이의 공간에 충전하는 제2 층간 절연층(160B)이 배치될 수 있다. 예를 들어, 상기 제2 및 제3 갭필 패턴들(140B,140C)과 상기 제2 층간 절연층(160B)은 각각 상기 제1 갭필 패턴들(140A) 및 상기 제1 층간 절연층(160B)과 유사하게 절연성 물질를 포함하며, 그와 유사한 공정으로 형성될 수 있다.
일부 실시예에서, 상기 제1 내지 제3 갭필 패턴들(140A,140B,140C) 및 상기 제1 및 제2 층간 절연층(160A,160B) 중 적어도 하나는 서로 다른 조성을 갖는 2층 이상을 포함하는 다층막 구조일 수 있다.
상기 제1 및 제2 메모리 셀들(MC1,MC2)의 측면들에는 각각 제1 및 제2 측벽 스페이서들(150A,150B)이 배치될 수 있다. 구체적으로, 상기 제1 측벽 스페이서(120A)는 상기 제1 층간 절연층(160A)과 상기 제1 메모리 셀들(MC1) 사이에 배치되며, 일부 실시예에는 도 2에 도시된 바와 같이 상기 제1 층간 절연층(160A)의 하면과, 상기 제1 도전 라인들(CL1) 및 상기 제1 갭필 패턴들(140A) 사이로 연장될 수 있다. 이와 유사하게, 상기 제2 측벽 스페이서(150B)는 상기 제2 층간 절연층(160B)과 상기 제2 메모리 셀들(MC2) 사이에 배치되며, 일부 실시예에는 도 2에 도시된 바와 같이 상기 제2 층간 절연층(160B)의 하면과, 상기 제2 도전 라인들(CL2) 및 상기 제2 갭필 패턴들(140B) 사이로 연장될 수 있다.
상기 제1 및 제2 메모리 셀들(MC1,MC2)의 각 측면은 상기 스위칭 요소(SW)의 측면에서 오목한 부분(CS)을 가질 수 있다. 도 3에 도시된 바와 같이, 상기 스위칭 요소(SW)는 상기 상부 전극 패턴(130)의 폭(W2)보다 작은 폭(W1)을 가질 수 있다. 상기 스위칭 요소(SW)의 측면은 상기 상부 전극 패턴(130)의 측면뿐만 아니라 상기 중간 전극 패턴(120)의 측면보다 인입되어 오목한 측면을 제공할 수 있다. 예를 들어, 상기 오목한 부분(CS)의 깊이(d)는 상기 상부 전극 패턴(130)의 측면 기준으로 0.5㎚∼3㎚ 범위일 수 있으며, 일부 실시예에서, 상기 오목한 부분(CS)의 깊이(d)는 1㎚∼2㎚ 범위일 수 있다.
도 3에 도시된 바와 같이, 상기 제1 측벽 스페이서들(150A)에서, 상기 상부 전극 패턴(130)의 측면 상에 위치한 부분의 두께(ta)는 상기 하부 전극 패턴(110)의 측면 상에 위치한 부분의 두께(te)보다 클 수 있다. 예를 들어, 상기 제1 측벽 스페이서(150A)에서 상기 중간 전극 패턴(120)(특히, 제2 중간 전극층(122))의 측면 상에 위치한 부분의 두께(tc)는 상기 하부 전극 패턴(110)(특히, 제1 하부 전극층(112))의 측면 상에 위치한 부분의 두께(te)보다 크며, 상기 상부 전극 패턴(130)의 측면 상에 위치한 부분의 두께(ta)보다 작을 수 있다.
한편, 상기 제1 메모리 셀들(MC1)의 각 측면의 프로파일에 따라 특정 영역별로 다른 두께를 가질 수 있다. 상기 제1 측벽 스페이서(150A)에서 상기 스위칭 요소(SW)의 측면에 위치한 부분의 두께(tb)는 상기 상부 전극 패턴(130)의 측면 상에 위치한 부분의 두께(ta)보다 클 수 있다. 특히, 제1 스페이서막(151)은 오목한 부분(CS)을 충전하여 메모리 셀을 위한 패터닝 공정 동안에 스위칭 요소(SW)를 충분한 두께의 절연막으로 커버하여 상기 스위칭 요소(SW)를 에칭 결과물(예, W)에 의한 오염으로부터 보호할 수 있다(도 8 및 도 10 참조).
본 실시예에서 채용된 제1 및 제2 측벽 스페이서들(150A,150B)은 각각 도 3에 도시된 바와 같이 제1 내지 제4 스페이서막들(151,152,153,154)을 포함한 구조로 예시되어 있다.
본 실시예에서, 상기 중간 전극 패턴(120)의 상면은 상기 스위칭 요소(SW)가 위치하지 않은 제1 외주 영역(perimeter area, P1)을 포함할 수 있다. 이러한 제1 외주 영역(P1)은 턱(tuck) 구조를 제공할 수 있다. 상기 제1 측벽 스페이서(150A)의 일 부분, 즉 제1 스페이서막(151)은 상기 중간 전극 패턴(120)의 상면의 상기 제1 외주 영역(P1) 상에 배치될 수 있다.
본 실시예에 채용된 중간 전극 패턴(120)에서, 상기 제1 중간 전극층(125)의 상면은 상기 제2 중간 전극층(122)이 위치하지 않은 제2 외주 영역(P2)을 포함할 수 있다. 이러한 제2 외주 영역(P2)은 턱 구조를 제공할 수 있다. 상기 제1 측벽 스페이서(150A)의 일 부분, 즉 제2 스페이서막(122)는 상기 제1 중간 전극층(125)의 상면의 상기 제2 외주 영역(P2) 상에 배치될 수 있다. 상기 제1 측벽 스페이서(150A)에서 상기 제2 중간 전극층(122)의 측면 상에 위치한 부분의 두께(tc)는 상기 제1 중간 전극층(125)의 측면 상에 위치한 부분의 두께(td)보다 클 수 있다.
본 실시예에 채용된 하부 전극 패턴(110)에서, 상기 제1 하부 전극층(112)의 상면은 상기 제2 하부 전극층(115)이 위치하지 않은 제3 외주 영역(P3)을 포함할 수 있다. 이러한 제3 외주 영역(P3)은 턱 구조를 제공할 수 있다. 상기 제1 측벽 스페이서(150A)의 일 부분, 즉 제3 스페이서막(123)은 상기 제1 하부 전극층(112)의 상면의 상기 제3 외주 영역(P3) 상에 배치될 수 있다. 상기 제1 측벽 스페이서(150A)에서 상기 제2 하부 전극층(115)의 측면 상에 위치한 부분의 두께(td')는 상기 제1 하부 전극층(112)의 측면 상에 위치한 부분의 두께(te)보다 클 수 있다.
본 실시예에서, 상기 제2 하부 전극층(115)과 상기 제1 중간 전극층(125)은 동일한 물질(예, 텅스텐(W))로 형성되며, 상기 제2 하부 전극층(115)의 측면 상에 위치한 부분의 두께(td')는 상기 제1 중간 전극층(125)의 측면 상에 위치한 부분의 두께(td)와 실질적으로 동일할 수 있다.
이와 같이, 상기 제1 및 제2 메모리 셀들(MC1,MC2)은 상기 패터닝 공정에 의해 형성되는 다양한 턱 구조를 가질 수 있으며, 이에 따라 측벽 스페이서의 두께는 영역별로 상이할 수 있다.
도 3에는 제1 측벽 스페이서(150A)만 도시되어 있으나, 상기 제2 측벽 스페이서(150B)도 도 3에 도시된 제1 측벽 스페이서(150A)의 구조와 유사한 구조를 갖는 것으로 이해할 수 있다. 제1 및 제2 측벽 스페이서막들(150A,150B)을 각각 구성하는 제1 내지 제4 스페이서막들(121,122,123,124)은 예를 들어 SiN, SiO2, SiON, SiBN, SiCN, SIOCN, Al2O3, AlN 및 AlON과 같은 절연성 물질을 포함할 수 있다. 제1 내지 제4 스페이서막들(121,122,123,124)은 각각 CVD, PVD, ALD와 같은 공정에 의해 형성될 수 있다. 일부 실시예에서, 제1 내지 제4 스페이서막들(121,122,123,124) 중 적어도 하나는 막질 강화를 위한 후처리 공정이 적용될 수 있다. 예를 들어, 이러한 후처리 공정은, N 및/또는 He, Ar와 같은 비활성 기체 플라즈마 처리, 열처리 및/또는 UV 조사를 포함할 수 있다.
본 실시예에서 상기 제1 및 제2 측벽 스페이서들(150A,150B) 각각은 도 3에 도시된 바와 같이, 제1 내지 제4 스페이서막들(151,152,153,154)을 포함하는 것으로 예시되어 있으나, 이에 한정되지 않으며 상기 패터닝 공정의 횟수에 따라 다양한 다른 수의 스페이서막을 포함할 수 있다(도 15a 및 도 15b 참조). 또한, 실제로는 스페이서막의 구성 물질 및 공정에 따라 최종 제품(예, TEM 단면 사진)에서 각각의 스페이서막들(151,152,153,154))의 경계가 인식되지 않고, 하나의 측벽 스페이서 구조로 보일 수도 있다.
앞서 설명한 바와 같이, 상기 제1 및 제2 측벽 스페이서들(150A,150B)는 상기 제1 층간 절연층(160A)의 하면과, 상기 제1 도전 라인들(CL1) 및 상기 제1 갭필 패턴들(140A) 사이로 연장될 수 있다. 본 실시예에서, 이러한 연장 부분은 제4 스페이서막(154)에 의해 제공될 수 있다.
도 4 내지 도 15은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 공정별 단면도들이며, 도 16a 및 도 16b는 각각 도 4 및 도 15의 단면에 근거한 반도체 메모리 소자의 평면도이다. 각각의 공정별 단면도는 도 3에 도시된 바와 같이, 도 2에 도시된 반도체 메모리 소자의 "A"에 대한 부분에서 기판의 일부 영역까지 확장된 부분을 나타낸다.
도 4 및 도 14a를 참조하면, 제1 도전 라인(CL1) 및 상기 갭필 패턴(140A) 상에 배치된 제1 메모리 셀들(MC1)을 위한 적층체(ML)를 형성하고, 제1 메모리 셀들(MC)을 위한 복수의 마스크 패턴(HM)을 형성할 수 있다.
상기 적층체(ML)를 형성하기 전에, 기판(M) 상에 배치된 도전층을 부분 에칭하여 제1 방향(예, X 방향)으로 연장되면서 제2 방향(예, Y 방향)으로 이격된 제1 도전 라인들(CL1)을 형성하고, 상기 제1 도전 라인들(CL1) 사이에 제1 갭필 패턴(140A)을 형성할 수 있다(도 2 참조).
상기 제1 도전 라인들(CL1) 및 상기 제1 갭필 패턴(140A) 상에 하부 전극층(110'), 정보 저장 물질층(DS'), 중간 전극층(120'), 스위칭 물질층(SW'), 상부 전극층(130')을 순차적으로 적층하여 제1 메모리 셀들(MC1)을 위한 적층체(ML)를 형성할 수 있다. 예를 들어, 상기 하부 전극층(110')은 탄소 함유 물질을 포함하는 제1 하부 전극층(112)과, 상기 제1 하부 전극층(112) 상에 배치되며 텅스텐 또는 텅스텐 화합물을 포함하는 제2 하부 전극층(115)을 포함할 수 있다. 또한, 상기 중부 전극층(120')은 텅스텐 또는 텅스텐 화합물을 포함하는 제1 중간 전극층(125)과 상기 제1 중간 전극층(125) 상에 배치되며 탄소 함유 물질을 포함하는 제2 중간 전극층(122)을 포함할 수 있다.
본 실시예에 채용된 복수의 마스크 패턴들(HM)은 도 16a에 도시된 바와 같이 제1 메모리 셀들(MC1)을 위한 영역을 정의하며, 일정한 간격으로 배열될 수 있다. 구체적으로, 상기 마스크 패턴들(M1)은 상기 제1 도전 라인들과 중첩된 영역에서 상기 제1 방향(예, X 방향)을 따라 이격되도록 배열될 수 있다. 다른 실시예에서, 마스크 패턴은 라인 형상을 가질 수 있다. 이 경우에, 제1 방향(예, X 방향)으로 연장되면서 제2 방향(예, Y 방향)으로 이격된 제1 라인 패턴으로 상기 적층체(ML)를 1차 식각하고, 이어 1차 식각된 적층체를 제2 방향(예, Y 방향)으로 연장되면서 제1 방향(예, X 방향)으로 이격된 제2 라인 패턴으로 2차 식각함으로써 원하는 제1 메모리 셀들을 형성할 수 있다. 여기서, 2차 식각 공정은 제2 도전 라인들을 위한 도전층을 형성한 후에 수행될 수 있다.
다음으로, 도 5에 도시된 바와 같이, 마스크 패턴(HM)을 이용하여 상부 전극층(130') 및 스위칭 물질층(SW')을 에칭하여 상부 전극 패턴(130) 및 스위칭 요소(SW)를 형성할 수 있다.
본 공정에서 상부 전극층(130') 및 스위칭 물질층(SW')은 서로 다른 에천트를 이용한 에칭 공정들에 의해 순차적으로 에칭될 수 있다. 스위칭 물질층(SW')의 에칭 공정에서는 상기 제2 중간 전극층(122)이 에칭 스톱으로 작용할 수 있다. 본 에칭 공정들은 건식 에칭 공정에 의해 수행될 수 있다. 그 결과, 상기 스위칭 요소(SW) 주위에 위치한 상기 제2 중간 전극층(122)의 상면 영역이 노출될 수 있다. 이 과정에서 마스크 패턴(HM)의 상면도 부분적으로 에칭되므로 볼록한 형상을 가질 수 있다. 본 단계에서는, 상부 전극 패턴(130) 및 스위칭 요소(SW)은 동일한 마스크를 이용하므로, 실질적으로 공면인 측면들을 가질 수 있다.
이어, 도 6에 도시된 바와 같이, 스위칭 요소(SW)의 측면을 추가 에칭할 수 있다.
상기 스위칭 요소(SW)의 측면에 대한 추가적인 에칭 공정을 수행할 수 있다. 이러한 추가적인 측면 에칭은 습식 에칭 공정에 의해 수행될 수 있다. 그 결과, 스위칭 요소(SW)은 상부 전극 패턴(130)의 폭(W2)보다 작은 폭(W1)을 가질 수 있다. 상기 스위칭 요소(SW)의 측면(CS)은 상기 상부 전극 패턴(130)의 측면보다 내부로 인입될 수 있다. 이와 같이, 상기 스위칭 요소(SW)의 측면(CS)의 인입된 깊이(d)는 상기 상부 전극 패턴(130)의 측면 기준으로 0.5㎚∼3㎚ 범위일 수 있으며, 일부 실시예에서는 1㎚∼2㎚ 범위일 수 있다.
다음으로, 도 7에 도시된 바와 같이, 제1 스페이막(151')을 형성할 수 있다.
상기 제1 스페이서막(151')은 상기 마스크 패턴(HM)의 표면, 상기 상부 전극 패턴(130) 및 상기 스위칭 요소(SW)의 측면들 및 상기 제2 중간 전극층(122)이 노출된 상면 영역을 따라 비교적 콘포멀(conformal)하게 형성될 수 있다. 상기 제1 스페이서막(151')은 상기 상부 전극 패턴(130)의 측면보다 내부로 인입된 상기 스위칭 요소(SW)의 측면(CS) 상에도 형성될 수 있다. 그 결과, 상기 제1 스페이서막에서 상기 스위칭 요소(SW)의 측면(CS) 상에 위치한 부분은 상기 상부 전극 패턴(130)의 측면 상에 위치한 부분의 두께(ta)보다 큰 두께(tb)를 가질 수 있다. 이러한 두께(tb)를 갖는 제1 스페이서막 부분은 후속 공정에서 상기 스위칭 요소(SW)가 오염되는 것을 효과적으로 방지할 수 있다.
이어, 도 8에 도시된 바와 같이, 상기 제1 스페이서막(151)을 이용하여 제2 중간 전극층(122)을 에칭할 수 있다.
이러한 제2 중간 전극층(122) 에칭은 상기 제1 중간 전극층(125)을 에칭 스톱으로 이용하는 이방성 에칭 공정에 의해 수행될 수 있다. 본 에칭 결과, 상기 식각된 스택 부분의 측면에 위치한 제1 스페이서막(151) 부분은 얇아진 두께로 잔류할 수 있다. 잔류한 제1 스페이서막(151)은 상기 제2 중간 전극층(122)의 상면의 제1 외주 영역(P1)에 위치할 수 있다.
다음으로, 도 9에 도시된 바와 같이, 제2 스페이서막(152')을 형성하고, 이어 도 10에 도시된 바와 같이, 상기 제2 스페이서막(152')을 이용하여 제1 중간 전극층(125), 정보 저장 물질층(DS) 및 상기 제2 하부 전극층(115)을 에칭할 수 있다.
상기 제2 스페이서막(152')은 상기 마스크 패턴(HM)의 표면, 상기 제1 스페이서막(151)의 표면 및 상기 제1 중간 전극층(125)의 노출된 상면 영역을 따라 비교적 콘포멀하게 형성될 수 있다. 본 실시예에서, 제1 중간 전극층(125) 및 상기 제2 하부 전극층(115)은 동일하거나 유사한 도전 물질을 포함할 수 있다. 예를 들어, 제1 중간 전극층(125) 및 상기 제2 하부 전극층(115)은 텅스텐 또는 텅스텐 화합물을 포함할 수 있다. 본 에칭은 상기 제1 하부 전극층(112)을 에칭 스톱으로 이용하는 이방성 에칭 공정에 의해 수행될 수 있다. 본 에칭 결과, 상기 제1 스페이서막(151)의 표면에 위치한 상기 제2 스페이서막(152) 부분은 얇아진 두께로 잔류하며, 상기 잔류한 제2 스페이서막(152)은 상기 제1 중간 전극층(125)의 상면의 제2 외주 영역(P2)에 위치할 수 있다.
다음으로, 도 11에 도시된 바와 같이, 제3 스페이서막(153')을 형성하고, 이어 도 12에 도시된 바와 같이, 상기 제3 스페이서막(153')을 이용하여 제1 하부 전극층(112)을 에칭할 수 있다.
상기 제3 스페이서막(153')은 상기 마스크 패턴(HM)의 표면, 상기 제2 스페이서막(152)의 표면 및 상기 제1 하부 전극층(112)의 노출된 상면 영역을 따라 비교적 콘포멀하게 형성될 수 있다. 본 에칭 결과, 상기 제2 스페이서막(152)의 표면에 위치한 상기 제3 스페이서막(153) 부분은 얇아진 두께로 잔류하며, 상기 잔류한 제3 스페이서막(153)은 상기 제1 하부 전극층(112)의 상면의 제3 외주 영역(P3)에 위치할 수 있다.
다음으로, 도 13에 도시된 바와 같이, 잔류한 제3 스페이서막(153) 상에 상기 제4 스페이서막(154)을 형성할 수 있다.
상기 제4 스페이서막(154)은 앞서 형성된 제1 내지 제3 스페이서막들(151,152,153)과 함께 측벽 스페이서(150A)로 제공될 수 있다. 상기 제4 스페이서막(154)은 상기 제1 도전 라인들(CL1) 및 상기 제1 갭필 패턴들(140A) 사이로 연장될 수 있다. 상기 패터닝 공정의 횟수에 따라 다양한 다른 수의 스페이서막을 포함할 수 있다(도 15a 및 도 15b 참조). 각각의 스페이서막들(151,152,153,154))의 경계는 인식되지 않고 하나의 측벽 스페이서 구조로 나타날 수 있다. .
이어, 도 14에 도시된 바와 같이, 제1 충전 절연막(160A)을 형성한 후에 평탄화 공정을 이용하여 마스크 패턴(HM)을 제거할 수 있다.
본 공정에서 제1 메모리 셀들 사이의 공간을 충전하면서 상기 제1 메모리 셀들을 덮도록 상기 제1 충전 절연막(160A)을 형성할 수 있다. 상기 제1 충전 절연막(160A)은 이에 한정되지 않으나, FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅(spin coating) 공정에 의해 형성될 수 있다. 예를 들어, 상기 제1 충전 절연막(160A)은 산화물, 질화물 및/또는 산질화물과 같은 저유전체 절연 물질을 포함할 수 있다. 본 평탄화 공정에서 상기 마스크 패턴(HM)가 제거되고 상기 상부 전극 패턴(130)의 상면이 노출될 때까지 제1 충전 절연막(160B)을 연마될 수 있다.
다음으로, 도 15 및 도 16b를 참조하면, 제1 메모리 셀(MC1) 및 제1 층간 절연층(160A) 상에 제2 도전 라인들(CL2)을 형성할 수 있다.
상기 평탄화된 표면 상에 배리어 금속층(BM)과 제2 도전 라인들(CL2)을 위한 도전층을 부분 에칭할 수 있다. 에칭 공정은 제2 방향(예, Y 방향)으로 연장되면서 제1 방향(예, X 방향)으로 이격된 제2 도전 라인들(CL2)이 형성되도록 수행될 수 있다.
앞선 공정들(도 4)과 유사하게 상기 제2 도전 라인들(CL2) 사이에 제2 갭필 패턴(140B)을 형성하고, 앞선 메모리 셀 형성 공정(도 4 내지 도 14) 및 도전 라인 형성 공정(도 15)을 반복 수행함으로써 원하는 제2 메모리 셀들(MC2)과 제3 도전 라인들(CL3)을 형성할 수 있다(도 2 참조)
패터닝 공정에 따라 메모리 셀들은 다양한 턱 구조를 가질 수 있으며, 각 영역별로 측벽 스페이서의 두께도 상이할 수 있다. 이러한 패터닝 공정에 따른 다양한 실시예는 도 17a 및 도 17b에 도시되어 있다.
도 17a 및 도 17b는 본 발명의 다양한 실시예에 따른 반도체 메모리 소자를 나타내는 단면도들이다.
도 17a을 참조하면, 본 실시예에 따른 반도체 메모리 소자(100A)는, 이중 턱(double tuck) 구조를 갖는 점과 스위칭 요소(SW)의 측면(CS')이 오목하게 리세된 점을 제외하고 도 1 내지 도 3에 도시된 반도체 메모리 소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 메모리 소자(100)의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 반도체 메모리 소자(100A)는 오목하게 리세된 스위칭 요소(SW)의 측면(CS')을 가지며, 상기 측벽 스페이서(150')에서 상기 스위칭 요소(SW)의 측면(CS')에 위치한 부분은 상기 상부 전극 패턴(130)의 측면 상에 위치한 부분의 두께보다 큰 두께를 가질 수 있다. 앞선 실시예(도 3 참조)에서는, 스위칭 요소(SW)의 측면(CS)은 전체적으로 상부 전극 패턴(130)의 측면보다 내부로 인입된 형태인데 반하여, 본 실시예와 같이 상기 스위칭 요소(SW)의 측면(CS')은 중심부보다 더 인입된 오목한 형상을 가질 수도 있다.
상기 반도체 메모리 소자(100A)는 앞선 실시예와 달리 제1 내지 제3 스페이서막(151,152,153)을 포함한 측벽 스페이서(150')를 포함하며, 메모리 셀(MC)은 이중 턱 구조를 갖는다. 상기 중간 전극 패턴(120)의 상면은 상기 스위칭 요소(SW)가 위치하지 않은 제1 외주 영역(P1)을 포함하며, 상기 측벽 스페이서(150')의 일 부분, 즉 상기 제1 스페이서막(151)은 상기 중간 전극 패턴의 상면의 상기 제1 외주 영역(P1) 상에 배치될 수 있다.
본 실시예에 채용된 중간 전극 패턴(120)은 상기 정보 저장 요소(DS) 상에 배치된 제1 중간 전극층(125)과 상기 제1 중간 전극층(125) 상에 배치된 제2 중간 전극층(122)을 포함할 수 있다. 상기 제1 중간 전극층(125)의 상면은 상기 제2 중간 전극층(122)이 위치하지 않은 제2 외주 영역(P2)을 포함한다. 상기 측벽 스페이서(150')의 일 부분, 즉 상기 제2 스페이서막(152)은 상기 제1 중간 전극층(125)의 상면의 상기 제2 외주 영역(P2) 상에 배치될 수 있다.
본 실시예에서, 제1 중간 전극층(125), 정보 저장 요소(DS) 및 하부 전극 패턴(110)은 단일한 에칭 공정에 의해 제1 도전 라인들(CL1)에 인접한 영역까지 식각될 수 있다. 상기 제3 스페이서막(153)은 상기 제2 스페이서막(152)과 함께 제1 중간 전극층(125), 정보 저장 요소(DS) 및 하부 전극 패턴(110)의 측면들 상에 형성되고, 하나의 측벽 스페이서(150')를 제공할 수 있다.
도 17b를 참조하면, 본 실시예에 따른 반도체 메모리 소자(100B)는, 스위칭 단일한 턱 구조를 가진 점과, 층간 절연막을 이중 물질층으로 구성한 점을 제외하고 도 1 내지 도 3에 도시된 반도체 메모리 소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 메모리 소자(100)의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 반도체 메모리 소자(100B)는 상부 전극 패턴(130)의 측면보다 내부로 인입된 스위칭 요소(SW)의 측면(CS)을 가지며, 상기 측벽 스페이서(150")에서 상기 스위칭 요소(SW)의 측면(CS)에 위치한 부분은 상기 상부 전극 패턴(130)의 측면 상에 위치한 부분의 두께보다 큰 두께를 가질 수 있다.
상기 반도체 메모리 소자(100A)는 앞선 실시예와 달리 제1 및 제2 스페이서막(151,152)을 포함한 측벽 스페이서(150")를 포함하며, 메모리 셀(MC)은 단일한 턱 구조를 갖는다. 상기 중간 전극 패턴(120)의 상면은 상기 스위칭 요소(SW)가 위치하지 않은 외주 영역(P1)을 포함하며, 상기 측벽 스페이서(150")의 일 부분, 즉 상기 제1 스페이서막(151)은 상기 중간 전극 패턴(120)의 상면의 상기 제1 외주 영역(P1) 상에 배치될 수 있다.
본 실시예에서, 중간 전극 패턴(120), 정보 저장 요소(DS) 및 하부 전극 패턴(110)은 단일한 에칭 공정에 의해 제1 도전 라인들(CL1)에 인접한 영역까지 식각될 수 있다. 상기 제2 스페이서막(152)은 상기 제1 스페이서막(151)과 함께 중간 전극 패턴(120), 정보 저장 요소(DS) 및 하부 전극 패턴(110)의 측면들 상에 형성되고, 하나의 측벽 스페이서(150")를 제공할 수 있다.
본 실시예에 채용된 층간 절연막(160)은 제1 절연막(162)과 상기 제1 절연막(162) 상에 배치되며 잔류한 공간을 충전하는 제2 절연막(165)을 포함할 수 있다. 예를 들어, 상기 제1 절연막(162)은 실리콘 질화물을 포함할 수 있으며, 상기 제2 절연막(165)은 SiO2 또는 SiOC를 포함할 수 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타내는 단면이다.
본 실시예에 따른 반도체 메모리 소자(100C)는, 스위칭 요소(SW)의 측면이 오목하게 리세스된 측면(CS1)을 가지며, 정보 저장 요소(DS)도 이와 유사하게 오목한 측면(CS2)을 가진 점을 제외하고 도 1 내지 도 3에 도시된 반도체 메모리 소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 메모리 소자(100)의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 스위칭 요소(SW)은 상부 전극 패턴(130)의 측면보다 내부로 인입되면서 오목하게 리세된 측면(CS1)을 가질 수 있다. 정보 저장 요소(DS)도 제1 중간 전극층(125)의 측면보다 안으로 오목하게 인입된 측면(CS2)을 가질 수 있다. 상기 측벽 스페이서(150)의 경우에, 상기 스위칭 요소(SW)의 측면(CS1)에 위치한 부분은 상기 상부 전극 패턴(130)의 측면 상에 위치한 부분의 두께보다 큰 두께를 가지며, 이와 유사하게, 상기 정보 저장 요소(DS)의 측면(CS2)에 위치한 부분은 상기 중간 전극 패턴(120), 특히 상기 제1 중간 전극층(125)의 측면 상에 위치한 부분의 두께보다 큰 두께를 가질 수 있다.
이와 같이, 본 실시예에 채용된 정보 저장 요소(DS)도 상기 스위칭 요소(SW)와 유사하게 추가적인 측면 에칭 공정을 적용하고, 에칭된 영역에 측벽 스페이서(150)를 보강함으로써 후속 패터닝 공정에서 전극 물질(예, W)에 의한 오염으로부터 효과적으로 보호될 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타내는 단면도이다.
도 19를 참조하면, 본 실시예에 따른 반도체 메모리 소자(200)는 주변 로직 구조체(PS) 및 메모리 셀 적층체(MCS)를 포함하며, 주변 로직 구조체(PS) 상에 메모리 셀 적층체(MCS)가 적층될 수 있다.
주변 로직 구조체(PS)는 반도체 기판(102)과 상기 반도체 기판(102) 상에 구현된 회로 영역(105)을 포함할 수 있다. 반도체 기판(102) 및 회로 영역(105)은 도 2의 반도체 기판(102) 및 회로 영역(105)에 대응되는 요소로 이해될 수 있다. 상기 반도체 기판(102)은 소자 분리막(12)에 의해 활성 영역들을 포함할 수 있다. 상기 활성 영역은 n형 불순물이 도핑된 n웰 영역과 p형 불순물이 도핑된 p웰 영역을 포함할 수 있다.
주변 로직 구조체(PS)는, 고전압 및 저전압 트랜지스터들(PTR), 저항 및 캐패시터를 포함할 수 있다. 상세하게, 주변 로직 구조체(PS)는 게이트 전극들 및 소스 및 드레인 영역들을 갖는 트랜지스터들(PTR), 주변회로 플러그들(PCP), 주변 회로 배선들(ICL), 및 주변 회로 배선들(PCP)을 덮는 하부 매립 절연막(90)을 포함할 수 있다. 하부 매립 절연막(90)은 트랜지스터들(PTR), 주변회로 플러그들(CP), 및 주변 회로 배선들(ICL)을 덮을 수 있다. 하부 매립 절연막(90)은 다층으로 적층된 절연막들을 포함할 수 있다.
메모리 셀 적층체(MCS)는 하부 매립 절연막(90) 상에 배치되며, 절연 보호층에 의해 덮여질 수 있다. 메모리 셀 적층체(MCS)는 도 2에서 설명된 메모리 셀 적층체(MCS)와 유사한 메모리 셀 적층체로 이해될 수 있다. 구체적으로, 메모리 셀 적층체(MCS)는 제1 내지 제3 도전 라인들(CL1,CL2,CL3)과 그 사이에 배치된 제1 및 제2 메모리 셀들(MC1,MC2)을 포함할 수 있다. 상기 제1 및 제2 메모리 셀들(MC1,MC2) 각각은 정보 저장 요소(DS) 및 스위칭 요소(SW)를 포함할 수 있다. 상기 제1 메모리 셀들(MC1)은 각각 상기 제1 도전 라인들(CL1)과 상기 정보 저장 요소(DS) 사이에 배치된 하부 전극 패턴(110)과, 상기 정보 저장 요소(DS)와 상기 스위칭 요소(SW) 사이에 배치된 중간 전극 패턴(120)과, 상기 스위칭 요소(SW)와 상기 제2 도전 라인들(CL2) 사이에 배치된 상부 전극 패턴(130)을 포함할 수 있다. 이와 유사하게, 상기 제2 메모리 셀들(MC1)은 각각 상기 제2 도전 라인들(CL2)과 상기 정보 저장 요소(DS) 사이에 배치된 하부 전극 패턴(110)과, 상기 정보 저장 요소(DS)와 상기 스위칭 요소(SW) 사이에 배치된 중간 전극 패턴(120)과, 상기 스위칭 요소(SW)와 상기 제3 도전 라인들(CL3) 사이에 배치된 상부 전극 패턴(130)을 포함할 수 있다. 메모리 셀 적층체(MCS)의 각 구성 요소는 도 1 내지 도 3에 도시된 동일한 구성 요소의 설명을 참조하여 이해될 수 있다.
메모리 셀 적층체(MCS)는 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR)에 인접하여 배치된 연결 영역(CNP)을 포함할 수 있다. 메모리 셀 적층체(MCS)와 주변 로직 구조체(PS)는 연결 영역(CNP)에서 전기적으로 연결될 수 있다. 메모리 셀 적층체(MCS)의 제1 내지 제3 도전 라인들(CL1,CL2,CL3)은 연결 영역(CNP)으로 연장될 수 있다. 이와 유사하게 제1 내지 제3 갭필 패턴들(120A,120B,120C)과 제1 및 제2 층간 절연막(1160A,160B)이 연결 영역(CNP)으로 연장되어 평탄 절연막(50)을 제공할 수 있다. 콘택 플러그들(PLG)는 평탄 절연막(50)을 관통하여 연결 영역(CNP)에 위치한 제1 내지 제3 도전 라인들(CL1,CL2,CL3) 부분과 주변 로직 구조체(PS)의 주변회로 배선들(ICL)를 연결할 수 있다.
도 3을 참조하면, 제1 방향(예, X 방향)으로 연장되는 제1 및 제3 도전 라인들(CL1,CL3)과 그와 연결된 콘택 플러그(PLG)만이 도시되어 있으나, 제2 방향(예, Y 방향)의 단면에서, 제2 도전 라인들(CL2)도 이와 유사하게 연장되어 콘택 플러그(PLG)에 의해 주변회로 배선들(ICL)과 연결될 수 있다.
이와 같이, 본 실시예에 따른 반도체 메모리 소자(200)에서는 주변 로직 구조체(PS)와 메모리 셀 적층체(MCS)가 평면적 관점에서 오버랩될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판
110: 하부 전극 패턴
112: 제1 하부 전극층 115: 제2 하부 전극층
120: 중간 전극 패턴 122: 제1 하부 전극층
125: 제2 하부 전극층 130: 상부 전극 패턴
140A,140B: 제1 및 제2 갭필 패턴
150A,150A: 제1 및 제2 측벽 스페이서
151: 제1 스페이서막 152: 제2 스페이서막
153: 제3 스페이서막 154: 제4 스페이서막
160A,160B: 제1 및 제2 층간 절연층
MC1,MC2: 제1 및 제2 메모리 셀
CL1,CL2,CL3: 제1 내지 제3 도전 라인
112: 제1 하부 전극층 115: 제2 하부 전극층
120: 중간 전극 패턴 122: 제1 하부 전극층
125: 제2 하부 전극층 130: 상부 전극 패턴
140A,140B: 제1 및 제2 갭필 패턴
150A,150A: 제1 및 제2 측벽 스페이서
151: 제1 스페이서막 152: 제2 스페이서막
153: 제3 스페이서막 154: 제4 스페이서막
160A,160B: 제1 및 제2 층간 절연층
MC1,MC2: 제1 및 제2 메모리 셀
CL1,CL2,CL3: 제1 내지 제3 도전 라인
Claims (10)
- 기판 상에서 상기 기판의 상면과 평행한 제1 방향으로 연장되는 제1 도전 라인;
상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 도전 라인;
상기 제1 도전 라인 및 상기 제2 도전 라인 사이에 배치되며, 상기 기판의 상면으로부터 수직한 방향으로 순차적으로 적층된 하부 전극 패턴, 정보 저장 요소, 중간 전극 패턴, 스위칭 요소 및 상부 전극 패턴을 포함하는 메모리 셀; 및
상기 메모리 셀의 측면에 배치된 측벽 스페이서를 포함하며,
상기 메모리 셀의 측면은 상기 스위칭 요소의 측면에서 오목한 부분을 가지며,
상기 측벽 스페이서에서 상기 오목한 부분에 위치한 부분은 상기 상부 전극 패턴의 측면 상에 위치한 부분의 두께보다 큰 두께를 갖는 반도체 메모리 소자.
- 제1항에 있어서,
상기 오목한 부분의 깊이는 상기 상부 전극 패턴의 측면 기준으로 0.5㎚∼3㎚ 범위인 반도체 메모리 소자.
- 제1항에 있어서,
상기 중간 전극 패턴의 상면은 상기 스위칭 요소가 위치하지 않은 외주 영역(perimeter area)을 포함하며,
상기 측벽 스페이서는 상기 중간 전극 패턴의 상면의 상기 외주 영역 상에 배치된 부분을 갖는 반도체 메모리 소자.
- 제3항에 있어서,
상기 중간 전극 패턴은 상기 정보 저장 요소 상에 배치된 제1 중간 전극층과 상기 제1 중간 전극층 상에 배치된 제2 중간 전극층을 포함하고,
상기 제1 중간 전극층의 상면은 상기 제2 중간 전극층이 위치하지 않은 외주 영역을 포함하며, 상기 측벽 스페이서는 상기 제1 중간 전극층의 상면의 상기 외주 영역 상에 배치된 부분을 갖는 반도체 메모리 소자.
- 제1항에 있어서,
상기 하부 전극 패턴은, 상기 제1 도전 라인 상에 배치되며 탄소 함유 물질을 포함하는 제1 하부 전극층과, 상기 제1 하부 전극층 상에 배치되며 텅스텐 또는 텅스텐 화합물을 포함하는 제2 하부 전극층을 포함하고,
상기 제1 하부 전극층의 상면은 상기 제2 하부 전극층이 위치하지 않은 외주 영역을 포함하며, 상기 측벽 스페이서는 상기 제1 하부 전극층의 상면의 상기 외주 영역 상에 배치된 부분을 갖는 반도체 메모리 소자.
- 기판 상에 서로 이격되어 배열된 제1 도전 라인들;
상기 제1 도전 라인들과 교차하며 서로 이격되어 배열된 제2 도전 라인들;
상기 제1 도전 라인들과 상기 제2 도전 라인들 사이에 각각 배치된 메모리 셀들;
상기 메모리 셀들의 측면에 각각 배치된 측벽 스페이서들; 및
상기 메모리 셀들 사이의 공간을 충전하는 층간 절연층을 포함하며,
상기 메모리 셀들은 각각 상기 제1 도전 라인들 상에 상기 기판의 상면과 수직한 방향으로 순차적으로 적층된 하부 전극 패턴, 정보 저장 요소, 중간 전극 패턴, 스위칭 요소 및 상부 전극 패턴을 포함하고,
상기 상부 전극 패턴은 제1 폭을 가지며, 상기 스위칭 요소는 상기 제1 폭보다 작은 제2 폭을 가지고,
상기 측벽 스페이서에서 상기 스위칭 요소 상에 위치한 부분은 상기 상부 전극 패턴의 측면 상에 위치한 제1 부분의 두께보다 큰 두께를 갖는 반도체 메모리 소자.
- 제6항에 있어서,
상기 측벽 스페이서에서 상기 제1 부분의 두께는 상기 중간 전극 패턴의 측면 상에 위치한 제2 부분의 두께보다 크며, 상기 제2 부분의 두께는 상기 하부 전극 패턴의 측면 상에 위치한 제3 부분의 두께보다 큰 반도체 메모리 소자.
- 제7항에 있어서,
상기 중간 전극 패턴은 상기 정보 저장 요소 상에 배치된 제1 중간 전극층과 상기 제1 중간 전극층 상에 배치된 제2 중간 전극층을 포함하고,
상기 측벽 스페이서에서, 상기 제2 중간 전극층의 측면 상에 위치한 부분의 두께는 상기 제1 중간 전극층의 측면 상에 위치한 부분의 두께보다 큰 반도체 메모리 소자.
- 제6항에 있어서,
상기 메모리 셀들의 측면들은 각각 상기 정보 저장 요소에서 오목한 부분을 갖는 반도체 메모리 소자.
- 기판 상에서 상기 기판의 상면과 평행한 제1 방향으로 연장되는 제1 도전 라인들;
상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인들;
상기 제1 도전 라인 및 상기 제2 도전 라인 사이에 각각 배치되며, 각각 상기 제1 도전 라인들 상에 수직 방향으로 순차적으로 적층된 하부 전극 패턴, 정보 저장 요소, 중간 전극 패턴, 스위칭 요소 및 상부 전극 패턴을 포함하는 메모리 셀들; 및
상기 메모리 셀들의 측면들에 각각 배치된 측벽 스페이서들;을 포함하며,
상기 메모리 셀들은 상기 스위칭 요소에서 제1 오목한 측면과 상기 정보 저장 요소에 제2 오목한 측면을 가지며,
상기 측벽 스페이서들 각각에서, 상기 스위칭 요소의 측면 상에 위치한 제1 부분은 상기 상부 전극 패턴의 측면 상에 위치한 부분의 두께보다 큰 두께를 가지며, 상기 정보 저장 요소의 측면 상에 위치한 제2 부분은 상기 중간 전극 패턴의 측면 상에 위치한 부분의 두께보다 큰 두께를 갖는 반도체 메모리 소자.
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