CN112652714B - 一种相变存储器阵列的制备方法 - Google Patents
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Abstract
本发明属于微电子器件及存储器技术领域，公开了一种相变存储器阵列的制备方法，具体包括：在衬底上沉积多层薄膜结构，其中包括底电极层、加热电极层、选通材料层、连接阻挡层、相变功能层。薄膜制备完成之后仅利用一次光刻工艺对底电极以上部分整体实现图案化，然后进行刻蚀、填充单元间电热隔离绝缘层，并通过额外一次光刻工艺制备分立的顶电极，得到底电极‑功能材料‑顶电极结构完整、可操作的相变存储器阵列。工艺流程中光刻工艺次数的减少，不仅可以降低生产过程中的成本，提高生产效率和成品率，同时二维平面单层器件的制备工艺的简化，可以极大改善三维存储器件的制备流程，从而实现将二维平面单层存储器在垂直方向上进行多层堆叠的三维存储器技术。
Description
技术领域
本发明属于微纳米电子技术领域，涉及一种数据存储器，具体涉及一种相变存储器阵列的制备方法。
背景技术
在当今电子技术以及信息产业飞速发展的时代，随着数据的爆炸式增长，人们对非易失性存储器的需求也越来越高。相变存储器(PCM)凭借其集成性高、响应速度快、循环寿命长和低功耗等优点被国际半导体工业协会认为最有可能取代闪存和动态储存而成为未来主流储存器。
相变存储单元的基本原理是用电脉冲信号作用于器件单元上，使相变薄膜材料在非晶态与多晶态之间发生可逆相变来实现“0”和“1”的储存。在单元上施加一个窄脉宽、高幅值的电脉冲对其进行RESET操作，晶态相变存储材料熔化快冷转变为非晶无序态，从而实现从低阻态“0”到高阻态“1”的快速阻变。反之，在相变单元上施加一个宽脉宽、低幅值的电脉冲对其进行SET操作，非晶态相变储存材料经历一个类退火过程结晶，返回低阻态，实现“1”擦写回“0”。
目前，相变存储单元的主流制备方法还是基于分层制备方法，即先溅射好底电极材料，然后制备隔离材料，光刻刻蚀制孔，填充加热电极材料，最后溅射相变功能材料以及顶电极材料。整个过程需要多次溅射制膜以及光刻刻蚀剥离过程，工艺繁冗，耗时较长。光刻次数多还容易出现套刻不准的问题，甚至导致器件制备失败。
因此，简化相变存储单元制备流程显得尤为重要，特别是当前具有更好微缩能力和更高集成密度的新型存储技术，比如将二维平面单层存储器在垂直方向上进行多层堆叠的三维存储器技术。该技术理论上可以无限堆叠，但是采用当前的主流制备方法，其流程冗长、工艺复杂，若简化二维平面单层器件的制备工艺，可以极大改善三维存储器件的制备流程，提高工艺制备成功率，甚至增加三维堆叠的层数。
发明内容
有鉴于此，本发明提供了一种相变存储器阵列制备方法，其目的是减少相变存储单元制备过程中的工艺数量，缩短整个相变存储器阵列的制备周期。
本发明提供了一种相变存储器阵列的制备方法，在衬底上沉积多层薄膜结构，其中包括底电极层、加热电极层、选通材料层、连接阻挡层、相变功能层。薄膜制备完成之后仅利用一次光刻工艺对底电极以上部分整体实现图案化，进行刻蚀、填充单元间电热隔离绝缘层，并通过额外一次光刻工艺制备分立的顶电极，得到底电极-功能材料-顶电极结构完整、可操作的相变存储器阵列。本发明所采用的工艺流程中工艺次数的减少，不仅有利于降低生产成本，提高生产效率和成品率，同时二维平面单层器件的制备工艺的简化，可以极大改善三维存储器件的制备流程，从而实现将二维平面单层存储器在垂直方向上进行多层堆叠的三维存储器技术。
为实现上述目的，按照本发明的一个方面，提供了一种相变存储器阵列制备方法，包括以下步骤：
S1：以衬底的上表面为基面并在所述基面上沉积一层第一电极材料作为第一底电极，在所述第一底电极上再沉积一层第二电极材料作为加热底电极；其中，第一底电极材料较难以刻蚀；
S2：在加热底电极层上沉积一层选通功能材料层，并依次沉积制备阻挡层和相变薄膜材料层；
S3：以所述相变薄膜材料层为基面，匀胶后通过曝光在所述相变薄膜材料层表面形成微小尺寸的掩模阵列；
S4：对所述多层结构进行刻蚀，刻蚀至第一底电极表面，使第一底电极暴露并获得底部由第一底电极连接之外彼此分立且呈柱状排列的相变存储单元阵列；其中，任意一个相变存储单元均包括底部相连的第一底电极、1个加热底电极层、1个选通功能材料层、1个连接阻挡层和1个相变功能材料层，整个相变存储单元阵列通过第一底电极对外连接；
S5：在所述相变单元阵列中填充绝缘介质以实现水平方向上的电热隔离；其中，所述绝缘介质的厚度为加热底电极层厚度、选通材料层厚度、阻挡层厚度和相变功能层厚度之和；
S6：对填充绝缘介质的相变存储单元阵列进行去胶处理，通过去除相变薄膜材料层上的光刻胶掩模，使柱状相变存储单元顶部裸露出来；
S7：使用抛光或表面刻蚀工艺对上述相变存储器阵列表面进行平整处理后，通过光刻工艺在每个相变存储单元顶部沉积制备分立的顶电极，获得底电极-功能材料-顶电极结构完整、可操作的相变存储器阵列。
作为本发明的进一步优选，第一底电极层所采用的电极材料与所述加热底电极所采用的电极材料均为功函数低于相变薄膜材料的低功函数导电材料；优选的，第一底电极是由以下的一种或多种材料构成：Pt、Ti、Cr、Ag、Ni、Mo、Fe、Au、Ru等这些低功函数导电且难以刻蚀的材料，以及它们的氧化物、氮化物导电材料，以及N型硅，使界面形成欧姆接触改善导电性能的同时保证第一底电极不会在步骤S4中被完全刻蚀。
其中，第一底电极的厚度为200nm～300nm，防止第一底电极被完全刻蚀从而产生断路。
作为本发明的进一步优选，加热底电极由以下的一种或多种材料组成：W、Al、TiW、TiN、TaN等发热效率好且较易于刻蚀的材料。
作为本发明的进一步优选，沉积的选通材料为GeSx、GeTex、GeSex、SbS、BiSe、BiS、ZnOx、VOx等中的任意一种，或者是这些化合物中的任意一种掺杂体系混合物。
作为本发明的进一步优选，所述相变层材料包括硫系化合物及单元素相变材料。
优选的，所述硫系化合物包括S、Se、Te其中一种与其他非硫系材料形成的合金化合物，其中所述非硫系材料包括Ge、Sb、Ga、Bi、In、Sn、Pb、Ag、N、O中的一种或多种；
优选的，所述硫系化合物包括GeTe、GeSb、Ge2Sb2Te5、Ge1Sb2Te4，Sb2Te3、AgInSbTe；
更优选的，所述硫系化合物包括对上述合金化合物掺杂改性形成的化合物，其中掺杂元素包括S、C，N，O，Cu，Si、As、B、Al、Au、Cr，Sc，Ti中至少一种。
所述相变材料还包括含硫系化合物的超晶格相变材料或异质结构相变材料，包括(GeTe)/(Sb2Te3)，(GeTe)/(Bi2Te3)，(Sb2Te3)/(TiTe2)、GeTe/Sb、(Ge-Sb-Te)/(Sb-Te)、(Ge-Sb-Te)/C。
所述相变层材料还包括单元素相变材料，如Sb、Te。
其中，相变薄膜材料的厚度为10nm～100nm。
作为本发明的进一步优选，每一条柱状相变存储单元的宽度均保持彼此相等，任意两个单元之间的距离也相等，以保证各单元之间的独立性以及防止热串扰。
作为本发明的进一步优选，制得的彼此分立、且呈柱状排列的相变存储单元阵列尺寸大小由掩模阵列尺寸调节。
其中，限制型相变存储阵列尺寸为50nm～200nm。
本发明中的相变存储器阵列整体制备方法，不需要每一层都添加光刻剥离工艺来实现图案化，而是在多层结构沉积结束之后整体进行图案化进行刻蚀，可以节省很多的光刻剥离步骤，降低生产成本，提高生产效率。在存储器生产过程中，光刻剥离工艺成本占了很大的比重，因此在工艺设计中对于光刻剥离工艺的减少，会降低生产过程中的成本，而且光刻工艺容易出现套刻不准等问题，减少光刻工艺步骤能显著提高成品率及生产效率。同时二维平面单层器件的制备工艺的简化，可以极大改善三维存储器件中每层的制备流程，从而实现二维平面单层存储器在垂直方向上进行多层堆叠的三维存储器技术。
附图说明
图1为本发明实施例提供的相变存储器阵列的制备方法的工艺步骤流程图；
图2至图13为本发明相变存储器阵列整体制备实施例中的制备工艺流程在与存储单元剖面示意图；其中，
图2为实施例1中在衬底上依次沉积第一底电极、加热底电极、选通功能层、阻挡层和相变薄膜材料层后的示意图；
图3为实施例1中在多层薄膜结构上光刻显影形成微小尺寸的圆形掩模阵列的示意图；
图4为实施例1中刻蚀形成彼此分立、柱状排列的相变存储阵列的示意图；
图5为实施例1中在彼此分立、柱状排列的相变存储阵列之间填充绝缘绝热材料的示意图；
图6为实施例1中去胶处理以及表面平整化后，柱状相变存储单元顶部裸露出来的示意图；
图7为实施例1中在彼此分立、柱状排列的相变存储阵列顶端沉积顶电极材料形成完整相变单元的示意图；
图8为实施例2中在衬底上依次沉积第一底电极、加热底电极和相变薄膜材料层后的示意图；
图9为实施例2中在多层薄膜结构上光刻显影形成微小尺寸的圆形掩模阵列的示意图；
图10为实施例2中刻蚀形成彼此分立、柱状排列的相变存储单元阵列的示意图；
图11为实施例2中在彼此分立，柱状排列的相变存储单元之间填充绝缘绝热材料的示意图；
图12为实施例2中去胶处理以及表面平整化后，柱状相变存储单元顶部裸露出来的示意图；
图13为实施例2中在彼此分立，柱状排列的相变存储阵列顶端沉积顶电极材料形成完整相变单元的示意图；
图中各附图标记的含义如下：1为衬底(如表面有SiO2绝缘层的单晶硅衬底)，2为第一底电极，3为加热底电极层，4为选通功能材料层，5为阻挡层，6为相变薄膜材料层，7为光刻胶掩模层，8为电热绝缘层，9为顶电极层。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本发明提供了一种相变存储器阵列的制备方法，与传统工艺采用分层制备流程相比，本发明采用的是多层膜整体刻蚀的思路，不需要每一层都添加光刻工艺来实现图案化，而是在多层结构沉积结束之后整体进行图案化刻蚀，可以减少很多的光刻步骤，降低生产成本，提高生产效率及成品率。
如图1所示，本发明提供了一种相变存储器阵列整体制备工艺流程，具体包括以下步骤：
S1：以衬底的上表面为基面，并在基面上沉积一层第一电极材料作为第一底电极，在第一底电极上再沉积一层第二电极材料作为加热底电极；其中，第一底电极材料比第二电极材料难以刻蚀，以保证整体刻蚀中可以完全去除未被掩模保护的加热底电极材料而不损失第一底电极层；
S2：在加热底电极层上沉积一层选通功能材料层，并依次沉积制备阻挡层和相变薄膜材料层；
S3：以相变薄膜材料层为基面，匀胶后通过曝光在相变薄膜材料层表面形成微小尺寸(20nm～300nm)的圆形掩模阵列，圆形可以保证掩模各向同性，益于后续剥离工艺；
S4：对多层结构进行刻蚀，使第一底电极暴露并获得底部由第一底电极连接之外彼此分立且呈柱状排列的相变存储器阵列；其中，任意一个相变存储单元均包括底部相连的第一底电极、1个加热底电极层、1个选通功能材料层、1个连接阻挡层和1个相变功能材料层，整个相变存储器阵列通过第一底电极对外连接；
S5：在相变存储器阵列中填充绝缘介质以实现水平方向上的电热隔离；其中，绝缘介质的厚度为加热底电极层厚度、选通材料层厚度、阻挡层厚度和相变功能层厚度之和；
S6：对填充绝缘介质的相变存储器阵列进行去胶处理，通过去除相变薄膜材料层上的光刻胶掩模，使柱状相变存储单元顶部裸露出来；
S7：使用抛光或表面刻蚀工艺对上述相变存储器阵列表面进行平整处理后，通过光刻工艺在每个相变存储单元顶部沉积制备分立的顶电极，获得底电极-功能材料-顶电极结构完整、可操作的相变存储器阵列。
基于上述工艺步骤后制备的相变存储器阵列，每个单元都含有底部共有的底电极、功能材料层及分立的顶电极结构，在共有的底电极和某单元的顶电极之间施加脉冲电流或电压后，即可对该相变存储单元进行读擦写操作。作为本发明的一个实施例，第一底电极层采用的电极材料与加热底电极采用的电极材料均为功函数低于相变薄膜材料的低功函数导电材料；优选的，第一底电极是由以下的一种或多种材料构成：Pt、Ti、Cr、Ag、Ni、Mo、Fe、Au、Ru等这些低功函数导电且难以刻蚀的材料，以及它们的氧化物、氮化物导电材料，以及N型硅。使界面形成欧姆接触改善导电性能的同时保证第一底电极不会在步骤S4中被完全刻蚀。第一底电极的厚度为200nm～300nm，防止第一底电极在步骤S4中被完全刻蚀从而产生断路。
作为本发明的一个实施例，加热底电极由以下的一种或多种材料组成：W、Al、TiW、TiN、TaN等发热效率好且较易于刻蚀的材料。
作为本发明的一个实施例，沉积的选通材料为GeSx、GeTex、GeSex、SbS、BiSe、BiS、ZnOx、VOx等中的任意一种，或者是这些化合物中的任意一种掺杂体系混合物。沉积的相变薄膜材料层的材料包括硫系化合物及单元素相变材料。优选的，所述硫系化合物包括S、Se、Te其中一种与其他非硫系材料形成的合金化合物，其中所述非硫系材料包括Ge、Sb、Ga、Bi、In、Sn、Pb、Ag、N、O中的一种或多种；优选的，所述硫系化合物包括GeTe、GeSb、Ge2Sb2Te5、Ge1Sb2Te4，Sb2Te3、AgInSbTe；更优选的，所述硫系化合物包括对上述合金化合物掺杂改性形成的化合物，其中掺杂元素包括S、C，N，O，Cu，Si、As、B、Al、Au、Cr，Sc，Ti中至少一种。所述相变材料还包括含硫系化合物的超晶格相变材料或异质结构相变材料，包括(GeTe)/(Sb2Te3)，(GeTe)/(Bi2Te3)，(Sb2Te3)/(TiTe2)、GeTe/Sb、(Ge-Sb-Te)/(Sb-Te)、(Ge-Sb-Te)/C。所述相变层材料还包括单元素相变材料，如Sb、Te。
其中，相变薄膜材料可以采用磁控溅射沉积，相变薄膜材料的厚度为10nm～100nm。
在本发明实施例中，每一条柱状相变储存单元的宽度均保持彼此相等，任意两个单元之间的距离也相等，以保证各单元之间的独立性以及防止热串扰。
在本发明实施例中，制得的彼此分立、且呈柱状排列的相变存储器阵列尺寸大小由掩模尺寸调节。
本发明采用整体刻蚀的方式，不需要每一层都采用光刻剥离工艺来实现图案化，而是在多层结构沉积结束之后整体进行图案化刻蚀，可以减少很多光刻剥离步骤，降低生产成本，提高生产效率及成品率。
为了更进一步说明本发明实施例提供的相变存储器阵列的制备方法，现参照附图并结合具体实施例1和实施例2对本发明进行详细说明如下：
实施例1
该实施例1包括以下步骤：
步骤一：在表面有SiO2绝缘层的单晶硅衬底1上，通过磁控溅射工艺沉积200nm Pt作为第一底电极2。
步骤二：在步骤一的基础上，通过磁控溅射工艺沉积100nm W作为加热底电极3。
步骤三：在步骤二的基础上，通过磁控溅射工艺沉积100nm GeSe作为选通功能材料层4。
步骤四：在步骤三的基础上，通过磁控溅射工艺沉积10nm W作为阻挡层5。
步骤五：在步骤四的基础上，通过磁控溅射工艺沉积100nm Ge2Sb2Te5作为相变薄膜材料层6，如图2所示。
步骤六：在步骤五的基础上，使用匀胶机在相变薄膜材料层上旋涂一层均匀的光刻胶7。
步骤七：在步骤五的基础上，使用电子束曝光在相变薄膜材料层表面形成微小尺寸的圆形掩模阵列，如图3所示。
步骤八：采用ICP刻蚀设备规则刻蚀多层薄膜结构直至第一底电极，形成规则排列的柱状多层薄膜结构，如图4所示。
步骤九：在步骤八的基础上，用绝缘介质SiO28填充刻蚀形成的凹槽，如图5所示。
步骤十：在步骤九的基础上，用化学试剂剥离上述结构表面残留的光刻胶掩模，并使用CMP进行平坦化，如图6所示。
步骤十一：在步骤十的基础上，使用匀胶机在上述结构表面旋涂一层均匀的光刻胶。
步骤十二：在步骤十一的基础上，使用紫外光刻以及化学显影工艺去除掉上述制成的规则排列的柱状多层薄膜结构上方的光刻胶。
步骤十三：在步骤十二的基础上，通过磁控溅射工艺沉积100nm Pt作为顶电极9，如图7所示。
实施例2
该实施例2包括以下步骤：
步骤一：在表面有SiO2绝缘层的单晶硅衬底上，通过磁控溅射工艺沉积200nm Pt作为第一底电极。
步骤二：在步骤一的基础上，通过磁控溅射工艺沉积100nm W作为加热底电极。
步骤三：在步骤二的基础上，通过磁控溅射工艺沉积100nm Ge2Sb2Te5作为相变薄膜材料层，如图8所示。
步骤四：在步骤三的基础上，使用匀胶机在相变薄膜材料层上旋涂一层均匀的光刻胶。
步骤五：在步骤四的基础上，使用电子束曝光在相变薄膜材料层表面形成微小尺寸的圆形掩模阵列，如图9所示。
步骤六：采用ICP刻蚀设备规则刻蚀多层薄膜结构直至第一底电极，形成规则排列的柱状多层薄膜结构，如图10所示。
步骤七：在步骤六的基础上，用绝缘介质SiO2填充刻蚀形成的凹槽，如图11所示。
步骤八：在步骤七的基础上，用化学试剂去除上述结构表面残留的光刻胶掩模，并使用CMP进行平坦化，如图12所示。
步骤九：在步骤八的基础上，使用匀胶机在相变薄膜材料层上旋涂一层均匀的光刻胶。
步骤十：在步骤九的基础上，使用紫外光刻以及化学显影工艺去除掉上述制成的规则排列的柱状多层薄膜结构上方的光刻胶。
步骤十一：在步骤十的基础上，通过磁控溅射工艺沉积100nm Pt作为顶电极，如图13所示。
上述实施例中的参数、条件设置等，可行性好，当然仅作为示例。
本发明中的相变存储器阵列整体制备方法，不需要每一层都采用光刻剥离工艺来实现图案化，而是在多层结构沉积结束之后整体进行图案化刻蚀，减少了大量的光刻剥离工艺步骤，有利于降低生产成本并提高生产效率和成品率。同时简化了二维平面单层器件的制备工艺，极大改善三维存储器件的制备流程，从而实现将二维平面单层存储器在垂直方向上进行多层堆叠的三维存储器技术。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种相变存储器阵列的制备方法，其特征在于，包括以下步骤：
S1：以衬底的上表面为基面并在所述基面上沉积一层第一电极材料作为第一底电极，在所述第一底电极上再沉积一层第二电极材料作为加热底电极；其中，第一底电极材料较难以刻蚀；
S2：在加热底电极层上沉积一层选通功能材料层，并依次沉积制备阻挡层和相变薄膜材料层；
S3：以所述相变薄膜材料层为基面，匀胶后通过曝光在所述相变薄膜材料层表面形成微小尺寸的掩模阵列；
S4：对多层结构进行刻蚀，刻蚀至第一底电极表面，使第一底电极暴露并获得底部由第一底电极连接之外彼此分立且呈柱状排列的相变存储单元阵列；其中，任意一个相变存储单元均包括底部相连的第一底电极、1个加热底电极层、1个选通功能材料层、1个连接阻挡层和1个相变薄膜材料层，整个相变存储单元阵列通过第一底电极对外连接；
S5：在所述相变存储单元阵列中填充绝缘介质以实现水平方向上的电热隔离；其中，所述绝缘介质的厚度为加热底电极层厚度、选通材料层厚度、阻挡层厚度和相变功能层厚度之和；
S6：对填充绝缘介质的相变存储单元阵列进行去胶处理，通过去除相变薄膜材料层上的光刻胶掩模，使柱状相变存储单元顶部裸露出来；
S7：使用抛光或表面刻蚀工艺对上述相变存储器阵列表面进行平整处理后，通过光刻工艺在每个相变储存单元顶部沉积制备分立的顶电极，获得底电极-功能材料-顶电极结构完整、可操作的相变存储器阵列。
2.如权利要求1所述的制备方法，其特征在于，所述第一底电极层所采用的电极材料与所述加热底电极所采用的电极材料均为功函数低于相变薄膜材料功函数的导电材料。
3.如权利要求2所述的制备方法，其特征在于，所述第一底电极是由以下的一种或多种材料构成：Pt、Ti、Cr、Ag、Ni、Mo、Fe、Au或Ru等低功函数导电且难以刻蚀的材料，以及它们的氧化物、氮化物导电材料，以及N型硅，使界面形成欧姆接触改善导电性能的同时保证第一底电极不会在权利要求1所述的步骤S4中被完全刻蚀；
所述加热底电极由以下的一种或多种材料组成：W、Al、TiW、TiN、TaN。
4.如权利要求2所述的制备方法，其特征在于，所述第一底电极的厚度为200nm～300nm。
5.如权利要求1-3任一项所述的制备方法，其特征在于，所述选通功能材料层的材料为GeSx、GeTex、GeSex、SbS、BiSe、BiS、ZnOx或VOx中的任意一种，或是这些化合物中的任意一种掺杂体系材料；
所述相变薄膜材料层的材料包括硫系化合物及单元素相变材料。
6.如权利要求5所述的制备方法，其特征在于，所述相变材料还包括含硫系化合物的超晶格相变材料或异质结构相变材料或单元素相变材料。
7.如权利要求1-4任一项所述的制备方法，其特征在于，所述相变薄膜材料层的厚度为10nm～100nm。
8.如权利要求1-4任一项所述的制备方法，其特征在于，每一条柱状相变存储单元的宽度均保持彼此相等，任意两个单元之间的距离也相等，以保证各单元之间的独立性以及防止热串扰。
9.如权利要求1-4任一项所述的制备方法，其特征在于，通过调节掩模阵列尺寸实现相变存储单元阵列尺寸大小的调节。
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