TWI715288B - 三維記憶體裝置及其形成方法 - Google Patents

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Abstract

公開了三維(3D)記憶體裝置及其形成方法的實施例。在示例中，一種3D記憶體裝置包括基底和堆疊在基底上方的複數個記憶體堆疊。每個記憶體堆疊包括閘電極、閘電極上的阻隔層、阻隔層上的複數個電荷捕捉層、複數個電荷捕捉層上的穿隧層、穿隧層上的通道層、以及通道層上的堆疊間介電質層。複數個電荷捕捉層是分立的並且設置在不同的層級處。堆疊間介電質層的頂表面大體上是平坦的。在堆疊間介電質層的頂表面上設置緊鄰在所述記憶體堆疊上方的另一記憶體堆疊的閘電極。

Description

三維記憶體裝置及其形成方法
本公開的實施例涉及三維(3D)記憶體裝置及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製造過程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本昂貴。因此，平面儲存單元的儲存密度接近上限。
3D記憶體架構可以解決平面儲存單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制輸入/輸出記憶體陣列的信號的週邊元件。
本文公開了3D記憶體裝置及其製造方法的實施例。
在一個示例中，一種3D記憶體裝置包括基底和堆疊在基底上方的複數個記憶體堆疊。每個記憶體堆疊包括閘電極、閘電極上的阻隔層、阻隔層上的複數個電荷捕捉層、複數個電荷捕捉層上的穿隧層、穿隧層上的通道層、以及通道層上的堆疊間介電質層。複數個電荷捕捉層是分立的並且設置在不同的層級處。堆疊間介電質層的頂表面大體上是平坦的。在堆疊間介電質層的頂表面上設置緊鄰在所述記憶體堆疊上方的另一記憶體堆疊的閘電極。
在另一個示例中，一種3D記憶體裝置包括基底和堆疊在基底上方的複數個記憶體堆疊。每個記憶體堆疊包括閘電極、閘電極上的阻隔層、阻隔層上的複數個電荷捕捉層、複數個電荷捕捉層上的穿隧層、穿隧層上的通道層、 以及通道層上的堆疊間介電質層。複數個電荷捕捉層是分立的並且設置在不同的層級處。堆疊間介電質層的頂表面適配閘電極的頂表面。在堆疊間介電質層的頂表面上設置緊鄰在所述記憶體堆疊上方的另一記憶體堆疊的閘電極。
在又一個示例中，公開了一種用於形成3D記憶體裝置的方法。在基底上方形成具有倒「T」形的第一閘電極。在第一閘電極上形成連續的第一阻隔層。在第一阻隔層上形成設置在不同層級處的複數個分立的第一電荷捕捉層。 在複數個第一電荷捕捉層上形成連續的第一穿隧層。在第一穿隧層上形成連續的第一通道層。在第一通道層上形成堆疊間介電質層。堆疊間介電質層的頂表面大體上是平坦的。在堆疊間介電質層上形成具有倒「T」形的第二閘電極。在第二閘電極上形成連續的第二阻隔層。在第二阻隔層上形成設置在不同層級處的複數個分立的第二電荷捕捉層。在分立的第二電荷捕捉層上形成連續的第二穿隧層。在第二穿隧層上形成第二通道層。
在再一個示例中，公開了一種用於形成3D記憶體裝置的方法。在基底上方形成具有倒「T」形的第一閘電極。在第一閘電極上形成連續的第一阻隔層。在第一阻隔層上形成設置在不同層級處的複數個分立的第一電荷捕捉層。 在複數個第一電荷捕捉層上形成連續的第一穿隧層。在第一穿隧層上形成連續的第一通道層。在第一通道層上形成堆疊間介電質層。堆疊間介電質層的頂表面適配第一閘電極的頂表面。在堆疊間介電質層上形成第二閘電極。第二閘電極的頂表面適配堆疊間介電質層的頂表面。在第二閘電極上形成連續的第二阻隔層。在第二阻隔層上形成設置在不同層級處的複數個分立的第二電荷捕捉層。在分立的第二電荷捕捉層上形成連續的第二穿隧層。在第二穿隧層上形成第二通道層。
100、200、300、400、500、501、600、601、700:3D記憶體裝置
101、510、610:第一層級
101a:第一儲存單元
102、302、502、602、702、802、902:基底
103、512、612:第二層級
103b:第二儲存單元
103c:第三儲存單元
104、304、514、528、628、630、701、703、804、904:閘電極
106、306、516、616、806、906:阻隔層
108a、518a、618a、1010a、1010b、1010c、1110a、1110b、1110c:第一電荷捕捉層
108b、518b、618b、1130a、1130b、1130c:第二電荷捕捉層
108c、518c、618c:第三電荷捕捉層
110、317、520、620、812、920:穿隧層
112a、522a、622a、1016a、1016b、1016c、1116a、1116b、1116c:第一通道層
112b、522b、622b、1136a、1136b、1136c:第二通道層
112c、522c、622c:第三通道層
202、318a、320b、320c、322b、322c、324b、324c、326b、326c、402、509、609、814、814a、814b、814c、922、924a、926b、926c、928b、928c、930b、930c、932b、932c:通道層
301、303、305、307、309:層級
301a:頂部儲存單元
303c、305c、307c、309c:左側儲存單元
303b、305b、307b、309b:右側儲存單元
308a、310b、310c、312b、312c、314b、314c、316b、316c、808、810a、810b、810c、908、910a、912b、912c、914b、914c、916b、916c、918b、918c:電荷捕捉層
503、504、505、506、507、508、603、604、605、606、607、608:記憶體堆疊
524a、624a:第一儲存單元
524b、624b:第二儲存單元
524c、624c:第三儲存單元
526、626、1018、1118、1138:堆疊間介電質層
614:底部閘電極
706a、706b、706c、706d、706e、706f、706g:儲存膜
801、1122:閘電極層
1002、1102:矽基底
1004、1104:第一閘電極
1006、1106:第一阻隔層
1012、1112:第一穿隧層
1020、1120:第一記憶體堆疊
1022、1140:第二記憶體堆疊
1024、1142:第三記憶體堆疊
1124:第二閘電極
1126:第二阻隔層
1132:第二穿隧層
1200、1300、1400、1500:方法
1202~1214、1302~1314、1402~1422、1502~1522:步驟
t1、t3:第一厚度
t2、t4:第二厚度
x:x軸、x方向
y:y軸、y方向
z:z軸、z方向
併入本文中並形成說明書的一部分的附圖示出了本公開的實施例，並且與文字描述一起進一步用於解釋本公開的原理並且使相關領域的技術人員能夠實現和利用本公開。
圖1示出了根據本公開的一些實施例的具有單個記憶體堆疊(memory deck)的示例性3D記憶體裝置的橫截面。
圖2示出了根據本公開的一些實施例的具有單個記憶體堆疊的另一示例性3D記憶體裝置的橫截面。
圖3示出了根據本公開的一些實施例的具有單個記憶體堆疊的又一示例性3D記憶體裝置的橫截面。
圖4示出了根據本公開的一些實施例的具有單個記憶體堆疊的再一示例性3D記憶體裝置的橫截面。
圖5A示出了根據本公開的一些實施例的具有複數個記憶體堆疊的示例性3D記憶體裝置的橫截面。
圖5B示出了根據本公開的一些實施例的具有複數個記憶體堆疊的另一示例性3D記憶體裝置的橫截面。
圖6A示出了根據本公開的一些實施例的具有複數個記憶體堆疊的又一示例性3D記憶體裝置的橫截面。
圖6B示出了根據本公開的一些實施例的具有複數個記憶體堆疊的再一示例性3D記憶體裝置的橫截面。
圖7示出了根據本公開的一些實施例的具有多條閘極線的示例性3D記憶體裝置的平面圖。
圖8A-8H示出了根據本公開的一些實施例的用於形成具有單個記憶體堆疊的3D記憶體裝置的示例性製造過程。
圖9A-9G示出了根據本公開的一些實施例的用於形成具有單個記憶體堆疊 的另一3D記憶體裝置的示例性製造過程。
圖10A和圖10B示出了根據本公開的一些實施例的用於形成具有複數個記憶體堆疊的3D記憶體裝置的示例性製造過程。
圖11A-11D示出了根據本公開的一些實施例的用於形成具有複數個記憶體堆疊的另一3D記憶體裝置的示例性製造過程。
圖12是根據一些實施例的用於形成具有單個記憶體堆疊的3D記憶體裝置的示例性方法的流程圖。
圖13是根據一些實施例的用於形成具有單個記憶體堆疊的3D記憶體裝置的另一示例性方法的流程圖。
圖14是根據一些實施例的用於形成具有複數個記憶體堆疊的3D記憶體裝置的示例性方法的流程圖。
圖15是根據一些實施例的用於形成具有複數個記憶體堆疊的3D記憶體裝置的另一示例性方法的流程圖。
將參考附圖描述本公開的實施例。
儘管討論了具體的配置和佈置，但應該理解，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本公開的精神和範圍的情況下，可以使用其它配置和佈置。對於相關領域的技術人員而言顯而易見的是，本公開還可以用於各種其它應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的語詞不一定是指相同的實施例。此外，當結合實施例描述特定的特徵、結構或特性時，無論是否明確描述，結合其它實施例來實現這樣的特徵、結構 或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法理解術語。例如，如在本文中所使用的術語「一個或複數個」至少部分取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或可以用於以複數意義描述特徵、結構或特徵的組合。類似地，至少部分取決於上下文，諸如「一」、「某一」或「該」的術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」可以被理解為不一定旨在表達一組排他性的因素，而是可以替代地，同樣至少部分地取決於上下文，允許存在不一定明確描述的其它因素。
應當容易理解的是，本公開中的「在...上」、「在...上方」和「在...之上」的含義應以最寬泛的方式來解釋，從而「在......上」不僅意味著「直接在某物上」，而且還包括其間具有中間特徵或層的「在某物上」的含義，並且「在......上方」或「在......之上」不僅意味著「在某物上方」或「在某物之上」的含義，而且還可以包括其間沒有中間特徵或層的「在某物上方」或「在某物之上」的含義(即，直接在某物上)。
此外，為了便於描述，可以在本文中使用諸如「在...之下」、「在...下方」、「下」、「在...上方」、「上」等的空間相對術語來描述如附圖所示的一個元件或特徵與另一個(另一些)元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或操作中的不同取向。裝置可以以其它方式定向(旋轉90度或在其它取向)並且同樣可以相應地解釋本文中使用的空間相關描述詞。
如在本文中所使用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底的頂部上的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石 晶圓。
如在本文中所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構上延伸，或者可以具有小於下層或上層結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間或其處的任何一對水平平面之間。層可以水平地、豎直地及/或沿著錐形表面延伸。基底可以是層，其中可以包括一層或多層，及/或可以在其上、其上方及/或其下方具有一層或多層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸件層(其中形成有互連線及/或通孔接觸件)以及一個或複數個介電質層。
如在本文中所使用的，術語「大體上/大體上地」是指在產品或製程的設計階段期間設定的元件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造過程或公差的輕微變化而引起的。如在本文中所使用的，術語「約」表示可以基於與所涉及的半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」可以表示給定量的值，該給定量例如在該值的10-30%內變化(例如，值的±10%、±20%或±30%)。
如在本文中所使用的，術語「3D記憶體裝置」是指在橫向取向的基底上具有可以豎直佈置的儲存單元從而可以相對於基底在豎直方向上擴大儲存單元的數量的半導體元件。如在本文中所用的，術語「豎直/豎直地」表示大體上垂直於基底的側表面。
在一些3D NAND快閃記憶體裝置中，由於電荷捕捉層(例如，氮化矽層)是同一記憶體串中複數個儲存單元共用的連續層，因此元件的性能可能由於耦合效應和電荷擴散/損耗效應而降低，這透過減小閘極到閘極介電質層的厚度而限制了3D NAND快閃記憶體元件的豎直擴大。為了減輕由連續的電荷捕 捉層所引起的問題，在一些3D NAND快閃記憶體裝置中，將連續的電荷捕捉層切斷以使其成為每個儲存單元中的分離的電荷捕捉層。然而，由於較小的臨界尺寸，這種結構增加了製造複雜性，從而降低了產量。
根據本公開的各種實施例提供了具有處於不同層級的分立電荷捕捉層的3D記憶體裝置及其製造方法，以在不增加製造複雜性的情況下減輕電荷擴散效應。可以先在基底上方形成具有倒「T」形或雙面階梯形的閘電極，然後在閘電極上形成具有複數個介電質層的儲存膜，包括阻隔層、電荷捕捉層和穿隧層。透過利用倒「T」形或雙面階梯形閘電極的頂表面上方的電荷捕捉層的不均勻厚度分佈，可以形成處於不同層級的複數個分立電荷捕捉層，以在不增加製造複雜性的情況下減輕擴散效應。類似地，可以在儲存膜上形成與分立電荷捕捉層或連續通道層相對應的複數個分立通道層，以在記憶體堆疊中形成一個或複數個儲存單元。透過堆疊複數個記憶體堆疊，可以進一步豎直地擴大3D記憶體裝置。
圖1示出了根據本公開的一些實施例的具有單個記憶體堆疊的示例性3D記憶體裝置100的橫截面。3D記憶體裝置100可以包括基底102，其可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)或任何其他適當的材料。在一些實施例中，基底102是減薄的基底(例如，半導體層)，其透過研磨、濕式/乾式蝕刻、化學機械拋光(CMP)或其任何組合從正常厚度減薄。注意，在圖1中包括x軸和z軸以進一步示出3D記憶體裝置100中的部件的空間關係。x軸和y軸在平行於晶圓表面的x-y平面中正交(例如，如圖7所示)。基底102包括在x-y平面中橫向(即，在橫向方向上)延伸的兩個橫向表面：晶圓正面上的頂表面，以及與晶圓正面相對的背面上的底表面。z軸垂直於x軸和y軸。如在本文中所使用的，當基底在z方向上位於半導體元件的最低平面中時，在z方向(垂直於x-y平面的豎直方向)上相對於半導體元件的基底(例 如，基底102)確定一個部件(例如，層或元件)是在半導體元件(例如，3D記憶體裝置100)的另一部件(例如，層或元件)的「上面」、「上方」還是「下方」。 在本公開全文中應用了用於描述空間關係的相同概念。
3D記憶體裝置100可以包括基底102上方的閘電極104。在一些實施例中，在基底102(例如，矽基底)和閘電極104之間形成諸如臨場蒸氣產生(ISSG)氧化矽的焊墊層(未示出)。如圖1所示，閘電極104在橫截面圖中可以具有倒「T」形。在一些實施例中，倒「T」形包括兩個「肩部」和在「x」方向上橫向地位於兩個肩部之間的「頭部」。在一些實施例中，倒「T」形的兩個肩部處於同一水平面，該水平面低於倒「T」形的頭部所在的水平面。閘電極104的頂表面可以包括橫向延伸的第一部分和豎直延伸的第二部分。例如，閘電極104的倒「T」形的頭部和肩部的上側可以大體上平行於基底102的橫向表面，而連接閘電極104的倒「T」形的頭部和每個肩部的側壁可以大體上垂直於基底102的橫向表面。
閘電極104可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。在一些實施例中，閘電極104包括金屬層，例如鎢層。在一些實施例中，閘電極104包括摻雜多晶矽層。可以使用任何適當的摻質將多晶矽摻雜到所需的摻雜濃度，以使其成為可以用作閘電極104的材料的導電材料。閘電極104可以橫向(例如，在垂直於圖1中的x軸和z軸的y方向上)延伸作為3D記憶體裝置100的字元線。
3D記憶體裝置100還可以包括閘電極104上的阻隔層106(也被稱為「阻隔氧化物」)。在一些實施例中，閘極介電質層(未示出)設置在阻隔層106與閘電極104之間，或者是閘電極104的部分(例如，作為閘電極104與阻隔層106接觸的上部)。例如，閘極介電質層可以包括高介電常數(高k)介電質，包括但不限於氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鋯(ZnO2)、氧化鉭(Ta2O5)等。如圖1所示，根據一些實施例，阻隔層106是連續的並且至少沿著閘電極104 的頂表面設置。即，阻隔層106可以是連續層，其覆蓋閘電極104的倒「T」形的頭部和肩部的上側以及連接閘電極104的倒「T」形的頭部和每個肩部的側壁。 在一些實施例中，阻隔層106的每一端還可以豎直延伸以覆蓋連接基底102與閘電極104的倒「T」形的每個肩部的側壁，即在x方向上完全覆蓋閘電極104。阻隔層106可以包括氧化矽、氮氧化矽、高k介電質或其任何組合。在一些實施例中，阻隔層106是複合介電質層，其包括多個子阻隔層，例如自下而上順序的高k介電質層、第一氧化矽層、氮氧化矽層和第二氧化矽層。
3D記憶體裝置100還可以包括阻隔層106上的複數個電荷捕捉層108a、108b和108c(也被稱為「儲存氮化物」)。如圖1所示，阻隔層106上的電荷捕捉層108a、108b和108c是分立的(與連續層相反)，並且設置在不同的層級(即，在豎直方向上與基底102的橫向表面具有不同的距離，與在同一層級相反)。在一些實施例中，三個分立的電荷捕捉層：第一電荷捕捉層108a橫向設置在第二電荷捕捉層108b和第三電荷捕捉層108c之間。根據一些實施例，第二電荷捕捉層108b和第三電荷捕捉層108c設置在相同層級處，其位於設置第一電荷捕捉層108a的層級下方。例如，第一電荷捕捉層108a、第二電荷捕捉層108b和第三電荷捕捉層108c中的每一個可以橫向延伸，但不豎直延伸，即，在阻隔層106的側壁處斷開。換言之，根據一些實施例，每個第一電荷捕捉層108a、第二電荷捕捉層108b或第三電荷捕捉層108c不包括沿著下面的阻隔層106的側壁豎直延伸的部分。在一些實施例中，第一電荷捕捉層108a對應於閘電極104的倒「T」形的頭部設置。例如，第一電荷捕捉層108a可以在閘電極104的倒「T」形的頭部的正上方或覆蓋閘電極104的倒「T」形的頭部。在一些實施例中，第二電荷捕捉層108b和第三電荷捕捉層108c分別對應於閘電極104的倒「T」形的兩個肩部設置。例如，第二電荷捕捉層108b和第三電荷捕捉層108c中的每一個可以在閘電極104的倒「T」形的相應肩部正上方或覆蓋閘電極104的倒「T」形相應肩部。
每個電荷捕捉層108a、108b或108c可以儲存電荷，例如來自半導體通道(例如，圖1中的通道層112a、112b和112c)的電子或電洞。電荷捕捉層108a、108b和108c中電荷的儲存或去除會影響半導體通道的導通/截止狀態及/或導電性。電荷捕捉層108a、108b和108c可以包括氮化矽、氮氧化矽、矽或其任何組合。 在一些實施例中，每個電荷捕捉層108a、108b或108c是包括多個子電荷捕捉層的複合介電質層，例如自下而上順序的第一氮化矽層、第一氮氧化矽層、第二氮化矽層、第二氮氧化矽層和第三氮化矽層。
3D記憶體裝置100還可以包括電荷捕捉層108a、108b和108c上的穿隧層110(也被稱為「隧道氧化物」)。如圖1所示，根據一些實施例，穿隧層110是連續的並且至少沿著電荷捕捉層108a、108b和108c的頂表面設置。即，穿隧層110可以是覆蓋每個電荷捕捉層108a、108b或108c的連續層。在一些實施例中，穿隧層110的豎直延伸的部分與阻隔層106的豎直延伸的部分(例如，阻隔層106的側壁)接觸。結果，根據一些實施例，穿隧層110在x方向上完全覆蓋電荷捕捉層108a、108b和108c以及阻隔層106。電荷捕捉層108a、108b和108c可以在z方向上夾置在兩個連續層之間：穿隧層110和阻隔層106。電荷，例如來自半導體通道(例如，圖1中的通道層112a、112b和112c)的電子或電洞，可以通過穿隧層110隧穿到電荷捕捉層108a、108b和108c。穿隧層110可以包括氧化矽、氮氧化矽或其任何組合。在一些實施例中，穿隧層110是包括多個子穿隧層的複合介電質層，例如自下而上順序的第一氧化矽層、第一氮氧化矽層、第二氮氧化矽層、第三氮氧化矽層和第二氧化矽層。阻隔層106、電荷捕捉層108a、108b和108c以及穿隧層110可以被統稱為「儲存膜」。在一些實施例中，阻隔層106包括氧化矽，每個電荷捕捉層108a、108b或108c包括氮化矽，穿隧層110包括氧化矽，並且儲存膜被稱為電荷捕捉型快閃記憶體的「ONO」儲存膜。
3D記憶體裝置100還可以包括穿隧層110上的複數個通道層112a、 112b和112c(也被稱為「半導體通道」)。如圖1所示，穿隧層110上的通道層112a、112b和112c是分立的(與連續層相反)，並且設置在不同層級處(即，在豎直方向上與基底102的橫向表面具有不同的距離，與在同一層級相反)。在一些實施例中，三個分立的通道層：第一通道層112a橫向地設置在第二通道層112b和第三通道層112c之間。根據一些實施例，第二通道層112b和第三通道層112c設置在相同層級處，其位於設置第一通道層112a的層級下方。例如，第一通道層112a、第二通道層112b和第三通道層112c中的每一個可以橫向延伸，但是不豎直延伸，即，在穿隧層110的側壁處斷開。換言之，根據一些實施例，每個第一通道層112a、第二通道層112b和第三通道層112c不包括沿著下面的穿隧層110的側壁豎直延伸的部分。在一些實施例中，第一通道層112a對應於閘電極104的倒「T」形的頭部設置。例如，第一通道層112a可以在閘電極104的倒「T」形的頭部正上方或覆蓋閘電極104的倒「T」形的頭部。在一些實施例中，第二通道層112b和第三通道層112c分別對應於閘電極104的倒「T」形的兩個肩部設置。例如，第二通道層112b和第三通道層112c中的每一個可以在閘電極104的倒「T」形的相應肩部正上方或覆蓋閘電極104的倒「T」形的相應肩部。
在一些實施例中，每個通道層112a、112b或112c對應於相應的電荷捕捉層108a、108b或108c。例如，第一通道層112a、第二通道層112b和第三通道層112c可以分別對應於第一電荷捕捉層108a、第二電荷捕捉層108b和第三電荷捕捉層108c(例如，在它們正上方或覆蓋它們)。每個通道層112a、112b或112c可以穿隧通過穿隧層110向相應的第一電荷捕捉層108a、第二電荷捕捉層108b和第三電荷捕捉層108c提供電荷，例如電子或電洞。通道層112a、112b和112c可以包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，每個通道層112a、112b或112c包括多晶矽。
倒「T」形閘電極104與儲存膜(包括阻隔層106、電荷捕捉層108a、 108b和108c以及穿隧層110)以及設置在其上的通道層112a、112b和112c的結合在本文中可以被稱為「記憶體堆疊」，其為用於擴大儲存容量的基本單元，如下詳述。根據一些實施例，3D記憶體裝置100的單個記憶體堆疊包括分別與閘電極104的倒「T」形的頭部和肩部相對應的兩個層級101和103。如上所述，第一電荷捕捉層108a和通道層112a可以設置在第一層級101處，並且第二電荷捕捉層108b和通道層112b以及第三電荷捕捉層108c和通道層112c可以設置在第一層級101下方的第二層級103處。
在一些實施例中，透過將電荷捕捉層和通道層二者分為對應於閘電極104的倒「T」形的頭部和肩部的不同層級(例如，在記憶體堆疊的第一層級101和第二層級103)處的三個分立層，圖1中的3D記憶體裝置100包括三個儲存單元：第一儲存單元101a、第二儲存單元103b和第三儲存單元103c。在一些實施例中，第一儲存單元101a設置在第一層級101處，並且第二儲存單元103b和第三儲存單元103c設置在記憶體堆疊的第二層級103處。例如，第一儲存單元101a可以包括部分的阻隔層106、第一電荷捕捉層108a、部分的穿隧層110和第一通道層112a。類似地，第二儲存單元103b可以包括部分的阻隔層106、第二電荷捕捉層108b、部分的穿隧層110和第二通道層112b；第三儲存單元103c可以包括部分的阻隔層106、第三電荷捕捉層108c、部分的穿隧層110以及第三通道層112c。第一儲存單元101a、第二儲存單元103b和第三儲存單元103c可以共用同一閘電極104。3D記憶體裝置100的第一儲存單元101a、第二儲存單元103b和第三儲存單元103c可以由閘電極104來控制。
儘管未在圖1中示出，但應理解，可以包括任何其他適當的元件作為3D記憶體裝置100的部分。例如，可以在3D記憶體裝置100中包括諸如位元線接觸件、字元線接觸件和源極線接觸件的接觸件以用於焊墊引出，即電連接儲存單元101a、103b和103c以用於金屬佈線到互連結構(例如，中段製程(MEOL) 互連結構和後段製程(BEOL)互連結構)。在一個示例中，可以使用字元線接觸件穿過儲存膜的側壁來焊墊引出閘電極104。在另一個示例中，可以使用位元線接觸件從相應的頂表面焊墊引出每個通道層112a、112b或112c。在一些實施例中，3D記憶體裝置100還包括週邊電路，例如用於促進3D記憶體裝置100的操作的任何適當的數位、類比及/或混合信號週邊電路。例如，週邊電路可以包括頁緩衝器、解碼器(例如，行解碼器和列解碼器)、讀出放大器、驅動器、電荷泵、電流或電壓參考或電路的任何主動或被動部件(例如，電晶體、二極體、電阻器或電容器)中的一個或複數個。
圖2示出了根據本公開的一些實施例的具有單個記憶體堆疊的另一示例性3D記憶體裝置200的橫截面。除通道層外，3D記憶體裝置200類似於圖1中的3D記憶體裝置100。為了便於描述，不再重複上面已經相對於圖1中的3D記憶體裝置100描述的相同元件的結構、功能和材料。3D記憶體裝置200不是具有分立的通道層(例如，3D記憶體裝置100中的第一通道層112a、第二通道層112b和第三通道層112c)，而是包括穿隧層110上的連續通道層202。如圖2所示，根據一些實施例，通道層202是連續的並且至少沿著穿隧層110的頂表面設置。即，通道層202可以是覆蓋下面的穿隧層110的連續層。通道層202可以穿隧通過穿隧層110向每個第一電荷捕捉層108a、第二電荷捕捉層108b和第三電荷捕捉層108c提供電荷，例如電子或電洞。通道層202可以包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，通道層202包括多晶矽。
由於通道層的不同設計，與圖1中的3D記憶體裝置100的單個記憶體堆疊中的三個儲存單元101a、103b和103c相反，3D記憶體裝置200的單個記憶體堆疊包括單個儲存單元。即，3D記憶體裝置200可以具有一個儲存單元，其包括阻隔層106、第一電荷捕捉層108a、第二電荷捕捉層108b和第三電荷捕捉層108c、穿隧層110和通道層202。3D記憶體裝置200的儲存單元可以由閘電極104來控制。
擴大本文公開的3D記憶體裝置中的儲存單元的一種方式是增加單個記憶體堆疊中的層級的數量。圖3示出了根據本公開的一些實施例的具有單個記憶體堆疊的又一示例性3D記憶體裝置300的橫截面。類似於圖1中的3D記憶體裝置100，3D記憶體裝置300是具有帶有複數個儲存單元的單個記憶體堆疊的3D記憶體裝置的另一示例。與圖1中包括倒「T」形閘電極104的3D記憶體裝置100不同，3D記憶體裝置300包括雙面階梯形閘電極304。在一些實施例中，閘電極304的雙面階梯形至少包括位於三個層級處的五個階梯，在此可以至少設置五個儲存單元。與具有可以設置三個儲存單元101a、103b和103c的兩個層級101和103處的一個頭部和兩個肩部的閘電極104的倒「T」形相比，在圖3中的3D記憶體裝置300中可以增加單個記憶體堆疊中的儲存單元的數量。
3D記憶體裝置300可以包括基底302上方的閘電極304。基底302可以包括矽(例如，單晶矽)、SiGe、GaA、Ge、SOI或任何其他適當的材料。在一些實施例中，在基底302(例如，矽基底)和閘電極304之間形成諸如ISSG氧化矽的焊墊層(未示出)。閘電極304可以包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。在一些實施例中，閘電極304包括金屬層，例如鎢層。在一些實施例中，閘電極304包括摻雜多晶矽層。可以使用任何適當的摻質將多晶矽摻雜到所需的摻雜濃度，以使其成為可以用作閘電極304的材料的導電材料。閘電極304可以橫向(例如，在垂直於圖3中的x軸和z軸的y方向上)延伸作為3D記憶體裝置300的字元線。
如圖3所示，閘電極304在橫截面圖中可以具有雙面階梯形。在一些實施例中，雙面階梯形包括至少三個層級，例如如圖3所示的五個層級301、303、305、307和309。除了具有一個階梯的頂層外，雙面階梯形的每一其他層級都可以在每一側有兩個階梯，使得雙面階梯形中的階梯總數為2L-1，其中L是層級數。因此，閘電極304的雙面階梯形至少具有三個層級處的五個階梯。在一些實 施例中，每個層級303、305、307或309處的兩個階梯都位於頂層301處的頂部階梯下方。閘電極304的雙面階梯形的階梯可以在橫向方向(例如，x方向)上對稱。在一些實施例中，在閘電極304的雙面階梯形的相鄰層級處的同一側上的兩個階梯在豎直方向(z方向)上偏移大體上相同的距離，而在橫向方向(例如，x方向)上偏移大體上相同的距離。對於雙面階梯形的每兩個相鄰層級，更靠近基底302的第一層級可以比第二層級橫向延伸得更遠，從而形成兩個平臺(類似於圖1中的3D記憶體裝置100的閘電極104的倒「T」形的兩個肩部)，在此可以形成儲存單元。閘電極304的頂表面可以包括橫向延伸的第一部分和豎直延伸的第二部分。例如，閘電極304的雙面階梯形的每個階梯的上側可以大體上地平行於基底302的橫向表面，而連接閘電極304的雙面階梯形的相鄰層級處的階梯的側壁可以大體上地垂直於基底302的橫向表面。根據一些實施例，橫向延伸的閘電極304的頂表面的第一部分對應于可以形成儲存單元的平臺。
3D記憶體裝置300還可以包括閘電極304上的阻隔層306。在一些實施例中，閘極介電質層(未示出)設置在阻隔層306和閘電極304之間，或者是閘電極304的部分(例如，作為閘電極304與阻隔層306接觸的上部)。例如，閘極介電質層可以包括高k介電質，包括但不限於Al2O3、HfO2、ZnO2、Ta2O5等。如圖3所示，根據一些實施例，阻隔層306是連續的並且至少沿著閘電極304的頂表面設置。即，阻隔層306可以是連續層，其覆蓋閘電極304的雙面階梯形的階梯的上側以及連接閘電極304的雙面階梯形的階梯的側壁。在一些實施例中，阻隔層306的每一端還可以豎直延伸以覆蓋連接基底302和最低層級(例如，309)處的階梯的側壁，即，在x方向上完全覆蓋閘電極304。阻隔層306可以包括氧化矽、氮氧化矽、高k介電質或其任何組合。在一些實施例中，阻隔層306是複合介電質層，包括多個子阻隔層，例如自下而上順序的高k介電質層、第一氧化矽層、氮氧化矽層和第二氧化矽層。
3D記憶體裝置300還可以包括阻隔層306上的複數個電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b和316c。如圖3所示，阻隔層306上的電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b和316c是分立的(與連續層相反)，並且設置在不同的層級301、303、305、307、309和309處(即，在豎直方向上與基底302的橫向表面具有不同的距離，與在同一層級相反)。在一些實施例中，九個分立的電荷捕捉層：頂部電荷捕捉層308a橫向設置在一組左側電荷捕捉層310c、312c、314c和316c與一組右側電荷捕捉層310b、312b、314b和316b之間。根據一些實施例，每對左側和右側電荷捕捉層310b和310c、312b和312c、314b和314b或316b和316c設置在相同層級處，其位於設置頂部電荷捕捉層308a的頂層301下方。例如，電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b和316c中的每一個可以橫向延伸，但不豎直延伸，即在阻隔層306的側壁處斷開。換言之，根據一些實施例，每個電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b或316c不包括沿著下面的阻隔層306的側壁豎直延伸的部分。在一些實施例中，頂部電荷捕捉層308a對應於閘電極304的雙面階梯形的頂層301處的頂部階梯設置。例如，頂部電荷捕捉層308a可以在閘電極304的雙面階梯形的頂部階梯的正上方或覆蓋閘電極304的雙面階梯形的頂部階梯。在一些實施例中，左側和右側電荷捕捉層310b、310c、312b、312c、314b、314c、316b和316c分別對應於閘電極304的雙面階梯形的其他層級303、305、307和309處的其他階梯設置。例如，左側和右側電荷捕捉層310b、310c、312b、312c、314b、314c、316b和316c中的每一個可以在閘電極304的雙面階梯形的相應階梯的正上方或覆蓋閘電極304的雙面階梯形的相應階梯。
每個電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b或316c可以儲存電荷，例如來自半導體通道(例如，圖3中的通道層318a、320b、320c、322b、322c、324b、324c、326b和326c)的電子或電洞。電荷捕捉層308a、 310b、310c、312b、312c、314b、314c、316b和316c中電荷的儲存或去除會影響半導體通道的導通/截止狀態及/或導電性。電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b和316c可以包括氮化矽、氮氧化矽、矽或其任何組合。 在一些實施例中，每個電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b或316c是包括多個子電荷捕捉層的複合介電質層，例如自下而上順序的第一氮化矽層、第一氧氮化矽層、第二氮化矽層、第二氧氮化矽層和第三氮化矽層。可以理解，儘管在圖3中示出了九個電荷捕捉層，但是可以理解，在其他實施例中3D記憶體裝置300可以具有不同數量的電荷捕捉層。電荷捕捉層的數量可以對應於閘電極304的雙面階梯形的層級、階梯和平臺的數量，如上詳述。在一些實施例中，3D記憶體裝置300至少包括位於三個層級處的五個分立的電荷捕捉層。
3D記憶體裝置300還可以包括電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b和316c上的穿隧層317。如圖1所示，根據一些實施例，穿隧層317是連續的並且至少沿著電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b和316c的頂表面設置。即，穿隧層317可以是覆蓋每個電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b或316c的連續層。在一些實施例中，穿隧層317的豎直延伸的部分與阻隔層306的豎直延伸的部分(例如，阻隔層306的側壁)接觸。結果，根據一些實施例，穿隧層317在x方向上完全覆蓋電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b和316c以及阻隔層306。電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b和316c可以在z方向上夾置在兩個連續層之間：穿隧層317和阻隔層306。電荷，例如來自半導體通道(例如，圖3中的通道層318a、320b、320c、322b、322c、324b、324c、326b和326c)的電子或電洞，可以透過穿隧層317穿隧到電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b和316c。穿隧層317可以 包括氧化矽、氮氧化矽或其任何組合。在一些實施例中，穿隧層317是包括多個子穿隧層的複合介電質層，例如自下而上順序的第一氧化矽層、第一氮氧化矽層、第二氮氧化矽層、第三氮氧化矽層和第二氧化矽層。阻隔層306、電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b和316c以及穿隧層317可以被統稱為「儲存膜」。在一些實施例中，阻隔層306包括氧化矽，每個電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b或316c包括氮化矽，穿隧層317包括氧化矽，並且儲存膜被稱為電荷捕捉型快閃記憶體的「ONO」儲存膜。
3D記憶體裝置300還可以包括穿隧層317上的複數個通道層318a、320b、320c、322b、322c、324b、324c、326b和326c。如圖3所示，穿隧層317上的通道層318a、320b、320c、322b、322c、324b、324c、326b和326c是分立的(與連續層相反)並且設置在不同的層級處(即，在豎直方向上與基底302的橫向表面具有不同的距離，與在同一層級相反)。在一些實施例中，九個分立的通道層：頂部通道層318a橫向設置在一組左側通道層320c、322c、324c和326c與一組右側通道層320b、322b、324b和326b之間。根據一些實施例，每對左側和右側通道層320b和320c、322b和322c、324b和324c或326b和326c設置在相同層級處，其位於設置頂部通道層318a的頂層301下方。例如，頂部、左側和右側通道層318a、320b、320c、322b、322c、324b、324c、326b和326c中的每一個可以橫向延伸，但不豎直延伸，即在穿隧層317的側壁處斷開。換言之，根據一些實施例，每個頂部、左側和右側通道層318a、320b、320c、322b、322c、324b、324c、326b和326c不包括沿著下面的穿隧層317的側壁豎直延伸的部分。在一些實施例中，頂部通道層318a對應於閘電極304的雙面階梯形的頂層301處的頂部階梯設置。例如，頂部通道層318a可以在閘電極304的雙面階梯形的頂部階梯的正上方或覆蓋閘電極304的雙面階梯形的頂部階梯。在一些實施例中，左側和右側通道 層320b、320c、322b、322c、324b、324c、326b和326c分別對應於閘電極304的雙面階梯形的其他層級303、305、307和309處的其他階梯設置。例如，左側和右側通道層320b、320c、322b、322c、324b、324c、326b和326c中的每一個可以在閘電極304的雙面階梯形的相應階梯的正上方或覆蓋閘電極304的雙面階梯形的相應階梯。
在一些實施例中，每個通道層318a、320b、320c、322b、322c、324b、324c、326b或326c對應於相應的電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b或316c。例如，頂部、左側和右側通道層318a、320b、320c、322b、322c、324b、324c、326b和326c可以分別對應於第一、左側和右側電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b和316c(例如，在它們正上方或覆蓋它們)。每個通道層318a、320b、320c、322b、322c、324b、324c、326b或326c可以穿隧通過通道層317向相應的電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b或316c提供電荷，例如電子或電洞。通道層318a、320b、320c、322b、322c、324b、324c、326b和326c可以包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，每個通道層318a、320b、320c、322b、322c、324b、324c、326b或326c包括多晶矽。可以理解，儘管在圖3中示出了九個通道層，但可以理解，在其他實施例中3D記憶體裝置300可以具有不同數量的通道層。通道層的數量可以對應於閘電極304的雙面階梯形的層級、階梯和平臺的數量，如上詳述。在一些實施例中，3D記憶體裝置300至少包括位於三個層級處的五個分立的通道層。
雙面階梯形閘電極304與儲存膜(包括阻隔層306、電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b和316c以及穿隧層317)和設置在其上的通道層318a、320b、320c、322b、322c、324b、324c、326b和326c的結合在本文中可以被稱為單個記憶體堆疊，其與圖1中的3D記憶體裝置中的單個記憶 體堆疊相比，具有更多的儲存單元。在一些實施例中，透過將電荷捕捉層和通道層兩者分為對應於閘電極304的雙面階梯形的階梯的五個層級301、303、305、307和309處的九個分立層，圖3中的3D記憶體裝置300包括九個儲存單元：頂部儲存單元301a、一組左側儲存單元303c、305c、307c和309c以及一組右側儲存單元303b、305b、307b和309b。頂部儲存單元301a設置在頂層301，並且每一對左側和右側儲存單元303b和303c、305b和305c、307b和307c或309b和309c設置在記憶體堆疊的相應層級303、305、307或309處。例如，頂部儲存單元301a可以包括部分的阻隔層306、頂部電荷捕捉層308a、部分的穿隧層317以及頂部通道層318a。類似地，每個左側儲存單元303c、305c、307c或309c可以包括部分的阻隔層306、相應的左側電荷捕捉層310c、312c、314c或316c、部分的穿隧層317以及相應的左側通道層320c、322c、324c或326c。類似地，每個右側儲存單元303b、305b、307b或309b可以包括部分的阻隔層306、相應的右側電荷捕捉層310b、312b、314b或316b、部分的穿隧層317以及相應的右側通道層320b、322b、324b或326b。頂部、左側和右側儲存單元301a、303b、303c、305b、305c、307b、307c、309b和309c可以共用同一閘電極304。3D記憶體裝置300的頂部、左側和右側儲存單元301a、303b、303c、305b、305c、307b、307c、309b和309c可以由閘電極304來控制。
可以理解，儘管在圖3中示出了九個儲存單元，但在其他實施例中3D記憶體裝置300可以具有不同數量的儲存單元。儲存單元的數量可以對應於閘電極304的雙面階梯形的層級、階梯和平臺的數量，如上詳述。在一些實施例中，3D記憶體裝置300至少包括位於三個層級處的五個儲存單元。儘管未在圖3中示出，但應理解，可以包括任何其他適當的元件作為3D記憶體裝置300的部分。例如，可以在3D記憶體裝置300中包括諸如位元線接觸件、字元線接觸件和源極線接觸件的接觸件以用於焊墊引出，即電連接儲存單元301a、303b、303c、305b、 305c、307b、307c、309b和309c以用於金屬佈線到互連結構(例如，MEOL互連結構和BEOL互連結構)。在一個示例中，可使用字元線接觸件穿過儲存膜的側壁來焊墊引出閘電極304。在另一個示例中，可以使用位元線接觸件從相應的頂表面來焊墊引出每個通道層318a、320b、320c、322b、322c、324b、324c、326b或326c。在一些實施例中，3D記憶體裝置300還包括週邊電路，例如用於促進3D記憶體裝置300的操作的任何適當的數位、類比及/或混合信號週邊電路。例如，週邊電路可以包括頁緩衝器、解碼器(例如，行解碼器和列解碼器)、讀出放大器、驅動器、電荷泵、電流或電壓參考或電路的任何主動或被動元件(例如，電晶體、二極體、電阻器或電容器)中的一個或複數個。
圖4示出了根據本公開的一些實施例的具有單個記憶體堆疊的再一示例性3D記憶體裝置400的橫截面。除通道層外，3D記憶體裝置400類似於圖3中的3D記憶體裝置300。為了便於描述，不再重複上面已經相對於圖3中的3D記憶體裝置300描述的相同部件的結構、功能和材料。3D記憶體裝置400不是具有分立的通道層(例如，3D記憶體裝置300中的頂部、左側和右側通道層318a、320b、320c、322b、322c、324b、324c、326b和326c)，而是包括穿隧層317上的連續通道層402。如圖4所示，根據一些實施例，通道層402是連續的並且至少沿著穿隧層317的頂表面設置。即，通道層402可以是覆蓋下面的穿隧層317的連續層。通道層402可以穿隧通過穿隧層317向頂部、左側和右側電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b和316c提供電荷，例如電子或電洞。 通道層402可以包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，通道層402包括多晶矽。
由於通道層的不同設計，與圖3中的3D記憶體裝置300的單個記憶體堆疊中的九個儲存單元301a、303b、303c、305b、305c、307b、307c、309b和309c相反，3D記憶體裝置400的單個記憶體堆疊包括單個儲存單元。即，3D記憶體 裝置400可以具有一個儲存單元，其包括阻隔層306、頂部、左側和右側電荷捕捉層308a、310b、310c、312b、312c、314b、314c、316b和316c、穿隧層317和通道層402。3D記憶體裝置400的儲存單元可以由閘電極304來控制。
擴大本文公開的3D記憶體裝置中的儲存單元的另一種方式是例如透過堆疊複數個記憶體堆疊來增加記憶體堆疊的數量。本文公開的任何記憶體堆疊(例如，3D記憶體裝置100、200、300和400中的單個記憶體堆疊)都可以用作基本單元，用於例如透過相互堆疊來擴大儲存容量。圖5A示出了根據本公開的一些實施例的具有複數個記憶體堆疊的示例性3D記憶體裝置500的橫截面。 3D記憶體裝置500可以包括堆疊在基底502上方的複數個記憶體堆疊504、506和508，以增大儲存密度而不佔用更多的晶片面積。兩個相鄰的記憶體堆疊(例如，504和506)可以由堆疊間介電質層(例如，526)分隔開(例如，絕緣)。每個記憶體堆疊504、506或508基本上類似於圖1中的3D記憶體裝置100中的單個記憶體堆疊(具有附加的堆疊間介電質層)。因此，每個記憶體堆疊504、506或508的元件與圖1中的3D記憶體裝置100中的對應元件基本相似，由此本文不再贅述。
如圖5A所示，3D記憶體裝置500的記憶體堆疊504可以包括閘電極514、閘電極514上的阻隔層516、阻隔層516上的複數個電荷捕捉層518a、518b和518c、電荷捕捉層518a、518b和518c上的穿隧層520、穿隧層520上的複數個通道層522a、522b和522c。閘電極514可以具有倒「T」形，其包括第一層級510處的頭部以及第一層級510下方的第二層級512處的兩個肩部。根據一些實施例，電荷捕捉層518a、518b和518c是分立的，並且設置在不同的層級510和512處。在一些實施例中，第一電荷捕捉層518a橫向設置在第二電荷捕捉層518b和第三電荷捕捉層518c之間。在一些實施例中，第二電荷捕捉層518b和第三電荷捕捉層518c設置在相同的第二層級512處，其位於設置第一電荷捕捉層518a的第一層級510下方。例如，第二電荷捕捉層518b和第三電荷捕捉層518c可以分別對應於閘 電極514的倒「T」形的兩個肩部設置，並且第一電荷捕捉層518a可以對應於閘電極514的倒「T」形的頭部設置。類似地，根據一些實施例，通道層522a、522b和522c是分立的，並且設置在不同的層級510和512處。每個通道層522a、522b或522c可以對應於電荷捕捉層518a、518b和518c中相應的一個。在一些實施例中，第一通道層522a橫向設置在第二通道層522b和第三通道層522c之間。在一些實施例中，第二通道層522b和第三通道層522c設置在相同的第二層級512處，其位於設置第一通道層522a的第一層級510下方。例如，第二通道層522b和第三通道層522c可以分別對應於閘電極514的倒「T」形的兩個肩部設置，並且第一通道層522a對應於閘電極514的倒「T」形的頭部設置。
在一些實施例中，阻隔層516是連續的並且至少沿著閘電極514的頂表面設置。在一些實施例中，穿隧層520是連續的並且至少沿著每個電荷捕捉層518a、518b或518c的頂表面設置。根據一些實施例，阻隔層516包括氧化矽，每個電荷捕捉層518a、518b或518c包括氮化矽，並且穿隧層520包括氧化矽。在一些實施例中，每個通道層522a、522b或522c包括多晶矽。3D記憶體裝置500的記憶體堆疊504可以包括第一儲存單元524a、第二儲存單元524b和第三儲存單元524c。在一些實施例中，第一儲存單元524a、第二儲存單元524b和第三儲存單元524c分別包括第一電荷捕捉層518a、第二電荷捕捉層518b和第三電荷捕捉層518c。在一些實施例中，第一儲存單元524a、第二儲存單元524b和第三儲存單元524c分別包括第一通道層522a、第二通道層522b和第三通道層522c。在一些實施例中，第一儲存單元524a、第二儲存單元524b和第三儲存單元524c中的每一個包括阻隔層516的相應部分和穿隧層520的相應部分。
如圖5A所示，記憶體堆疊504還可以包括通道層522a、522b和522c上的堆疊間介電質層526。在一些實施例中，堆疊間介電質層526的頂表面大體上是平坦的。例如，堆疊間介電質層526的頂表面可以大體上平行於基底502的 橫向表面。根據一些實施例，緊鄰在記憶體堆疊504上方的記憶體堆疊506的閘電極528設置在堆疊間介電質層526的頂表面上。在一些實施例中，閘電極528的底表面大體上是平坦的。例如，閘電極528的底表面也可以大體上平行於基底502的橫向表面。換言之，堆疊間介電質層526的頂表面可以適配在其上方的閘電極528的底表面。堆疊間介電質層526可以是單個介電質層或具有多個子介電質層的複合介電質層。在一些實施例中，堆疊間介電質層526包括氧化矽、氮化矽、氧氮化矽或其任何組合。
應該理解，記憶體堆疊506和508與記憶體堆疊504基本相似。因此，為了便於描述，本文不再重複記憶體堆疊506和508的元件。透過堆疊間介電質層(例如，526)分隔開，可以單獨定址3D記憶體裝置500的每個閘電極(例如，514或528)，以控制設置在其上的相應儲存單元。還應理解，堆疊在基底502上方的記憶體堆疊的數量不限於相對於圖5A描述的示例，可以是大於1的任何正整數。還應當理解，可以與3D記憶體裝置500的任何適當的週邊電路一起包括記憶體堆疊504、506和508之間的用於電連接記憶體堆疊504、506和508的任何適當的互連結構以及3D記憶體裝置500的焊墊引出互連結構作為3D記憶體裝置500的部分。
圖5B示出了根據本公開的一些實施例的具有複數個記憶體堆疊503、505和507的另一示例性3D記憶體裝置501的橫截面。除了每個記憶體堆疊503、505或507中的通道層外，3D記憶體裝置501類似於圖5A中的3D記憶體裝置500。為了便於描述，不再重複上面已經相對於圖5A中的3D記憶體裝置500描述的相同元件的結構、功能和材料。3D記憶體裝置501不是具有分立的通道層(例如，3D記憶體裝置500中的第一通道層522a、第二通道層522b和第三通道層522c)，而是包括穿隧層520上的連續通道層509。如圖5B所示，根據一些實施例，記憶體堆疊503中的通道層509是連續的並且至少沿著穿隧層520的頂表面設 置。即，通道層509可以是覆蓋下面的穿隧層520的連續層。通道層509可以穿隧通過穿隧層520向第一電荷捕捉層518a、第二電荷捕捉層518b和第三電荷捕捉層518c提供電荷，例如電子或電洞。通道層509可以包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，通道層509包括多晶矽。
由於通道層的不同設計，與圖5A中的3D記憶體裝置500的每個記憶體堆疊504、506或508中的三個儲存單元(例如，524a、524b和524c)相反，3D記憶體裝置501的每個記憶體堆疊503、505或507包括單個儲存單元。即，3D記憶體裝置501的每個記憶體堆疊503、505或507可以具有一個儲存單元，其包括阻隔層516、第一電荷捕捉層518a、第二電荷捕捉層518b和第三電荷捕捉層518c、穿隧層520和通道層509。3D記憶體裝置501的每個記憶體堆疊503、505或507中的儲存單元可以由相應的閘電極(例如，514或528)來控制。透過堆疊間介電質層(例如，526)分隔開，可以單獨定址3D記憶體裝置501的每個閘電極(例如，514或528)，以控制設置在其上的相應儲存單元。應當理解，本文公開的任何其他記憶體堆疊，例如圖3和4中的3D記憶體裝置300和400的記憶體堆疊，可以以與以上關於圖5A和5B所述的相同方式(具有堆疊間介電質層，例如526)堆疊在基底502上方。
圖6A示出了根據本公開的一些實施例的具有複數個記憶體堆疊的又一示例性3D記憶體裝置600的橫截面。3D記憶體裝置600可以包括堆疊在基底602上方的複數個記憶體堆疊604、606和608，以增大儲存密度而不佔用更多的晶片面積。可以透過堆疊間介電質層(例如，626)將兩個相鄰的記憶體堆疊(例如，604和606)分隔開(例如，絕緣)。每個記憶體堆疊604、606或608基本上類似於圖1中的3D記憶體裝置100中的單個記憶體堆疊(具有附加的堆疊間介電質層)。因此，每個記憶體堆疊604、606或608的元件基本上類似於圖1中的3D記憶體裝置100中的對應元件，因此本文不再贅述。
如圖6A所示，3D記憶體裝置600的底部記憶體堆疊604是緊鄰在基底602上方的記憶體堆疊。底部記憶體堆疊604可以包括底部閘電極614、底部閘電極614上的阻隔層616、阻隔層616上的複數個電荷捕捉層618a、618b和618c、電荷捕捉層618a、618b和618c上的穿隧層620、以及穿隧層620上的複數個通道層622a、622b和622c。底部閘電極614可以具有倒「T」形，其包括第一層級610處的頭部和第一層級610下方的第二層級612處的兩個肩部。根據一些實施例，電荷捕捉層618a、618b和618c是分立的並且設置在不同的層級610和612處。在一些實施例中，第一電荷捕捉層618a橫向設置在第二電荷捕捉層618b和第三電荷捕捉層618c之間。在一些實施例中，第二電荷捕捉層618b和第三電荷捕捉層618c設置在相同的第二層級612處，其位於設置第一電荷捕捉層618a的第一層級下方。 例如，第二電荷捕捉層618b和第三電荷捕捉層618c可以分別對應於底部閘電極614的倒「T」形的兩個肩部設置，並且第一電荷捕捉層618a對應於底部閘電極614的倒「T」形的頭部設置。類似地，根據一些實施例，通道層622a、622b和622c是分立的並且設置在不同的層級610和612處。每個通道層622a、622b或622c可以對應於電荷捕捉層618a、618b和618c中相應的一個。在一些實施例中，第一通道層622a橫向設置在第二通道層622b和第三通道層622c之間。在一些實施例中，第二通道層622b和第三通道層622c設置在相同的第二層級612處，其位於設置第一通道層622a的第一層級610下方。例如，第二通道層622b和第三通道層622c可以分別對應於底部閘電極614的倒「T」形的兩個肩部設置，並且第一通道層622a可以對應於底部閘電極614的倒「T」形的頭部設置。
在一些實施例中，阻隔層616是連續的並且至少沿著底部閘電極614的頂表面設置。在一些實施例中，穿隧層620是連續的並且至少沿著每個電荷捕捉層618a、618b或618c的頂表面設置。根據一些實施例，阻隔層616包括氧化矽，每個電荷捕捉層618a、618b或618c包括氮化矽，並且穿隧層620包括氧化矽。在 一些實施例中，每個通道層622a、622b或622c包括多晶矽。3D記憶體裝置600的底部記憶體堆疊604可以包括第一儲存單元624a、第二儲存單元624b和第三儲存單元624c。在一些實施例中，第一儲存單元624a、第二儲存單元624b和第三儲存單元624c分別包括第一電荷捕捉層618a、第二電荷捕捉層618b和第三電荷捕捉層618c。在一些實施例中，第一儲存單元624a、第二儲存單元624b和第三儲存單元624c分別包括第一通道層622a、第二通道層622b和第三通道層622c。在一些實施例中，第一儲存單元624a、第二儲存單元624b和第三儲存單元624c中的每一個包括阻隔層616的相應部分和穿隧層620的相應部分。
如圖6A所示，記憶體堆疊604還可以包括通道層622a、622b和622c上的堆疊間介電質層626。與具有大體上平坦的頂表面的堆疊間介電質層526不同，在一些實施例中，堆疊間介電質層626的頂表面適配底部閘電極614的頂表面。例如，堆疊間介電質層626的頂表面可以具有與底部閘電極614的頂表面的輪廓匹配的輪廓。根據一些實施例，緊鄰在底部記憶體堆疊604上方的記憶體堆疊606的閘電極628設置在堆疊間介電質層626的頂表面上。在一些實施例中，底部閘電極614的底表面大體上是平坦的，並且其他記憶體堆疊606和608(即，除了底部記憶體堆疊604之外)的每個閘電極628或630的底表面適配相應閘電極628或630的頂表面。例如，底部閘電極614的底表面也可以大體上平行於基底602的橫向表面，並且每個其他的閘電極628或630的底表面可以具有與相應閘電極628或630的頂表面的輪廓匹配的輪廓。在一些實施例中，閘電極628或630的底表面具有凹形，而閘電極628或630的頂表面具有凸形。堆疊間介電質層626可以是單個介電質層或具有多個子介電質層的複合介電質層。在一些實施例中，堆疊間介電質層626包括氧化矽、氮化矽、氮氧化矽或其任何組合。
應當理解，除了如上所述的閘電極的形狀之外，記憶體堆疊606和608與記憶體堆疊604基本相似。因此，為了便於描述，本文不再重複記憶體堆疊606 和608的部件。透過堆疊間介電質層(例如，626)分隔開，可以單獨定址3D記憶體裝置600的每個閘電極614、628或630，以控制設置在其上的相應儲存單元。 還應理解，堆疊在基底602上方的記憶體堆疊的數量不限於相對於圖6A描述的示例，可以是大於1的任何正整數。還應理解，可以與3D記憶體裝置600的任何適當的週邊電路一起包括記憶體堆疊604、606和608之間的用於電連接記憶體堆疊604、606和608的任何適當的互連結構以及3D記憶體裝置600的焊墊引出互連結構作為3D記憶體裝置600的部分。
圖6B示出了根據本公開的一些實施例的具有複數個記憶體堆疊603、605和607的再一示例性3D記憶體裝置601的橫截面。除了每個記憶體堆疊603、605或607中的通道層外，3D記憶體裝置601類似於圖6A中的3D記憶體裝置600。為了便於描述，不再重複上面已經相對於圖6A中的3D記憶體裝置600描述的相同元件的結構、功能和材料。3D記憶體裝置601不是具有分立的通道層(例如，3D記憶體裝置600中的第一通道層622a、第二通道層622b和第三通道層622c)，而是包括穿隧層620上的連續通道層609。如圖6B所示，根據一些實施例，記憶體堆疊603中的通道層609是連續的並且至少沿著穿隧層620的頂表面設置。即，通道層609可以是覆蓋下面的穿隧層620的連續層。通道層609可以穿隧通過穿隧層620向第一電荷捕捉層618a、第二電荷捕捉層618b和第三電荷捕捉層618c提供電荷，例如電子或電洞。通道層609可以包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，通道層609包括多晶矽。
由於通道層的不同設計，與圖6A中的3D記憶體裝置600的每個記憶體堆疊604、606或608中的三個儲存單元(例如，624a、624b和624c)相反，3D記憶體裝置601的每個記憶體堆疊603、605或607包括單個儲存單元。即，3D記憶體裝置601的每個記憶體堆疊603、605或607可以具有一個儲存單元，其包括阻隔層616、第一電荷捕捉層618a、第二電荷捕捉層618b和第三電荷捕捉層618c、 穿隧層620和通道層609。3D記憶體裝置601的每個記憶體堆疊603、605或607中的儲存單元可以由相應的閘電極614、628或630控制。透過堆疊間介電質層(例如，626)分隔開，可以單獨定址3D記憶體裝置601的每個閘電極614、628或630，以控制設置在其上的相應儲存單元。應當理解，本文公開的任何其他記憶體堆疊，例如圖3和4中的3D記憶體裝置300和400的記憶體堆疊，可以用與以上相對於圖6A和6B所述的相同方式(具有堆疊間介電質層，例如626)堆疊在基底602上方。
擴大本文公開的3D記憶體裝置中的儲存單元的另一種方式是沿y方向(垂直於圖1-4、5A、5B、6A和6B的橫截面)具有複數個儲存膜，及/或沿x方向在同一平面中具有複數個閘電極。圖7示出了根據本公開的一些實施例的具有複數個閘電極的示例性3D記憶體裝置700的平面圖。3D記憶體裝置700可以在基底702上方在同一平面中包括複數個閘電極701和703。應當理解，可以沿x方向包括兩個以上的閘電極701和703。可以單獨定址每個閘電極701或703，以控制形成在其上的儲存單元。
在一些實施例中，在每個閘電極701或703上設置複數個儲存膜。如上所述，取決於通道層是連續層還是三個分立的層，儲存膜可以對應一個或三個儲存單元。例如，可以在閘電極701上設置複數個儲存膜706a、706b、706c、706d、706e、706f和706g，並且每個儲存膜706a、706b、706c、706d、706e、706f或706g可以對應於三個儲存單元。應當理解，可以將圖7的示例與圖5A、5B、6A和6B的示例組合，使得可以在複數個維度上擴大儲存單元的數量。例如，圖7中的每個閘電極701或703還可以具有堆疊在基底702上方的複數個記憶體堆疊，如以上相對於圖5A、5B、6A和6B詳細描述的。
圖8A-8H示出了根據本公開的一些實施例的用於形成具有單個記憶體堆疊的3D記憶體裝置的示例性製造過程。圖12是根據一些實施例的用於形成 具有單個記憶體堆疊的3D記憶體裝置的示例性方法的流程圖。圖8A-8H和12中所示的3D記憶體裝置的示例包括分別在圖1和2中示出的3D記憶體裝置100和200。將一起描述圖8A-8H和12。應當理解，方法1200中示出的步驟不是窮舉的，並且其他步驟也可以在任何所示步驟之前、之後或之間執行。此外，一些步驟可以同時執行，或者以與圖12所示不同的循序執行。
參考圖12，方法1200在步驟1202開始，其中在基底上方形成具有倒「T」形的閘電極。在一些實施例中，為了形成閘電極，在基底上方沉積閘電極層，並且將閘電極層圖案化為具有倒「T」形。在一些實施例中，為了形成閘電極，在基底上方形成第一閘電極層，並且在第一閘電極層上形成第二閘電極層。 根據一些實施例，第一閘電極層的橫向尺寸大於第二閘電極層的橫向尺寸。基底可以是矽基底。
如圖8B所示，在矽基底802上方形成具有倒「T」形的閘電極804。為了形成倒「T」形閘電極804，如圖8A所示，首先在矽基底802上方形成閘電極層801。在一些實施例中，在形成閘電極層801之前首先在矽基底802上沉積焊墊層(未示出)。閘電極層801和焊墊層(如果有的話)可以透過一種或多種沉積製程沉積，包括但不限於物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、電鍍、無電鍍沉積或其任何組合。在一些實施例中，透過包括微影、顯影、濕蝕刻及/或乾蝕刻等的製程，將閘電極層801進一步圖案化為具有倒「T」形，即成為閘電極804(如圖8B所示)。例如，可以蝕刻閘電極層801(在x方向上)的邊緣處的兩個凹陷以形成閘電極804的倒「T」形。在一些實施例中，不是圖案化閘電極層801，而是將橫向尺寸(在x方向上)小於閘電極層801的橫向尺寸的另一閘電極層(例如，成為如圖8B所示的閘電極804的倒「T」形的頭部)進一步沉積在閘電極層801上以形成閘電極804的倒「T」形。另一閘電極層可以透過一種或多種沉積製程沉積，包括但不限於PVD、CVD、ALD、電鍍、 無電鍍沉積或其任何組合。
方法1200進行到步驟1204，如圖12所示，其中在閘電極上形成連續的阻隔層。如圖8C所示，在閘電極804上形成連續的阻隔層806。阻隔層806可以透過一種或多種薄膜沉積製程沉積。包括但不限於PVD、CVD、ALD或其任何組合。在一些實施例中，使用ALD在閘電極804上沉積阻隔層806。在一些實施例中，透過隨後使用ALD在閘電極804上依次沉積高k介電質層、第一氧化矽層、氮氧化矽層和第二氧化矽層來形成阻隔層806。
方法1200進行到步驟1206，如圖12所示，其中在阻隔層上沉積連續的電荷捕捉層。電荷捕捉層的橫向延伸的第一部分的第一厚度可以大於電荷捕捉層的豎直延伸的第二部分的第二厚度。在一些實施例中，為了形成連續電荷捕捉層，使用諸如ALD的CVD在阻隔層上沉積電荷捕捉層。
如圖8D所示，在阻隔層806上形成連續的電荷捕捉層808。電荷捕捉層808可以透過一種或多種薄膜沉積製程來沉積，包括但不限於PVD、CVD、ALD或其任何組合。在一些實施例中，使用諸如ALD的CVD在阻隔層806上沉積電荷捕捉層808。在一些實施例中，透過隨後使用ALD在阻隔層806上依次沉積第一氮化矽層、第一氮氧化矽層、第二氮化矽層、第二氮氧化矽層和第三氮化矽層來形成電荷捕捉層808。由於阻隔層806的不平坦頂表面，沉積在其上的電荷捕捉層808可以是厚度變化的不均勻層，尤其是在沉積在阻隔層806的上側上的橫向延伸的第一部分與沉積在阻隔層806的側壁上的豎直延伸的第二部分之間。如圖8D所示，電荷捕捉層808的橫向延伸的第一部分的第一厚度t1大於電荷捕捉層808的豎直延伸的第二部分的第二厚度t2。
方法1200進行到步驟1208，如圖12所示，其中去除電荷捕捉層的豎直延伸的第二部分以從電荷捕捉層的橫向延伸的第一部分形成設置在阻隔層上的不同層級處的複數個分立的電荷捕捉層。在一些實施例中，為了去除電荷捕 捉層的第二部分，使用濕蝕刻來蝕刻電荷捕捉層，直到去除電荷捕捉層的豎直延伸的第二部分。
如圖8E所示，例如透過使用任何適當的蝕刻劑進行濕蝕刻來去除電荷捕捉層808的豎直延伸的第二部分(如圖8D所示)。在一些實施例中，例如透過控制蝕刻時間，使用濕蝕刻來蝕刻電荷捕捉層808，直到去除電荷捕捉層808的豎直延伸的第二部分。可以相應地調整其他蝕刻條件，例如蝕刻劑濃度、溫度、攪拌等，以控制濕蝕刻的適當的停止時間。由於t1和t2之間的厚度差，可以比電荷捕捉層808的橫向延伸的第一部分更快地去除電荷捕捉層808的豎直延伸的第二部分。結果，透過控制濕蝕刻的停止時間，可以從電荷捕捉層808的橫向延伸的第一部分(例如，由於蝕刻而厚度減小)形成設置在阻隔層806上的不同層級處的分立的電荷捕捉層810a、810b和810c。
方法1200進行到步驟1210，如圖12所示，其中在分立的電荷捕捉層上形成連續的穿隧層。如圖8F所示，在電荷捕捉層810a、810b和810c上形成連續的穿隧層812。穿隧層812可以透過一種或多種薄膜沉積製程來沉積，包括但不限於PVD、CVD、ALD或其任何組合。在一些實施例中，使用ALD在電荷捕捉層810a、810b和810c上沉積穿隧層812。在一些實施例中，透過隨後使用ALD在電荷捕捉層810a、810b和810c上依次沉積第一氧化矽層、第一氮氧化矽層、第二氮氧化矽層、第三氮氧化矽層和第二氧化矽層來形成穿隧層812。
方法1200進行到步驟1212，如圖12所示，其中在穿隧層上形成連續的通道層。在一些實施例中，為了形成連續的通道層，使用諸如ALD的CVD在穿隧層上沉積通道層。如圖8G所示，在穿隧層812上形成連續的通道層814。通道層814可以透過一種或多種薄膜沉積製程來沉積，包括但不限於PVD、CVD、ALD或其任何組合。在一些實施例中，使用ALD在穿隧層812上沉積通道層814。
類似於電荷捕捉層，根據一些實施例，通道層的橫向延伸的第一部 分的第一厚度大於通道層的豎直延伸的第二部分的第二厚度。應當理解，在一些實施例中，方法1200可以進行到步驟1214，如圖12所示，其中可以去除通道層的豎直延伸的第二部分，以形成設置在穿隧層上的不同層級處的複數個分立的通道層。每個通道層可以對應於電荷捕捉層中相應的一個。在一些實施例中，為了去除通道層的第二部分，使用濕蝕刻來蝕刻通道層，直到去除通道層的豎直延伸的第二部分。
如圖8G所示，由於穿隧層812的不平坦頂表面，沉積在其上的通道層814可以是厚度變化的不均勻層，尤其是在沉積在穿隧層812的上側上的橫向延伸的第一部分與沉積在穿隧層812的側壁上的豎直延伸的第二部分之間。如圖8G所示，通道層814的橫向延伸的第一部分的第一厚度t3大於通道層814的豎直延伸的第二部分的第二厚度t4。
如圖8H所示，例如透過使用任何適當的蝕刻劑進行濕蝕刻來去除通道層814的豎直延伸的第二部分(如圖8G所示)。在一些實施例中，例如透過控制蝕刻時間，使用濕蝕刻來蝕刻通道層814，直到去除通道層814的豎直延伸的第二部分。可以相應地調整其他蝕刻條件，例如蝕刻劑濃度、溫度、攪拌等，以控制濕蝕刻的適當的停止時間。由於t3和t4之間的厚度差，可以比通道層814的橫向延伸的第一部分更快地去除通道層814的豎直延伸的第二部分。結果，透過控制濕蝕刻的停止時間，可以從通道層814的橫向延伸的第一部分(例如，由於蝕刻而厚度減小)形成設置在穿隧層812上的不同層級處的分立的通道層814a、814b和814c。每個分立的通道層814a、814b或814c可以對應於相應的分立的電荷捕捉層810a、810b或810c。
圖9A-9G示出了根據本公開的一些實施例的用於形成具有單個記憶體堆疊的另一3D記憶體裝置的示例性製造過程。圖13是根據一些實施例的用於形成具有單個記憶體堆疊的3D記憶體裝置的另一示例性方法的流程圖。圖 9A-9G和13中所示的3D記憶體裝置的示例包括分別在圖3和4中示出的3D記憶體裝置300和400。將一起描述圖9A-9G和13。應當理解，方法1300中示出的步驟不是窮舉的，並且其他步驟也可以在任何所示步驟之前、之後或之間執行。此外，一些步驟可以同時執行，或者以與圖13所示不同的循序執行。
參考圖13，方法1300在步驟1302開始，其中在基底上方形成具有雙面階梯形的閘電極。在一些實施例中，為了形成閘電極，在基底上方沉積閘電極層，在閘電極層上塗佈光阻層，並且透過修整光阻層和蝕刻閘電極層的多次迴圈，將閘電極層圖案化為具有雙面階梯形。在一些實施例中，為了形成閘電極，隨後在基底上方沉積複數個閘電極層。每個閘電極層的橫向尺寸可以大於隨後沉積的閘電極層的橫向尺寸。基底可以是矽基底。
如圖9A所示，在矽基底902上方形成具有雙面階梯形的閘電極904。 為了形成雙面階梯形的閘電極904，可以首先在矽基底902上方形成閘電極層(未示出)。在一些實施例中，在形成閘電極層之前首先在矽基底902上沉積焊墊層(未示出)。閘電極和焊墊層(如果有的話)可以透過一種或多種沉積製程來沉積，包括但不限於PVD、CVD、ALD、電鍍、無電鍍沉積或其任何組合。在一些實施例中，可以使用旋塗、噴塗等將光阻層(未示出)塗佈在閘電極層上。 然後可以透過所謂的「修整-蝕刻」製程來形成閘電極904的雙面階梯形，所述製程在每次迴圈中修整(例如，經常從各個方向漸進地向內蝕刻)圖案化的光阻層，然後使用經修整的光阻層作為蝕刻遮罩來蝕刻閘電極層的暴露部分，以在閘電極904的雙面階梯形的一個層級中形成一對階梯。即，可以透過修整光阻層和蝕刻閘電極層的多次迴圈將閘電極層圖案化為具有雙面階梯形。
在一些實施例中，不是透過修整蝕刻製程圖案化單個閘電極層(具有足夠的厚度)，而是隨後在矽基底902上方沉積複數個閘電極層。每個閘電極層的橫向尺寸(在x方向上)可以大於隨後沉積的閘電極層的橫向尺寸，使得沉 積的複數個閘電極層可以成為雙面階梯形的閘電極904。閘電極層可以隨後透過多種沉積製程來沉積，包括但不限於PVD、CVD、ALD、電鍍、無電鍍沉積或其任何組合。
方法1300進行到步驟1304，如圖13所示，其中在閘電極上形成連續的阻隔層。如圖9B所示，在閘電極904上形成連續的阻隔層906。阻隔層906可以透過一種或多種薄膜沉積製程來沉積，包括但不限於PVD、CVD、ALD或其任何組合。在一些實施例中，使用ALD在閘電極904上沉積阻隔層906。在一些實施例中，透過隨後使用ALD在閘電極904上依次沉積高k介電質層、第一氧化矽層、氮氧化矽層和第二氧化矽層來形成阻隔層906。
方法1300進行到步驟1306，如圖13所示，其中在阻隔層上沉積連續的電荷捕捉層。電荷捕捉層的橫向延伸的第一部分的第一厚度可以大於電荷捕捉層的豎直延伸的第二部分的第二厚度。在一些實施例中，為了形成連續的電荷捕捉層，使用諸如ALD的CVD在阻隔層上沉積電荷捕捉層。
如圖9C所示，在阻隔層906上形成連續的電荷捕捉層908。電荷捕捉層908可以透過一種或多種薄膜沉積製程來沉積，包括但不限於PVD、CVD、ALD或其任何組合。在一些實施例中，使用諸如ALD的CVD在阻隔層906上沉積電荷捕捉層908。在一些實施例中，透過隨後使用ALD在阻隔層906上依次沉積第一氮化矽層、第一氮氧化矽層、第二氮化矽層、第二氮氧化矽層和第三氮化矽層來形成電荷捕捉層908。由於阻隔層906的不平坦頂表面，沉積在其上的電荷捕捉層908可以是厚度變化的不均勻層，尤其特別是在沉積在阻隔層906的上側上的橫向延伸的第一部分與沉積在阻隔層906的側壁上的豎直延伸的第二部分之間。如圖9C所示，電荷捕捉層908的橫向延伸的第一部分的第一厚度t1大於電荷捕捉層908的豎直延伸的第二部分的第二厚度t2。
方法1300進行到步驟1308，如圖13中所示，其中去除電荷捕捉層的 豎直延伸的第二部分以從電荷捕捉層的橫向延伸的第一部分形成設置在阻隔層上的複數個分立的電荷捕捉層。可以分別對應於閘電極的雙面階梯形的階梯形成複數個分立的電荷捕捉層。在一些實施例中，為了去除電荷捕捉層的第二部分，使用濕蝕刻來蝕刻電荷捕捉層，直到去除電荷捕捉層的豎直延伸的第二部分。
如圖9D所示，例如透過使用任何適當的蝕刻劑進行濕蝕刻來去除電荷捕捉層908的豎直延伸的第二部分(如圖9C所示)。在一些實施例中，例如透過控制蝕刻時間，使用濕蝕刻來蝕刻電荷捕捉層908，直到去除電荷捕捉層908的豎直延伸的第二部分。可以相應地調整其他蝕刻條件，例如蝕刻劑濃度、溫度、攪拌等，以控制濕蝕刻的適當的停止時間。由於t1和t2之間的厚度差，可以比電荷捕捉層908的橫向延伸的第一部分更快地去除電荷捕捉層908的豎直延伸的第二部分。結果，透過控制濕蝕刻的停止時間，可以從電荷捕捉層908的橫向延伸的第一部分(例如，由於蝕刻而厚度減小)形成設置在阻隔層906上的不同層級處的分立的電荷捕捉層910a、912b、912c、914b、914c、916b、916c、918b和918c。根據一些實施例，分別對應於閘電極904的雙面階梯形的階梯形成分立的電荷捕捉層910a、912b、912c、914b、914c、916b、916c、918b和918c。
方法1300進行到步驟1310，如圖13所示，其中在分立的電荷捕捉層上形成連續的穿隧層。如圖9E所示，在電荷捕捉層910a、912b、912c、914b、914c、916b、916c、918b和918c上形成連續的穿隧層920。穿隧層920可以透過一種或多種薄膜沉積製程來沉積，包括但不限於PVD、CVD、ALD或其任何組合。 在一些實施例中，使用ALD在電荷捕捉層910a、912b、912c、914b、914c、916b、916c、918b和918c上沉積穿隧層920。在一些實施例中，透過隨後使用ALD在電荷捕捉層910a、912b、912c、914b、914c、916b、916c、918b和918c上依次沉積第一氧化矽層、第一氮氧化矽層、第二氮氧化矽層、第三氮氧化矽層和第二氧 化矽層來形成穿隧層920。
方法1300前進到步驟1312，如圖13所示，其中在穿隧層上形成連續的通道層。在一些實施例中，為了形成連續的通道層，使用諸如ALD的CVD在穿隧層上沉積通道層。如圖9F所示，在穿隧層920上形成連續的通道層922。通道層922可以透過一種或多種薄膜沉積製程來沉積，包括但不限於PVD、CVD、ALD或其任何組合。在一些實施例中，使用ALD在穿隧層920上沉積通道層922。
類似於電荷捕捉層，根據一些實施例，通道層的橫向延伸的第一部分的第一厚度大於通道層的豎直延伸的第二部分的第二厚度。應當理解，在一些實施例中，方法1300可以進行到步驟1314，如圖13所示，其中可以去除通道層的豎直延伸的第二部分，以形成設置在穿隧層上的複數個分立的通道層。可以分別對應於閘電極的雙面階梯形的階梯形成複數個分立的通道層。在一些實施例中，為了去除通道層的第二部分，使用濕蝕刻來蝕刻通道層，直到去除通道層的豎直延伸的第二部分。
如圖9F所示，由於穿隧層920的不平坦頂表面，沉積在其上的通道層922可以是厚度變化的不均勻層，尤其是在沉積在穿隧層920的上側上的橫向延伸的第一部分與沉積在穿隧層920的側壁上的豎直延伸的第二部分之間。如圖9F所示，通道層922的橫向延伸的第一部分的第一厚度t3大於通道層922的豎直延伸的第二部分的第二厚度t4。
如圖9G所示，例如透過使用任何適當的蝕刻劑進行濕蝕刻來去除通道層922的豎直延伸的第二部分(在圖9F中示出)。在一些實施例中，例如透過控制蝕刻時間，使用濕蝕刻來蝕刻通道層922，直到去除通道層922的豎直延伸的第二部分。可以相應地調整其他蝕刻條件，例如蝕刻劑濃度、溫度、攪拌等，以控制濕蝕刻的適當的停止時間。由於t3與t4之間的厚度差，可以比通道層922的橫向延伸的第一部分更快地去除通道層922的豎直延伸的第二部分。結果，透 過控制濕蝕刻的停止時間，可以從通道層922的橫向延伸的第一部分(例如，由於蝕刻而厚度減小)形成設置在穿隧層920上的不同層級處的分立的通道層924a、926b、926c、928b、928c、930b、930c、932b和932c。根據一些實施例，分別對應於閘電極904的雙面階梯形的階梯形成分立的通道層924a、926b、926c、928b、928c、930b、930c、932b和932c。每個分立的通道層924a、926b、926c、928b、928c、930b、930c、932b或932c還可以對應於相應的分立的電荷捕捉層910a、912b、912c、914b、914c、916b、916c、918b或918c。
圖10A和圖10B示出根據本公開的一些實施例的用於形成具有複數個記憶體堆疊的3D記憶體裝置的示例性製造過程。圖14是根據一些實施例的用於形成具有複數個記憶體堆疊的3D記憶體裝置的示例性方法的流程圖。圖10A、10B和14中所示的3D記憶體裝置的示例包括在圖5A中示出的3D記憶體裝置500。將一起描述圖10A、10B和14。應當理解，方法1400中示出的步驟不是窮舉的，並且其他步驟也可以在任何所示步驟之前、之後或之間執行。此外，一些步驟可以同時執行，或者以與圖14所示不同的循序執行。
參考圖14，方法1400在步驟1402開始，其中在基底上方形成具有倒「T」形的第一閘電極。在一些實施例中，為了形成第一閘電極，在基底上方沉積閘電極層，並且將閘電極層圖案化為具有倒「T」形。在一些實施例中，為了形成第一閘電極，在基底上方沉積下閘電極層，並且在下閘電極層上形成上閘電極層。根據一些實施例，下閘電極層的橫向尺寸大於上閘電極層的橫向尺寸。 基底可以是矽基底。如圖10A所示，在矽基底1002上方形成具有倒「T」形的第一閘電極1004。第一閘電極1004的形成細節與圖8B中的閘電極804的形成細節基本上類似，並且因此為了便於描述，不再重複。
方法1400進行到步驟1404，如圖14所示，其中在第一閘電極上形成連續的第一阻隔層。如圖10A所示，在第一閘電極1004上形成連續的第一阻隔層 1006。第一阻隔層1006的形成細節與圖8C中的阻隔層806的形成細節基本上類似，並因此為了便於描述，不再重複。
方法1400進行到步驟1406，如圖14所示，其中在第一阻隔層上形成設置在不同層級處的複數個分立的第一電荷捕捉層。在一些實施例中，為了形成複數個分立的第一電荷捕捉層，形成連續的電荷捕捉層。電荷捕捉層的橫向延伸的第一部分的第一厚度可以大於電荷捕捉層的豎直延伸的第二部分的第二厚度。在一些實施例中，為了形成複數個分立的第一電荷捕捉層，去除電荷捕捉層的豎直延伸的第二部分。在一些實施例中，為了去除電荷捕捉層的第二部分，使用濕蝕刻去除電荷捕捉層，直到去除電荷捕捉層的豎直延伸的第二部分。 如圖10A所示，在第一阻隔層1006上形成設置在不同層級處的分立的第一電荷捕捉層1010a、1010b和1010c。分立的第一電荷捕捉層1010a、1010b和1010c的形成細節與圖8D和8E中的分立的電荷捕捉層810a、810b和810c的形成細節基本上類似，並因此為了便於描述，不再重複。
方法1400進行到步驟1408，如圖14中所示，其中在分立的第一電荷捕捉層上形成連續的第一穿隧層。如圖10A所示，在第一電荷捕捉層1010a、1010b和1010c上形成連續的第一穿隧層1012。第一穿隧層1012的形成細節與圖8F中的穿隧層812的形成細節基本上類似，並因此為了便於描述，不再重複。
方法1400進行到步驟1410，如圖14所示，其中在第一穿隧層上形成第一通道層。在一些實施例中，為了形成第一通道層，形成連續的通道層。通道層的橫向延伸的第一部分的第一厚度可以大於通道層的豎直延伸的第二部分的第二厚度。在一些實施例中，為了形成第一通道層，去除通道層的豎直延伸的第二部分。在一些實施例中，為了去除通道層的第二部分，使用濕蝕刻去除通道層，直到去除通道層的豎直延伸的第二部分。如圖10A所示，在第一穿隧層1012上形成設置在不同層級處的分立的第一通道層1016a、1016b和1016c。分立 的第一通道層1016a、1016b和1016c的形成細節與圖8G和8H中的分立的通道層814a、814b和814c的形成細節基本上類似，並因此為了便於描述，不再重複。
方法1400進行到步驟1412，如圖14所示，其中在第一通道層上形成堆疊間介電質層。堆疊間介電質層的頂表面可以大體上是平坦的。在一些實施例中，為了形成堆疊間介電質層，在第一通道層上沉積堆疊間介電質層，並使堆疊間介電質層的頂表面平坦化。
如圖10A中所示，在第一通道層1016a、1016b和1016c上形成堆疊間介電質層1018。根據一些實施例，堆疊間介電質層1018的頂表面大體上是平坦的，例如，平行於矽基底1002的橫向表面。堆疊間介電質層1018可以透過一種或多種沉積製程形成，包括但不限於PVD、CVD、ALD、電鍍、無電鍍沉積或其任何組合，然後是一種或多種平坦化製程，包括但不限於CMP、濕蝕刻、乾蝕刻或其任何組合。例如，沉積製程可以用於為平坦化製程提供足夠的厚度，以確保平坦化製程之後的堆疊間介電質層1018的頂表面大體上是平坦的並且覆蓋其下面的每個第一通道層1016a、1016b或1016c。由此形成緊鄰在矽基底1002上方的第一記憶體堆疊1020，包括第一閘電極1004、第一阻隔層1006、第一電荷捕捉層1010a、1010b和1010c、第一穿隧層1012、第一通道層1016a、1016b和1016c，以及堆疊間介電質層1018。
參考圖14，方法1400進行到步驟1414，其中在堆疊間介電質層上形成具有倒「T」形的第二閘電極。在一些實施方式中，為了形成第二閘電極，在堆疊間介電質層上沉積閘電極層，並且將閘電極層圖案化為具有倒「T」形。在一些實施例中，為了形成第二閘電極，在堆疊間介電質層上沉積下閘電極層，並且在下閘電極層上形成上閘電極層。根據一些實施例，下閘電極層的橫向尺寸大於上閘電極層的橫向尺寸。
方法1400進行到步驟1416，如圖14所示，其中在第二閘電極上形成 連續的第二阻隔層。方法1400進行到步驟1418，如圖14所示，其中在第二阻隔層上形成設置在不同層級處的複數個分立的第二電荷捕捉層。在一些實施例中，為了形成複數個分立的第二電荷捕捉層，形成連續的電荷捕捉層。電荷捕捉層的橫向延伸的第一部分的第一厚度可以大於電荷捕捉層的豎直延伸的第二部分的第二厚度。在一些實施例中，為了形成複數個分立的第二電荷捕捉層，去除電荷捕捉層的豎直延伸的第二部分。在一些實施例中，為了去除電荷捕捉層的第二部分，使用濕蝕刻去除電荷捕捉層，直到去除電荷捕捉層的豎直延伸的第二部分。
方法1400進行到步驟1420，如圖14所示，其中在分立的第二電荷捕捉層上形成連續的第二穿隧層。方法1400進行到步驟1422，如圖14所示，其中在第二穿隧層上形成第二通道層。在一些實施例中，為了形成第二通道層，形成連續的通道層。通道層的橫向延伸的第一部分的第一厚度可以大於通道層的豎直延伸的第二部分的第二厚度。在一些實施例中，為了形成第二通道層，去除通道層的豎直延伸的第二部分。在一些實施例中，為了去除通道層的第二部分，使用濕蝕刻去除通道層，直到去除通道層的豎直延伸的第二部分。
如圖10B所示，在第一記憶體堆疊1020上形成第二記憶體堆疊1022。 第二記憶體堆疊1022包括第二閘電極、第二阻隔層、第二電荷捕捉層、第二穿隧層和第二通道層，它們基本上類似於第一記憶體堆疊1020中的其對應部件。 第二記憶體堆疊1022中的元件的形成細節與圖10A中的第一記憶體堆疊1020中的元件的形成細節基本上類似，並因此為了便於描述，不再重複。類似地，根據一些實施例，在第二記憶體堆疊1022中形成另一堆疊間介電質層，可以在其上形成第三記憶體堆疊1024。因此，可以使用與以上相對於圖10A、10B和14所述的基本上相似的製程將各自包括與第一記憶體堆疊1020中的基本相似的元件的更多的記憶體堆疊進一步彼此堆疊，以增加儲存密度。
圖11A-11D示出了根據本公開的一些實施例的用於形成具有複數個記憶體堆疊的另一3D記憶體裝置的示例性製造過程。圖15是根據一些實施例的用於形成具有複數個記憶體堆疊的3D記憶體裝置的另一示例性方法的流程圖。 圖11A-11D和15中所示的3D記憶體裝置的示例包括在圖6A中示出的3D記憶體裝置600。將一起描述圖11A-11D和15。應當理解，方法1500中示出的步驟不是窮舉的，並且其他步驟也可以在任何所示步驟之前、之後或之間執行。此外，一些步驟可以同時執行，或者以與圖15所示不同的循序執行。
參考圖15，方法1500在步驟1502開始，其中在基底上方形成具有倒「T」形的第一閘電極。在一些實施例中，為了形成第一閘電極，在基底上方沉積閘電極層，並且將閘電極層圖案化為具有倒「T」形。在一些實施例中，為了形成第一閘電極，在基底上方沉積下閘電極層，並且在下閘電極層上沉積上閘電極層。根據一些實施例，下閘電極層的橫向尺寸大於上閘電極層的橫向尺寸。 基底可以是矽基底。如圖11A所示，在矽基底1102上方形成具有倒「T」形的第一閘電極1104。第一閘電極1104的形成細節與圖8B中的閘電極804的形成細節基本上類似，並因此為了便於描述，不再重複。
方法1500進行到步驟1504，如圖15所示，其中在第一閘電極上形成連續的第一阻隔層。如圖11A所示，在第一閘電極1104上形成連續的第一阻隔層1106。第一阻隔層1106的形成細節與圖8C中的阻隔層806的形成細節基本上類似，並因此為了便於描述，不再重複。
方法1500進行到步驟1506，如圖15所示，其中在第一阻隔層上形成設置在不同層級處的複數個分立的第一電荷捕捉層。在一些實施例中，為了形成複數個分立的第一電荷捕捉層，形成連續的電荷捕捉層。電荷捕捉層的橫向延伸的第一部分的第一厚度可以大於電荷捕捉層的豎直延伸的第二部分的第二厚度。在一些實施例中，為了形成複數個分立的第一電荷捕捉層，去除電荷捕 捉層的豎直延伸的第二部分。在一些實施例中，為了去除電荷捕捉層的第二部分，使用濕蝕刻去除電荷捕捉層，直到去除電荷捕捉層的豎直延伸的第二部分。 如圖11A所示，在第一阻隔層1106上形成設置在不同層級處的分立的第一電荷捕捉層1110a、1110b和1110c。分立的第一電荷捕捉層1110a、1110b和1110c的形成細節與圖8D和8E中的分立的電荷捕捉層810a、810b和810c的形成細節基本上類似，並因此為了便於描述，不再重複。
方法1500進行到步驟1508，如圖15所示，其中在分立的第一電荷捕捉層上形成連續的第一穿隧層。如圖11A所示，在第一電荷捕捉層1110a、1110b和1110c上形成連續的第一穿隧層1112。第一穿隧層1112的形成細節與圖8F中的穿隧層812的形成細節基本上類似，並因此為了便於描述，不再重複。
方法1500進行到步驟1510，如圖15所示，其中在第一穿隧層上形成第一通道層。在一些實施例中，為了形成第一通道層，形成連續的通道層。通道層的橫向延伸的第一部分的第一厚度可以大於通道層的豎直延伸的第二部分的第二厚度。在一些實施例中，為了形成第一通道層，去除通道層的豎直延伸的第二部分。在一些實施例中，為了去除通道層的第二部分，使用濕蝕刻去除通道層，直到去除通道層的豎直延伸的第二部分。如圖11A所示，在第一穿隧層1112上形成設置在不同層級處的分立的第一通道層1116a、1116b和1116c。分立的第一通道層1116a、1116b和1116c的形成細節與圖8G和8H中的分立的通道層814a、814b和814c的形成細節基本上類似，並因此為了便於描述，不再重複。
方法1500進行到步驟1512，如圖15所示，其中在第一通道層上形成堆疊間介電質層。堆疊間介電質層的頂表面可以適配第一閘電極的頂表面。在一些實施例中，為了形成堆疊間介電質層，使用ALD沉積堆疊間介電質層。
如圖11A所示，在第一通道層1116a、1116b和1116c上形成堆疊間介電質層1118。根據一些實施例，堆疊間介電質層1118的頂表面適配第一閘電極 1104的頂表面。堆疊間介電質層1118可以透過一種或多種薄膜沉積製程來形成，包括但不限於PVD、CVD、ALD或其任何組合。在一些實施例中，使用ALD在第一通道層1116a、1116b和1116c上形成堆疊間介電質層1118。例如，可以使用沉積製程來提供適當的厚度，以確保在沉積製程之後，堆疊間介電質層1118的頂表面適配第一閘電極1104的頂表面。由此形成緊鄰在基底1102上方的第一記憶體堆疊1120，其包括第一閘電極1104、第一阻隔層1106、第一電荷捕捉層1110a、1110b和1110c、第一穿隧層1112、第一通道層1116a、1116b和1116c以及堆疊間介電質層1118。
參考圖15，方法1500進行到步驟1514，其中在堆疊間介電質層上形成第二閘電極。第二閘電極的頂表面可以適配堆疊間介電質層的頂表面。在一些實施例中，為了形成第二閘電極，在堆疊間介電質層上沉積閘電極層，並且圖案化閘電極層以使閘電極層的頂表面適配第一閘電極的頂表面。在一些實施例中，為了形成第二閘電極，在堆疊間介電質層上沉積下閘電極層，並且在下閘電極層上沉積上閘電極層。根據一些實施例，下閘電極層的橫向尺寸大於上閘電極層的橫向尺寸。
如圖11C中所示，在堆疊間介電質層1118上形成第二閘電極1124。第二閘電極1124的頂表面可以適配堆疊間介電質層1118的頂表面。為了形成第二閘電極1124，如圖11B所示，首先透過一種或多種沉積製程(包括但不限於PVD、CVD、ALD或其任何組合)在堆疊間介電質層1118上形成閘電極層1122。在一些實施例中，進一步圖案化閘電極層1122以使其頂表面適配第一閘電極1104的頂表面，即透過包括微影、顯影、濕蝕刻及/或乾蝕刻等的製程成為第二閘電極1124(如圖11C所示)。例如，可以蝕刻閘電極層1122的邊緣(在x方向上)處的兩個凹陷。在一些實施例中，不是圖案化閘電極層1122(例如，下閘電極層)，而是在下閘電極層1122上進一步沉積橫向尺寸(在x方向上)小於下閘電極層 1122的橫向尺寸的上閘電極層以形成第二閘電極1124。上閘電極層可以透過一種或多種沉積製程來沉積，包括但不限於PVD、CVD、ALD、電鍍、無電鍍沉積或其任何組合。
方法1500進行到步驟1516，如圖15所示，其中在第二閘電極上形成連續的第二阻隔層。如圖11D所示，在第二閘電極1124上形成連續的第二阻隔層1126。第二阻隔層1126的形成細節與圖8C中的阻隔層806的形成細節基本上類似，並因此為了便於描述，不再重複。
方法1500進行到步驟1518，如圖15所示，其中在第二阻隔層上形成設置在不同層級處的複數個分立的第二電荷捕捉層。在一些實施例中，為了形成複數個分立的第二電荷捕捉層，形成連續的電荷捕捉層。電荷捕捉層的橫向延伸的第一部分的第一厚度可以大於電荷捕捉層的豎直延伸的第二部分的第二厚度。在一些實施例中，為了形成複數個分立的第二電荷捕捉層，去除電荷捕捉層的豎直延伸的第二部分。在一些實施例中，為了去除電荷捕捉層的第二部分，使用濕蝕刻去除電荷捕捉層，直到去除電荷捕捉層的豎直延伸的第二部分。 如圖11D所示，在第二阻隔層1126上形成設置在不同層級處的分立的第二電荷捕捉層1130a、1130b和1130c。分立的第二電荷捕捉層1130a、1130b和1130c的形成細節與圖8D和8E中的分立的電荷捕捉層810a、810b和810c的形成細節基本上類似，並因此為了便於描述，不再重複。
方法1500進行到步驟1520，如圖15所示，其中在分立的第二電荷捕捉層上形成連續的第二穿隧層。如圖11D所示，在第二電荷捕捉層1130a、1130b和1130c上形成連續的第二穿隧層1132。第二穿隧層1132的形成細節與圖8F中的穿隧層812的形成細節基本上類似，並因此為了便於描述，不再重複。
方法1500進行到步驟1522，如圖15所示，其中在第二穿隧層上形成第二通道層。在一些實施例中，為了形成第二通道層，形成連續的通道層。通 道層的橫向延伸的第一部分的第一厚度可以大於通道層的豎直延伸的第二部分的第二厚度。在一些實施例中，為了形成第二通道層，去除通道層的豎直延伸的第二部分。在一些實施例中，為了去除通道層的第二部分，使用濕蝕刻去除通道層，直到去除通道層的豎直延伸的第二部分。如圖11D所示，在第二穿隧層1132上形成設置在不同層級處的分立的第二通道層1136a、1136b和1136c。分立的第二通道層1136a、1136b和1136c的形成細節與圖8G和8H中的分立的通道層814a、814b和814c的形成細節基本上類似，並因此為了便於描述，不再重複。
如圖11D所示，還使用與形成堆疊間介電質層1118基本上類似的製程在第二通道層1136a、1136b和1136c上形成另一堆疊間介電質層1138。由此在第一記憶體堆疊1120上形成第二記憶體堆疊1140，其包括第二閘電極1124、第二阻隔層1126、第二電荷捕捉層1130a、1130b和1130c、第二穿隧層1132、第二通道層1136a、1136b、1136c和堆疊間介電質層1138。如圖11D所示，在第二記憶體堆疊1140上形成第三記憶體堆疊1142。第三記憶體堆疊1142包括第三閘電極、第三阻隔層、第三電荷捕捉層、第三穿隧層和第三通道層，它們基本上類似於第二記憶體堆疊1140中的其對應元件。第三記憶體堆疊1142中的元件的形成細節與圖11B-11D中的第二記憶體堆疊1140中的元件的形成細節基本上類似，並因此為了便於描述，不再重複。因此，可以使用與以上相對於圖11A-11D和14所述的基本上相似的製程將各自包括與第二記憶體堆疊1140中的基本相似的元件的更多的記憶體堆疊進一步彼此堆疊，以增加儲存密度。
根據本公開的一個方面，一種3D記憶體裝置包括基底和堆疊在基底上方的複數個記憶體堆疊。每個記憶體堆疊包括閘電極、閘電極上的阻隔層、阻隔層上的複數個電荷捕捉層、複數個電荷捕捉層上的穿隧層、穿隧層上的通道層、以及通道層上的堆疊間介電質層。複數個電荷捕捉層是分立的並且設置在不同的層級處。堆疊間介電質層的頂表面大體上是平坦的。在堆疊間介電質 層的頂表面上設置緊鄰在所述記憶體堆疊上方的另一記憶體堆疊的閘電極。
在一些實施例中，閘電極具有倒「T」形。
在一些實施例中，阻隔層是連續的並且至少沿著閘電極的頂表面設置。在一些實施例中，穿隧層是連續的並且至少沿著每個電荷捕捉層的頂表面設置。在一些實施例中，通道層是連續的並且沿著穿隧層的頂表面設置。
在一些實施例中，複數個電荷捕捉層包括第一電荷捕捉層、第二電荷捕捉層和第三電荷捕捉層，並且第一電荷捕捉層橫向設置在第二電荷捕捉層和第三電荷捕捉層之間。在一些實施例中，第二電荷捕捉層和第三電荷捕捉層設置在相同的層級處，其位於設置第一電荷捕捉層的層級下方。
在一些實施例中，第二電荷捕捉層和第三電荷捕捉層分別對應於閘電極的倒「T」形的兩個肩部設置。在一些實施例中，第一電荷捕捉層對應於閘電極的倒「T」形的頭部設置。
在一些實施例中，複數個通道層包括第一通道層、第二通道層和第三通道層，並且第一通道層橫向設置在第二通道層和第三通道層之間。在一些實施例中，第二通道層和第三通道層設置在相同的層級處，其位於設置第一通道層的層級下方。
在一些實施例中，第二通道層和第三通道層分別對應於閘電極的倒「T」形的兩個肩部設置。在一些實施例中，第一通道層對應於閘電極的倒「T」形的頭部設置。
在一些實施例中，記憶體堆疊包括第一儲存單元、第二儲存單元和第三儲存單元，第一儲存單元、第二儲存單元和第三儲存單元分別包括第一電荷捕捉層、第二電荷捕捉層和第三電荷捕捉層，第一儲存單元、第二儲存單元和第三儲存單元分別包括第一通道層、第二通道層和第三通道層，並且每個第一儲存單元、第二儲存單元和第三儲存單元包括阻隔層的相應部分和穿隧層的 相應部分。
在一些實施例中，阻隔層包括氧化矽，每個電荷捕捉層包括氮化矽，並且穿隧層包括氧化矽。在一些實施例中，每個通道層包括多晶矽。
在一些實施例中，閘電極的底表面大體上是平坦的。
根據本公開的另一方面，一種3D記憶體裝置包括基底和堆疊在基底上方的複數個記憶體堆疊。每個記憶體堆疊包括閘電極、閘電極上的阻隔層、阻隔層上的複數個電荷捕捉層、複數個電荷捕捉層上的穿隧層、穿隧層上的通道層、以及通道層上的堆疊間介電質層。複數個電荷捕捉層是分立的並且設置在不同的層級處。堆疊間介電質層的頂表面適配閘電極的頂表面。在堆疊間介電質層的頂表面上設置緊鄰在所述記憶體堆疊上方的另一記憶體堆疊的閘電極。
在一些實施例中，緊鄰在基底上方的記憶體堆疊的閘電極具有倒「T」形。在一些實施例中，緊鄰在基底上方的記憶體堆疊的閘電極的底表面大體上是平坦的。
在一些實施例中，除了緊鄰在基底上方的記憶體堆疊之外的每個記憶體堆疊的閘電極的底表面適配閘電極的頂表面。在一些實施例中，閘電極的底表面具有凹形，並且閘電極的頂表面具有凸形。
在一些實施例中，阻隔層是連續的並且至少沿著閘電極的頂表面設置。在一些實施例中，穿隧層是連續的並且至少沿著每個電荷捕捉層的頂表面設置。在一些實施例中，通道層是連續的並且至少沿著穿隧層的頂表面設置。
在一些實施例中，複數個電荷捕捉層包括第一電荷捕捉層、第二電荷捕捉層和第三電荷捕捉層，並且第一電荷捕捉層橫向設置在第二電荷捕捉層和第三電荷捕捉層之間。在一些實施例中，第二電荷捕捉層和第三電荷捕捉層設置在相同的層級處，其位於設置第一電荷捕捉層的層級下方。
在一些實施例中，通道層包括設置在不同層級處的複數個分立的通道層。每個通道層對應於電荷捕捉層中相應的一個。
在一些實施例中，複數個通道層包括第一通道層、第二通道層和第三通道層，並且第一通道層橫向設置在第二通道層和第三通道層之間。在一些實施例中，第二通道層和第三通道層設置在相同的層級處，其位於設置第一通道層的層級下方。
在一些實施例中，記憶體堆疊包括第一儲存單元、第二儲存單元和第三儲存單元，第一儲存單元、第二儲存單元和第三儲存單元分別包括第一電荷捕捉層、第二電荷捕捉層和第三電荷捕捉層，第一儲存單元、第二儲存單元和第三儲存單元分別包括第一通道層、第二通道層和第三通道層，並且每個第一儲存單元、第二儲存單元和第三儲存單元包括阻隔層的相應部分和穿隧層的相應部分。
在一些實施例中，阻隔層包括氧化矽，每個電荷捕捉層包括氮化矽，並且穿隧層包括氧化矽。在一些實施例中，通道層包括多晶矽。
根據本公開的又一方面，公開了一種用於形成3D記憶體裝置的方法。在基底上方形成具有倒「T」形的第一閘電極。在第一閘電極上形成連續的第一阻隔層。在第一阻隔層上形成設置在不同層級處的複數個分立的第一電荷捕捉層。在複數個第一電荷捕捉層上形成連續的第一穿隧層。在第一穿隧層上形成連續的第一通道層。在第一通道層上形成堆疊間介電質層。堆疊間介電質層的頂表面大體上是平坦的。在堆疊間介電質層上形成具有倒「T」形的第二閘電極。在第二閘電極上形成連續的第二阻隔層。在第二阻隔層上形成設置在不同層級處的複數個分立的第二電荷捕捉層。在分立的第二電荷捕捉層上形成連續的第二穿隧層。在第二穿隧層上形成第二通道層。
在一些實施例中，為了形成第一或第二閘電極，沉積閘電極層，並 且將閘電極層圖案化為具有倒「T」形。
在一些實施例中，為了形成第一或第二閘電極，沉積下閘電極層，並且在下閘電極層上沉積上閘電極層。下閘電極層的橫向尺寸大於上閘電極層的橫向尺寸。
在一些實施例中，為了形成複數個分立的第一電荷捕捉層或第二電荷捕捉層，形成連續的電荷捕捉層，並且去除電荷捕捉層的豎直延伸的第二部分。電荷捕捉層的橫向延伸的第一部分的第一厚度大於電荷捕捉層的豎直延伸的第二部分的第二厚度。在一些實施例中，為了去除電荷捕捉層的第二部分，使用濕蝕刻來蝕刻電荷捕捉層，直到去除電荷捕捉層的豎直延伸的第二部分。
在一些實施例中，為了形成第一通道層或第二通道層，形成連續的通道層。通道層的橫向延伸的第一部分的第一厚度大於通道層的豎直延伸的第二部分的第二厚度。在一些實施例中，為了形成第一通道層或第二通道層，去除通道層的豎直延伸的第二部分。
在一些實施例中，為了去除通道層的第二部分，使用濕蝕刻來蝕刻通道層，直到去除通道層的豎直延伸的第二部分。
在一些實施例中，為了形成堆疊間介電質層，在第一通道層上沉積堆疊間介電質層，並且使堆疊間介電質層的頂表面平坦化。
根據本公開的再一方面，公開了一種用於形成3D記憶體裝置的方法。在基底上方形成具有倒「T」形的第一閘電極。在第一閘電極上形成連續的第一阻隔層。在第一阻隔層上形成設置在不同層級處的複數個分立的第一電荷捕捉層。在複數個第一電荷捕捉層上形成連續的第一穿隧層。在第一穿隧層上形成連續的第一通道層。在第一通道層上形成堆疊間介電質層。堆疊間介電質層的頂表面適配第一閘電極的頂表面。在堆疊間介電質層上形成第二閘電極。第二閘電極的頂表面適配堆疊間介電質層的頂表面。在第二閘電極上形成連續 的第二阻隔層。在第二阻隔層上形成設置在不同層級處的複數個分立的第二電荷捕捉層。在分立的第二電荷捕捉層上形成連續的第二穿隧層。在第二穿隧層上形成第二通道層。
在一些實施例中，為了形成第一閘電極，在基底上方沉積閘電極層，並且將閘電極層圖案化為具有倒「T」形。
在一些實施例中，為了形成第二閘電極，在堆疊間介電質層上沉積閘電極層，並且將閘電極層圖案化為使閘電極層的頂表面適配第一閘電極的頂表面。
在一些實施例中，為了形成第一閘電極或第二閘電極，沉積下閘電極層，並且在下閘電極層上沉積上閘電極層。下閘電極層的橫向尺寸大於上閘電極層的橫向尺寸。
在一些實施例中，為了形成複數個分立的第一電荷捕捉層或第二電荷捕捉層，形成連續的電荷捕捉層，並且去除電荷捕捉層的豎直延伸的第二部分。電荷捕捉層的橫向延伸的第一部分的第一厚度大於電荷捕捉層的豎直延伸的第二部分的第二厚度。在一些實施例中，為了去除電荷捕捉層的第二部分，使用濕蝕刻來蝕刻電荷捕捉層，直到去除電荷捕捉層的豎直延伸的第二部分。
在一些實施例中，為了形成第一通道層或第二通道層，形成連續的通道層。通道層的橫向延伸的第一部分的第一厚度大於通道層的豎直延伸的第二部分的第二厚度。在一些實施例中，為了形成第一通道層或第二通道層，去除通道層的豎直延伸的第二部分。
在一些實施例中，為了去除通道層的第二部分，使用濕蝕刻來蝕刻通道層，直到去除通道層的豎直延伸的第二部分。
在一些實施例中，為了形成堆疊間介電質層，使用ALD沉積堆疊間介電質層。
以上對具體實施例的描述將揭示本公開的一般性質，以使得其他人可以透過應用本領域技術內的知識容易地修改及/或搭配這些具體實施例的各種應用，無需過度實驗，且不脫離本公開的一般概念。因此，基於本文給出的教導和指導，這樣的搭配和修改旨在處於所公開的實施例的等同物的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
以上已經借助於功能方塊描述了本公開的實施例，所述功能方塊示出了特定功能及其關係的實施方式。為了便於描述，在本文中任意限定了這些功能方塊的範圍。只要適當地執行特定功能及其關係，就可以限定替換的範圍。
發明內容和摘要部分可以闡述由發明人設想的本公開的一個或複數個但不是全部的示例性實施例，並且由此不旨在以任何方式限制本公開和所附請求項。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據所附請求項及其等同方案來限定。
500:3D記憶體裝置
502:基底
504、506、508:記憶體堆疊
510:第一層級
512:第二層級
514、528:閘電極
516:阻隔層
518a:第一電荷捕捉層
518b:第二電荷捕捉層
518c:第三電荷捕捉層
520:穿隧層
522a:第一通道層
522b:第二通道層
522c:第三通道層
524a:第一儲存單元
524b:第二儲存單元
524c:第三儲存單元
526:堆疊間介電質層
x:x軸、x方向
z:z軸、z方向

Claims (20)

  1. 一種三維(3D)記憶體裝置，包括：基底；以及堆疊在所述基底上方的複數個記憶體堆疊，每個所述記憶體堆疊包括：閘電極；所述閘電極上的阻隔層；所述阻隔層上的複數個電荷捕捉層，其中，所述複數個電荷捕捉層是分立的並且設置在不同的層級處；所述複數個電荷捕捉層上的穿隧層；所述穿隧層上的通道層；以及所述通道層上的堆疊間介電質層，其中，所述堆疊間介電質層的頂表面大體上是平坦的，並且在所述堆疊間介電質層的所述頂表面上設置緊鄰在所述記憶體堆疊上方的另一記憶體堆疊的閘電極。
  2. 根據請求項1所述的3D記憶體裝置，其中，所述閘電極具有倒「T」形。
  3. 根據請求項2所述的3D記憶體裝置，其中，所述阻隔層是連續的並且至少沿著所述閘電極的頂表面設置，以及所述穿隧層是連續的並且至少沿著每個所述電荷捕捉層的頂表面設置。
  4. 根據請求項2所述的3D記憶體裝置，其中，所述通道層是連續的並且沿著所述穿隧層的頂表面設置。
  5. 根據請求項2所述的3D記憶體裝置，其中，所述複數個電荷捕捉層包括第一電荷捕捉層、第二電荷捕捉層和第三電荷捕捉層；並且所述第一電荷捕捉層橫向設置在所述第二電荷捕捉層和所述第三電荷捕捉層之間。
  6. 根據請求項5所述的3D記憶體裝置，其中，所述第二電荷捕捉層和所述第三電荷捕捉層設置在相同的層級處，所述層級位於設置所述第一電荷捕捉層的層級下方。
  7. 根據請求項5所述的3D記憶體裝置，其中，所述第二電荷捕捉層和所述第三電荷捕捉層分別對應於所述閘電極的所述倒「T」形的兩個肩部設置；以及所述第一電荷捕捉層對應於所述閘電極的所述倒「T」形的頭部設置。
  8. 根據請求項5所述的3D記憶體裝置，其中，所述通道層包括設置在不同層級處的複數個分立的通道層，每個所述通道層對應於所述電荷捕捉層中相應的一個。
  9. 根據請求項8所述的3D記憶體裝置，其中，所述複數個通道層包括第一通道層、第二通道層和第三通道層；所述第一通道層橫向設置在所述第二通道層和所述第三通道層之間；以及所述第二通道層和所述第三通道層設置在相同的層級處，所述層級位於設置所述第一通道層的層級下方。
  10. 根據請求項9所述的3D記憶體裝置，其中，所述第二通道層和所述第三通道層分別對應於所述閘電極的所述倒「T」形的兩個肩部設置；以及所述第一通道層對應於所述閘電極的所述倒「T」形的頭部設置。
  11. 根據請求項9所述的3D記憶體裝置，其中，所述記憶體堆疊包括第一儲存單元、第二儲存單元和第三儲存單元；所述第一儲存單元、所述第二儲存單元和所述第三儲存單元分別包括所述第一電荷捕捉層、所述第二電荷捕捉層和所述第三電荷捕捉層；所述第一儲存單元、所述第二儲存單元和所述第三儲存單元分別包括所述第一通道層、所述第二通道層和所述第三通道層；並且每個所述第一儲存單元、所述第二儲存單元和所述第三儲存單元包括所述阻隔層的相應部分和所述穿隧層的相應部分。
  12. 根據請求項1所述的3D記憶體裝置，其中，所述閘電極的底表面大體上是平坦的。
  13. 一種三維(3D)記憶體裝置，包括：基底；以及堆疊在所述基底上方的複數個記憶體堆疊，每個所述記憶體堆疊包括：閘電極；所述閘電極上的阻隔層；所述阻隔層上的複數個電荷捕捉層，其中，所述複數個電荷捕捉層是分立的並且設置在不同的層級處；所述複數個電荷捕捉層上的穿隧層； 所述穿隧層上的通道層；以及所述通道層上的堆疊間介電質層，其中，所述堆疊間介電質層的頂表面適配所述閘電極的頂表面，並且在所述堆疊間介電質層的所述頂表面上設置緊鄰在所述記憶體堆疊上方的另一記憶體堆疊的閘電極。
  14. 一種用於形成三維(3D)記憶體裝置的方法，包括：在基底上方形成具有倒「T」形的第一閘電極；在所述第一閘電極上形成連續的第一阻隔層；在所述第一阻隔層上形成設置在不同層級處的複數個分立的第一電荷捕捉層；在所述分立的第一電荷捕捉層上形成連續的第一穿隧層；在所述第一穿隧層上形成第一通道層；在所述第一通道層上形成堆疊間介電質層，其中，所述堆疊間介電質層的頂表面大體上是平坦的；在所述堆疊間介電質層上形成具有倒「T」形的第二閘電極；在所述第二閘電極上形成連續的第二阻隔層；在所述第二阻隔層上形成設置在不同層級處的複數個分立的第二電荷捕捉層；在所述分立的第二電荷捕捉層上形成連續的第二穿隧層；以及在所述第二穿隧層上形成第二通道層。
  15. 根據請求項14所述的方法，其中，形成所述第一閘電極或所述第二閘電極包括：沉積閘電極層；以及 將所述閘電極層圖案化為具有所述倒「T」形。
  16. 根據請求項14所述的方法，其中，形成所述第一閘電極或所述第二閘電極包括：沉積下閘電極層；以及在所述下閘電極層上沉積上閘電極層，其中，所述下閘電極層的橫向尺寸大於所述上閘電極層的橫向尺寸。
  17. 根據請求項14所述的方法，其中，形成所述複數個分立的第一電荷捕捉層或所述複數個分立的第二電荷捕捉層包括：形成連續的電荷捕捉層，其中，所述電荷捕捉層的橫向延伸的第一部分的第一厚度大於所述電荷捕捉層的豎直延伸的第二部分的第二厚度；以及去除所述電荷捕捉層的豎直延伸的所述第二部分。
  18. 根據請求項17所述的方法，其中，去除所述電荷捕捉層的所述第二部分包括使用濕蝕刻來蝕刻所述電荷捕捉層，直到去除所述電荷捕捉層的豎直延伸的所述第二部分。
  19. 根據請求項14所述的方法，其中，形成所述第一通道層或所述第二通道層包括形成連續的通道層，其中，所述通道層的橫向延伸的第一部分的第一厚度大於所述通道層的豎直延伸的第二部分的第二厚度。
  20. 根據請求項14所述的方法，其中，形成所述堆疊間介電質層包括： 在所述第一通道層上沉積所述堆疊間介電質層；以及使所述堆疊間介電質層的所述頂表面平坦化。
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