TW201906143A - 半導體裝置及其製造方法 - Google Patents

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Abstract

在一種製造半導體裝置的方法中，在基底的記憶體胞元區域中形成被保護層覆蓋的記憶體胞元結構。形成罩幕圖案。罩幕圖案具有開口，其位於第一電路區域之上時，記憶體胞元區域及第二電路區域被所述罩幕圖案覆蓋。凹蝕第一電路區域中的基底時，記憶體胞元區域及第二電路區域被保護著。在橫截面中觀察時，在經凹陷的基底之上的第一電路區域中形成第一場效電晶體（FET）及在所述基底之上的第二電路區域中形成第二場效電晶體，所述第一場效電晶體具有第一閘介電層，所述第二場效電晶體具有第二閘介電層。

Description

半導體裝置及其製造方法
本發明實施例是有關於半導體積體電路，更具體而言是有關於包括非揮發性記憶體胞元及周邊裝置的半導體裝置及其製造製程。
由於本半導體工業已向追求更高裝置密度、更高效能以及更低成本的奈米技術製程節點發展，因此在微影操作（lithography operation）的觀點中控制底層的平坦度（flatness）一直存在挑戰。具體而言，在對底層進行平坦化的方面，化學機械研磨（chemical mechanical polishing，CMP）操作一直扮演重要角色。
應理解，以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列的具體實例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可相依於製程條件及/或裝置的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可以夾置形式形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可按不同比例任意繪製各種特徵。
此外，為易於說明，本文中可能使用例如「之下（beneath）」、「下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。裝置可具有其他定向（旋轉90度或處於其他定向）且本文中所使用的空間相對性描述語可同樣相應地進行解釋。另外，用語「由…製成（made of）」可意指「包括（comprising）」或「由…組成（consisting of）」。在本發明中，除非另有闡述，否則片語「A、B、及C中的一者」意指「A、B、及/或C」（A、B、C、A與B、A與C、B與C、或者A、B及C），而不意指來自A的一個元件、來自B的一個元件、及來自C的一個元件。
在本實施例中，半導體裝置包括非揮發性記憶體（non-volatile memory，NVM）胞元及周邊電路（例如，驅動器、解碼器、輸入/輸出（input/output，I/O）電路、及/或邏輯電路）。非揮發性記憶體胞元一般需要其中堆疊有多個層（例如，多晶矽層）的堆疊結構，而周邊電路一般包括場效電晶體（field effect transistor，FET），其具有較非揮發性記憶體胞元低的高度。由於結構差異，當在非揮發性記憶體胞元及周邊電路之上形成用於當作閘極結構的導電材料層及/或層間介電（interlayer dielectric，ILD）層時，在非揮發性記憶體胞元區域與周邊電路區域之間的層間介電層中存在高度差。此種高度差可能影響對導電材料層及/或層間介電層進行化學機械研磨的效能。
在本揭露中，在製作非揮發性記憶體胞元及/或周邊裝置之前，蝕刻非揮發性記憶體胞元區域中的基底，以在所述非揮發性記憶體胞元區域與周邊裝置區域之間製成「台階」。所述台階高度對應於假若不形成台階而是形成層間介電層時的高度差。此外，應注意，應避免在台階附近放置裝置。
另外，周邊電路包括以不同電壓操作的各種場效電晶體。舉例而言，周邊電路包括以例如5伏特（V）或大於5伏特操作的高壓（high-voltage，HV）電路（場效電晶體）。此種高壓電路一般需要厚的閘介電層，而其他電路則可能需要較薄的閘介電層。閘介電層中的此種厚度差異亦會影響化學機械研磨的效能。
圖1示出根據本發明實施例的包括具有各種操作電壓的非揮發性記憶體（NVM）區域及電路區域的半導體裝置的剖視圖。
如圖1中所示，半導體裝置包括設置於基底10上的非揮發性記憶體胞元區域NVM以及第一周邊電路區域AR1至第五周邊電路區域AR5。每一區域藉由隔離絕緣層20（例如，淺溝渠隔離（shallow trench isolation，STI））而與鄰近區域隔離。第一電路區域AR1用於高壓電路，所述高壓電路在第一電路區域AR1至第五電路區域AR5中的各電路中以最高電壓V1運作。高壓電路用於對非揮發性記憶體胞元執行抹除操作（erase operation）。在一些實施例中，高壓電路的操作電壓大於約5伏特（絕對值）且可為所述半導體裝置中的最高操作電壓。在特定實施例中，高壓電路的操作電壓介於自約7伏特至15伏特（絕對值）範圍內。第一區域AR1中的高壓電路的場效電晶體TR1的閘介電層的厚度（T1）是最大的。儘管圖1在每一區域AR1至AR5中說明一個場效電晶體，然而每一區域包括多於一個由場效電晶體所構成的電路系統。
在一些實施例中，第二電路區域AR2用於類比電路，所述類比電路在第一電路區域AR1至第五電路區域AR5中的各電路中以第二最高電壓V2（V1＞V2）運作。在一些實施例中，類比電路的操作電壓為約5伏特。第二區域AR2中的類比電路的場效電晶體TR2的閘介電層的厚度（T2）是第二大的（T1＞T2）。
在一些實施例中，第三電路區域AR3用於輸入/輸出電路，所述輸入/輸出電路在第一電路區域AR1至第五電路區域AR5中的各電路中以第三最高電壓V3（V1＞V2＞V3）運作。在一些實施例中，輸入/輸出電路的操作電壓等於或大於約3伏特或小於5伏特。第三區域AR3中的輸入/輸出電路的場效電晶體TR3的閘介電層的厚度（T3）是第三大的（T1＞T2＞T3）。
在一些實施例中，第四電路區域AR4用於字元線（word line，WL）驅動器電路，所述字元線驅動器電路在第一電路區域AR1至第五電路區域AR5中的各電路中以第四最高電壓V4（V1＞V2＞V3＞V4）運作。在一些實施例中，字元線驅動器電路的操作電壓等於或大於約1伏特或小於3.3伏特。第四區域AR4中的字元線驅動器電路的場效電晶體TR4的閘介電層的厚度（T4）是第四大的（T1＞T2＞T3＞T4）。
在一些實施例中，第五電路區域AR5用於核心邏輯電路，所述核心邏輯電路在第一電路區域AR1至第五電路區域AR5中的各電路中以最低電壓V5（V1＞V2＞V3＞V4＞V5）運作。在一些實施例中，核心邏輯電路的操作電壓等於或大於約0.5伏特或小於1.5伏特。第五區域AR5中的核心邏輯電路的場效電晶體TR5的閘介電層的厚度（T5）是最小的（T1＞T2＞T3＞T4＞T5）。在一些實施例中，第五電路區域AR5包括靜態隨機存取記憶體（static random access memory，SRAM）。
在其他實施例中，V1等於V2，V2等於V3，V3等於V4，及/或V4等於V5（但彼此相等的電壓不多於兩個），及/或T1等於T2，T2等於T3，T3等於T4，及/或T4等於T5（但彼此相等的厚度不多於兩個）。
在非揮發性記憶體區域中，設置有多個非揮發性記憶體胞元且在圖1中示出一對非揮發性記憶體胞元。非揮發性記憶體胞元包括浮置閘極（floating gate）FG、控制閘極CG、選擇閘極SG以及抹除閘極EG。一個或多個接觸窗CT亦被設置成穿過第一層間介電層30。
如圖1中所示，非揮發性記憶體胞元區域NVM中的基底10的上表面較基底10的第一區域AR1的上表面低一距離D1，且基底10的第一區域AR1的上表面較基底10的第二區域AR2至第五區域AR5的上表面低一距離D2。非揮發性記憶體區域的上表面（記憶體胞元形成表面）被界定為直接接觸基底的介電層（例如，層間介電層）與所述非揮發性記憶體區域中的所述基底之間的界面，且第一區域至第五區域的上表面（裝置形成表面）被界定為直接接觸所述基底的介電層（例如，層間介電層）與所述基底之間的界面。在其他實施例中，第二區域AR2與第三區域AR3之間形成有台階。由於所述區域之間存在該些「台階」，因此可減小因不同堆疊結構及/或閘極介電厚度而造成的高度差。在本揭露中，「上部（upper）」及「下部（lower）」用於界定沿Z方向（基底的垂直方向）的相對位置，且「上部」水平高度較「下部」水平高度更遠離基底。換言之，「下部」水平高度較「上部」水平高度靠近基底的背側。
在一些實施例中，D1介於自約10奈米（nm）至約100奈米範圍內，且D2介於自約5奈米至約50奈米範圍內。在其他實施例中，D1介於自約15奈米至約50奈米範圍內，且D2介於自約10奈米至約30奈米範圍內。在一些實施例中，若第二區域AR2與第三區域AR3之間形成有台階，則台階差D3介於自約2奈米至約20奈米範圍內。
圖2A至圖2D示出說明根據本發明實施例的用於在非揮發性記憶體區域與電路區域之間形成台階的順序製造製程的各種階段的剖視圖。應理解，可在進行由圖2A至圖2D示出的製程之前、期間以及之後提供其他操作，且對於所述方法的其他實施例，可替換或去除以下所述操作中的一些操作。操作次序可有所改變。
如圖2A中所示，在形成於基底10上的氧化矽層120之上形成氮化矽層130，且使用光蝕刻操作（photo-etching operation）將氮化矽層130圖案化。接著，如圖2B中所示，使用濕式氧化法（wet oxidation）對非揮發性記憶體胞元區域NVM進行熱氧化，藉此形成氧化物層140（所謂的「矽的局部氧化（local oxidation of silicon，LOCOS）」）。如圖2C中所示，藉由濕式蝕刻法（wet etching）移除氧化物層140，且接著移除氮化矽層130、氧化矽層120以及鳥喙部分。因此，會在非揮發性記憶體胞元區域NVM與周邊電路區域AR1至AR5之間形成具有高度D0的台階。如圖2B至圖2D中所示，台階高度D0是由原始表面SF與經蝕刻表面TSF之間的差所界定。在一些實施例中，台階高度D0介於自約10奈米至約150奈米範圍內。
在一些實施例中，基底10為矽，氧化矽層120為熱生長氧化矽（thermally grown silicon oxide），且氮化矽層130為藉由化學氣相沈積法（chemical vapor deposition，CVD）而形成的氮化矽。基底10可為SiGe、SiC、或III-V族半導體。在一些實施例中，氧化矽層120的厚度介於自約5奈米至約20奈米範圍內，且氮化矽層130的厚度介於自約50奈米至約100奈米範圍內。
可藉由於2016年9月16日提出申請的美國專利申請案第15/267,954號所揭露的一個或多個蝕刻操作來形成所述台階，所述美國專利申請案的全部內容併入本案供參考。
在如圖2D中所示形成「台階」之後，非揮發性記憶體胞元區域NVM中的非揮發性記憶體胞元製作完成。在於2016年7月13日提出申請的美國專利申請案第15/209,370號中闡述了根據一些實施例的非揮發性記憶體胞元的製作操作，所述美國專利申請案的全部內容併入本案供參考。
在形成「台階」之後，形成隔離絕緣層（isolation insulating layer，STI）20。為形成隔離絕緣層20，會在基底10上形成包括氧化矽層及氮化矽層的罩幕層，且藉由微影操作及蝕刻操作將所述罩幕層圖案化。接著，使用圖案化罩幕層作為蝕刻罩幕，對基底10進行溝渠蝕刻以形成溝渠。在一些實施例中，溝渠的深度介於自約100奈米至約1微米（μm）範圍內。
使用絕緣（介電）材料填充溝渠，且接著執行例如化學機械研磨或回蝕刻製程（etch-back process）等平坦化操作，以移除絕緣材料層的上部部份，藉此形成隔離絕緣層20。在平面圖中不被蝕刻且被淺溝渠隔離環繞或隔開的基底為主動區，在所述主動區之上形成有電晶體或其他半導體裝置。如圖3A中所示，藉由大的隔離絕緣層20’將非揮發性記憶體胞元區域NVM與周邊邏輯電路區域AR1至AR5隔開。在形成隔離絕緣層20之後，如圖3A及圖3B中所示，在胞元區域NVM中形成非揮發性記憶體胞元結構MC。
圖3A至圖12示出說明根據本發明實施例的用於製造包括非揮發性記憶體區域及電路區域的半導體裝置的順序製程的各種階段的剖視圖。應理解，可在進行由圖3A至圖12示出的製程之前、期間以及之後提供其他操作，且對於所述方法的其他實施例，可替換或去除以下所述操作中的一些操作。操作次序可有所改變。
為製作非揮發性記憶體胞元，會在基底之上形成穿隧介電層且在所述穿隧介電層之上形成第一多晶矽層。藉由適合的圖案化操作將第一多晶矽層圖案化，藉此形成浮置閘極（floating gate，FG）圖案（FG圖案）102。在一些實施例中，浮置閘極圖案102的寬度介於自約80奈米至約120奈米範圍內，且浮置閘極圖案102的厚度介於自約20奈米至約70奈米範圍內。
在形成浮置閘極圖案102之後，在浮置閘極圖案102之上形成由第一絕緣層堆疊104、第二多晶矽層106以及第二絕緣層108形成的堆疊層。在一些實施例中，第一絕緣層堆疊104包括氧化矽層及氮化矽層的一個或多個層，每一層的厚度為約30奈米至50奈米或約50奈米至90奈米。在一些實施例中，第二多晶矽層106的厚度介於自約45奈米至約70奈米範圍內。
在一些實施例中，第二絕緣層108是厚度為約50奈米至約200奈米的氮化矽。在特定實施例中，第二絕緣層具有由厚度為約5奈米至約10奈米的氮化矽層、厚度為約50奈米至100奈米的氧化矽層以及厚度為約20奈米至約1000奈米的氮化矽層所形成的堆疊結構。所述層可藉由化學氣相沈積法或原子層沈積法（atomic layer deposition，ALD）來形成。隨後，在一些實施例中，如圖3B中所示，使用微影操作及蝕刻操作將堆疊層圖案化，藉此形成包括第一絕緣層堆疊104、控制閘極（control gate，CG）106以及第二絕緣層108的閘極堆疊結構。
此外，如圖3B中所示，在堆疊閘極結構的兩個主側面上形成第一側壁間隔壁（控制閘極間隔壁）110。在一些實施例中，第一側壁間隔壁110是由例如SiN、SiO2 以及SiON的一個或多個層所製成且具有介於自約10奈米至約40奈米範圍內的厚度。
此外，如圖3B中所示，在兩個閘極堆疊結構之間形成抹除閘極氧化物層122，且形成由氧化矽所製成的第二側壁間隔壁（浮置閘極間隔壁）124。在一些實施例中，第二側壁間隔壁124是由例如SiN、SiO2 以及SiON的一個或多個層所製成（其可與第一側壁間隔壁110相同或不同）且具有介於自約10奈米至約40奈米範圍內的厚度。
隨後，如圖3B中所示，形成字元線（選擇閘極SG）132及抹除閘極（erase gate，EG）134。字元線132及抹除閘極134是由例如經摻雜多晶矽等導電材料所製成。在一些實施例中，字元線132及抹除閘極134的厚度介於自約50奈米至約140奈米範圍內。此外，如圖3B中所示，在字元線132的側壁上形成第三側壁間隔壁（字元線間隔壁）136。
在形成非揮發性記憶體胞元結構MC之後，如圖3A中所示，在非揮發性記憶體胞元結構MC之上形成一個或多個覆蓋層200。在一些實施例中，覆蓋層200是由多晶矽製成。在形成多晶矽覆蓋層200之前，使用化學氣相沈積法在非揮發性記憶體胞元結構MC之上形成例如氧化矽層等的介電層190（如圖4中所示）。在形成覆蓋層200之後，在周邊邏輯電路區域AR1至AR5中形成第一氧化矽層210，且接著在第一氧化矽層210上形成氮化物層220，如圖3A中所示。
在一些實施例中，第一氧化矽層210是熱生長氧化矽，且氮化物層220是藉由化學氣相沈積法（CVD）而形成的氮化矽或氮氧化矽。在一些實施例中，第一氧化矽層210的厚度介於自約5奈米至約20奈米範圍內，且氮化矽層220的厚度介於自約50奈米至約100奈米範圍內。
此外，如圖4中所示，在氮化矽層220上形成第二氧化矽層230。在一些實施例中，可藉由化學氣相沈積法或原子層沈積法來形成第二氧化矽層230，且所述第二氧化矽層230具有介於自約5奈米至約20奈米範圍內的厚度。第二氧化矽層230可為光阻保護氧化物（resist protect oxide，RPO）層，其可保護不應被蝕刻製程或移除製程損壞的區域。
接下來，如圖5中所示，在第二氧化矽層230上形成具有開口圖案245的光阻圖案240。開口圖案245暴露出第一邏輯電路區域AR1。在其他實施例中，開口圖案暴露出第一邏輯電路區域AR1及第二邏輯電路區域AR2。
使用光阻圖案240作為蝕刻罩幕，使用濕式蝕刻法來移除第一區域AR1中的第二氧化矽層230。使用此種蝕刻，亦會移除隔離絕緣層20、20’的一部份。接著，如圖7中所示，移除光阻圖案240。
隨後，如圖8中所示，使用濕式蝕刻法移除邏輯電路區域AR1中經暴露的氮化矽層220。可使用H3 PO4 作為濕式蝕刻法的蝕刻劑。接著，如圖9中所示，藉由濕式蝕刻法來移除邏輯電路區域AR1中經暴露的第一氧化矽層210。
此後，如圖10中所示，在第一區域AR1中形成第三氧化矽層250。在一些實施例中，第三氧化矽層250可藉由濕式氧化法來形成，且第三氧化矽層250具有為約5奈米至約100奈米的厚度。此外，如圖11中所示，藉由濕式蝕刻法來移除第三氧化矽層250。使用此種蝕刻可完全地移除或局部地移除第三氧化矽層250。
接著，如圖12中所示，移除第二氧化矽層230、氮化矽層220、第一氧化矽層210以及任何剩餘的第三氧化矽層250（若有）。如圖12中所示，形成第一區域AR1與第二區域AR2至第五區域AR5之間的台階。在一些實施例中，不移除第一氧化矽層210並將第一氧化矽層210餘留在基底10上。在其他實施例中，第一區域AR1的基底10藉由一個或多個蝕刻操作來直接蝕刻。
圖13示出說明根據本發明實施例的電路區域的剖視圖。在圖13中，在第一區域AR1至第五區域AR5中形成有具有各種厚度的閘介電層OX1至OX5。儘管圖13說明閘介電層具有不同的層，然而當鄰近的層的材料相同（例如，均為氧化矽）時，所述鄰近的層之間不存在界面。換言之，二層或多個層會被看成一個層。
在一些實施例中，如圖13中所示，在閘介電層之上形成用以當作閘電極的導電層250。導電層250包括例如Al、Cu、Ti及/或TiN等金屬材料或者多晶矽的一個或多個層。此外，導電層250是藉由化學機械研磨來平坦化。雖然第一區域AR1具有最厚的閘介電層OX1，然而由於第一區域AR1如以上所述凹陷，因此可減小第一區域AR1與其他區域之間的厚度差。
圖14至圖23示出說明根據本發明實施例的形成電路區域的閘介電層的各種階段的剖視圖。應理解，可在進行由圖14至圖23示出的製程之前、期間以及之後提供其他操作，且對於所述方法的其他實施例，可替換或去除以下所述操作中的一些操作。操作次序可有所改變。
如圖14中所示，在被隔離絕緣層20環繞的基底10的各主動區的表面上分別形成第一介電層310。在一些實施例中，第一介電層310是熱生長氧化矽。在其他實施例中，第一介電層310可為未被移除的第一氧化矽層210。在一些實施例中，第一介電層310的厚度（T11）介於自約5奈米至約20奈米範圍內。
如圖15中所示，在第一介電層310上形成第二介電層320。在一些實施例中，第二介電層320是熱生長氧化矽。在其他實施例中，第二介電層320是藉由化學氣相沈積法或原子層沈積法而形成的氧化矽、氮氧化矽、氧化鉿、或氧化鋅的一個或多個層。在一些實施例中，第二介電層320的厚度（T12）介於自約10奈米至約15奈米範圍內。
接著，如圖16中所示，使用微影操作及蝕刻操作移除第二區域AR2中的第一介電層310及第二介電層320。如圖17中所示，在第二介電層320上及在第二區域AR2的基底上形成第三介電層330。在一些實施例中，第三介電層330是使用爐管法（furnace）、快速熱氧化法（rapid thermal oxidation method）或化學氧化法而熱生長的氧化矽。在其他實施例中，第三介電層330是藉由化學氣相沈積法或原子層沈積法而形成的氧化矽。在一些實施例中，第三介電層330的厚度（T13）介於自約8奈米至約13奈米範圍內。在一些實施例中，第三介電層330可不形成在第二介電層320上。
接著，如圖18中所示，使用微影操作及蝕刻操作移除第三區域AR3中的第一介電層310至第三介電層330。如圖19中所示，在第三介電層330上及在第三區域AR3的基底10上形成第四介電層340。在一些實施例中，第四介電層340是使用爐管法、快速熱氧化法或化學氧化法而熱生長的氧化矽。在其他實施例中，第四介電層340是藉由化學氣相沈積法或原子層沈積法而形成的氧化矽。在一些實施例中，第四介電層340的厚度（T14）介於自約3奈米至約8奈米範圍內。在一些實施例中，第四介電層340不形成在第二介電層320上。
接著，如圖20中所示，使用微影操作及蝕刻操作移除第四區域AR4中的第一介電層310至第四介電層340。如圖21中所示，在第四介電層340上及在第四區域AR4的基底10上形成第五介電層350。在一些實施例中，第五介電層350是使用爐管法、快速熱氧化法或化學氧化法而熱生長的氧化矽。在其他實施例中，第五介電層350是藉由化學氣相沈積法或原子層沈積法而形成的氧化矽。在一些實施例中，第五介電層350的厚度（T15）介於自約2奈米至約3奈米範圍內。在一些實施例中，第五介電層350不形成在第二介電層320上。
此外，如圖22中所示，使用微影操作及蝕刻操作移除第五區域AR5中的第一介電層310至第五介電層350。如圖23中所示，在第五介電層350上及在第五區域AR5的基底10上形成第六介電層360。在一些實施例中，第六介電層360是使用爐管法、快速熱氧化法或化學氧化法而熱生長的氧化矽。在其他實施例中，第六介電層360是藉由化學氣相沈積法或原子層沈積法而形成的氧化矽或氮氧化矽。在一些實施例中，第六介電層360為藉由化學氣相沈積法或原子層沈積法而形成的高介電常數介電層（high k dielectric layer）。高介電常數介電材料的實例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu及/或其混合物的氧化物。當使用高介電常數介電層時，可在形成高介電常數介電層360之前使用由化學氧化物所形成的界面氧化矽層。在一些實施例中，第六介電層360的厚度（T16）介於自約1奈米至約2奈米範圍內。
在圖14至圖23中，出於闡釋目的，將第一介電層至第六介電層區分開來示出。然而，當鄰近的層的材料相同（例如，均為氧化矽）時，所述鄰近的層之間不存在界面。換言之，二層或多個層被看成一個層。另外，當藉由沈積方法來形成閘介電層時，新形成的層會形成於現有的層上，而當藉由氧化法來形成閘介電層時，現有的氧化物層的厚度會增加。在此種情形中，藉由氧化法而形成於現有的氧化物層上的閘極氧化物層較形成於基底（例如，Si）的表面上的閘極氧化物層薄。此外，為簡潔起見，亦省略在隔離絕緣層20之上形成介電層的步驟。
如上所述，在一些實施例中，第一區域AR1的閘介電層OX1的總厚度介於自約25奈米至約60奈米範圍內，第二區域AR2的閘介電層OX2的總厚度介於自約13奈米至約25奈米範圍內，第三區域AR3的閘介電層OX3的總厚度介於自約6奈米至約13奈米範圍內，且第四區域AR4的閘介電層OX4的總厚度介於自約3奈米至約5奈米範圍內。
圖24至圖29示出說明根據本發明實施例的形成電路區域的電晶體結構的各種階段的剖視圖。
圖24實質上等效於圖12。在圖12中，用於高壓電路的第一區域AR1設置於非揮發性記憶體胞元區域NVM與第二區域AR2至第五區域AR5之間，而在圖24中，第二區域AR2至第五區域AR5中的一者或多者設置於非揮發性記憶體胞元區域NVM與第一區域AR1之間。
在如圖22中所示形成閘介電層OX1至OX5之後，在圖22所示結構之上形成多晶矽層，且在所述多晶矽層上形成包括氧化矽層或氮化矽層中的一者或多者的硬罩幕層。如圖25中所示，使用微影操作及蝕刻操作形成虛擬閘極結構400。虛擬閘極結構400包括閘介電層410（OX1至OX5）、虛擬閘極420以及頂蓋層430。
接著，如圖26中所示，移除非揮發性記憶體胞元區域NVM中的覆蓋層200。此外，形成用於周邊邏輯電路區域中的場效電晶體的側壁間隔壁440且形成用於非揮發性記憶體胞元結構MC的側壁間隔壁136。接下來，如圖27中所示，在周邊邏輯電路區域中及在非揮發性記憶體胞元區域NVM中的場效電晶體的源極/汲極區中形成矽化物層450。接著，如圖28中所示，移除周邊邏輯電路區域中的頂蓋層430及非揮發性記憶體胞元區域NVM中的罩幕層（例如，第二絕緣層108）。隨後，如圖29中所示，形成層間介電層30，並執行化學機械研磨操作以暴露出周邊邏輯電路區域中的虛擬多晶矽層，以及非揮發性記憶體胞元區域NVM中的選擇閘極的多晶矽層、控制閘極的多晶矽層以及抹除閘極的多晶矽層。隨後，移除該些多晶矽層，且形成一個或多個導電金屬層作為金屬閘極。
金屬閘極包括例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi、其他導電材料等金屬材料的一個或多個層。在一些實施例中，在閘介電層與金屬材料之間夾置一個或多個功函數調整層（work function adjustment layer）。功函數調整層是由例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單層、或者該些材料中的二者或多者的多層等導電材料所製成。對於n通道場效電晶體，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi以及TaSi中的一者或多者作為功函數調整層，且對於p通道場效電晶體，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC以及Co中的一者或多者作為功函數調整層。
圖30示出根據本發明其他實施例的包括具有各種操作電壓的非揮發性記憶體（NVM）區域及電路區域的半導體裝置的剖視圖。
在圖30中，第一區域AR1被設置成具有與非揮發性記憶體胞元具有相同的表面水平高度。換言之，第一區域AR1中的高壓電路形成於圖2D中所示邊界BL的左側中且在圖30中D1等於零。在此種情形中，所述台階可被形成以對應第二區域AR2，而非第一區域AR1。
在一些實施例中，非揮發性記憶體胞元區域NVM/第一區域AR1與第二區域AR2至第五區域AR5之間的台階高度D4介於自約15奈米至約150奈米範圍內。在其他實施例中，D4介於自約25奈米至約80奈米範圍內。
此外，具有不同操作電壓的第一區域AR1至第五區域AR5是自非揮發性記憶體胞元區域以電壓減小的次序設置。在其他實施例中，最高操作電壓區域AR1靠近非揮發性記憶體胞元區域，在最高操作電壓區域AR1與所述非揮發性記憶體胞元區域之間夾置有一個或多個較低操作電壓區域。
本文所述各種實施例或實例相較於現有技術提供若干優點。具有場效電晶體的邏輯電路區域需要厚的閘介電層，所述厚的閘介電層可能影響後續的平坦化操作。然而，在本揭露中，高壓區域的基底的表面是凹陷的，此可減小因厚的閘介電層而造成的高度差。
應理解，本文中未必論述所有優點，對於所有實施例或實例而言並不需要特定優點，且其他實施例或實例可提供不同優點。
根據本發明的一個態樣，一種半導體裝置包括：非揮發性記憶體胞元，形成於基底的記憶體胞元區域中；第一電路，形成於基底的第一電路區域中；以及第二電路，形成於基底的第二電路區域中。在橫截面中觀察時，第一電路區域中基底的第一裝置形成表面的水平高度低於第二電路區域中基底的第二裝置的水平高度處。
根據本發明的另一態樣，在一種製造半導體裝置的方法中，在基底的記憶體胞元區域中形成被保護層覆蓋的記憶體胞元結構。形成罩幕圖案。罩幕圖案具有開口，所述開口位於第一電路區域之上時，記憶體胞元區域及第二電路區域被所述罩幕圖案覆蓋。凹蝕所述第一電路區域中的所述基底時，在記憶體胞元區域及第二電路區域則是被保護著。在經凹陷的基底之上的第一電路區域中形成第一場效電晶體（FET）及在所述基底之上的第二電路區域中形成第二場效電晶體，所述第一場效電晶體具有第一閘介電層，所述第二場效電晶體具有第二閘介電層。
根據本發明的另一態樣，在一種製造半導體裝置的方法中，在基底的記憶體胞元區域中形成被保護層覆蓋的記憶體胞元結構。在第一電路區域中形成凹陷時，記憶體胞元區域以及第二電路區域至第五電路區域則是被保護著。在記憶體胞元區域被保護時，在經凹陷的基底之上的第一電路區域中形成具有厚度T1的第一閘介電層，在所述基底之上的第二電路區域中形成具有厚度T2的第二閘介電層，在所述基底之上的第三電路區域中形成具有厚度T3的第三閘介電層，在所述基底之上的第四電路區域中形成具有厚度T4的第四閘介電層，以及在所述基底之上的第五電路區域中形成具有厚度T5的第五閘介電層。滿足T1＞T2＞T3＞T4＞T5。
以上概述了若干實施例或實例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例或實例相同的目的及/或達成與本文中所介紹的實施例或實例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
10‧‧‧基底
20、20’‧‧‧隔離絕緣層
30‧‧‧層間介電層
102‧‧‧浮置閘極圖案
104‧‧‧第一絕緣層堆疊
106‧‧‧第二多晶矽層
108‧‧‧第二絕緣層
110‧‧‧第一側壁間隔壁
120‧‧‧氧化矽層
122‧‧‧抹除閘極氧化物層
124‧‧‧第二側壁間隔壁
130‧‧‧氮化矽層
132‧‧‧字元線
134‧‧‧抹除閘極
136‧‧‧第三側壁間隔壁
140‧‧‧氧化物層
190‧‧‧介電層
200‧‧‧覆蓋層
210‧‧‧第一氧化矽層
220‧‧‧氮化物層
230‧‧‧第二氧化矽層
240‧‧‧光阻圖案
245‧‧‧開口圖案
250‧‧‧第三氧化矽層
310‧‧‧第一介電層
320‧‧‧第二介電層
330‧‧‧第三介電層
340‧‧‧第四介電層
350‧‧‧第五介電層
360‧‧‧第六介電層
400‧‧‧虛擬閘極結構
410、OX1、OX2、OX3、OX4、OX5‧‧‧閘介電層
420‧‧‧虛擬閘極
430‧‧‧頂蓋層
440‧‧‧側壁間隔壁
450‧‧‧矽化物層
AR1‧‧‧第一電路區域
AR2‧‧‧第二電路區域
AR3‧‧‧第三電路區域
AR4‧‧‧第四電路區域
AR5‧‧‧第五電路區域
BL‧‧‧邊界
CG‧‧‧控制閘極
CT‧‧‧接觸窗
D0‧‧‧高度
D1、D2‧‧‧距離
D3‧‧‧台階差
D4‧‧‧台階高度
EG‧‧‧抹除閘極
FG‧‧‧浮置閘極
MC‧‧‧非揮發性記憶體胞元結構
NVM‧‧‧非揮發性記憶體胞元區域
SF‧‧‧原始表面
SG‧‧‧選擇閘極
T1、T2、T3、T4、T5‧‧‧厚度
TR1、TR2、TR3、TR4、TR5‧‧‧場效電晶體
TSF‧‧‧經蝕刻表面
結合附圖閱讀以下詳細說明，會最佳地理解本發明。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製且僅用於說明目的。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出根據本發明實施例的包括具有各種操作電壓的非揮發性記憶體（non-volatile memory，NVM）區域及電路區域的半導體裝置的剖視圖。 圖2A示出說明根據本發明實施例的用於在非揮發性記憶體區域與電路區域之間形成台階（step）的順序製造製程的各種階段中的一個階段的剖視圖。圖2B示出說明根據本發明實施例的用於在非揮發性記憶體區域與電路區域之間形成台階的順序製造製程的各種階段中的一個階段的剖視圖。圖2C示出說明根據本發明實施例的用於在非揮發性記憶體區域與電路區域之間形成台階的順序製造製程的各種階段中的一個階段的剖視圖。圖2D示出說明根據本發明實施例的用於在非揮發性記憶體區域與電路區域之間形成台階的順序製造製程的各種階段中的一個階段的剖視圖。 圖3A示出說明根據本發明實施例的用於製造包括非揮發性記憶體區域及電路區域的半導體裝置的順序製程的各種階段中的一個階段的剖視圖。圖3B示出非揮發性記憶體胞元結構的剖視圖。 圖4示出說明根據本發明實施例的用於製造包括非揮發性記憶體區域及電路區域的半導體裝置的順序製程的各種階段中的一個階段的剖視圖。 圖5示出說明根據本發明實施例的用於製造包括非揮發性記憶體區域及電路區域的半導體裝置的順序製程的各種階段中的一個階段的剖視圖。 圖6示出說明根據本發明實施例的用於製造包括非揮發性記憶體區域及電路區域的半導體裝置的順序製程的各種階段中的一個階段的剖視圖。 圖7示出說明根據本發明實施例的用於製造包括非揮發性記憶體區域及電路區域的半導體裝置的順序製程的各種階段中的一個階段的剖視圖。 圖8示出說明根據本發明實施例的用於製造包括非揮發性記憶體區域及電路區域的半導體裝置的順序製程的各種階段中的一個階段的剖視圖。 圖9示出說明根據本發明實施例的用於製造包括非揮發性記憶體區域及電路區域的半導體裝置的順序製程的各種階段中的一個階段的剖視圖。 圖10示出說明根據本發明實施例的用於製造包括非揮發性記憶體區域及電路區域的半導體裝置的順序製程的各種階段中的一個階段的剖視圖。 圖11示出說明根據本發明實施例的用於製造包括非揮發性記憶體區域及電路區域的半導體裝置的順序製程的各種階段中的一個階段的剖視圖。 圖12示出說明根據本發明實施例的用於製造包括非揮發性記憶體區域及電路區域的半導體裝置的順序製程的各種階段中的一個階段的剖視圖。 圖13示出說明根據本發明實施例的用於製造包括非揮發性記憶體區域及電路區域的半導體裝置的順序製程的各種階段中的一個階段的剖視圖。 圖14示出說明根據本發明實施例的形成電路區域的閘介電層的各種階段中的一個階段的剖視圖。 圖15示出說明根據本發明實施例的形成電路區域的閘介電層的各種階段中的一個階段的剖視圖。 圖16示出說明根據本發明實施例的形成電路區域的閘介電層的各種階段中的一個階段的剖視圖。 圖17示出說明根據本發明實施例的形成電路區域的閘介電層的各種階段中的一個階段的剖視圖。 圖18示出說明根據本發明實施例的形成電路區域的閘介電層的各種階段中的一個階段的剖視圖。 圖19示出說明根據本發明實施例的形成電路區域的閘介電層的各種階段中的一個階段的剖視圖。 圖20示出說明根據本發明實施例的形成電路區域的閘介電層的各種階段中的一個階段的剖視圖。 圖21示出說明根據本發明實施例的形成電路區域的閘介電層的各種階段中的一個階段的剖視圖。 圖22示出說明根據本發明實施例的形成電路區域的閘介電層的各種階段中的一個階段的剖視圖。 圖23示出說明根據本發明實施例的形成電路區域的閘介電層的各種階段中的一個階段的剖視圖。 圖24示出說明根據本發明實施例的形成電路區域的電晶體結構的各種階段中的一個階段的剖視圖。 圖25示出說明根據本發明實施例的形成電路區域的電晶體結構的各種階段中的一個階段的剖視圖。 圖26示出說明根據本發明實施例的形成電路區域的電晶體結構的各種階段中的一個階段的剖視圖。 圖27示出說明根據本發明實施例的形成電路區域的電晶體結構的各種階段中的一個階段的剖視圖。 圖28示出說明根據本發明實施例的形成電路區域的電晶體結構的各種階段中的一個階段的剖視圖。 圖29示出說明根據本發明實施例的形成電路區域的電晶體結構的各種階段中的一個階段的剖視圖。 圖30示出根據本發明其他實施例的包括具有各種操作電壓的非揮發性記憶體（NVM）區域及電路區域的半導體裝置的剖視圖。

Claims (20)

  1. 一種半導體裝置，包括： 非揮發性記憶體胞元，形成於基底的記憶體胞元區域中； 第一電路，形成於所述基底的第一電路區域中；以及 第二電路，形成於所述基底的第二電路區域中， 其中在橫截面中觀察時，所述第一電路區域中所述基底的第一裝置形成表面的水平高度低於所述第二電路區域中所述基底的第二裝置形成表面的水平高度。
  2. 如申請專利範圍第1項所述的半導體裝置，其中： 所述第一電路包括第一場效電晶體（FET），所述第一場效電晶體具有第一閘介電層， 所述第二電路包括第二場效電晶體，所述第二場效電晶體具有第二閘介電層，且 所述第一閘介電層的厚度大於所述第二閘介電層的厚度。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述第一電路的操作電壓高於所述第二電路的操作電壓。
  4. 如申請專利範圍第1項所述的半導體裝置，其中在橫截面中觀察時，所述記憶體胞元區域中所述基底的記憶體胞元形成表面的水平高度低於所述第一電路區域中所述基底的所述第一裝置形成表面的水平高度。
  5. 如申請專利範圍第1項所述的半導體裝置，更包括第三電路，其形成於第三電路區域中， 其中在橫截面中觀察時，所述第二電路區域中所述基底的所述第二裝置形成表面的水平高度低於所述第三電路區域中所述基底的第三裝置形成表面的水平高度。
  6. 如申請專利範圍第5項所述的半導體裝置，其中所述第二電路的所述操作電壓高於所述第三電路的操作電壓。
  7. 如申請專利範圍第5項所述的半導體裝置，其中所述記憶體胞元區域、所述第一電路區域、所述第二電路區域及所述第三電路區域以此次序沿所述基底的表面排列。
  8. 如申請專利範圍第5項所述的半導體裝置，其中： 所述第三電路包括第三場效電晶體，所述第三場效電晶體具有第三閘介電層，且 所述第二閘介電層的厚度大於所述第三閘介電層的厚度。
  9. 如申請專利範圍第6項所述的半導體裝置，其中： 所述第一閘介電層包括氧化矽層及由選自由以下組成的群組中的至少一種材料製成的層：氮氧化矽、氧化鉿以及氧化鋅，且 所述第二介電層及所述第三介電層是由氧化矽所製成。
  10. 如申請專利範圍第1項所述的半導體裝置，其中所述記憶體胞元區域、所述第一電路區域及所述第二電路區域以此次序沿所述基底的表面設置。
  11. 如申請專利範圍第1項所述的半導體裝置，其中在橫截面中觀察時，所述記憶體胞元區域中所述基底的記憶體胞元形成表面的水平高度與所述第一電路區域中所述基底的所述第一裝置形成表面的水平高度相同。
  12. 一種製造半導體裝置的方法，所述方法包括： 在基底的記憶體胞元區域中形成被保護層覆蓋的記憶體胞元結構； 形成罩幕圖案，所述罩幕圖案具有開口，所述開口位於第一電路區域之上時，所述記憶體胞元區域及第二電路區域被所述罩幕圖案覆蓋； 凹蝕所述第一電路區域中的所述基底時，所述記憶體胞元區域及所述第二電路區域則是被保護著；以及 在經凹陷的基底之上的所述第一電路區域中形成第一場效電晶體（FET）及在所述基底之上的所述第二電路區域中形成第二場效電晶體，所述第一場效電晶體具有第一閘介電層，所述第二場效電晶體具有第二閘介電層。
  13. 如申請專利範圍第12項所述的方法，其中所述第一閘介電層的厚度大於所述第二閘介電層的厚度。
  14. 如申請專利範圍第12項所述的方法，其中所述凹蝕所述基底包括： 藉由濕式氧化法形成氧化層；以及 藉由濕式蝕刻法移除所述氧化層。
  15. 如申請專利範圍第12項所述的方法，其中所述凹蝕所述基底包括藉由乾式蝕刻法蝕刻所述基底。
  16. 如申請專利範圍第12項所述的方法，在形成所述罩幕圖案之前，更包括： 形成第一絕緣層； 在所述第一絕緣層之上形成第二絕緣層；以及 在所述第二絕緣層之上形成第三絕緣層， 其中所述罩幕圖案是光阻圖案。
  17. 如申請專利範圍第12項所述的方法，更包括：在形成所述記憶體胞元結構之前，凹蝕所述記憶體胞元區域中的所述基底。
  18. 一種製造半導體裝置的方法，所述方法包括： 在基底的記憶體胞元區域中形成被保護層覆蓋的記憶體胞元結構； 在第一電路區域中形成凹陷時，所述記憶體胞元區域以及第二電路區域至第五電路區域則是被保護著；以及 在所述記憶體胞元區域被保護時，在經凹陷的基底之上的所述第一電路區域中形成具有厚度T1的第一閘介電層，在所述基底之上的所述第二電路區域中形成具有厚度T2的第二閘介電層，在所述基底之上的所述第三電路區域中形成具有厚度T3的第三閘介電層，在所述基底之上在所述第四電路區域中形成具有厚度T4的第四閘介電層，以及在所述基底之上在所述第五電路區域中形成具有厚度T5的第五閘介電層， 其中滿足T1＞T2＞T3＞T4＞T5。
  19. 如申請專利範圍第18項所述的方法，其中所述第一閘介電層至所述第五閘介電層是藉由以下方式形成： 在所述第一電路區域至所述第五電路區域中形成第一介電層； 在所述第一介電層之上形成第二介電層； 在所述第二電路區域中暴露出所述基底時，保護所述第一電路區域以及所述第三電路區域至所述第五電路區域，且在所述第二電路區域中的經暴露的基底之上形成第三介電層； 在所述第三電路區域中暴露出所述基底時，保護在對所述第一電路區域、所述第二電路區域、所述第四電路區域以及所述第五電路區域，且在所述第三電路區域中的經暴露的基底之上形成第四介電層； 在所述第四電路區域中暴露出所述基底時，保護所述第一電路區域至所述第三電路區域以及所述第五電路區域，且在所述第四電路區域中的經暴露的基底之上形成第五介電層；以及 在所述第五電路區域中暴露出所述基底時，保護所述第一電路區域至所述第四電路區域，且在所述第五電路區域中的經暴露的基底之上形成第六介電層。
  20. 如申請專利範圍第18項所述的方法，更包括：在形成所述記憶體胞元結構之前，凹蝕所述記憶體胞元區域中的所述基底。
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