WO2008001712A1 - Élément de commutation, dispositif à semi-conducteurs, circuit intégré logique réinscriptible et élément de mémoire - Google Patents

Élément de commutation, dispositif à semi-conducteurs, circuit intégré logique réinscriptible et élément de mémoire Download PDF

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electrode
switching element
conductive layer
ion conductive
metal ions
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PCT/JP2007/062674
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Toshitsugu Sakamoto
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Nec Corporation
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Definitions

  • Switching element semiconductor device, rewritable logic integrated circuit, and memory element
  • the present invention relates to a switching element using an ion conductor, a manufacturing method thereof, a semiconductor device using the same, a rewritable logic integrated circuit, and a memory element.
  • ASIC Application Special Integrated Circuits are dedicated circuits designed for the electronic devices.
  • ASIC Application Special Integrated Circuits are dedicated circuits designed for the electronic devices.
  • logic cells logic circuits serving as units such as AND circuits and OR circuits
  • connection between logic cells are performed in the integrated circuit manufacturing process. Cannot change.
  • Programmable logic has a configuration in which a plurality of logic cells are connected to each other via a switch.
  • Typical examples of programmable logic include FPGA (Field—Programmable Gate Array) and DRP (Dynamically Reconfigurable Processor).
  • the switching element using metal ion movement and electrochemical reaction in the ion conductive layer disclosed in Document 1 is an ion conductive layer, and a first electrode disposed on an opposing surface in contact with the ion conductive layer. And the three-layer force of the second electrode is also constructed. Of these, the first electrode plays a role in supplying metal ions to the ion conductive layer. No metal ions are supplied from the second electrode.
  • this switching element will be briefly described.
  • the metal of the first electrode becomes metal ions and dissolves in the ion conductive layer.
  • the metal ion force in the ion conduction layer is deposited as a metal in the on conduction layer, and the deposited metal forms a metal bridge connecting the first electrode and the second electrode.
  • the switch is turned on when the first electrode and the second electrode are electrically connected by metal bridge.
  • Document 1 discloses a configuration and operation in the case of a two-terminal switch in which two electrodes are arranged via an ionic conductor and the conduction state between them is controlled.
  • Document 2 WO200 In “5Z008783 Publication” (hereinafter referred to as Document 2), another control electrode (third electrode) is arranged in addition to this, and the first electrode and the second electrode are applied by applying a voltage to the control electrode.
  • Document 2 proposes a three-terminal ion conductor switching device that controls the conduction state between electrodes.
  • a switching element using such an ionic conductor has a feature that the size is smaller than that of a generally used semiconductor switch (such as a MOSFET) and the on-resistance is low! /. Therefore, it is considered promising for application to programmable logic.
  • this switch its conduction state (ON or OFF) is maintained even when the applied voltage is turned OFF, so that it can be applied as a nonvolatile memory element.
  • a memory cell including a selection element such as a transistor and a switching element using an ion conductor is used as a basic unit, and a plurality of memory cells are arranged in the vertical direction and the horizontal direction.
  • a non-volatile memory that can read whether “1” or “0” stores misalignment information! Can be realized (see Reference 1).
  • FIG. 1 is a schematic cross-sectional view showing the structure of the switching element disclosed in Document 3.
  • a metal layer (“metal material 41” is shown) in the opening of the insulation layer (shown as “insulation material 13”).
  • ion conductive material 51 an ion conductive layer (indicated as “ion conductive material 51”) is embedded.
  • the ion conductive layer is a chalcogenide made of a germanium selenium layer containing silver.
  • a recess structure is formed after an ion conductive layer is embedded in an opening, a metal layer is embedded in the recess structure, and a desired laminated structure is formed by a diffusion process using light irradiation. is there.
  • FIG. 2 is a schematic cross-sectional view showing the structure of the switching element disclosed in Document 4.
  • a part of the upper electrode 133 is embedded in the opening of the insulating layer 121, and an ion conductive layer 107 (referred to as “cell body” in Reference 4) is formed in the lower layer. ) Is embedded.
  • a spacer 131 is formed on the side wall of the opening of the insulating layer 121.
  • a part of the upper surface of the ion conductive layer 107 is disposed so as to be in contact with the upper electrode 133.
  • the spacer 131 plays a role in preventing metal ions from entering the boundary between the insulating layer 121 and the ion conductive layer 107 in the opening when metal ions are supplied from the upper electrode 133 to the ion conductive layer 107. Fulfill. As a result, metal ions can be uniformly supplied to the ion conductive layer 107.
  • an electrode for supplying metal ions and an ion conduction layer are arranged in contact with each other, and the metal ions are eluted into the ion conductor and conducted.
  • this operation involves the movement of ions, if not controlled properly, metal leakage will occur due to ion leakage to the outside accompanying switching.
  • a switching element based on ion conduction is mounted in a multilayer wiring structure of a semiconductor device, if metal ions leak outside the switching element force, the metal ions diffuse into the interlayer insulating film, and between the wiring and vias.
  • Various problems occur such as deterioration of insulation and shortening of wiring life.
  • a typical object of the present invention is to provide a switching element that suppresses leakage of metal ions having an electrode force and improves reliability, and a semiconductor device using the switching element, a rewritable logic integrated circuit, and a memory element. Is to provide.
  • a typical switching element of the present invention has an opening, a first insulating layer having a material force to prevent diffusion of metal ions, and a material provided in the opening and capable of supplying metal ions
  • a first electrode including the first conductive layer, an ion conductive layer that is provided in contact with the upper surface of the first electrode and capable of conducting metal ions, and a region that is provided in contact with the upper surface of the ion conductive layer and that does not supply metal ions.
  • a conduction state between the first electrode and the second electrode is controlled by applying a voltage between the first electrode and the second electrode.
  • the first electrode for supplying metal ions has an insulating function having a diffusion preventing function. Since it is formed by being embedded in the opening provided in the layer, it is possible to suppress the diffusion and leakage of the metal from the side surface of the electrode and effectively prevent the contamination by the metal. As a result, diffusion and leakage of metal ions can be suppressed as compared with related elements. For this reason, the switching element of the present invention and the semiconductor device using the switching element are improved in reliability and can be used stably over a long period of time.
  • FIG. 1 is a schematic cross-sectional view showing the structure of a related switching element.
  • FIG. 2 is a schematic cross-sectional view showing another structure of a related switching element.
  • FIG. 3 is a schematic cross-sectional view showing a configuration example of the switching element according to the first embodiment.
  • FIG. 4 is a schematic cross-sectional view showing the configuration of the switching element of Example 1.
  • FIG. 5A is a schematic cross-sectional view showing the method for manufacturing the switching element of Example 1.
  • FIG. 5B is a schematic cross-sectional view showing the method of manufacturing the switching element of the first embodiment.
  • FIG. 5C is a schematic cross-sectional view showing the method of manufacturing the switching element of Example 1.
  • FIG. 5D is a schematic cross-sectional view showing the method for manufacturing the switching element of Example 1.
  • FIG. 5E is a schematic cross-sectional view showing the method for manufacturing the switching element of Example 1.
  • FIG. 5F is a schematic cross-sectional view showing the method of manufacturing the switching element of Example 1.
  • FIG. 6 is a schematic cross-sectional view showing the configuration of the switching element of Example 2.
  • FIG. 7 is a schematic cross-sectional view showing the configuration of the switching element of Example 3.
  • FIG. 8 is a schematic cross-sectional view showing the configuration of the switching element of Example 4.
  • FIG. 9 is a schematic cross-sectional view showing the configuration of the switching element of Example 5.
  • FIG. 10 is a schematic cross-sectional view showing the configuration of the switching element of Example 6.
  • FIG. 11 is a schematic cross-sectional view showing the configuration of the switching element of Example 7.
  • FIG. 12 is a schematic cross-sectional view showing the configuration of the switching element of Example 8.
  • FIG. 13 is a schematic cross-sectional view showing the configuration of the switching element of Example 9.
  • FIG. 14 is a schematic cross-sectional view showing the configuration of the switching element of Example 10.
  • FIG. 15 is a schematic cross-sectional view showing a configuration example of the selector element of the second embodiment. 16] FIG. 16 is a schematic cross-sectional view showing another configuration example of the selector element of the second embodiment.
  • FIG. 17 is a schematic cross-sectional view showing another configuration example of the selector element according to the second embodiment.
  • FIG. 18 is a cross-sectional view showing an example of the configuration when a switching element and an MIM capacitor are formed in a multilayer wiring structure of a semiconductor device.
  • FIG. 19 is a block diagram showing a configuration example of a programmable logic using the switching element of the first embodiment.
  • FIG. 20 is a block diagram showing a configuration example of a memory element using the switching element of the first embodiment.
  • FIG. 21 is a schematic cross-sectional view showing a configuration example of a switching element according to a fourth embodiment.
  • FIG. 22 is a schematic cross-sectional view showing another configuration example of the switching element of the fourth embodiment.
  • FIG. 23 is a block diagram showing a configuration example of a programmable logic using the switching element of the fourth embodiment.
  • FIG. 24 is a block diagram showing a configuration example of a memory element using the switching element of the fourth embodiment.
  • FIG. 3 is a schematic cross-sectional view showing a configuration example of the switching element of the present embodiment.
  • the switching element includes a first insulating layer 1003 having an opening, a first electrode 104 embedded in the opening, and an ion conductive layer 105 formed in contact with the upper surface of the first electrode 104. And a second electrode 106 formed in contact with the upper surface of the ion conductive layer 105.
  • the first electrode 104, the ion conductive layer 105, and the second electrode 106 are formed on the substrate.
  • the ion conductive layer is also called an ion conductor or a solid electrolyte layer. In the following, the terms ion conduction layer or ion conductor are used.
  • the first electrode 104 is configured to supply metal ions to the ion conductive layer 105.
  • the material is composed of a composition capable of supplying metal ions by an electrochemical reaction.
  • the first insulating layer 1003 is made of a material capable of preventing diffusion of metal ions to which the first electrode force is also supplied.
  • the first insulating layer 1003 is also referred to as a first diffusion prevention layer.
  • the second electrode 106 is configured not to supply metal ions. Specifically, at least the vicinity of the surface on the ion conductive layer 105 side has a composition in which metal ions are not supplied to the ion conductive layer 105.
  • the conduction state between the two electrodes is controlled to realize an on-Z-off state as a switch.
  • the switch is switched from OFF to ON.
  • a negative voltage is applied to the second electrode 106 with respect to the first electrode 104 having an ion supply function
  • the metal of the first electrode 104 becomes metal ions and dissolves in the ion conductive layer.
  • metal ions contained in the ion conductive layer 105 are deposited as a metal in the ion conductive layer, and a metal bridge that connects the first electrode 104 and the second electrode 106 is formed by the deposited metal.
  • the first electrode 104 and the second electrode 106 are electrically connected by metal bridging, so that the switch is turned on.
  • the first electrode having the metal ion supply function is formed by being embedded in the first insulating layer having the diffusion preventing function. Side force of the first electrode It is possible to prevent metal ions from diffusing and leaking into the surrounding structure.
  • the switching element of the present invention is capable of preventing the influence and contamination of the surrounding structure due to metal ions and, as a result, realizing high reliability and high manufacturing yield.
  • the switching element of the present embodiment can be formed on various substrates.
  • a semiconductor substrate on which active elements necessary for the function of the semiconductor device are formed can be used as the substrate.
  • a semiconductor substrate whose surface is covered with an insulating film may be used as the base.
  • the active element formed on the surface of the semiconductor substrate may be covered with an insulating film.
  • a substrate in which a multilayer wiring structure including an interlayer insulating film and wiring is formed on a semiconductor substrate may be used as a base.
  • the switching element of this embodiment when used as a switch of a programmable logic circuit, it is preferable to use a structure in which a multilayer wiring is formed on a semiconductor substrate as a substrate.
  • the present invention is not limited to the case where the switching element of the present invention is formed on a substrate having a multilayer wiring.
  • a switching element is formed on a substrate having a multilayer wiring, and An interlayer insulating film may be formed on the switching element to cover the switching element, and a wiring may be formed on the interlayer insulating film.
  • This structure can be formed by embedding the switching element of the present invention in a multilayer wiring structure of a semiconductor device.
  • the substrate is a substrate in which a lower interlayer insulating layer 1001 is formed on a semiconductor substrate (not shown). Although not shown in the figure, elements and wirings may be formed between the semiconductor substrate and the lower interlayer insulating layer 1001.
  • the switching element of this embodiment is mounted on a semiconductor device.
  • a semiconductor device when a switching element is mounted in an interlayer insulating film of a semiconductor device having a multilayer wiring structure, it is desirable to adopt a configuration as described below.
  • the opening of the first insulating layer 1003 is a through hole, the lower surface side of the first electrode 104 is in contact with the base.
  • contamination due to contact with other parts on the lower surface side of the first electrode 104 is not a problem for the switching element itself. It may not be desirable for ions to come into direct contact with an interlayer insulating film or a semiconductor substrate. This is because if the metal leaks into the interlayer insulating film or the semiconductor substrate, the metal deteriorates the insulating property. For this reason, as shown in FIG.
  • the lower wiring 102 is provided in the portion in contact with the lower surface of the first electrode 104, so that the first electrode 104 becomes the insulating film portion of the substrate. Avoiding direct contact with the interlayer insulating layer 1001.
  • the width corresponding to the length in the left-right direction (lateral direction) in FIG. 3 of the lower wiring 102 it is preferable to cover the entire lower surface of the first electrode 104. This is to further enhance the effect of preventing diffusion of metal ions having the lower surface force of the first electrode 104. Further, considering the alignment accuracy in the lithographic process when forming the opening of the first insulating layer 1003 on the lower wiring 102, the width dimension of the lower wiring 102 is set as shown in FIG. It is more desirable to cover the entire lower surface of one electrode 104 and form it with a large margin.
  • the lower wiring 102 disposed in contact with the lower surface of the first electrode 104 can also serve as an electrical connection between the first electrode 104 and an external circuit.
  • the material used for the lower wiring 102 is not particularly limited, but is preferably a conductive material usually used in a semiconductor device.
  • conductive materials for example, copper and aluminum, which are widely used as the main materials of multilayer wiring in LSI, and refractory metals such as W (tungsten), which are used as embedded materials in vias of multilayer wiring, Any metal can be used.
  • any of an alloy containing a plurality of metals among those metals, and a nitride and silicide containing at least one of those metals may be used.
  • the lower wiring 102 is made of a conductive material mainly composed of copper, as is well known in the copper wiring formation process, the first metal 1021 is formed as a noor film on the lower and side surfaces of the lower wiring 102. I hope to be prepared.
  • the pattern and shape of the ion conductive layer 105 will be described.
  • the ion conductive layer 105 preferably covers the entire upper surface of the first electrode 104 with a force covering at least a part of the first electrode 104. Furthermore, it is more desirable that the ion conductive layer 105 is formed so that the pattern reaches the first insulating layer 1003. Thus, if the pattern of the ion conductive layer 105 is made larger, the above-described current path can be restricted, and the effect of preventing ion leakage is improved.
  • the shape of the ion conductive layer 105 is typically a flat plate as shown in FIG.
  • the ion conductive layer 105 is formed to be three-dimensionally curved, or the first electrode 104 and the second electrode 1
  • the shortest distance between the first electrode 104 and the second electrode 106 may be positively changed by forming a convex portion or a concave portion at the interface of 06.
  • the switching operation can be performed at a low voltage by shortening the shortest distance between the first electrode 104 and the second electrode 106.
  • the relationship between the pattern of the ion conductive layer 105 and the second electrode 106 will be described.
  • the second electrode 106 formed on the ion conductive layer 105 is formed so as to overlap the first electrode 104 on the upper surface of the ion conductive layer 105, but is formed so as to cover the position facing the first electrode 104. It is desirable. Furthermore, it is desirable that the second electrode 106 covers the entire upper surface of the ion conductive layer 105. With such a configuration, it becomes possible to deposit metal ions dissolved in the ion conductive layer 105 from the first electrode 104 only on the lower surface of the second electrode 106, which is effective for preventing external leakage of metal ions. Because there is.
  • the second electrode 106 when the second electrode 106 is formed by covering the entire upper surface of the ion conductive layer 105, it is sufficient to cover the two with the same mask pattern during the lithographic process. The manufacturing process can be simplified. Further, the second electrode 106 may be configured to cover from the upper surface to the side surface of the ion conductive layer 105. This configuration is effective in preventing ion leakage from the side surface of the ion conductive layer 105.
  • connection from the second electrode 106 to an external circuit is to connect the second electrode 106 and the outside directly via a via plug (shown as an upper wiring 1007 in FIG. 3) immediately above the switching element. Is. This connection is called via connection. According to this configuration, the area occupied by the switching element can be minimized, which is advantageous for miniaturization and integration.
  • the via plug conductor (the lowermost layer when the via plug has a laminated structure) may also serve as the second electrode 106.
  • a structure is adopted in which the second electrode 106 is provided to extend outside the switching element and via connection is made to the upper surface or the lower surface of the extended portion. May be.
  • the second electrode 106 a structure that itself also serves as an external wiring may be employed.
  • the periphery of the ion conductor 105 and the second electrode 106 may be covered with another diffusion prevention layer to prevent leakage of metal ions.
  • the entire switching element of the present invention may be covered with an insulating layer.
  • this insulating layer can be used as an interlayer insulating film, and the connection wiring to the second electrode described above can be formed in the interlayer insulating film.
  • the material of the ion conductive layer 105 is preferably a compound of a metal or semiconductor and a chalcogen element such as oxygen, sulfur, selenium, and tellurium.
  • a chalcogen element such as oxygen, sulfur, selenium, and tellurium.
  • sulfides and oxides containing at least one of the metals copper, tungsten, tantalum, molybdenum, chromium, titanium and cobalt in the periodic table of elements, and oxysulfurs with any sulfur-oxygen ratio Compounds and the like are preferred.
  • a metal oxide, particularly acid tantalum (Ta 2 O 3) or acid titanium TiO 2 (TiO 2) is preferable. The reason
  • the film thickness of the ion conductive layer 105 can be set within a range of about 5 to 200 nm. Particularly, the thickness is preferably within a range of 10 to LOONm. If the film thickness is less than lOnm, the tunnel current and Schottky current tend to cause a leakage current when turned off.On the other hand, if the film thickness is more than lOOnm, the switching voltage becomes 10 V or more and the semiconductor device This is because it becomes difficult to use in practice.
  • the ion conductive layer 105 is typically formed of a single layer film, but may have a layered structure including two or more kinds of films having different ion characteristics. By adopting a laminated structure, it becomes possible to control the switching voltage (threshold voltage) and the off-state leakage characteristics.
  • the first electrode 104 In order to make the first electrode 104 have a configuration capable of supplying ions to the ion conductive layer 105, a metal or alloy containing at least one of Cu, Ag, and Pb as a main material is used. In particular, considering the compatibility with semiconductor processes, it is desirable that the main material be Cu. Further, these metals or alloys include at least the ion conductive layer 105 of the first electrode. It suffices to exist on a part of the surface in contact with. Therefore, in addition to the method of forming the entire first electrode 104 as a single layer film as shown in FIG. 3, the layer in contact with the ion conductive layer 105 can be formed of Cu or the like as a laminated structure. Further, the contact surface with the ion conductive layer 105 may be configured to be a composite surface of a metal capable of supplying ions such as Cu and other metals that do not generate ion supply.
  • the second electrode 106 a conductor that hardly receives metal ions from the ion conductive layer 105 is used. Specifically, a refractory metal such as platinum, aluminum, gold, titanium, tungsten, vanadium, niobium, tantalum, chromium, or molybdenum, a nitride of at least one of these metals, or a combination of these metals Of these, at least one of the silicides or an alloy in which a plurality of these metals are combined is preferable. Regarding the second electrode 106, it is only necessary that at least the surface of the second electrode 106 that is in contact with the ion conductive layer 105 is made of the above material. Therefore, in addition to the method of forming the entire second electrode 106 as a single layer film as shown in FIG. 3, a layer in contact with the ion conductive layer 105 as a stacked structure can be formed of the above material.
  • a refractory metal such as platinum, aluminum, gold, titanium
  • the first insulating layer 1003 a material that can prevent diffusion of metal species that cause dissolved Z deposition in the ion conductive layer in the operation of the switching element is used.
  • a material that can prevent diffusion of metal species that cause dissolved Z deposition in the ion conductive layer in the operation of the switching element is used.
  • an insulating film containing nitrogen particularly a silicon nitride film, a silicon oxynitride film, or a material containing any amount of carbon (silicon carbonitride) in them, etc.
  • the first insulating layer 1003 has a thickness of 2 nm or more depending on the material used, it can have a diffusion preventing function, and 5 nm or more is sufficient.
  • the “insulating film containing nitrogen” described above often has a relatively high dielectric constant, it is preferably formed as thin as possible as long as the diffusion preventing function can be ensured.
  • the upper limit of the film thickness is desirably about 200 nm or less.
  • the same material as that of the first insulating layer 1003 may be used.
  • the interlayer insulating film and the wiring can be selected from materials generally used in semiconductor devices.
  • copper or an alloy containing copper as the main material is suitable as the wiring material.
  • the interlayer insulating film can be used for any deviation in insulating materials used in semiconductor processes, such as organic and inorganic low dielectric constant insulating materials.
  • the switching element of the present invention can be manufactured with high yield and easily yield.
  • the switching element of the present invention uses the first electrode serving as the ion supply source as the lower electrode, so that the high-purity ion supply is achieved particularly when the first electrode is mounted in a semiconductor device using Cu. A further effect is obtained when the source can be used.
  • the electrode that performs the ion supply function may be formed as highly pure as possible by the metal species that will be the supplied ions. Hope.
  • Cu which is used as the main wiring material and electrode in semiconductor devices, is formed by the electrolytic plating method. At this time, the current required for plating is supplied uniformly or the adhesion to the barrier metal is improved.
  • a copper seed layer is provided.
  • the seed layer contains a trace amount of metal impurities such as aluminum for the purpose of improving resistance to electromidation.
  • the Cu film formed by such a method has a metal impurity such as aluminum contained on the lower surface side, and contains a high concentration of impurities in the initial film (near the lower surface). It has become difficult to form a switching element by using as the upper electrode.
  • Cu serving as an ion supply function can be provided as a lower electrode (first electrode) for the ion conductive layer. For this reason, the problem of the existence of barrier metal is avoided, and since the upper layer of the Cu film is used as an ion supply source, high purity is easy, and a high purity ion supply electrode can be realized.
  • FIG. 4 is a schematic cross-sectional view showing the configuration of the switching element of this example.
  • the switching element is basically the same as the structure shown in FIG. 3, and the first insulation shown in FIG. 3 is formed on the substrate for forming the multilayer wiring structure.
  • the opening provided in the diffusion preventing layer 1030 is a through-hole as in the configuration shown in FIG.
  • the substrate on which the switching element is formed is formed on a silicon substrate (not shown) with a semiconductor element (not shown) and an insulating film covering the semiconductor element, and a lower interlayer insulating layer 1001 is formed thereon. ing.
  • a lower wiring 102 is formed in the wiring groove of the lower interlayer insulating layer 1001, and the lower wiring 102 is in contact with the lower surface of the first electrode 104.
  • An upper wiring 1007 is formed on the second electrode 106 via a second barrier metal 1071.
  • An upper interlayer insulating layer 108 is provided on the diffusion prevention layer 1030.
  • the upper interlayer insulating layer 108 is formed on the exposed surface of the ion conductive layer 105 and the second electrode 106, and on the bottom surface and side surface of the upper wiring 1007. Covers the side of the second barrier metal 1071.
  • the lower interlayer insulating layer 1001 includes the first interlayer insulating layer 1011, the first protective insulating layer 1012, the second interlayer insulating layer 1013, and the first interlayer insulating layer 1001 because of consistency with the wiring formation process of the multilayer wiring structure. It is a laminated structure in which stop insulating layers 1014 are sequentially formed.
  • the lower wiring 102 formed in the wiring groove of the lower interlayer insulating layer 1001 is provided with a first barrier metal 1021 on the lower surface and side surfaces thereof.
  • the upper interlayer insulating layer 108 has a stacked structure in which a third interlayer insulating layer 1081 and a second stop insulating layer 1082 are formed in this order.
  • a second protective insulating layer 117 is provided on the second stop insulating layer.
  • the upper wiring 1007 formed in the via hole of the upper interlayer insulating layer 108 is provided with a second barrier metal 1071 on the lower surface and side surfaces thereof.
  • FIG. 5A to FIG. 5F are schematic cross-sectional views showing a method for manufacturing the switching element of this example.
  • FIGS. 5A to 5C corresponds to each of [Step A] to [Step C]
  • each of FIGS. 5D to 5F corresponds to each of [Step D] to [Step F]. .
  • a substrate including a semiconductor element formed using a generally known technique is prepared on a silicon substrate (not shown). Thereafter, a first interlayer insulating layer 1011, a first protective insulating layer 1012, a second interlayer insulating layer 1013, and a first stop insulating layer 1014 are formed in this order.
  • the first interlayer insulating layer 1011 is a silicon nitride film, and the first interlayer insulating layer 1011 is formed by CV D (chemical vapor deposition).
  • An opening for forming a wiring is formed in first protective insulating layer 1012, second interlayer insulating layer 1013, and first stop insulating layer 1014 using photolithography technology and etching technology.
  • a first barrier metal 1021 and a copper seed layer are formed in the formed opening by a CVD method.
  • the thickness of the copper seed layer is set to 20 to about LOOnm, and a small amount of impurities (for example, aluminum) is contained in the copper seed layer.
  • impurities for example, aluminum
  • copper electrolytic plating is performed on the copper seed layer.
  • the thickness of copper may be about 800-1200 nm.
  • first barrier metal and copper deposited other than the opening of the first stop insulating layer 1014 are scraped off by CMP (chemical “mechanical” polishing) to form the lower wiring 102. Further, heat treatment is performed to diffuse impurities throughout the lower wiring 102. This heat treatment improves the electoric port migration resistance of the lower wiring 102.
  • the formation method of the lower wiring 102 is widely used as a wiring forming process of a semiconductor device. After that, on the lower wiring 102, silicon carbonitride (material containing carbon in silicon nitride) having a film thickness of lOOnm to be the diffusion prevention layer 1030 is formed by sputtering or CVD.
  • Step C First Electrode Formation
  • An opening is formed in the diffusion preventing layer 1030 in order to dispose the first electrode 104 by using a photolithography technique and an etching technique.
  • the opening is a through hole reaching the upper surface of the lower wiring 102.
  • Copper is formed in the formed opening by sputtering or CVD. The thickness of copper should be greater than the film thickness (100 nm) of the diffusion prevention layer 1030.
  • unnecessary copper deposited other than in the opening is scraped off by CMP to flatten the upper surface of the copper, and the first electrode 104 is formed.
  • Step D Formation of Ion Conductive Layer and Second Electrode
  • a 15-nm-thick oxide tantalum film is formed as the ion conductive layer 105 on the first electrode 104 by a sputtering method or a CVD method.
  • tantalum is formed to a thickness of 50 nm.
  • the top surface of the first electrode 104 is covered and expanded using photolithography technology and etching technology.
  • Tungsten oxide tantalum and tantalum are covered in a pattern that can be applied to a part of the anti-scattering layer 103, and an ion conductive layer 105 and a second electrode 106 are formed as shown in FIG. 5D.
  • the second electrode 106 also serves as a stopper when the opening is etched in the subsequent [Process F], and damage to the ion conductive layer 105 due to etching can be minimized.
  • Step E Formation of Upper Interlayer Insulating Layer
  • a silicon oxide film covering the second electrode 106 is formed on the diffusion prevention layer 1030 by the CVD method.
  • the third interlayer insulating layer 1081 is formed by flattening the silicon oxide film by CMP. Form.
  • the film thickness of the third interlayer insulating layer 1081 may be about 600 nm.
  • the second stop insulating layer 1082 is formed thereon, whereby the upper interlayer insulating layer 108 in which the third interlayer insulating layer 1081 and the second stop insulating layer 1082 are stacked is formed.
  • Step F Connection Plug Formation
  • An opening for forming the upper wiring 1007 is formed in the upper interlayer insulating layer 108 by using a photolithography technique and an etching technique.
  • the second electrode 106 serves as an etching stopper, and a part of the upper surface of the second electrode 106 is exposed in the opening.
  • a second barrier metal 1071 and a copper seed layer (not shown) to be a part of copper are formed in the formed opening by sputtering or CVD.
  • the thickness of the copper seed layer may be about 20-100 nm.
  • copper plating is performed on the copper seed layer.
  • the thickness of copper may be about 800-1200nm.
  • upper wiring 1007 having second barrier metal 1071 provided on the lower surface and side surfaces.
  • the upper wiring 1007 serves not only as its own wiring, but also as a connection plug for electrically connecting the wiring and the second electrode 106.
  • Example 2 is a basic form of the present embodiment, but various modifications can be made as described above.
  • Example 2 to Example 10 the modifications will be described. To do.
  • only basic elements necessary for configuring the switching element are shown, and detailed description of the laminated structure in the lower interlayer insulating film and the upper interlayer insulating film is omitted. Similar to that described in Example 1. Also, in the manufacturing method, detailed description of common parts with Example 1 is omitted.
  • FIG. 6 is a schematic cross-sectional view showing the configuration of the switching element of this example.
  • the second electrode 106 is formed so as to cover all of the side surface and the upper surface of the ion conductive layer 105. This structure can prevent copper ions eluted in the ion conductive layer from spreading laterally and leaking out of the ion conductive layer.
  • the structure of this example can be formed by modifying [Step D] in Example 1 as follows.
  • Step D—1: Formation of Ion Conductive Layer and Second Electrode As the ion conductive layer 105, tantalum oxide 15 nm is formed on the first electrode 104 by sputtering or CVD. Using the photolithography technique and the etching technique, the ion conductive layer 105 is processed into a shape that covers the first electrode 104 and a part of the diffusion prevention layer 1030. Next, in order to form the second electrode 106, tantalum having a thickness of about 50 nm is formed on the diffusion prevention layer 1030 so as to cover the ion conductive layer 105 by sputtering or CVD. Subsequently, tantalum is processed into a shape so as to cover the ion conductive layer 105 and part of the diffusion prevention layer 1030 by using a photolithography technique and an etching technique, thereby forming the second electrode 106.
  • FIG. 7 is a schematic cross-sectional view showing the configuration of the switching element of this example.
  • the second electrode 106 is configured in common with the second barrier metal 1071. According to the present embodiment, there is an advantage that the process can be simplified by sharing the electrodes.
  • the process of forming the metal film to be the second electrode 106 and the patterning process thereof may be omitted in [Process D] shown in FIG. 5D. Yes.
  • FIG. 8 is a schematic cross-sectional view showing the configuration of the switching element of this example.
  • the second electrode 106 is formed so as to cover a part of the inner surface of the upper surface of the ion conductive layer 105 that is not the entire upper surface of the ion conductive layer 105.
  • [Step D] shown in FIG. 5D may be changed as follows. After forming the oxide tantalum film, the oxide tantalum film is patterned to form a pattern of the ion conductive layer 105 as shown in FIG. Thereafter, a tantalum film is formed on the ion conductive layer 105, and the second electrode 106 is formed by patterning the tantalum film. Or, as another method, when the ion conductive layer 105 and the second electrode 106 are etched together as described with reference to FIG. 5D, the etching rate of each material is different. It is possible to form the structure of the present embodiment by performing the processing in step (b). It is desirable that the pattern of the second electrode 106 be formed at a position overlapping the pattern of the first electrode 104 with the ion conductive layer 105 interposed therebetween.
  • the second electrode 106 By forming the second electrode 106 in this manner. Also in this embodiment, the possibility of leakage to the outside of the copper ion force-on conduction layer eluted in the ion conduction layer can be suppressed. Further, there is an advantage that the etching margin of the second electrode 106 and the ion conductive layer 105 is widened.
  • FIG. 9 is a schematic cross-sectional view showing the configuration of the switching element of this example.
  • FIG. 9 shows two switching elements arranged adjacent to each other on the substrate.
  • the ion conductive layer 105 is commonly used by two or more switching elements.
  • the ion conductive layer 105 is partitioned for each switching element.
  • the diffusion of metal ions between the switching elements is not a problem, and the ion conduction layer itself does not contain metal ions.
  • the body resistance is sufficiently high, it is possible to share a plurality of switching element force S ion conduction layers without dividing each switching element.
  • a plurality of pairs of first electrode 104 and second electrode 106 that are paired are arranged at different locations of common ion conductive layer 105 with ion conductive layer 105 facing each other.
  • a plurality of switching elements can be formed on the base.
  • the etching of the ion conductive layer 105 in [Step D] described in Embodiment 1 can be omitted, and the process is simplified. It is also effective in preventing etching damage to the ion conductive layer 105.
  • FIG. 10 is a schematic cross-sectional view showing the configuration of the switching element of this example.
  • FIG. 10 shows two switching elements provided adjacent to each other on the substrate.
  • the second barrier metal 1071 also serves as the second electrode.
  • Example 5 This example is common to Example 5 in that the ion conductive layers 105 of two or more switching elements are used in common without partitioning. Further, the second electrode of the switching element is the same as that of the third embodiment in that the second electrode of the switching element is shared with the second barrier metal 1071 in the upper wiring 1007. Therefore, the effect that the patterning process of the ion conductive layer 105 and the process of forming the second electrode can be simplified in the manufacturing process of the switching element of the present example are the same as in Example 3 and The same as in Example 5.
  • FIG. 11 is a schematic cross-sectional view showing the configuration of the switching element of this example.
  • the present embodiment is characterized in that the second diffusion prevention layer 113 is formed in a side wall shape on the side surface of the ion conductive layer 105 with respect to the structure of the switching element described in the first embodiment. According to this structure, it is possible to more effectively prevent copper ions eluted in the ion conducting layer from diffusing laterally and leaking to the surrounding structure.
  • the structure of this example can be manufactured by the following method.
  • the process up to the formation of the ion conductive layer 105 and the second electrode 106 is the same as in Example 1.
  • the second diffusion prevention An insulating film serving as the stopper layer 113 is formed so as to cover the upper surface and side surfaces of the second electrode 106, the exposed surface of the diffusion preventing layer 1030, and the side surfaces of the ion conductive layer 105.
  • a silicon carbonitride film is used as the insulating film of the second diffusion barrier layer 113.
  • the silicon carbonitride film is formed by the CVD method or the sputtering method, and the film thickness of the silicon carbonitride film is set to about 50 nm.
  • FIG. 12 is a schematic cross-sectional view showing the configuration of the switching element of this example.
  • the second diffusion prevention layer 113 is formed so as to cover the upper surface and the side surface of the second electrode 106 and the side surface of the ion conductive layer 105 with respect to the structure of the switching element described in the first embodiment. Has the characteristics. According to this structure, it is possible to more effectively prevent copper ions eluted in the ion conductive layer from diffusing laterally and leaking to the surrounding structure.
  • the structure of this example can be manufactured by the following method.
  • the process up to the formation of the ion conductive layer 105 and the second electrode 106 is the same as in Example 1.
  • an insulating film to be the second diffusion prevention layer 113 is formed so as to cover the upper surface and side surfaces of the second electrode 106, the exposed surface of the diffusion prevention layer 1030, and the side surfaces of the ion conductive layer 105.
  • a silicon carbonitride film is used as the insulating film of the second diffusion barrier layer 113.
  • the silicon carbonitride film is formed by the CVD method or the sputtering method, and the film thickness of the silicon carbonitride film is set to about 50 nm.
  • Step E and subsequent steps are performed in the same manner as in Example 1 to form the upper interlayer insulating layer 108, the opening, and the upper wiring, thereby completing the switching element.
  • etching is performed until the upper surface of the second electrode 106 is exposed. By etching away the portion of the second diffusion prevention layer 113 corresponding to the opening, the upper wiring 1007 and the second electrode 106 can be connected via the second barrier metal 1071.
  • Example 9
  • FIG. 13 is a schematic cross-sectional view showing the configuration of the switching element of this example.
  • the present embodiment is characterized in that the second diffusion preventing layer 113 is formed so as to cover the side surface of the ion conductive layer 105 with respect to the structure of the switching element described in the third embodiment.
  • the second noria metal 1071 also serves as the second electrode of the switching element.
  • the structure of this example may be the case where the second barrier metal 1071 also serves as the second electrode in addition to the structure in which the second diffusion prevention layer 113 shown in Example 8 covers the switching element. .
  • copper ions eluted in the ion conductive layer can be more effectively prevented from diffusing laterally and leaking into the surrounding structure.
  • the structure of this example can be manufactured by the following method.
  • the process up to the formation of the ion conductive layer 105 is the same as in Example 1.
  • an insulating film to be the second diffusion preventing layer 113 is formed so as to cover the exposed surface of the diffusion preventing layer 1030 and the upper surface and side surfaces of the ion conductive layer 105.
  • a silicon carbonitride film is used as the insulating film of the second diffusion prevention layer 113.
  • the silicon carbonitride film is formed by, for example, the CVD method or the sputtering method, and the film thickness of the silicon carbonitride film is set to about 50 nm.
  • the upper interlayer insulating layer 108, the opening, and the upper wiring are formed to complete the switching element.
  • etching is performed until the upper surface of the ion conductive layer 105 is exposed.
  • the second barrier metal 1071 can be brought into contact with the ion conductive layer 105 by etching away the portion of the second diffusion prevention layer 113 corresponding to the opening.
  • FIG. 14 is a schematic cross-sectional view showing the configuration of the switching element of this example.
  • This embodiment is structurally characterized in that the lower electrode 1040 of the switching element is constituted by a third barrier metal 1041 and a laminated structure of the first electrode 104 that performs an ion supply function.
  • the connection between the lower electrode 1040 and the external wiring is provided in contact with the lower surface of the third barrier metal 1041.
  • the lower wiring 102 is taken.
  • the third barrier metal 1041 is inserted between the lower wiring 102 and the first electrode 104 because the third barrier metal 1041 serving as a barrier against impurity diffusion such as A1 is inserted.
  • This serves as a diffusion preventing layer and can prevent impurities from diffusing into the first electrode 104. For this reason, it is easy to obtain a high-purity ion supply electrode, and the controllability of the switching operation is improved.
  • the structure of this example can be manufactured by the following method.
  • steps up to the formation of the opening in diffusion prevention layer 1030 are performed.
  • the opening is a through hole reaching the upper surface of the lower wiring 102.
  • a TaN film and a copper film having a thickness of lOOnm are sequentially formed by a sputtering method or a CVD method so as to cover the opening and the diffusion prevention layer 1030, for example, as a 20 nm thick rare metal film.
  • the unnecessary TaN film and copper deposited in areas other than the openings are scraped off by CMP to flatten the surface.
  • a lower electrode 1040 in which the third barrier metal 1041 and the first electrode 104 are laminated is formed. Thereafter, in the same manner as in Example 1, the film formation and patterning of the ion conductive layer 105 and the second electrode 106, the formation of the upper interlayer insulating layer, and the formation of the upper wiring are sequentially performed to complete the switching element.
  • the diffusion prevention layer 1030 shown in FIG. 5B of Example 1 and the second diffusion prevention layer 113 shown in FIG. 12 of Example 8 are formed of a silicon nitride film.
  • This silicon nitride film is formed using a high-density plasma CVD apparatus.
  • ammonia is mainly used as the nitrogen source contained in the CVD reaction gas for forming the silicon nitride film. Since the silicon nitride film formed by this method has the property of preventing the intrusion of hydrogen and moisture, in the process performed after the formation of the diffusion prevention layer 1030 or the second diffusion prevention layer 113, the copper in the lower wiring 102 is not formed. Deterioration can be prevented.
  • a switching element having basically a pair of electrodes (a first electrode and a second electrode) and an ion conductive layer sandwiched between the electrode pairs has been described. adjacent In some cases, the ion conduction layer may be shared by the switching elements, and the force electrode pair is independent for each switching element. In the present embodiment, a case will be described in which a plurality of switch elements are used in combination without being limited to a single switch element including a pair of electrodes and an ion conductive layer.
  • switching element of the present embodiment two or more switching elements of the first embodiment are arranged, and one of the upper and lower electrodes sandwiching the ion conductive layer is connected in common. It constitutes a selector element.
  • FIG. 15 is a schematic cross-sectional view showing a configuration example of the selector element of this embodiment.
  • this selector element three switching elements of the first embodiment are arranged adjacent to each other (the switching elements 400A, 400B, and 400C are also used as the left side force in the figure).
  • the lower wiring 102 connected to the first electrode 104 is common to the switch elements 400A, 400B, and 400C. That is, the first electrodes 104 of the three switches are short-circuited and connected to an external circuit.
  • the second electrode 106 (upper electrode) of each switch element is independently connected to an external circuit.
  • the ion conductive layer 105 in each switch element is commonly used in a plurality of switch elements and may be divided. However, the ion conductive layer 105 may be divided for each switch element by processing such as etching. However, as shown in Fig. 15, the use without classification is more advantageous from the viewpoint of miniaturization and damage reduction.
  • the selector element shown in FIG. 15 will be briefly described.
  • the selected wiring is selected by applying a voltage by selecting one of the forces of the upper wirings independently connected to each of the switch elements 400A, 400B and 400C.
  • a selector operation for controlling the conduction state between the first electrode and the first electrode constitutes a one-to-three selector element.
  • switch elements to be arranged there is no particular limitation as long as the number of switch elements to be arranged is two or more. Further, the arrangement of a plurality of switch elements may be one-dimensionally arranged in a single line as shown in FIG. 15. From the switch elements shown in FIG. 15 to the depth direction in FIG. The switch elements may be arranged two-dimensionally (planarly).
  • FIG. 16 is a schematic cross-sectional view showing another configuration example of the selector element of the present embodiment.
  • a plurality of switch elements (three switch elements in FIG. 16) are connected in parallel. That is, the force common to the second electrode 106 is configured such that the first electrode 104 includes a plurality of electrode elements 104a, 104b, and 104c.
  • the ion conductive layer 105 is not divided because it is used in common by a plurality of switch elements, but may be divided for each switch element by processing such as etching.
  • a switching element having a low on-resistance as a whole can be configured as an entire force equivalent to a simple switching element in terms of electrical circuit.
  • the ability to share the lower wiring 102, the ion conductive layer 105, and the second electrode 106 is also advantageous for miniaturization. Note that it is sufficient that there is at least one wiring plug for connecting the second electrode 106 to the outside.
  • FIG. 16 shows the case where there is one wiring plug.
  • the upper wiring 1007 shown in Fig. 16 serves as the wiring plug.
  • a metal film such as copper is formed in the opening of the insulating film formed in advance, and then unnecessary portions of the metal film are removed by CMP.
  • the first electrode 104 can be formed.
  • a phenomenon called “dishing” occurs in which the polishing near the center of the opening proceeds faster than the periphery and the surface is dented. This phenomenon is known to occur remarkably when embedded in an opening having a large size.
  • the area where the pattern of the first electrode 104 and the pattern of the second electrode 106 overlap in a plane with the ion conductive layer 105 interposed therebetween Is an effective switch area, and it is advantageous to widen the effective switch area.
  • the size is simply increased with one pair of electrodes, the above-mentioned dishing problem occurs, and the flatness of the interface between the first electrode and the ion conductive layer deteriorates. This is a hindrance to the subsequent manufacturing process and causes variations in switching voltage. turn into.
  • the first electrode 104 of the switching element of the first embodiment is divided into a plurality of parts, and each of them is used as an opening of the diffusion prevention layer 1030. It can be seen as embedded, and the area of each divided electrode can be kept small. For this reason, according to the structure of the present embodiment, the on-resistance is kept at a small value, and the problem of de- cing is easily avoided.
  • the dating phenomenon itself is a problem that occurs with other metal species even though Cu is particularly prominent.
  • the switch structure in which the lower electrode is divided into a plurality of electrode elements and formed in the diffusion prevention layer as shown in FIGS. 15 and 16 is limited to the case where Cu is used as the ion supply electrode for the lower electrode.
  • FIG. 17 is a schematic sectional view showing an example of the configuration.
  • the first electrodes 104 of the plurality of switch elements 401 A, 401 B, 401 C are connected to the independent lower wiring 102. In this case, it can function as a selector circuit of l: n (n is an integer of 2 or more).
  • Figure 17 shows the case of a 1: 3 selector circuit. This structure has a shape that is upside down from that shown in FIG. 15, and the upper electrode of a plurality of switch elements is common. In the operation of the selector circuit shown in FIG. 17, the selection is made by selecting one of the plurality of lower wirings 102 connected independently to each of the switch elements 401A, 401B, and 401C and applying a voltage. Selector operation that controls the electrical connection between the connected wiring and the second electrode is possible.
  • the MIM capacitor in the semiconductor device has a three-layer structure of a metal electrode, a Z dielectric, and a Z metal electrode. It is formed in an insulating layer with a structure, and is similar to the switching elements of the first and second embodiments.
  • a dielectric material having a large dielectric constant is used in order to obtain a large capacitance with a small area.
  • a typical dielectric material is tantalum oxide, which can also be used as an ion conductive layer. It is. Therefore, the MIM capacitor and the switching element using ionic conduction are suitable for being formed in the same wiring layer in the same process.
  • FIG. 18 is a cross-sectional view showing a configuration example in the case where a switching element (right side in the figure) and a MIM capacitor (left side in the figure) are formed in the multilayer wiring structure of the semiconductor device.
  • the capacitor 200 has a configuration including a capacitor lower electrode 205, a dielectric layer 206, and a capacitor upper electrode 207.
  • the capacitor upper electrode 207 is connected to the wiring (not shown) via the connection plug 209
  • the capacitor lower electrode 205 is connected to the wiring 214 via the first electrode 204 !.
  • the connection plug 209 of the capacitor 200 corresponds to the upper wiring 1007 of the switching element 100.
  • the bottom and side surfaces of the connection plug 209 are covered with a second barrier metal 1071.
  • the bottom and side surfaces of the wiring 214 are covered with the first barrier metal 1021. Since the switching element 100 has the same configuration as that described in FIG. 3, a detailed description thereof will be omitted.
  • the capacitor 200 can be formed at the same time in almost the same process as the switching element manufacturing process described in the first embodiment.
  • the manufacturing method will be briefly described below.
  • the process up to the formation of the wiring in the lower interlayer insulating layer 1001 and the formation of the first electrodes 104 and 204 in the opening of the diffusion prevention layer 1030 are the same as the manufacturing method of the switch alone. It is the same.
  • a metal film (for example, tantalum) to be the capacitor lower electrode 205 of the capacitor part is formed, and the metal film is patterned to leave the metal film only in the part where the capacitor is to be formed.
  • the connected capacitor lower electrode 205 is formed in the capacitor portion.
  • the films were subjected to patterning, and the ion conductive layer 105 and the second electrode 106 in the switch portion, and the dielectric in the capacitor portion.
  • the layer 206 and the capacitor upper electrode 207 are formed in parallel at the same time.
  • the upper interlayer insulating layer 108, the upper wiring 1007, and the connection plug 209 are formed to complete the structure shown in FIG. In this manner, a switching element can be formed simultaneously with other structures, the process can be simplified, and a high yield can be obtained.
  • MIM capacitors usually have a larger area on the substrate surface than switching elements to ensure capacitance.
  • the processing can be performed simultaneously, but the film formation must be performed individually.
  • the MIM capacitor is structurally similar to a switching element, but it is completely different from a switching element that uses an electrochemical reaction in operation, and does not form a metal bridge by applying a voltage between electrodes. . For this reason, it is desirable to use conductors for the capacitor upper electrode 207 and the capacitor lower electrode 205 without supplying ions such as Ta and TaN.
  • the switching elements of the first and second embodiments are applied to a programmable logic circuit such as an FPGA or DRP in which a plurality of mouth cells are connected to each other via a switch as described in the background art.
  • a programmable logic circuit such as an FPGA or DRP in which a plurality of mouth cells are connected to each other via a switch as described in the background art.
  • FIG. 19 is a diagram illustrating a configuration example of programmable logic.
  • the programmable logic 90 has a large number of logic cells 92 arranged in a two-dimensional array, wiring for connecting the logic cells, and connection / disconnection between the wirings. It consists of 97 switches. By changing the connection state (connected or not connected) of the two-terminal switch, it is possible to set the wiring configuration between logic cells, the function of the logic cell, etc., and obtain a logic integrated circuit that meets the specifications. [0119]
  • the two-terminal switch of the first embodiment is applied to the switch 97 for programming. As shown in FIG. 19, one of the two terminals of the switch 97 is connected to the logic cell 92, and the other terminal is connected to the signal line 96 in the programmable logic 90.
  • the switch 97 set to the on state maintains the state in which the logic cell 92 and the signal line 96 are electrically connected. Then, the logic signal enters the logic cell 92 via the signal line 96 and the switch 97. On the other hand, the switch 97 set to the off state maintains the state where the connection between the logic cell 92 and the signal line 96 is disconnected. In this case, even if the logic signal reaches the switch 97 via the signal line 96, it cannot enter the logic cell 92. In this way, in the programmable logic 90, the connection state between logic cells can be set by the user.
  • the switching elements of the first and second embodiments can also be applied to a memory.
  • a set of one selection element such as a transistor and one switching element of the present invention is arranged as a memory cell unit so that an arbitrary memory cell can be selected by a word line and a bit line
  • the switch A non-volatile memory that determines information “1” Z “0” can be realized by sensing the conduction state.
  • the switching element of the present invention is advantageous by ensuring high reliability in addition to low on-resistance and small size.
  • FIG. 20 is a diagram showing a configuration example of the memory element.
  • the memory element includes a switching element 77 for holding information and a transistor element 72 for reading information from the switching element 77.
  • the two-terminal switch of the first embodiment is applied to this switching element 77.
  • the transistor element 72 has a source electrode connected to the bit line 73 and a gate electrode connected to the word line 74.
  • the switching element 77 has one of the two terminals connected to the bit line 76 and the other connected to the drain electrode of the transistor element 72.
  • the switching element 77 When writing information “1” to the memory element, the switching element 77 is turned on while the voltage VR is applied to the word line 74 and the transistor element 72 is turned on. As a result, information “1” is written in the switching element 77.
  • the voltage VR is applied to the word line 74 to turn on the transistor element 72, and the resistance value between the bit line 73 and the bit line 76 is obtained.
  • This resistance value is a combined resistance value of the ON resistance of the transistor element 72 and the switching element 77. If this combined resistance value is too large to be measured! / ⁇ , it can be determined that the switching element 77 is in an OFF state, and the information held in the memory element is “0”. On the other hand, when the combined resistance value is smaller than the predetermined value, it can be determined that the switching element 77 is in the ON state, and the information power 1 ”held in the memory element is found.
  • the two-terminal switch of the present invention as a switching element for holding information in a memory element, leakage of metal ions can be suppressed. Therefore, if the memory element of this embodiment is used for a memory device in which a plurality of memory elements are arranged in an array, the reliability of the memory device is improved.
  • a diode may be used instead of the transistor element.
  • the two-terminal switching element has been described.
  • a three-terminal switching element in which a third electrode in contact with the ion conductive layer is provided in the structure of the two-terminal switching element. It is an element.
  • FIG. 21 is a schematic cross-sectional view showing a configuration example of the switching element of the present embodiment.
  • the right half of FIG. 21 shows a structure in which the upper and lower sides of the ion conductive layer 105 are sandwiched between the upper electrode and the lower electrode, and this part is the same as in the first embodiment.
  • the upper electrode is the second barrier metal 1071
  • the lower electrode The partial electrode is the first electrode 104.
  • a third electrode 304 in contact with the ion conductive layer 105 is provided.
  • the third electrode 304 is provided in the opening of the diffusion preventing layer 1030 and is connected to the wiring 314 provided in the lower interlayer insulating layer 1001.
  • the bottom and side surfaces of the wiring 314 are covered with the first barrier metal 1021.
  • the third electrode 304 is made of a material having an ion supply function such as copper.
  • the upper surface and side surfaces of the ion conductive layer 105 are covered with the second diffusion preventing layer 113.
  • the structural feature of the switching element of this embodiment is that the region force between the ion conductive layer 105 and the first electrode 104 and the second barrier metal 1071 is extended to the outside (left side in FIG. 21).
  • the third electrode 304 is provided in contact with the extended portion and is provided. In operation, the third electrode 304 is used as a control electrode, and the voltage applied to the third electrode 304 is controlled to control the conduction state between the first electrode 104 and the second electrode.
  • the second barrier metal 1071 will be described as the second electrode 1071.
  • a first method for controlling the conduction state between the first electrode 104 and the second electrode 1071 there is the following method.
  • metal ions are supplied from the third electrode 304 into the ion conductive layer, diffused in the ion conductive layer, and the second electrode 1071 and Deposited between the first electrodes 104, the first electrode 104 and the second electrode 1071 are connected with the deposited metal, and an on-state can be realized.
  • a negative voltage is applied to the third electrode 304 with respect to the first electrode 104 and the second electrode 1071, or a normal two-terminal type off operation is performed.
  • a similar voltage is applied to eliminate the metal bridge.
  • the following method is also possible.
  • the same voltage as in the normal two-terminal type on operation is applied between the first electrode 104 and the second electrode 1071 to supply ions from the first electrode 104.
  • a metal bridge connecting the first electrode 104 and the second electrode 1071 is formed.
  • a positive voltage is applied to the third electrode 304 with respect to the first electrode 104 and the second electrode 1071, so that ions are supplied from the third electrode 304, and the previously formed metal bridge is formed. Increase it further and gain weight. As a result, the on-resistance is low and a switching element can be realized.
  • the first electrode 104 and the second electrode 1071 When the on-state force shifts to the off-state, the first electrode 104 and the second electrode 1071 Then, a negative voltage is applied to the third electrode 304, or a voltage similar to that in a normal two-terminal type off operation is applied to eliminate the metal bridge.
  • the following method is also possible.
  • the same voltage as the normal two-terminal type on operation is applied between the first electrode 104 and the second electrode 1071 to supply ions from the first electrode 104.
  • On-state force When transitioning to the off-state, the same voltage as in the normal two-terminal off-operation is applied to eliminate the metal bridge.
  • the first electrode 104 is not necessarily an electrode capable of supplying ions.
  • the first electrode 104 and the second electrode 1071 may be formed of tantalum, and only the third electrode 304 may be formed of copper.
  • the first electrode 104 is an electrode capable of supplying ions such as copper, the second electrode 1071, and the like.
  • the third electrode 304 is configured as an electrode without supplying tantalum or other ions. Therefore, the third electrode 304 is not provided on the lower surface side of the extension of the ion conductive layer 105 in FIG.
  • FIG. 22 shows the case where the third electrode is provided on the upper surface side of the ion conductive layer. As shown on the left side of FIG. 22, the third electrode 305 is provided in the upper interlayer insulating layer 108 in contact with the ion conductive layer 105.
  • the material of the third electrode 305 is the same as that of the second barrier metal 1071. In this case, since the formation process of the third electrode 305 and the wiring 315 and the formation process of the second barrier metal 1071 and the upper wiring 1007 can be made common, the manufacturing process can be simplified.
  • FIG. 23 is a block diagram showing a configuration example of the programmable logic.
  • the programmable logic 90 switches a large number of logic cells 92 arranged in a two-dimensional array, wiring for connecting the logic cells, and connection / disconnection between the wirings. Is composed of 94 switches.
  • connection state connected or not connected
  • the switch 94 is a transistor element including the drain electrode D, the source electrode S, and the gate electrode G.
  • the first electrode corresponds to the drain electrode D
  • the second electrode corresponds to the source electrode S
  • the third electrode corresponds to the gate electrode G.
  • the source electrode S is connected to the logic cell 92 and the drain electrode D is connected to the signal line 96 in the programmable logic 90.
  • the switch 94 set to the on state maintains the state in which the source electrode S and the drain electrode D are electrically connected.
  • the logic signal reaches the drain electrode D via the signal line 96, it enters the logic cell 92 via the source electrode S.
  • the switch 94 set to the OFF state maintains the state where the source electrode S and the drain electrode D are electrically disconnected. In this case, even if the logic signal reaches the drain electrode D via the signal line 96, it cannot enter the logic cell 92 connected to the source electrode S. In this way, in the programmable logic 90, the connection state between the logic cells can be set by the user.
  • FIG. 24 is a block diagram illustrating a configuration example of the memory element.
  • the memory element includes a switching element 71 for holding information and a transistor element 72 for reading information of the switching element 71.
  • the three-terminal switch of this embodiment is applied to the switching element 71.
  • the switching element 71 has the same configuration as that of a transistor including a drain electrode, a source electrode, and a gate electrode, and each electrode is a first electrode, a second electrode, and a third electrode of the three-terminal switch of the present embodiment. It corresponds to each.
  • the transistor element 72 has a source electrode connected to the bit line 73 and a gate electrode connected to the word line 74.
  • the switching element 71 has a source electrode connected to the bit line 76 and a gate electrode connected to the word line 75.
  • the drain electrode of the switching element 71 is connected to the drain electrode of the transistor element 72.
  • the ON state of the switching element is set to “1”
  • the OFF state is set to “0”
  • the switching voltage of the switching element is set to Vt.
  • the operating voltage is VR.
  • the voltage Vt is applied to the word line 75 and the voltage of the bit line 76 is set to OV. Then, a voltage (Vt / 2) is applied to the bit line 73. The switching element 71 is turned on, and information “1” is written therein.
  • the voltage of the word line 75 is set to OV and the voltage Vt is applied to the bit line 76. Then, a voltage (VtZ2) is applied to the bit line 73. The switching element 71 is turned off, and ⁇ blue information “0” is written.
  • the three-terminal switch of the present invention as a switching element for holding information in a memory element, leakage of metal ions can be suppressed. Therefore, if the memory element of this embodiment is used for a memory device in which a plurality of memory elements are arranged in an array, the reliability of the memory device is improved.
  • each switching element portion has various types as shown in the first embodiment. Needless to say, the material can be deformed and the material of each part can be changed. Further, the present invention can be variously modified within the scope of the invention without being limited to the above embodiment, and it goes without saying that these are also included in the scope of the present invention.

Landscapes

  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

明 細 書
スイッチング素子、半導体装置、書き換え可能な論理集積回路、およびメ モリ素子
技術分野
[0001] 本発明は、イオン伝導体を用いるスイッチング素子、およびその製造方法と、それ を用いた半導体装置、書き換え可能な論理集積回路およびメモリ素子とに関する。 背景技術
[0002] 現在、電子機器などでは、多くの集積回路が用いられている。電子機器で用いられ ている多くの集積回路は、いわゆる特定用途向け集積回路 (ASIC Application S pecific Integrated Circuit)であり、その電子機器のために設計された専用回路 である。このような特定用途向け集積回路では、ロジックセル (AND回路および OR 回路などの単位となる論理回路)の配置やロジックセル相互の結線が集積回路製造 工程で行われるため、製造後は回路構成の変更ができない。
[0003] 近年、電子機器の開発競争が激化し、また、電子機器の小型化が進んで ヽる。この ような状況のもとで、製造後においても、電子信号により回路構成を変更することで、 1つのチップで多くの機能の中力 特定の機能を選択可能にしたプログラマブルロジ ック (書き換え可能な論理集積回路)が注目 ^^めて 、る。
[0004] プログラマブルロジックは、複数のロジックセルがスィッチを介して相互に結線され た構成を有する。プログラマブルロジックの代表例としては、 FPGA (Field— Progra mmable Gate Array)や DRP (Dynamically Reconfigurable Processor) ゝ ある。
[0005] このように注目を集めるプログラマブルロジックではある力 これまでのところ、プログ ラマブルロジックの電子機器などへの実装は限られている。その理由は、以下のとお りである。今までのプログラマブルロジックでは、ロジックセル間を相互に結線するスィ ツチのサイズが大きぐそのオン抵抗が高い。このようなスィッチの設置数をできるだ け制限するために、トランジスタ数の多 、ロジックセルを少数設ける構成にして 、た。 その結果、ロジックセルの組み合わせの自由度が小さくなり、プログラマブルロジック の提供可能な機能が限られていた。つまり、これまでのプログラマブルロジックで用い られてきたスィッチのサイズの大きさとそのオン抵抗の高さ力 プログラマブルロジック の機能を限定し、プログラマブルロジックの電子機器などへの実装を限定して 、た。
[0006] プログラマブルロジックの機能を多様ィ匕し、電子機器などへの実装を推進して行く ためには、ロジックセル間を相互に結線するスィッチのサイズを小さくし、そのオン抵 抗を小さくすることが必要となる。
[0007] 力かる要件を満たし得るスィッチとして、イオン伝導体 (イオンがその内部を自由に 動き回ることのできる固体）中における金属イオン移動と電気化学反応を利用したス イッチング素子が「ジャーナル'ォブ'ソリッド'ステート'サーキッッ、 40卷、 1号、 168 頁〜 176頁、 2005年」（以下では、文献 1と称する）に開示されている。
[0008] 文献 1に開示された、イオン伝導層中における金属イオン移動と電気化学反応を利 用したスイッチング素子は、イオン伝導層、このイオン伝導層に接して対向面に設置 された第 1電極および第 2電極の 3層力も構成されている。このうち第 1電極はイオン 伝導層に金属イオンを供給するための役割を果たして 、る。第 2電極からは金属ィォ ンは供給されない。
[0009] このスイッチング素子の動作を簡単に説明する。第 1の電極を接地して第 2電極に 負電圧を印加すると、第 1電極の金属が金属イオンになってイオン伝導層に溶解す る。そして、イオン伝導層中の金属イオン力 オン伝導層中に金属になって析出し、 析出した金属により第 1電極と第 2電極を接続する金属架橋が形成される。金属架橋 で第 1電極と第 2電極が電気的に接続することで、スィッチがオン状態になる。
[0010] 一方、上記オン状態で第 1電極を接地して、第 2電極に正電圧を印加すると、金属 架橋の一部が切れる。これにより、第 1電極と第 2電極との電気的接続が切れ、スイツ チがオフ状態になる。なお、電気的接続が完全に切れる前の段階力 第 1電極およ び第 2電極間の抵抗が大きくなつたり、電極間容量が変化したりするなど電気特性が 変化し、最終的に電気的接続が切れる。また、上記オフ状態からオン状態にするに は、再び第 1電極に負電圧を印加すればよい。
[0011] 文献 1では、イオン伝導体を介して 2個の電極が配置され、それらの間の導通状態 を制御する 2端子型スィッチの場合の構成および動作が開示されて 、る。「WO200 5Z008783号公報」（以下では、文献 2と称する）では、この他にさらに 1個の制御電 極 (第 3電極)を配置して、その制御電極への電圧印加により、第 1電極と第 2電極間 の導通状態を制御する 3端子型のイオン伝導体スイッチング素子を提案している。
[0012] このようなイオン伝導体を用いるスイッチング素子は、一般的に用いられてきた半導 体スィッチ (MOSFETなど)よりもサイズが小さぐオン抵抗が小さ!/、と 、う特徴を持つ ているため、プログラマブルロジックへの適用に有望であると考えられている。また、こ のスィッチにおいては、その導通状態 (オンまたはオフ）は印加電圧をオフにしてもそ のまま維持されるので、不揮発性のメモリ素子としての応用も考えられる。例えば、ト ランジスタなどの選択素子 1個とイオン伝導体を用いたスイッチング素子 1個とを含む メモリセルを基本単位として、このメモリセルを縦方向と横方向にそれぞれ複数配列 する。このように配列することで、ワード線およびビット線で複数のメモリセルの中から 任意のメモリセルを選択することが可能となる。そして、選択したメモリセルのスィッチ ング素子の導通状態をセンスし、スイッチング素子のオンまたはオフの状態力も情報
「 1」または「0」の 、ずれの情報が格納されて!、るかを読み取ることが可能な不揮発 性メモリを実現できる (文献 1参照)。
[0013] このようなスイッチング素子を集積回路中に製造する方法が、「米国特許 6348365 号公報」（以下では、文献 3と称する）および「米国特許 6838307号公報」（以下では 、文献 4と称する）に開示されている。
[0014] 図 1は文献 3に開示されたスイッチング素子の構造を示す断面模式図である。文献 3に記載された素子構造においては、図 1に示すように、絶縁層（「絶縁材料 13」と示 されて 、る）の開口部に、金属層（「金属材料 41」と示されて 、る）およびイオン伝導 層（「イオン伝導材料 51」と示されている）からなる積層構造が埋め込まれている。ここ では、イオン伝導層は、銀を含んだゲルマニウム 'セレン層を材料とするカルコゲナイ ドとしている。この構造の作製方法は、イオン伝導層を開口部に埋め込んだ後に、リ セス構造を形成し、そのリセス構造中に金属層を埋めこみ、光照射による拡散工程で 所望の積層構造を形成するものである。図 1に示すように、金属イオンを供給する金 属層は絶縁層に接している。なお、開口部を有する絶縁層は、半導体基板 10上に 順に形成された絶縁材料 11および導電材料 12のその上に形成されている。 [0015] 図 2は文献 4に開示されたスイッチング素子の構造を示す断面模式図である。文献 4に記載された素子構造においては、絶縁層 121の開口部に上部電極 133の一部 が埋め込まれ、その下層にはイオン伝導層 107 (文献 4では「セルボディ」と称されて V、る）が埋め込まれて 、る。この絶縁層 121の開口部の側壁には、スぺーサ 131が形 成されている。そのため、イオン伝導層 107の上面の一部分が上部電極 133と接す るように配置されている。スぺーサ 131は、上部電極 133からイオン伝導層 107へ金 属イオンが供給される際に、開口部の絶縁層 121とイオン伝導層 107との境界に金 属イオンが侵入しないようにする役割を果たす。その結果、金属イオンをイオン伝導 層 107に均一に供給することができる。
発明の開示
[0016] イオン伝導を利用したスィッチにおいては、金属イオンを供給する電極とイオン伝 導層は接して配置され、金属イオンがイオン伝導体中に溶出し、伝導することが動作 の前提となる。しかし、この動作はイオンの移動を伴うものであるため、適切に制御し なければスイッチングに伴って外部へのイオン漏出により、金属汚染を引き起こして しまう。例えば、半導体デバイスの多層配線構造中にイオン伝導によるスイッチング 素子を実装した場合、スイッチング素子力 外部への金属イオンの漏出が生じると、 金属イオンが層間絶縁膜中に拡散し、配線やビア間の絶縁性を劣化させ、また、配 線寿命を短くしてしまうなどの様々な問題が生じる。
[0017] 本発明の典型的な目的は、電極力もの金属イオンの漏出を抑制し、信頼性を向上 したスイッチング素子、ならびにそれを用いた半導体装置、書き換え可能な論理集積 回路、およびメモリ素子を提供することである。
[0018] 本発明の典型的なスイッチング素子は、開口部を有し、金属イオンの拡散を防止す る材料力 なる第 1の絶縁層と、開口部に設けられ、金属イオンを供給可能な材料を 含む第 1電極と、第 1電極の上面に接して設けられ、金属イオンを伝導可能なイオン 伝導層と、イオン伝導層の上面に接して設けられ、金属イオンを供給しない材料から なる領域を含む第 2電極とを有し、第 1電極と第 2電極の間に電圧が印加されることで 第 1電極と第 2電極との間の導通状態が制御される構成である。
[0019] 本発明によれば、金属イオンを供給する第 1の電極が拡散防止機能を有する絶縁 層に設けられた開口内に埋め込んで形成されているため、電極側面からの金属の拡 散および漏出を抑制し、金属による汚染を効果的に防止することが可能となる。その 結果、関連する素子よりも金属イオンの拡散および漏出を抑制することができる。そ のため、本発明のスイッチング素子およびそれを用いる半導体装置について、信頼 性が向上し、長期にわたって安定して使用することが可能となる。
図面の簡単な説明
[図 1]図 1は関連するスイッチング素子の構造を示す断面模式図である。
[図 2]図 2は関連するスイッチング素子の他の構造を示す断面模式図である。
圆 3]図 3は第 1の実施形態のスイッチング素子の一構成例を示す断面模式図である
[図 4]図 4は実施例 1のスイッチング素子の構成を示す断面模式図である。
[図 5A]図 5Aは実施例 1のスイッチング素子の製造方法を示す断面模式図である。 圆 5B]図 5Bは実施例 1のスイッチング素子の製造方法を示す断面模式図である。 圆 5C]図 5Cは実施例 1のスイッチング素子の製造方法を示す断面模式図である。
[図 5D]図 5Dは実施例 1のスイッチング素子の製造方法を示す断面模式図である。 圆 5E]図 5Eは実施例 1のスイッチング素子の製造方法を示す断面模式図である。 圆 5F]図 5Fは実施例 1のスイッチング素子の製造方法を示す断面模式図である。
[図 6]図 6は実施例 2のスイッチング素子の構成を示す断面模式図である。
[図 7]図 7は実施例 3のスイッチング素子の構成を示す断面模式図である。
[図 8]図 8は実施例 4のスイッチング素子の構成を示す断面模式図である。
[図 9]図 9は実施例 5のスイッチング素子の構成を示す断面模式図である。
[図 10]図 10は実施例 6のスイッチング素子の構成を示す断面模式図である。
[図 11]図 11は実施例 7のスイッチング素子の構成を示す断面模式図である。
[図 12]図 12は実施例 8のスイッチング素子の構成を示す断面模式図である。
[図 13]図 13は実施例 9のスイッチング素子の構成を示す断面模式図である。
[図 14]図 14は実施例 10のスイッチング素子の構成を示す断面模式図である。
圆 15]図 15は第 2の実施形態のセレクタ素子の一構成例を示す断面模式図である。 圆 16]図 16は第 2の実施形態のセレクタ素子の他の構成例を示す断面模式図であ る。
[図 17]図 17は第 2の実施形態のセレクタ素子の他の構成例を示す断面模式図であ る。
[図 18]図 18は半導体装置の多層配線構造内にスイッチング素子と MIMキャパシタと を形成した場合の一構成例を示す断面図である。
[図 19]図 19は第 1の実施形態のスイッチング素子を用いたプログラマブルロジックの 一構成例を示すブロック図である。
[図 20]図 20は第 1の実施形態のスイッチング素子を用いたメモリ素子の一構成例を 示すブロック図である。
[図 21]図 21は第 4の実施形態のスイッチング素子の一構成例を示す断面模式図で ある。
[図 22]図 22は第 4の実施形態のスイッチング素子の他の構成例を示す断面模式図 である。
[図 23]図 23は第 4の実施形態のスイッチング素子を用いたプログラマブルロジックの 一構成例を示すブロック図である。
[図 24]図 24は第 4の実施形態のスイッチング素子を用いたメモリ素子の一構成例を 示すブロック図である。
符号の説明
[0021] 1003 第 1の絶縁層
1030 拡散防止層
104 第 1電極
105 イオン伝導層
106 第 2電極
113 第 2拡散防止層
305 第 3電極
発明を実施するための最良の形態
[0022] (第 1の実施形態）
本実施形態のスイッチング素子の構成を説明する。本実施形態のスイッチング素子 は 2端子型スィッチである。図 3は本実施形態のスイッチング素子の一構成例を示す 断面模式図である。図 3に示すように、スイッチング素子は、開口を有する第 1の絶縁 層 1003と、その開口に埋め込まれた第 1電極 104と、第 1電極 104の上面に接して 形成されたイオン伝導層 105と、イオン伝導層 105の上面に接して形成された第 2電 極 106とを有する構成である。図 3では、第 1電極 104、イオン伝導層 105、および第 2電極 106が基体上に積層して形成されている。なお、イオン伝導層はイオン伝導体 や固体電解質層とも称される。以下では、イオン伝導層またはイオン伝導体の用語を 用いる。
[0023] 第 1電極 104はイオン伝導層 105に金属イオンを供給可能な構成である。具体的 には、電気化学反応によりその材質が金属イオンを供給可能な組成で構成されて ヽ る。また、第 1の絶縁層 1003は第 1の電極力も供給される金属イオンの拡散を防止 することの可能な材質で構成されている。第 1の絶縁層 1003を第 1拡散防止層とも 称する。第 2電極 106は金属イオンを供給しない構成である。具体的には、少なくとも そのイオン伝導層 105側の表面近傍は、イオン伝導層 105に対して金属イオンを供 給しない組成である。
[0024] 次に、本実施形態のスイッチング素子の動作を説明する。本実施形態のスィッチン グ素子の動作は基本的には文献 1に開示された 2端子型スイッチング素子と同様で あるため、ここでは、その動作を簡単に説明する。
[0025] 第 1電極と第 2電極間に正負の電圧を印加することにより、両電極間の導通状態を 制御して、スィッチとしてのオン Zオフ状態を実現する。はじめに、スィッチをオフから オンに切り替える場合を説明する。イオン供給機能を有する第 1電極 104に対して負 の電圧を第 2電極 106に印加すると、第 1電極 104の金属が金属イオンになってィォ ン伝導層に溶解する。そして、イオン伝導層 105に含まれる金属イオンがイオン伝導 層中に金属になって析出し、析出した金属により第 1電極 104と第 2電極 106を接続 する金属架橋が形成される。金属架橋で第 1電極 104と第 2電極 106が電気的に接 続することで、スィッチがオン状態になる。
[0026] 続いて、スィッチをオン力もオフに切り替える場合を説明する。このオン状態におい て、オフ力もオンに切り替える場合とは逆に第 1電極 104に対して正の電圧を第 2電 極 106に印加すると、金属架橋の一部が切れる。これにより、第 1電極 104と第 2電極 106との電気的接続が切れ、スィッチがオフ状態になる。なお、このような電気的接 続の完全な切断 Z短絡による動作ではなくとも、第 1電極と第 2電極間の電気抵抗が 変化する、あるいは電極間容量が変化したりするなどの電気特性の変化をセンスして 、スィッチあるいは記憶作用として用いることも当然可能であり、本発明ではこれらも 含めて導通状態の変化をスイッチング動作とする。
[0027] 本実施形態のスイッチング素子の基本構成によれば、金属イオン供給機能を有す る第 1電極を、拡散防止機能を有する第 1の絶縁層中に埋め込んで形成しているの で、第 1電極側面力 周囲構造に金属イオンが拡散 Z漏出することを防止できる。
[0028] また、第 1電極を開口内に埋め込んだ構造とすることにより、イオン伝導体中を流れ る電流パスを平面的に制限していることになり、これは同時に金属イオンの溶出によ る移動パスを制限することになる。したがって、イオン伝導層に溶け出した金属イオン が層内で広がってイオン伝導層外部に漏出してしまうことを効果的に防げる。これら により、本発明のスイッチング素子は、金属イオンによる周囲構造の影響や汚染を防 止しやすぐひいては信頼性が高ぐかつ高い製造歩留まりを実現できるものとなつ ている。
[0029] 次に、本実施形態のスイッチング素子を作製する際、スイッチング素子を形成可能 な基体について説明する。
[0030] 本実施形態のスイッチング素子を種々の基体上に形成することが可能である。半導 体デバイスの機能上必要な能動素子などが形成された半導体基板を基体として用い ることが可能である。また、表面を絶縁膜で覆った半導体基板を基体としてもよい。こ の場合、半導体基板の表面に形成された能動素子を絶縁膜で覆うようにしてもょ ヽ。 さらに、半導体基板上に層間絶縁膜と配線からなる多層配線構造が形成されたもの を基体としてもよい。
[0031] 特に、本実施形態のスイッチング素子をプログラマブルロジック回路のスィッチとし て用いる場合には、半導体基板上に多層配線が形成された構造を基体として用いる ことが好適である。さらに、多層配線を有する基体上に本発明のスイッチング素子を 形成する場合に限らない。多層配線を有する基体上にスイッチング素子を形成し、そ の上に層間絶縁膜を形成してスイッチング素子を被覆し、その層間絶縁膜の上層に 配線を形成してもよい。この構造は、本発明のスイッチング素子を半導体デバイスの 多層配線構造内に埋め込む形で形成することが可能である。
[0032] 図 3に示す構成では、半導体基板 (不図示）上に下部層間絶縁層 1001が形成され たものを基体としている。図には示さないが、半導体基板から下部層間絶縁層 1001 の間に素子や配線が形成されて 、てもよ 、。
[0033] 次に、本実施形態のスイッチング素子を半導体装置に実装する場合について説明 する。半導体装置の一例として、多層配線構造を有する半導体装置の層間絶縁膜 中にスイッチング素子を実装する場合には、次に説明するような構成を採用すること が望ましい。
[0034] 図 3に示すように、第 1の絶縁層 1003の開口は貫通孔であるため、第 1電極 104は その下面側が基体に接触することになる。電流が流れるとともに金属イオンが溶出す るという現象を利用するスイッチング素子から見たときには、第 1電極 104の下面側の 他部位との接触による汚染はスイッチング素子自体にはそれほど問題にならないが、 金属イオンが層間絶縁膜や半導体基板などと直接接触させることは好ましくない場 合がある。層間絶縁膜や半導体基板中に金属が漏出すると、金属が絶縁性を劣化さ せてしまうからである。このため図 3に示すように、スイッチング素子が形成される基体 において、第 1電極 104の下面に接する部分に下部配線 102を設けることで、第 1電 極 104が基体の絶縁膜部となる下部層間絶縁層 1001と直接接触することを避けて いる。
[0035] また、下部配線 102の図 3の左右方向（横方向）の長さに相当する幅に関しては、 第 1電極 104の下面の全面を被覆することが好ましい。第 1電極 104の下面力もの金 属イオンの拡散防止効果をより高めるためである。さらに、下部配線 102上に第 1の 絶縁層 1003の開口を形成する際のリソグラフイエ程における目合わせ精度を考慮し て、下部配線 102の幅方向の寸法を、図 3に示すように、第 1電極 104の下面を全て 覆った上でさらに余裕を持って大きめに形成しておくことがより望ましい。この第 1電 極 104の下面に接して配置される下部配線 102は、第 1電極 104と外部回路との電 気接続をとる役割も兼ねることができる。 [0036] 下部配線 102に用いる材料について説明する。下部配線 102に用いる材料は、特 に限定されないが、半導体デバイスで通常用いられる導電材料であることが望ましい 。導電材料として、例えば、 LSIにおける多層配線の主材料として広く用いられてい る銅およびアルミニウム、ならびに多層配線のビアへの埋め込み材料として用いられ て 、る W (タングステン）などの高融点金属のうち 、ずれかの金属を用いることが可能 である。また、それらの金属のうち複数の金属を含む合金、ならびにそれらの金属の うち少なくとも 1つを含む窒化物およびシリサイドなどのいずれであってもよい。下部 配線 102を銅を主材料とする導電材料で構成する場合は、銅配線の形成工程にお いて周知の通り、下部配線 102の下面および側面にノ リア膜として第 1のノ リアメタ ル 1021を備えて 、ることが望まし 、。
[0037] 上述のようにして下部配線 102の幅方向の寸法を決め、下部配線 102の材料に対 応してノリア膜を設けることにより、スイッチング素子の第 1電極 104からの金属イオン の漏出を、第 1電極 104の下面側についても防止することができる。
[0038] イオン伝導層 105のパターンと形状について説明する。イオン伝導層 105は、第 1 電極 104の少なくとも一部を覆っている力 第 1電極 104の上面の全てを覆っている 方が望ましい。さらに、イオン伝導層 105は第 1の絶縁層 1003上までそのパターン が達して形成されて 、る方がより望ま 、。このようにイオン伝導層 105のパターンを より大きくすると、上述した電流パスを制限することができ、イオン漏出を防ぐ効果が 向上する。
[0039] 特に、図 3に示すように、イオン伝導層 105のパターンが第 1の絶縁層 1003上まで 達していれば、第 1電極 104と第 2電極 106間で金属イオンの供給 Z吸収が生じ、ス イッチがオン Zオフ動作を行なったときでも、外部に対する金属の漏れを小さく抑え ることが可能である。これは当然、長期信頼性を向上させる効果を同時にもたらすこと になる。
[0040] イオン伝導層 105の形状は、典型的には図 3に示すように平板状に形成されたもの である。イオン伝導層 105を平板状に形成することにより、第 1電極 104と第 2電極 10 6間の距離の制御に有利となり、スイッチング所用電圧の制御性が向上する。一方、 イオン伝導層 105を立体的に湾曲させて形成したり、第 1電極 104および第 2電極 1 06の界面に凸部ゃ凹部を形成したりすることで、第 1電極 104と第 2電極 106間の最 短距離を積極的に変えてもよい。例えば、第 1電極 104と第 2電極 106間の最短距離 をより短くすることで、低電圧でスイッチング動作を行わせることが可能となる。
[0041] イオン伝導層 105と第 2電極 106のパターンの関係を説明する。イオン伝導層 105 上に形成する第 2電極 106は、イオン伝導層 105の上面において第 1電極 104と重 なり部をもって形成されるが、第 1電極 104に対向する位置を被覆して形成されてい ることが望ましい。さら〖こ、第 2電極 106がイオン伝導層 105の上面全てを被覆してい ることが望ましい。そのように構成することで、第 1電極 104からイオン伝導層 105中 に溶解した金属イオンの析出を第 2電極 106の下面のみで行わせることが可能となり 、金属イオンの外部漏出防止に有効であるからである。
[0042] また、イオン伝導層 105の上面全てを被覆して第 2電極 106を形成する場合、リソグ ラフイエ程の際、両者を同一のマスクパターンでカ卩ェすればよいことになり、目合わ せに有利であり、製造工程の簡略ィ匕を図れる。さらに、第 2電極 106がイオン伝導層 105の上面からさらに側面までを被覆するような構成としてもよい。この構成はイオン 伝導層 105の側面からのイオン漏出防止に有効である。
[0043] 図 3に示した構成の他の利点を説明する。第 2電極 106から外部回路に接続する 一構成例は、図 3に示すように、スイッチング素子の直上において第 2電極 106と外 部とをビアプラグ（図 3では上部配線 1007と示す)で接続するものである。この接続を ビア接続と称する。この構成によれば、スイッチング素子の占める面積を最小限に抑 えることができるため、微細化および集積ィ匕に有利である。
[0044] なお、このスイッチング素子直上でのビア接続を行う場合、ビアプラグの導電体 (ビ ァプラグが積層構造の場合はその最下層）が第 2電極 106を兼ねていてもよい。また 、第 2電極 106から外部回路に接続する別の構成として、第 2電極 106をスィッチン グ素子外に延長して設け、その延長部の上面あるいは下面に対してビア接続を行う 構造を採用してもよい。第 2電極 106として、それ自体が外部への配線を兼ねている 構造を採用してもよい。
[0045] また、イオン伝導体 105および第 2電極 106の周囲を、さらに別の拡散防止層で被 覆して金属イオンの漏出を防止する構造としてもよい。 [0046] さらに、本発明のスイッチング素子全体を絶縁層で被覆する構成としてもよい。半導 体デバイスの多層配線構造においてはこの絶縁層を層間絶縁膜とすることができ、 その層間絶縁膜中に、上述した第 2電極への接続配線を形成することが可能である
[0047] 次に、本発明のスイッチング素子の主要部位について好適な材料を説明する。
[0048] イオン伝導層 105の材料としては、金属または半導体と、酸素、硫黄、セレンおよび テルル等のカルコゲン元素との化合物が好ましい。特に、元素の周期律表における 銅、タングステン、タンタル、モリブデン、クロム、チタンおよびコバルトの金属のうち少 なくともいずれかを含む硫ィ匕物、酸化物、ならびに任意の硫黄 酸素比を持つ酸硫 化物などは好適である。さらに、半導体デバイス中への実装を考えた場合には、金属 酸化物、特に酸ィ匕タンタル (Ta O )あるいは酸ィ匕チタン (TiO )が好ましい。その理由
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は、第 1に、一般的な半導体デバイスで用いられている材料であるため、プロセスの 整合性が高いためである。第 2に、プログラマブルロジック用のスイッチング素子とし て考えた場合、金属酸ィ匕物をイオン伝導層として用いるとスイッチング電圧をロジック 電圧よりも高くすることが可能であるためである。また、繰り返し動作に対する耐性も 高ぐ高信頼性を確保できる。
[0049] イオン伝導層 105の膜厚は 5〜200nm程度の範囲内で設定することが可能である 力 特に 10〜： LOOnmの範囲とすることが好ましい。膜厚が lOnm以下であると、トン ネル電流やショットキー電流のためにオフ時にリーク電流が発生しやすくなり、一方、 膜厚が lOOnm以上であると、スイッチング電圧が 10V以上となって半導体デバイス 等での実用が困難になるためである。なお、イオン伝導層 105は典型的には単層膜 で形成されるが、イオン伝導特性ある!、は電気特性の異なる 2種以上の膜からなる積 層構造とすることも可能である。積層構造をとることによりスイッチング電圧（閾値電圧 )やオフ時のリーク特性を制御することが可能となる。
[0050] 第 1電極 104には、イオン伝導層 105に対してイオン供給が可能な構成とするため 、 Cu、 Agおよび Pbのうち少なくともいずれかを主材料とする金属または合金を用い る。特に、半導体プロセスとの整合性を考慮すると、主材料は Cuであることが望まし い。また、これらの金属または合金は、第 1電極のうちの少なくともイオン伝導層 105 に接する面の一部に存在していればよい。したがって、図 3に示すような、第 1電極 1 04全体を単層膜として構成する方法の他に、積層構造としてイオン伝導層 105に接 する層を Cuなどで構成することが可能である。また、イオン伝導層 105との接触面が 、 Cuなどのイオン供給可能な金属と、その他のイオン供給が生じない金属との複合 面となるように構成してもよ ヽ。
[0051] 第 2電極 106としては、イオン伝導層 105との間で金属イオンの収受が生じにくい 導電体を用いる。具体的には、白金、アルミニウム、金、チタン、タングステン、バナジ ゥム、ニオブ、タンタル、クロム、もしくはモリブデンなどの高融点金属、これらの金属 のうち少なくともいずれかの窒化物、またはこれらの金属ののうち少なくともいずれか のシリサイド、またはこれらの金属のうち複数の金属を組み合わせた合金が好適であ る。第 2電極 106については、第 2電極 106のうちの少なくともイオン伝導層 105に接 する面が上記材料により構成されていればよい。したがって、図 3に示すような、第 2 電極 106全体を単層膜として構成する方法の他に、積層構造としてイオン伝導層 10 5に接する層を上記材料で構成することが可能である。
[0052] 第 1の絶縁層 1003は、スイッチング素子の動作においてイオン伝導層内に溶解 Z 析出を生じる金属種の拡散を防止できる材料を用いる。例えば、第 1電極 104として Cuを用いる場合には、窒素を含有する絶縁膜、特にシリコン窒化膜、シリコン酸窒化 膜、もしくはそれらの中に任意の量の炭素を含む材料 (炭窒化シリコン)などを好適に 用いることができる。第 1の絶縁層 1003の膜厚は用いる材料による力 2nm程度以 上あれば拡散防止機能を持たせることができ、 5nm以上あれば十分である。
[0053] 一方、上に述べた「窒素を含有する絶縁膜」は比較的誘電率が高い場合が多いた め、拡散防止機能が確保できる限りにおいてできる限り薄く形成することが好ましい。 具体的には、膜厚の上限は 200nm程度以下とすることが望ましい。また、イオン伝導 層 105の側面や第 2電極 106の上面ある 、は側面を拡散防止絶縁層で被覆する場 合も、第 1の絶縁層 1003と同様の材料を用いればよい。
[0054] 本発明のスイッチング素子を多層配線構造中に形成する場合の層間絶縁膜およ び配線としては、一般的に半導体デバイスにお 、て用いられて 、る材料から選ぶこと ができる。例えば配線材料としては銅または銅を主材料とする合金が好適であり、そ の周囲を覆う Ta、 TaNなどのノリアメタルと共に使用できる。また、層間絶縁膜として は酸化シリコンの他、有機系、無機系の低誘電率絶縁材料など、半導体プロセスで 使用される絶縁材料の 、ずれでも用いることができる。
[0055] 以上説明したとおり、本発明によれば、金属イオンが素子外部に拡散'漏出するこ とを抑制し、長期信頼性に優れたスイッチング素子を実現できる。また、本発明のスィ ツチング素子は、その製造にお!、て高!、歩留まりを容易に得ることができる。
[0056] なお、本発明スイッチング素子はイオン供給源となる第 1電極を下部電極として用 いることにより、特に第 1電極として Cuを用いて半導体デバイス中に実装する場合に 、高純度なイオン供給源を用いることが可能となるといぅ更なる効果が得られる。ィォ ン伝導層中の金属イオン移動を動作原理とするスイッチング素子においては、イオン 供給機能を果たす電極は、その供給されるイオンとなる金属種によりできるだけ高純 度に形成されて ヽることが望ま 、。
[0057] 半導体デバイス中で配線主材料や電極として用いられる Cuは電解メツキ法により 形成されるが、その際、メツキに必要な電流を均一に供給する、あるいは、バリア金属 との密着性を向上させるために銅のシード層を設ける。シード層にはエレクトロマイダ レーシヨン耐性の向上を目的としてアルミニウムなどの金属不純物を微量含有させる 。このような手法で形成する Cu膜は下面側に含有させたアルミニウムなどの金属不 純物を有すること、および成膜初期膜 (下面近傍）に高濃度の不純物を含有している ため、 Cu電極を上部電極として用いてスイッチング素子を形成することが困難になつ ていた。本発明の構成によれば、イオン供給機能を果たす Cuを、イオン伝導層に対 する下部電極 (第 1電極）として設けることが可能である。このため、バリアメタルの存 在という問題は回避され、かつ Cu膜の上層部をイオン供給源として用いることになる ために高純度化も容易であり、高純度のイオン供給電極を実現できる。
実施例 1
[0058] 本実施例は、第 1の実施形態のスイッチング素子の一構成例を示すものである。図 4は本実施例のスイッチング素子の構成を示す断面模式図である。
[0059] 図 4に示すように、スイッチング素子は、基本的には図 3に示した構造と同様であり、 多層配線構造を形成するための基体上に、図 3に示した第 1の絶縁層 1003に相当 する拡散防止層 1030の開口内に埋め込んで形成された第 1電極 104と、第 1電極 1 04の上面に接して形成されたイオン伝導層 105と、イオン伝導層 105の上面を覆う 第 2電極 106とを有する構成である。拡散防止層 1030に設けられた開口は、図 3に 示した構成と同様に、貫通孔である。
[0060] スイッチング素子が形成されている基体は、シリコン基板 (不図示）上に図に示さな い半導体素子および半導体素子を覆う絶縁膜が形成され、その上に下部層間絶縁 層 1001が形成されている。その下部層間絶縁層 1001の配線用溝に下部配線 102 が形成され、下部配線 102は第 1電極 104の下面に接している。第 2電極 106上に は第 2バリアメタル 1071を介して上部配線 1007が形成されている。拡散防止層 103 0の上には上部層間絶縁層 108が設けられ、上部層間絶縁層 108は、イオン伝導層 105および第 2電極 106の露出面と、上部配線 1007の底面および側面に形成され た第 2バリアメタル 1071の側面とを覆っている。
[0061] 図 4では、多層配線構造の配線形成プロセスとの整合性から、下部層間絶縁層 10 01は第 1層間絶縁層 1011、第 1保護絶縁層 1012、第 2層間絶縁層 1013および第 1ストップ絶縁層 1014が順に形成された積層構造である。また、この下部層間絶縁 層 1001の配線用溝に形成された下部配線 102は、その下面および側面に第 1バリ ァメタル 1021が設けられている。また、上部層間絶縁層 108は、第 3層間絶縁層 10 81および第 2ストップ絶縁層 1082が順に形成された積層構造である。第 2ストップ絶 縁層の上には第 2保護絶縁層 117が設けられて 、る。上部層間絶縁層 108のビアホ ール内に形成された上部配線 1007は、その下面および側面に第 2バリアメタル 107 1が設けられている。
[0062] 次に、本実施例のスイッチング素子の製造方法を説明する。図 5Aから図 5Fは本実 施例のスイッチング素子の製造方法を示す断面模式図である。図 5A〜図 5Cのそれ ぞれは [工程 A]〜 [工程 C]のそれぞれに対応し、図 5D〜図 5Fのそれぞれは [工程 D]〜 [工程 F]のそれぞれに対応して 、る。
[0063] [工程 A]シリコン基板 (不図示）上に、一般的に知られている技術を用いて形成さ れた半導体素子を含む基体を用意する。その後、第 1層間絶縁層 1011、第 1保護 絶縁層 1012、第 2層間絶縁層 1013、および第 1ストップ絶縁層 1014を順に形成す る。なお、第 1層間絶縁層 1011はシリコン窒化膜であり、第 1層間絶縁層 1011を CV D (化学的気相成長)法で形成して!/、る。
[0064] [X@B]フォトリソグラフィ技術およびエッチング技術を用いて、配線を形成するた めの開口部を第 1保護絶縁層 1012、第 2層間絶縁層 1013および第 1ストップ絶縁 層 1014中に形成する。形成した開口部に第 1バリアメタル 1021および銅シード層（ 不図示）を CVD法により形成する。銅シード層の厚みを 20〜： LOOnm程度とし、銅シ ード層に少量の不純物（例えば、アルミニウム）を含有させる。そして、銅シード層上 に銅の電解メツキを行う。銅の厚みは 800〜1200nm程度でよい。続いて、第 1ストッ プ絶縁層 1014の開口部以外に堆積された不要な第 1バリアメタルおよび銅を CMP (ケミカル 'メカ-カル 'ポリツシング)法により削り取り、下部配線 102を形成する。さら に、熱処理を行って不純物を下部配線 102全体に拡散させる。この熱処理により下 部配線 102のエレクト口マイグレーション耐性が向上する。下部配線 102の形成方法 は半導体装置の配線形成工程として広く用いられている。その後、下部配線 102上 に、スパッタリング法または CVD法により拡散防止層 1030となる lOOnmの膜厚を有 する炭窒化シリコン (窒化シリコンに炭素が含まれた材料)を形成する。
[0065] [工程 C :第 1電極形成]フォトリソグラフィ技術およびエッチング技術を用いて、第 1 電極 104を配置するために開口部を拡散防止層 1030に形成する。ここでは、開口 部は下部配線 102の上面にまで達する貫通孔である。形成した開口部に銅をスパッ タリング法または CVD法により形成する。銅の厚みは拡散防止層 1030の膜厚（100 nm)以上とする。次に、開口部以外に堆積された不要な銅を CMP法により削り取つ て銅の上面を平坦ィ匕し、第 1電極 104を形成する。第 1電極 104の上面を平坦ィ匕して 段差をなくすことによって、本工程以後のリソグラフイエ程でフォトレジストを塗布する 際に膜厚を均一に塗布できることや、膜形成の際に膜厚を均一に成膜できることなど の禾 lj点がある。
[0066] [工程 D:イオン伝導層および第 2電極の形成]スパッタリング法または CVD法によ り、第 1電極 104上にイオン伝導層 105として酸ィ匕タンタルを膜厚 15nm形成し、その 上に第 2電極 106を形成するための膜としてタンタルを膜厚 50nm形成する。フォトリ ソグラフィ技術およびエッチング技術を用いて、第 1電極 104の上面を覆い、かつ拡 散防止層 103の一部に力かるようなパターン形状に酸ィ匕タンタルおよびタンタルをカロ ェし、図 5Dに示すようにイオン伝導層 105および第 2電極 106を形成する。第 2電極 106は、後の [工程 F]で行われる開口部のエッチングの際のストッパーの役割も果た し、エッチングによるイオン伝導層 105へのダメージを最小限に抑制することができる
[0067] [工程 E :上部層間絶縁層形成] CVD法により、拡散防止層 1030の上に、第 2電極 106を覆うシリコン酸ィ匕膜を形成する。ここで、シリコン酸ィ匕膜の上面には第 2電極 10 6およびイオン伝導層 105による段差が存在するため、 CMP法によりシリコン酸ィ匕膜 を平坦ィ匕して第 3層間絶縁層 1081を形成する。第 3層間絶縁層 1081の膜厚は 600 nm程度あればよい。さらにその上に第 2ストップ絶縁層 1082を形成することで、第 3 層間絶縁層 1081および第 2ストップ絶縁層 1082が積層された上部層間絶縁層 108 が形成される。
[0068] [工程 F：接続プラグ形成]フォトリソグラフィ技術およびエッチング技術を用いて、上 部配線 1007を形成するための開口部を上部層間絶縁層 108に形成する。エツチン グの際、第 2電極 106がエッチングストッパーとなり、開口部内には第 2電極 106の上 面の一部が露出する。形成した開口部に第 2バリアメタル 1071、および銅の一部と なる銅シード層（不図示）をスパッタリング法または CVD法により形成する。銅シード 層の厚みは 20〜100nm程度でよい。次に、銅シード層上に銅のメツキを行う。銅の 厚みは 800〜1200nm程度でよい。さらに、上部層間絶縁層 108の開口部以外に 堆積された不要な第 2バリアメタル 1071および銅を CMP法により削り取り、下面およ び側面に第 2バリアメタル 1071が設けられた上部配線 1007を形成する。上部配線 1 007は、自身の配線としての役目の他、配線と第 2電極 106とを電気的に接続するた めの接続プラグとしての役目も果たす。さらに、必要に応じて、第 2保護絶縁層 117と なる、膜厚 50nmの炭窒化シリコンをスパッタリング法または CVD法により第 2ストップ 絶縁層 1082上に形成する。このようにして、スイッチング素子およびその周囲の層間 絶縁膜および配線が完成する。
[0069] 本実施例は、本実施形態における基本形態であるが、上述したとおり様々な変形 を行うことが可能である。以下の実施例 2〜実施例 10において、その変形例を説明 する。なお、以下の実施例においては、スイッチング素子を構成するに必要な基本要 素のみを示すこととし、下層層間絶縁膜および上層層間絶縁膜中の積層構造の詳 細な説明を省略するが、実施例 1で説明したのと同様である。また、製法においても、 実施例 1との共通部分の詳細な説明を省略する。
実施例 2
[0070] 本実施例は、第 1の実施形態のスイッチング素子を変形させた一例として、第 1の 変形例を示す。図 6は本実施例のスイッチング素子の構成を示す断面模式図である 。本実施例では、第 2電極 106がイオン伝導層 105の側面および上面の全てを覆つ て形成されている。この構造は、イオン伝導層中に溶出した銅イオンが横方向に拡 散し、イオン伝導層外に漏出することを防止できる。
[0071] 本実施例の構造は、実施例 1における [工程 D]を以下のように変形することによつ て形成できる。
[工程 D— 1：イオン伝導層および第 2電極の形成]イオン伝導層 105として酸化タン タル 15nmをスパッタリング法または CVD法により第 1電極 104上に形成する。フォト リソグラフィ技術およびエッチング技術を用いて、第 1電極 104を覆い、かつ、拡散防 止層 1030の一部を覆うような形状にイオン伝導層 105を加工する。次に、第 2電極 1 06を形成するために、膜厚 50nm程度のタンタルをスパッタリング法または CVD法 により、拡散防止層 1030の上にイオン伝導層 105を覆うようにして形成する。続いて 、フォトリソグラフィ技術およびエッチング技術を用いて、イオン伝導層 105を覆い、か つ、拡散防止層 1030の一部を覆うような形状にタンタルを加工し、第 2電極 106を形 成する。
実施例 3
[0072] 本実施例は、第 1の実施形態のスイッチング素子における第 2の変形例を示す。図 7は本実施例のスイッチング素子の構成を示す断面模式図である。本実施例では、 第 2電極 106が第 2バリアメタル 1071と共通になっている構成である。本実施例によ れば、電極の共通化によって工程が簡単になる利点がある。
[0073] 本実施例のスイッチング素子を製造するには、図 5Dに示した [工程 D]において、 第 2電極 106となる金属膜の成膜工程およびそのパター-ング工程を省略すればよ い。
実施例 4
[0074] 本実施例は、第 1の実施形態のスイッチング素子における第 3の変形例を示す。図 8は本実施例のスイッチング素子の構成を示す断面模式図である。本実施例では、 第 2電極 106がイオン伝導層 105の上面の全てではなぐイオン伝導層 105の上面 の内側の一部領域を被覆するように形成されて 、る。
[0075] 本実施例のスイッチング素子の製造方法は、図 5Dに示した [工程 D]を次のように 変更すればよい。酸ィ匕タンタル膜を成膜した後、酸ィ匕タンタル膜をパターユングして 、図 8に示すようにイオン伝導層 105のパターンを形成する。その後、イオン伝導層 1 05上にタンタル膜を成膜し、タンタル膜をパターユングして第 2電極 106を形成する 。または、これ以外の方法として、図 5Dを参照して説明したようにイオン伝導層 105と 第 2電極 106を一括でエッチングカ卩ェする際、それぞれの材料のエッチングレートに 差が付くような条件で加工を行なうことにより、本実施例の構造を形成することが可能 である。なお、第 2電極 106のパターンは、イオン伝導層 105を介して第 1電極 104の パターンと重なる位置に形成されるようにすることが望ま 、。
[0076] このように第 2電極 106を形成することにより。本実施例においても、イオン伝導層 に溶出した銅イオン力 オン伝導層外に漏出する可能性を低く抑えることができる。 また、第 2電極 106およびイオン伝導層 105のエッチングのマージンが広くなる利点 がある。
実施例 5
[0077] 本実施例は、第 1の実施形態のスイッチング素子における第 4の変形例を示す。図 9は本実施例のスイッチング素子の構成を示す断面模式図である。図 9は、基体上に 隣接して設けられた 2つのスイッチング素子を並べて示している。本実施例では、図 9 に示すように、イオン伝導層 105が 2つ以上のスイッチング素子で共通に用いられて いる。
[0078] 本発明のスイッチング素子を複数隣接して形成する場合、基本的には、イオン伝導 層 105をスイッチング素子毎に区画している。各スイッチング素子間での金属イオン の拡散が問題にならなくて、かつ金属イオンを含んでいない状態のイオン伝導層自 体の抵抗が十分高い場合には、スイッチング素子毎に区画せず、複数のスィッチン グ素子力 Sイオン伝導層を共有することが可能である。
[0079] 図 9に示すように、共通するイオン伝導層 105の異なる場所に、対となる第 1電極 1 04および第 2電極 106をイオン伝導層 105を介して対向させて、複数対設置すること により、基体上に複数のスイッチング素子を構成することが可能である。この構成によ れば、イオン伝導層 105の区画を行わないので、実施例 1において説明した [工程 D ]におけるイオン伝導層 105のエッチングを省くことができて工程が簡略ィ匕される。ま た、イオン伝導層 105へのエッチングダメージなどを防止するにも有効である。
実施例 6
[0080] 本実施例は、第 1の実施形態のスイッチング素子における第 5の変形例を示す。図 10は本実施例のスイッチング素子の構成を示す断面模式図である。図 10は、基体 上に隣接して設けられた 2つのスイッチング素子を並べて示して 、る。本実施例では 、第 2バリアメタル 1071が第 2電極の役目も果たす。
[0081] 本実施例は、 2つ以上のスイッチング素子のイオン伝導層 105を区画形成せずに 共通として用いる点で実施例 5と共通する。また、スイッチング素子の第 2電極を上部 配線 1007における第 2バリアメタル 1071と共通化させるという点で、実施例 3と共通 する。したがって、本実施例のスイッチング素子の製造工程においてイオン伝導層 1 05のパター-ング工程を簡略ィ匕できるという効果と第 2電極の形成工程を簡略ィ匕で きるという効果は、実施例 3および実施例 5のそれぞれと同様である。
実施例 7
[0082] 本実施例は、第 1の実施形態のスイッチング素子における第 6の変形例を示す。図 11は本実施例のスイッチング素子の構成を示す断面模式図である。本実施例は、実 施例 1で説明したスイッチング素子の構造に対して、イオン伝導層 105の側面に第 2 拡散防止層 113を側壁状に形成した点に特徴がある。この構造によれば、イオン伝 導層中に溶出した銅イオンが横方向に拡散して周囲構造に漏出することをより効果 的に防止できる。
[0083] 本実施例の構造は、以下の様な方法で製造することができる。イオン伝導層 105お よび第 2電極 106を形成するところまでは実施例 1と同様である。その後、第 2拡散防 止層 113となる絶縁膜を、第 2電極 106の上面および側面と、拡散防止層 1030の露 出面と、イオン伝導層 105の側面とを被覆するように形成する。ここでは、第 2拡散防 止層 113の絶縁膜として炭窒化シリコン膜を用いる。炭窒化シリコン膜の成膜を例え ば CVD法またはスパッタリング法で行 、、炭窒化シリコン膜の膜厚を 50nm程度とす る。その後、この炭窒化シリコン膜に異方性エッチングを行って、拡散防止層 1030の 上面およびイオン伝導層 105の上面に堆積した炭窒化シリコンを除去する。これによ り、イオン伝導層 105および第 2電極 106の側面のみに炭窒化シリコン膜が残存し、 側壁状の第 2拡散防止層 113が形成される。その後、実施例 1と同様に [工程 E]以 降を行って、スイッチング素子を完成する。
実施例 8
[0084] 本実施例は、第 1の実施形態のスイッチング素子における第 7の変形例を示す。図 12は本実施例のスイッチング素子の構成を示す断面模式図である。本実施例は、実 施例 1で説明したスイッチング素子の構造に対して、第 2電極 106の上面および側面 、イオン伝導層 105の側面を被覆するように第 2拡散防止層 113を形成した点に特 徴がある。この構造によれば、イオン伝導層中に溶出した銅イオンが横方向に拡散し て周囲構造に漏出することをより効果的に防止できる。
[0085] 本実施例の構造は、以下の様な方法で製造することができる。イオン伝導層 105お よび第 2電極 106を形成するところまでは実施例 1と同様である。その後、第 2拡散防 止層 113となる絶縁膜を、第 2電極 106の上面および側面と、拡散防止層 1030の露 出面と、イオン伝導層 105の側面とを被覆するように形成する。ここでは、第 2拡散防 止層 113の絶縁膜として炭窒化シリコン膜を用いる。炭窒化シリコン膜の成膜を例え ば CVD法またはスパッタリング法で行 、、炭窒化シリコン膜の膜厚を 50nm程度とす る。その後、実施例 1と同様に [工程 E]以降を行って、上部層間絶縁層 108の形成、 開口部形成、および上部配線形成を行い、スイッチング素子を完成する。ただし、上 部層間絶縁層 108の開口部形成の際には、第 2電極 106の上面が露出するまでエツ チングを行う。開口部に相当する、第 2拡散防止層 113の部分をエッチング除去する ことで、第 2バリアメタル 1071を介して上部配線 1007と第 2電極 106との接続を取る ことが可能となる。 実施例 9
[0086] 本実施例は、第 1の実施形態のスイッチング素子における第 8の変形例を示す。図 13は本実施例のスイッチング素子の構成を示す断面模式図である。本実施例は、実 施例 3で説明したスイッチング素子の構造に対して、イオン伝導層 105の側面を被覆 するように第 2拡散防止層 113を形成した点に特徴がある。図 13に示すように、第 2 ノリアメタル 1071がスイッチング素子の第 2電極の役割を兼ねている。この点につい ては、実施例 3と同様である。または、本実施例の構造は、実施例 8に示した第 2拡散 防止層 113がスイッチング素子を被覆する構造にぉ 、て、第 2バリアメタル 1071が第 2電極の役割を兼ねる場合としてもよい。この構造によれば、イオン伝導層中に溶出 した銅イオンが横方向に拡散して周囲構造に漏出することをより効果的に防止できる
[0087] 本実施例の構造は、以下の様な方法で製造することができる。イオン伝導層 105を 形成するところまでは実施例 1と同様である。その後、第 2拡散防止層 113となる絶縁 膜を、拡散防止層 1030の露出面と、イオン伝導層 105の上面および側面とを被覆 するように形成する。ここでは、第 2拡散防止層 113の絶縁膜として炭窒化シリコン膜 を用いる。炭窒化シリコン膜の成膜を例えば CVD法またはスパッタリング法で行 、、 炭窒化シリコン膜の膜厚を 50nm程度とする。その後、実施例 3と同様にして、上部 層間絶縁層 108の形成、開口部形成、および上部配線形成を行い、スイッチング素 子を完成する。ただし、上部層間絶縁層 108の開口部形成の際には、イオン伝導層 105の上面が露出するまでエッチングを行う。開口部に相当する、第 2拡散防止層 1 13の部分をエッチング除去することで、第 2バリアメタル 1071をイオン伝導層 105に 接触させることが可能となる。
実施例 10
[0088] 本実施例は、第 1の実施形態のスイッチング素子における第 9の変形例を示す。図 14は本実施例のスイッチング素子の構成を示す断面模式図である。本実施例では、 スイッチング素子の下部電極 1040が第 3バリアメタル 1041とイオン供給機能を果た す第 1電極 104の積層構造とによって構成されている点に構造上の特徴がある。
[0089] 下部電極 1040と外部配線との接続は、第 3バリアメタル 1041の下面に接して設け られた下部配線 102により取られている。ここで、現在の LSIプロセスにより配線を Cu で形成する場合、そこには不純物（例えば、アルミニウム）が少量含まれている。本実 施例の構造によれば、下部配線 102と第 1電極 104との間に、 A1等の不純物拡散に 対する障壁となる第 3バリアメタル 1041を挿入しているため、第 3バリアメタル 1041 が拡散防止層としての役目を果たし、第 1電極 104に不純物が拡散するのを防止で きる。このため、高純度のイオン供給電極を得ることが容易であり、スイッチング動作 の制御性が向上する。
[0090] 本実施例の構造は、以下の方法により製造することができる。実施例 1で説明した 製造方法にしたがって、拡散防止層 1030への開口部形成までの工程を行う。ここで は、開口部は下部配線 102の上面にまで達する貫通孔である。この後、開口部およ び拡散防止層 1030を被覆するように、例えば、膜厚 20nmのノ リアメタル膜として Ta N膜と、膜厚 lOOnmの銅とをスパッタリング法または CVD法により順に形成する。次 に、開口部以外に堆積した不要な TaN膜および銅を CMP法により削り取り、表面を 平坦化する。これにより、第 3バリアメタル 1041と第 1電極 104とが積層した下部電極 1040が形成される。この後、実施例 1と同様にして、イオン伝導層 105および第 2電 極 106の膜形成およびパターユング、上部層間絶縁層の形成、上部配線の形成を 順次行い、スイッチング素子を完成する。
実施例 11
[0091] 実施例 1の図 5Bに示した拡散防止層 1030、および実施例 8の図 12に示した第 2 拡散防止層 113をシリコン窒化膜で形成する。このシリコン窒化膜の形成は、高密度 プラズマ CVD装置を用いて行う。さら〖こ、そのシリコン窒化膜形成のための CVD反 応ガスに含まれる窒素源として、主にアンモニアを用いている。この方法により形成さ れたシリコン窒化膜は水素や水分の浸入を防ぐ性質があるため、拡散防止層 1030 または第 2拡散防止層 113の形成後に行われる工程において、下部配線 102にお ける銅の劣化を防止することができる。
[0092] (第 2の実施形態）
第 1の実施形態では、基本的に 1対の電極 (第 1電極および第 2電極）と、その電極 対に挟まれたイオン伝導層とを有するスイッチング素子の実施態様を述べた。隣接 するスイッチング素子でイオン伝導層が共有される場合もある力 電極対はスィッチ ング素子毎に独立していた。本実施形態では、 1対の電極およびイオン伝導層を含 むスィッチ要素が 1つの場合に限らない、複数のスィッチ要素を複合して用いる場合 を説明する。
[0093] 本実施形態のスイッチング素子は、第 1の実施形態のスイッチング素子を 2つ以上 配列し、イオン伝導層を挟む上下の電極のうち一方の側の電極を共通接続とするこ とにより、セレクタ素子を構成するものである。
[0094] 図 15は本実施形態のセレクタ素子の一構成例を示す断面模式図である。このセレ クタ素子は、第 1の実施形態のスイッチング素子を 3個（それぞれのスイッチング素子 を図の左側力もスィッチ要素 400A、 400B、 400Cとする）を隣接配置したものである 。第 1電極 104に接続された下部配線 102がスィッチ要素 400A、 400Bおよび 400 Cにおいて共通である。つまり、 3つのスィッチの第 1電極 104同士が短絡された上で 外部回路に接続されている。
[0095] 一方、各スィッチ要素の第 2電極 106 (上部電極）は各々独立に外部回路に接続さ れる。各スィッチ要素におけるイオン伝導層 105は、図 15では複数のスィッチ要素で 共通に用いられるため区分けされて ヽな 、が、エッチングなどの加工によりスィッチ 要素毎に区分けされていてもよい。ただし、図 15に示すように区分けせずに用いる 場合の方が微細化やダメージ低減の観点からは有利である。
[0096] 図 15に示すセレクタ素子の動作を簡単に説明する。図 15に示す構造において、ス イッチ要素 400A、 400Bおよび 400Cのそれぞれに独立に接続された、複数の上部 配線のな力からいずれかを選択して電圧を印加することにより、その選択された配線 と第 1電極間の導通状態を制御するセレクタ動作が可能となる。つまり、この構造で は 1対 3のセレクタ素子が構成されていることになる。
[0097] なお、配列するスィッチ要素の数は 2以上であれば特に限定はな 、。また、複数の スィッチ要素の配置の仕方は、図 15に示すように 1次元的に一列に配置するもので あってもよぐ図 15に示す各スィッチ要素から図 15の奥行き方向にもスィッチ要素を 複数配置し、スィッチ要素を 2次元的に（平面的に)配置するものであってもよい。
[0098] 次に、本実施形態のセレクタの別の実施態様を説明する。別の実施態様は、複数 のスィッチ要素を 2つ以上配列し、イオン伝導層を挟む上下の電極のうち一方の電 極だけではなぐ他方の電極についても共通接続とするものである。図 16は本実施 形態のセレクタ素子の他の構成例を示す断面模式図である。
[0099] 図 16に示す構成では、複数のスィッチ要素（図 16においては 3つのスィッチ要素） が並列接続されている。つまり、第 2電極 106は共通である力 第 1電極 104が複数 の電極要素 104a、 104b, 104cからなるように構成されている。イオン伝導層 105は 、図 16では複数のスィッチ要素で共通で用いられるため区分けされていないが、エツ チングなどの加工によりスィッチ要素毎に区分けされて 、てもよ 、。
[0100] この構成によれば、電気回路的には単純なスイッチング素子と等価である力 全体 として低オン抵抗のスイッチング素子を構成することができる。また、下部配線 102、 イオン伝導層 105、および第 2電極 106を共通化していること力も微細化に有利であ る。なお、第 2電極 106から外部との接続を行なう配線プラグは 1つ以上あればよぐ 図 16は配線プラグが 1つの場合を示している。図 16に示す上部配線 1007が配線プ ラグの役目を果たしている。
[0101] 次に、本実施形態のスイッチング素子の特性および製造方法に関連する利点につ いて説明する。
[0102] 第 1の実施形態において製造方法を説明したように、予め形成した絶縁膜の開口 内に銅などの金属膜を成膜し、その後 CMPにより金属膜の不要な部分を除去するこ とにより第 1電極 104を形成することが可能である。しかし、 CMPによる銅膜の加工 工程に関しては、開口部の中心付近の方が周辺に比べて研磨が速く進行して表面 に凹みが生じてしまうデイツシングと呼ばれる現象が起こるおそれがある。この現象は 、寸法の大きい開口部への埋め込みの際に顕著に起こることが知られている。
[0103] 上述したように、スイッチング素子として低オン抵抗であることを重視する場合は、第 1電極 104のパターンと第 2電極 106のパターンとがイオン伝導層 105を挟んで平面 的に重なる面積が実効的なスィッチ面積となり、その実効的なスィッチ面積を広げる のが有利である。しかし、 1対の電極対のままで単純にサイズを拡大すると上記ディッ シングの問題が生じてしまい、第 1電極とイオン伝導層との界面の平坦性が劣化する 。これは、その後の製造工程の障害になる他、スイッチング電圧のバラツキの原因と なってしまう。
[0104] 一方、図 15および図 16に示したスイッチング素子構造は、第 1の実施形態のスイツ チング素子の第 1電極 104を複数個に分割してその各々を拡散防止層 1030の開口 部に埋め込んだと見ることができ、分割された個々の電極面積を小さく抑えることが できる。このため本実施形態の構造によれば、オン抵抗を小さい値に保つともに、デ イツシングの問題を回避しやすくなる。デイツシング現象自体は Cuが特に顕著である とはいえ、他の金属種についても生じる問題である。
[0105] したがって、図 15および図 16のように下部電極を複数の電極要素に分割して拡散 防止層内に形成したスィッチ構造は、下部電極にイオン供給電極としての Cuを用い る場合に限らず、一般的に拡散防止層開口中に金属電極を埋め込んでスイッチング 素子の電極とする、イオン伝導を利用した全てのスィッチにお ヽて有用である。
[0106] なお、図 16の構造においては、複数の電極要素力もなる下部電極を共通配線によ り短絡させている力 各々の電極要素に対して互いに独立の配線を接続することで、 複数の電極要素を短絡させなくてよい。図 17はその構成例を示す断面模式図である
[0107] 図 17では、複数のスィッチ要素 401A、 401B、 401Cのそれぞれの第 1電極 104 が独立した下部配線 102に接続されている。この場合、 l :n(nは 2以上の整数)のセ レクタ回路として機能させることができる。図 17は、 1 : 3のセレクタ回路の場合である 。この構造は、図 15に示したものとは上下が逆転した形であり、複数個のスィッチ要 素の上部電極が共通である。図 17に示すセレクタ回路の動作においては、スィッチ 要素 401A、 401B、 401Cのそれぞれに独立に接続された、複数の下部配線 102の 中からいずれかを選択して電圧を印加することにより、その選択された配線と第 2電 極間の導通状態を制御するセレクタ動作が可能である。
[0108] (第 3の実施形態）
本実施形態では、半導体デバイスの多層配線構造中にスイッチング素子を形成す る場合の一応用例として、同一の配線層に MIM (金属 Z絶縁層 Z金属）キャパシタ を形成した形態を説明する。
[0109] 半導体装置における MIMキャパシタは、金属電極 Z誘電体 Z金属電極の 3層構 造を備えて絶縁層中に形成されるものであり、第 1および第 2の実施形態のスィッチ ング素子と類似する。また、小面積で大きな静電容量を得るために誘電率が大きな 誘電材料を用いるが、その代表的な誘電体材料は酸ィ匕タンタルであり、これはイオン 伝導層としても用いることができる材料である。したがって、 MIMキャパシタと、イオン 伝導を用いたスイッチング素子とは、同一配線層内に同一工程で形成するのに適し ている。
[0110] 図 18は、半導体装置の多層配線構造内にスイッチング素子（図の右側）と MIMキ ャパシタ（図の左側）とを形成した場合の一構成例を示す断面図である。キャパシタ 2 00は、容量下部電極 205、誘電体層 206および容量上部電極 207を有する構成で ある。容量上部電極 207は接続プラグ 209を介して配線 (不図示）に接続され、容量 下部電極 205は第 1電極 204を介して配線 214に接続されて!、る。キャパシタ 200の 接続プラグ 209はスイッチング素子 100の上部配線 1007に対応している。接続プラ グ 209の底面および側面は第 2バリアメタル 1071で覆われている。配線 214の底面 および側面は第 1バリアメタル 1021で覆われている。スイッチング素子 100は、図 3 で説明した構成と同様であるため、その詳細な説明を省略する。
[0111] 図 18に示す構造は、第 1の実施形態で説明したスイッチング素子の製造工程とほ ぼ同様の工程で、キャパシタ 200を同時に形成することができる。以下に、製造方法 を簡単に説明する。
[0112] キャパシタ部、スィッチ部ともに、下部層間絶縁層 1001での配線の形成カゝら拡散 防止層 1030の開口に第 1電極 104、 204を形成するまでの工程は、スィッチ単独で の製法と同様である。その後、キャパシタ部の容量下部電極 205となる金属膜 (例え ば、タンタル)を形成し、その金属膜にパターユングを行って、キャパシタ形成予定部 のみに金属膜を残存させ、第 1電極 204に接続された容量下部電極 205をキャパシ タ部に形成する。続いて、酸ィ匕タンタル膜の形成およびタンタル膜を形成した後、そ れらの膜にパターユングを行って、スィッチ部のイオン伝導層 105および第 2電極 10 6と、キャパシタ部の誘電体層 206および容量上部電極 207を同時平行して形成す る。さらに、上部層間絶縁層 108、ならびに上部配線 1007および接続プラグ 209を 形成し、図 18に示した構造を完成させる。 [0113] このようにして、他の構造と同時にスイッチング素子を形成することが可能であり、ェ 程を簡略ィ匕でき、高い歩留まりを得ることができる。
[0114] 次に、本実施形態の構造の製造方法における注意点を説明する。 MIMキャパシタ は容量を確保するために、通常はスイッチング素子より基体表面に占める面積が大き くなる。また、容量を確保するという同じ目的のために、 MIMキャパシタにおける誘電 体層 206の膜厚をなるベく薄くすることが望ましい。誘電体層 206の膜厚がスィッチ ング素子のイオン伝導層 105の膜厚と異なる場合、加工については同時に行うことは 可能だが、成膜については個別に行う必要がある。なお、 MIMキャパシタは、構造 的にはスイッチング素子と似て 、るが、動作的には電気化学反応を利用するスィッチ ング素子とは全く異なり、電極間の電圧印加による金属架橋形成などを行わない。こ のため、容量上部電極 207および容量下部電極 205には、 Taや TaNなどのイオン 供給が生じな 、導電体を用いることが望ま 、。
[0115] 図 18を参照して、スイッチング素子を MIMキャパシタと併用する場合を例にとって 半導体装置への適用を説明したが、本実施形態の構造を、スイッチング素子を用い た種々の半導体装置に応用することが可能である。
[0116] 第 1および第 2の実施形態のスイッチング素子を、背景技術で説明した、複数の口 ジックセルがスィッチを介して相互に結線される、 FPGAや DRPなどのプログラマブ ルロジック回路への適用に非常に有利である。イオン伝導体を用いるスィッチが本来 備える低いオン抵抗、サイズの小ささなどの特徴に加えて、周囲構造への汚染を防 止したことによる高い信頼性により、このような回路への適用に最適なものとなってい る。
[0117] 第 1の実施形態の 2端子スィッチをプログラマブルロジックに適用した場合を説明す る。図 19はプログラマブルロジックの一構成例を示す図である。
[0118] 図 19に示すように、プログラマブルロジック 90は、 2次元配列状に配置された多数 のロジックセル 92と、ロジックセル間を接続するための配線、配線間の接続'非接続 を切り替えるための多数のスィッチ 97から構成される。 2端子スィッチの接続状態 (接 続'非接続)を変えることにより、ロジックセル間の配線の構成、ロジックセルの機能等 を設定し、仕様に合わせた論理集積回路を得ることが可能となる。 [0119] プログラム用のスィッチ 97に第 1の実施形態の 2端子スィッチを適用している。図 19 に示すように、スィッチ 97の 2端子のうち一方の端子がロジックセル 92に接続され、 他方の端子がプログラマブルロジック 90内の信号線 96に接続されている。
[0120] オン状態に設定されたスィッチ 97は、ロジックセル 92と信号線 96とが電気的に接 続された状態を維持する。そして、ロジック信号が信号線 96およびスィッチ 97を介し てロジックセル 92に入る。その反対に、オフ状態に設定されたスィッチ 97は、ロジック セル 92と信号線 96との接続が切れた状態を維持する。この場合、ロジック信号は、 信号線 96を介してスィッチ 97に到達しても、ロジックセル 92に入ることはできない。こ のようにして、プログラマブルロジック 90では、ユーザによりロジックセル同士の接続 状態を設定できる。
[0121] 第 1の実施形態の 2端子スィッチをプログラマブルロジックのスィッチに適用すること で、金属イオンの漏出を抑制し、プログラマブルロジックの信頼性が向上する効果が 得られる。
[0122] また、第 1および第 2の実施形態のスイッチング素子をメモリに応用することも可能 である。例えば、トランジスタなどの選択素子を 1個と本発明のスイッチング素子 1個と のセットをメモリセル単位としてこれを配列し、ワード線およびビット線で任意のメモリ セルを選択できるようにすると、スィッチの導通状態をセンスすることで情報「1」 Z「0」 を判断する不揮発性メモリが実現できる。このようなメモリ素子への適用においても、 低いオン抵抗、サイズの小ささに加えて高い信頼性を確保したことにより、本発明の スイッチング素子は有利なものとなって 、る。
[0123] 図 20はメモリ素子の一構成例を示す図である。図 20に示すように、メモリ素子は、 情報を保持するためのスイッチング素子 77と、スイッチング素子 77の情報を読み出 すためのトランジスタ素子 72とを有する。このスイッチング素子 77に第 1の実施形態 の 2端子スィッチを適用する。
[0124] トランジスタ素子 72は、ソース電極がビット線 73に接続され、ゲート電極がワード線 74に接続されている。スイッチング素子 77は、 2つの端子のうちの一方がビット線 76 に接続され、他方がトランジスタ素子 72のドレイン電極に接続されて ヽる。
[0125] 次に、メモリ素子への情報の書き込み方法について説明する。なお、保持する情報 "1"ど' 0"のうち、スイッチング素子のオン状態を" 1"とし、オフ状態を" 0"とする。また 、トランジスタ素子 72の動作電圧を VRとする。
[0126] メモリ素子に情報" 1"を書き込む場合には、ワード線 74に電圧 VRを印加してトラン ジスタ素子 72をオンさせた状態で、スイッチング素子 77をオン状態にする。これによ りスイッチング素子 77に情報" 1"が書き込まれる。
[0127] メモリ素子に情報" 0"を書き込む場合には、ワード線 74に電圧 VRを印加してトラン ジスタ素子 72をオンさせた状態で、スイッチング素子 77をオフ状態にする。これによ りスイッチング素子 77に情報" 0"が書き込まれる。
[0128] 次に、メモリ素子に保持された情報の読み出し方法について説明する。
[0129] ワード線 74に電圧 VRを印加してトランジスタ素子 72をオンさせ、ビット線 73とビット 線 76との間の抵抗値を求める。この抵抗値はトランジスタ素子 72のオン抵抗とスイツ チング素子 77との合成抵抗値となる。この合成抵抗値が測定できな ヽほど大き!/ヽ場 合にはスイッチング素子 77がオフ状態と判定でき、メモリ素子に保持された情報が" 0 "であることがわかる。一方、合成抵抗値が所定の値より小さい場合にはスイッチング 素子 77がオン状態と判定でき、メモリ素子に保持された情報力 1"であることがわか る。
[0130] 本発明の 2端子スィッチをメモリ素子の情報保持のためのスイッチング素子に用い ることで、金属イオンの漏出を抑制できる。そのため、メモリ素子がアレイ状に複数配 置されたメモリデバイスに本実施形態のメモリ素子を用いれば、メモリデバイスの信頼 性が向上する。なお、トランジスタ素子の代わりにダイオードを用いてもよい。
[0131] (第 4の実施形態）
第 1および第 2の実施形態では 2端子型スイッチング素子について説明したが、本 実施形態は、 2端子型スイッチング素子の構造に対してイオン伝導層に接する第 3の 電極を設けた 3端子型スイッチング素子である。
[0132] 図 21は本実施形態のスイッチング素子の一構成例を示す断面模式図である。
[0133] 図 21の右半分はイオン伝導層 105の上下を上部電極と下部電極とで挟んだ構造 であり、この部分は第 1の実施形態と同様である。ここでは、図 13に示した実施例 9の スイッチング素子を用いているため、上部電極は第 2のバリアメタル 1071であり、下 部電極は第 1電極 104である。図 21の左半分に示すように、本実施形態では、ィォ ン伝導層 105に接した第 3電極 304が設けられている。第 3電極 304は、拡散防止層 1030の開口に設けられ、下部層間絶縁層 1001に設けられた配線 314と接続されて いる。配線 314はその底面および側面が第 1バリアメタル 1021で覆われている。第 3 電極 304は、銅など、イオン供給機能を有する材料で構成されている。イオン伝導層 105の上面および側面は第 2拡散防止層 113で被覆されて 、る。
[0134] 本実施形態のスイッチング素子の構造上の特徴は、イオン伝導層 105が第 1電極 1 04と第 2バリアメタル 1071に挟まれた領域力も外部（図 21では左側）に延長して設 けられ、その延長して設けられた部位に接した第 3電極 304を備えて 、る点である。 そして、動作の上では、第 3電極 304を制御電極として、これに印加する電圧を制御 することにより、第 1電極 104と第 2電極間の導通状態を制御する点に特徴がある。以 下では、第 2バリアメタル 1071を第 2電極 1071として説明する。
[0135] このような構造において、第 1電極 104と第 2電極 1071の間の導通状態を制御す る第 1の方法として、次のような方法がある。第 1電極 104および第 2電極 1071に対 して正の電圧を印加すると、第 3電極 304から金属イオンがイオン伝導層中に供給さ れ、イオン伝導層中を拡散して第 2電極 1071と第 1電極 104間に析出し、第 1電極 1 04と第 2電極 1071間が、析出した金属で接続されてオン状態が実現できる。逆に、 オン状態力もオフ状態に移行する際は、第 1電極 104および第 2電極 1071に対して 第 3電極 304に負の電圧印加を行うか、または、通常の 2端子型のオフ動作と同様の 電圧を印加して、金属架橋を消失させる。
[0136] また、第 1電極 104と第 2電極 1071の間の導通状態を制御する第 2の方法として、 次のような方法も可能である。初期状態からオン状態にする際に、最初に、第 1電極 104と第 2電極 1071の間に通常の 2端子型のオン動作と同様の電圧を印加して第 1 電極 104からのイオン供給を行わせ、第 1電極 104と第 2電極 1071を結ぶ金属架橋 を形成する。次に、第 1電極 104および第 2電極 1071に対して第 3電極 304に正電 圧を印カ卩して、第 3電極 304からのイオン供給を行わせ、先に形成された金属架橋を さらに増加させて太らせる。これによりオン抵抗が低 、スイッチング素子を実現できる 。オン状態力もオフ状態に移行する際は、第 1電極 104および第 2電極 1071に対し て第 3電極 304に負の電圧印加を行うか、または、通常の 2端子型のオフ動作と同様 の電圧を印加して、金属架橋を消失させる。
[0137] さらに、第 1電極 104と第 2電極 1071の間の導通状態を制御する第 3の方法として 、次のような方法も可能である。初期状態からオン状態にする際に、最初に、第 1電 極 104と第 2電極 1071の間に通常の 2端子型のオン動作と同様の電圧を印加して 第 1電極 104からのイオン供給を行わせ、第 1電極 104と第 2電極 1071を結ぶ金属 架橋を形成する。オン状態力 オフ状態に移行する際は、通常の 2端子型のオフ動 作と同様の電圧を印加して、金属架橋を消失させる。
[0138] なお、第 1の制御方法による場合、図 21に示した構造の 3端子型スイッチング素子 においては、第 1電極 104は必ずしもイオン供給可能な電極でなくてもよい。例えば 、第 1電極 104および第 2電極 1071をタンタルで形成し、第 3電極 304のみを銅で構 成する、などの構成も可能である。
[0139] また、第 3の方法による場合、図 21に示した構造の 3端子型スイッチング素子にお いては、第 1電極 104は銅など力もなるイオン供給可能な電極、第 2電極 1071およ び第 3電極 304はタンタルなどのイオン供給が生じな 、電極として構成としてよ 、。し たがって、図 21におけるイオン伝導層 105の延長部の下面側に形成するのではなく 、上面側に第 3電極 304を設置しても力まわない。図 22は第 3電極をイオン伝導層の 上面側に設けた場合である。図 22の左側に示すように、第 3電極 305がイオン伝導 層 105に接して、上部層間絶縁層 108内に設けられている。第 3電極 305の材料は 第 2バリアメタル 1071と共通である。この場合、第 3電極 305および配線 315の形成 プロセスと、第 2バリアメタル 1071および上部配線 1007の形成プロセスと共通化で きるため、製造工程が簡略ィ匕できる。
[0140] このような 3端子型のスイッチング素子においても、イオン供給機能を持つ電極を拡 散防止機能を有する絶縁層の開口部に埋め込んで形成することにより、周囲構造へ の金属イオンの漏出を防止しやすくなるという効果に変わりはない。
[0141] 次に、本実施形態のスイッチング素子をプログラマブルロジックのプログラム用スィ ツチに適用した場合を説明する。図 23はプログラマブルロジックの一構成例を示す ブロック図である。 [0142] 図 23に示すように、プログラマブルロジック 90は、 2次元配列状に配置された多数 のロジックセル 92と、ロジックセル間を接続するための配線、配線間の接続'非接続 を切り替えるための多数のスィッチ 94から構成される。 3端子スィッチの接続状態 (接 続'非接続)を変えることにより、ロジックセル間の配線の構成、ロジックセルの機能等 を設定し、仕様に合わせた論理集積回路を得ることが可能となる。
[0143] スィッチ 94は、ドレイン電極 D、ソース電極 S、およびゲート電極 Gからなるトランジス タ素子である。本実施形態の 3端子スィッチをプログラム用スィッチに適用することで 、第 1電極がドレイン電極 Dに相当し、第 2電極がソース電極 Sに相当し、第 3電極が ゲート電極 Gに相当する。そして、図 22に示すようにソース電極 Sがロジックセル 92 に接続され、ドレイン電極 Dがプログラマブルロジック 90内の信号線 96に接続されて いる。
[0144] オン状態に設定されたスィッチ 94は、ソース電極 Sとドレイン電極 Dが電気的に接 続された状態を維持する。そして、ロジック信号が信号線 96を介してドレイン電極 D に到達すると、ソース電極 Sを経由してロジックセル 92に入る。その反対に、オフ状態 に設定されたスィッチ 94は、ソース電極 Sとドレイン電極 Dが電気的に接続が切れた 状態を維持する。この場合、ロジック信号は、信号線 96を介してドレイン電極 Dに到 達しても、ソース電極 Sに接続されたロジックセル 92に入ることはできない。このように して、プログラマブルロジック 90では、ユーザによりロジックセル同士の接続状態を設 定できる。
[0145] 本実施形態の 3端子スィッチをプログラマブルロジックのスィッチに用いることで、金 属イオンの漏出を抑制し、信頼性が向上する。
[0146] 次に、本実施形態のスイッチング素子をメモリ素子に適用した場合を説明する。図 2 4はメモリ素子の一構成例を示すブロック図である。
[0147] 図 24に示すように、メモリ素子は、情報を保持するためのスイッチング素子 71と、ス イッチング素子 71の情報を読み出すためのトランジスタ素子 72とを有する。このスィ ツチング素子 71に本実施形態の 3端子スィッチを適用する。スイッチング素子 71はド レイン電極、ソース電極およびゲート電極からなるトランジスタの構成と同様であり、そ れぞれの電極が本実施形態の 3端子スィッチの第 1電極、第 2電極および第 3電極の それぞれに対応している。
[0148] トランジスタ素子 72は、ソース電極がビット線 73に接続され、ゲート電極がワード線 74に接続されている。スイッチング素子 71は、ソース電極がビット線 76に接続され、 ゲート電極がワード線 75に接続されている。そして、スイッチング素子 71のドレイン電 極はトランジスタ素子 72のドレイン電極に接続されている。
[0149] 次に、メモリ素子への情報の書き込み方法について説明する。なお、保持する情報 "1"ど' 0"のうち、スイッチング素子のオン状態を" 1"とし、オフ状態を" 0"とする。また 、スイッチング素子のスイッチング電圧を Vtとし、トランジスタ素子 72の動作電圧を V Rとする。
[0150] メモリ素子に情報" 1"を書き込む場合には、ワード線 75に電圧 Vtを印加し、ビット 線 76の電圧を OVにする。そして、ビット線 73に電圧 (Vt/2)を印加する。スィッチン グ素子 71は、オン状態になり、情報" 1"が書き込まれる。メモリセ素子に情報" 0"を書 き込む場合には、ワード線 75の電圧を OVにして、ビット線 76に電圧 Vtを印加する。 そして、ビット線 73に電圧 (VtZ2)を印加する。スイッチング素子 71は、オフ状態に なり、†青報" 0"が書き込まれる。
[0151] なお、メモリ素子に保持された情報の読み出し方法については、第 3の実施形態で 説明した方法と同様であるため、その説明を省略する。
[0152] 本発明の 3端子スィッチをメモリ素子の情報保持のためのスイッチング素子に用い ることで、金属イオンの漏出を抑制できる。そのため、メモリ素子がアレイ状に複数配 置されたメモリデバイスに本実施形態のメモリ素子を用いれば、メモリデバイスの信頼 性が向上する。
[0153] 上述の第 2、第 3および第 4の実施形態ではそれぞれの基本的な形態のみを説明 したが、各々のスイッチング素子部分については、第 1の実施形態で示したような各 種の変形が可能であり、また各部材料の変更も可能であることはいうまでもない。また 、本発明は上記の実施の形態に限定されることなぐ発明の範囲内で種々の変形が 可能であり、それらも本発明の範囲内に含まれることはいうまでもない。
[0154] この出願は、 2006年 6月 26曰〖こ出願された曰本出願の特願 2006— 175872の 内容が全て取り込まれており、この日本出願を基礎として優先権を主張するものであ
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Claims

請求の範囲
[1] 開口部を有し、金属イオンの拡散を防止する材料力 なる第 1の絶縁層と、
前記開口部に設けられ、前記金属イオンを供給可能な材料を含む第 1電極と、 前記第 1電極の上面に接して設けられ、前記金属イオンを伝導可能なイオン伝導 層と、
前記イオン伝導層の上面に接して設けられ、前記金属イオンを供給しな ヽ材料から なる領域を含む第 2電極とを有し、
前記第 1電極と前記第 2電極の間に電圧が印加されることで該第 1電極と該第 2電 極との間の導通状態が制御される、スイッチング素子。
[2] 前記第 1電極は前記イオン伝導層との接する部分の少なくとも一部が前記金属ィォ ンを前記イオン伝導層中に供給可能な組成であることを特徴とする請求の範囲 1記 載のスイッチング素子。
[3] 前記第 2電極は少なくとも前記イオン伝導層に接する部分が前記金属イオンを前 記イオン伝導層中に供給しな 、組成であることを特徴とする請求の範囲 1または 2に 記載のスイッチング素子。
[4] 前記第 1の絶縁層は前記金属イオンの拡散を防止する機能を持つ絶縁体であるこ とを特徴とする請求の範囲 1から 3のいずれ力 1項に記載のスイッチング素子。
[5] 前記第 1の絶縁層および前記第 1電極が基体上に設けられていることを特徴とする 請求の範囲 1から 4のいずれか 1項に記載のスイッチング素子。
[6] 前記基体はその表面に下部絶縁層と該下部絶縁層に設けられた下部配線とを有 し、該下部配線の上面が前記第 1電極の下面と接していることを特徴とする請求の範 囲 5に記載のスイッチング素子。
[7] 前記第 1電極の下面が前記下部配線の上面と接して 、ることを特徴とする請求の 範囲 6記載のスイッチング素子。
[8] 前記イオン伝導層が、前記第 1電極の上面を被覆するとともに、前記第 1の絶縁層 の一部を被覆することを特徴とする請求の範囲 1から 7のいずれか 1項に記載のスィ ツチング素子。
[9] 前記第 2電極は、前記イオン伝導層上面において少なくとも前記第 1電極に対向す る位置の該イオン伝導層の表面を覆っていることを特徴とする請求の範囲 1から 8の いずれか 1項に記載のスイッチング素子。
[10] 前記第 2電極は、前記イオン伝導層の上面全てを覆っていることを特徴とする請求 の範囲 1から 8のいずれ力 1項に記載のスイッチング素子。
[11] 前記第 2電極は、前記イオン伝導層の上面および側面を覆っていることを特徴とす る請求の範囲 1から 8のいずれ力 1項に記載のスイッチング素子。
[12] 前記第 2の電極の前記イオン伝導層と接する面に対して反対側の面に、前記金属 イオンの拡散防止機能を有する絶縁体力 なる第 2の絶縁層が設けられたことを特 徴とする請求の範囲 1から 11のいずれか 1項に記載のスイッチング素子。
[13] 前記イオン伝導層の側面に、前記金属イオンの拡散防止機能を有する絶縁体から なる第 2の絶縁層が設けられたことを特徴とする請求の範囲 1から 11のいずれ力 1項 に記載のスイッチング素子。
[14] 前記イオン伝導層および前記第 2電極からなる積層構造の上面および側面を被覆 し、前記金属イオンの拡散防止機能を有する絶縁体力 なる第 2の絶縁層が設けら れたことを特徴とする請求の範囲 1から 11のいずれか 1項に記載のスイッチング素子
[15] 前記第 1の絶縁層は複数の前記開口部を有し、
前記第 1電極は前記複数の開口部に設けられた複数の電極要素を有し、 前記複数の電極要素は、それぞれの上面が前記イオン伝導層に接し、かつ、それ ぞれの下面が共通の下部配線により接続されていることを特徴とする請求の範囲 1か ら 14のいずれ力 1項に記載のスイッチング素子。
[16] 前記第 1の絶縁層は複数の前記開口部を有し、
前記開口部毎に前記第 1電極が設けられ、
複数の前記第 1電極は、それぞれの上面が前記イオン伝導層に接し、かつ、それ ぞれの下面が異なる下部配線に接続され、
複数の前記下部配線のうち ヽずれかの下部配線に電圧が印加されることで、該下 部配線と前記第 2電極間の導通状態が変化してセレクタ動作することを特徴とする請 求の範囲 1から 14のいずれかに記載のスイッチング素子。
[17] 開口部を有し、金属イオンの拡散を防止する材料力 なる第 1の絶縁層と、 前記開口部に設けられ、前記金属イオンを供給可能な材料を含む第 1電極と、 前記第 1電極の上面に接して設けられ、前記金属イオンを伝導可能なイオン伝導 層と、
前記第 1電極に前記イオン伝導層を介して対向して配置され、前記金属イオンを供 給しな!、材料からなる領域を含む第 2電極と、
前記イオン伝導層に接して設けられ、前記金属イオンを供給可能な材料を含み、 電圧が印加されることにより前記第 1電極と前記第 2電極との間の導通状態を制御す る第 3電極と、
を有するスイッチング素子。
[18] 2つの開口部を有し、金属イオンの拡散を防止する材料力 なる第 1の絶縁層と、 前記 2つの開口部の一方に設けられた第 1電極と、
前記第 1電極の上面に接して設けられ、前記金属イオンを伝導可能なイオン伝導 層と、
前記第 1電極に前記イオン伝導層を介して対向して設けられた第 2電極と、 前記 2つの開口部の他方に設けられ、前記イオン伝導層に接し、前記金属イオンを 供給可能な材料を含み、電圧が印加されることにより前記第 1電極と前記第 2電極と の間の導通状態を制御する第 3電極とを有し、
前記第 1電極および前記第 2電極のうちいずれか一方が前記金属イオンを供給可 能な材料を有し、他方が前記金属イオンを供給しない材料カゝらなる領域を有する、ス イッチング素子。
[19] 前記金属イオンを供給可能な材料は、前記イオン伝導層との接する部分の少なくと も一部が前記金属イオンを前記イオン伝導層中に供給可能な組成であることを特徴 とする請求の範囲 17または 18に記載のスイッチング素子。
[20] 前記金属イオンを供給しな ヽ材料は、前記イオン伝導層に接する部分が前記金属 イオンを前記イオン伝導層中に供給しな 、組成であることを特徴とする請求の範囲 1
7から 19のいずれ力 1項に記載のスイッチング素子。
[21] 前記第 1の絶縁層は前記金属イオンの拡散を防止する機能を持つ絶縁体であるこ とを特徴とする請求の範囲 17から 20のいずれか 1項に記載のスイッチング素子。
[22] 前記金属イオンを前記イオン伝導層中に供給しな ヽ組成が、白金、アルミニウム、 金、チタン、タングステン、バナジウム、ニオブ、タンタル、クロム、もしくはモリブデンの いずれかの金属、またはこれらの金属のうちの少なくともいずれかの窒化物、または これらの金属のうちの少なくともいずれかのシリサイド、またはこれらの金属のうちの複 数の組み合わせを含むものであることを特徴とする請求の範囲 1から 21のいずれか 1 項に記載のスイッチング素子。
[23] 前記イオン伝導層が、銅、タングステン、タンタル、モリブデン、クロム、チタンおよび コバルトの金属のうち少なくともいずれかを含む硫ィ匕物、酸化物、ならびに任意の硫 黄 酸素比を持つ酸硫ィ匕物より少なくともいずれか 1つを含むことを特徴とする請求 の範囲 1から 22のいずれ力 1項に記載のスイッチング素子。
[24] 前記金属イオンを前記イオン伝導層中に供給可能な組成が、 Cu、 Agおよび Pbの うち少なくともいずれ力ゝを主材料とする金属または合金を含むことを特徴とする請求 の範囲 1から 23のいずれ力 1項に記載のスイッチング素子。
[25] 前記金属イオンの拡散を防止する材料が、シリコン窒化膜、シリコン酸窒化膜、また は、これらの 、ずれかの膜に炭素を含有させた膜であることを特徴とする請求の範囲
1から 24のいずれ力 1項に記載のスイッチング素子。
[26] 複数の開口部を有し、金属イオンの拡散を防止する材料力 なる第 1の絶縁層と、 前記開口部毎に設けられた電極要素が共通配線で接続され、該共通配線で接続 された複数の電極要素を含む第 1電極と、
前記複数の電極要素の上面に接して設けられ、金属イオンが伝導可能なイオン伝 導層と、
前記イオン伝導層の上面に接して設けられ、前記第 1電極との間に電圧が印加さ れることで該第 1電極との導通状態が制御される第 2電極とを有し、
前記第 1電極および前記第 2電極のうちいずれか一方が前記金属イオンを供給可 能な材料を有し、他方が前記金属イオンを供給しない材料カゝらなる領域を有する、ス イッチング素子。
[27] 前記第 1の絶縁層は、アンモニアを窒素源とするプラズマ CVD法によって形成され たシリコン窒化膜である、請求の範囲 1から 5、請求の範囲 17から 21および請求の範 囲 26の!、ずれ力 1項記載のスイッチング素子。
[28] 請求の範囲 1から 27のいずれか 1項記載のスイッチング素子が基体上に複数配置 され、
複数の前記スイッチング素子のうち少なくとも 2つにつ 、て、区分けされて 、な 、、 連続して設けられた前記イオン伝導層に対して互いに所定の距離だけ離れて前記 第 1電極および前記第 2電極が配置されていることを特徴とする半導体装置。
[29] 請求の範囲 1から 27のいずれか 1項記載のスイッチング素子力 半導体基板上に 形成された多層配線構造内に設けられていることを特徴とする半導体装置。
[30] 請求の範囲 1から 27のいずれ力 1項記載のスイッチング素子と MIMキャパシタとが 、半導体基板上に形成された多層配線構造内に設けられていることを特徴とする半 導体装置。
[31] 2つの金属電極に挟まれたイオン伝導層中の金属架橋の形成により動作するスイツ チング素子と、前記 2つの金属電極のうち少なくとも一方の種類が異なる 2つの金属 電極および該 2つの金属電極間に挟まれた誘電体層カゝらなる MIMキャパシタとが半 導体基板上に形成された多層配線構造の同一配線層に設けられ、
前記スイッチング素子のイオン伝導層と前記 MIMキャパシタにおける誘電体層とが 同一の材料であることを特徴とする半導体装置。
[32] 請求の範囲 1から 27のいずれか 1項記載のスイッチング素子とトランジスタまたはダ ィオードとを含むメモリセルを基本単位とするメモリ素子。
[33] 請求の範囲 1から 27のいずれか 1項記載のスイッチング素子をプログラム用スイツ チに用いた、書き換え可能な論理集積回路。
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