WO2017051527A1 - 抵抗変化素子とその製造方法および半導体装置 - Google Patents

抵抗変化素子とその製造方法および半導体装置 Download PDF

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insulating film
resistance change
copper
electrode
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阪本　利司
宗弘 多田
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日本電気株式会社
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Definitions

  • the present invention relates to a metal deposition type resistance change element utilizing metal ion movement and electrochemical reaction, and a semiconductor device using the same.
  • the resistance change element utilizing metal ion migration and electrochemical reaction in the resistance change film is composed of three layers of a copper electrode, a resistance change film, and an indifferent electrode.
  • the copper electrode serves to supply metal ions to the resistance change film.
  • the material of the indifferent electrode is a metal that does not supply metal ions into the variable resistance film.
  • the indifferent electrode means an electrode that does not contribute to the reaction.
  • Non-Patent Document 1 It has been proposed in Non-Patent Document 1 to use the variable resistance element for a wiring changeover switch of a programmable device.
  • the switch area is reduced to 1/30 and the switch resistance is reduced to 1/40 compared to other types of switches, and the variable resistance element is built into the wiring layer. Is possible. Therefore, reduction of the chip area and improvement of wiring delay are expected.
  • Patent Document 1 A method for manufacturing the variable resistance element in an integrated circuit is disclosed in Patent Document 1 and Patent Document 2.
  • Patent Document 1 discloses a method of integrating resistance change elements in a copper multilayer wiring.
  • one copper wiring of the copper multilayer wiring is used as a copper electrode of a resistance change element, and the copper wiring also serves as a copper electrode of the resistance change element.
  • the resistance change element can be mounted only by adding a process using two photomasks to a normal copper damascene wiring process, and cost reduction can be achieved at the same time.
  • a resistance change element can also be mounted inside a state-of-the-art device composed of copper wiring to improve the performance of the apparatus.
  • the insulating barrier film is dry-etched to form an opening that leads to a part of the first wiring, and the resistance change element film covers the exposed first wiring. Is deposited. Next, the first upper electrode and the second upper electrode are formed, and the configuration of the resistance change element is formed.
  • Patent Document 2 similarly discloses a method of integrating resistance change elements in a copper multilayer wiring.
  • an opening is provided in the insulating barrier film, a part of the upper surface of the copper wiring (first wiring 5a, 5b) is exposed, and the resistance change element film and the first upper electrode are formed on the copper wiring.
  • a second upper electrode is formed.
  • an opening is provided so that one end of the copper wiring is exposed, and this end is in contact with the resistance change element film.
  • FIG. 12 shows a cross-sectional structure of the variable resistance element disclosed in FIG. 11 of Patent Document 2.
  • the first resistance change element includes a first copper wiring 5a ', a resistance change film 9', and an upper electrode 10 '.
  • the second variable resistance element includes a first copper wiring 5b ', a variable resistance film 9', and an upper electrode 10 '.
  • the first copper wirings 5a 'and 5b' are covered with barrier metals 6a 'and 6b' except for the upper surface, and are embedded in the first interlayer insulating film 4 '.
  • the upper surfaces of the first copper wirings 5a ′ and 5b ′ are covered with the first barrier insulating film 7 ′, and the resistance change film 9 is formed through an opening 26 ′ (described in FIG. 13) provided in the first barrier insulating film 7 ′. Touching '
  • the resistance change film 9 ′ covers the opening 26 ′ of the first barrier insulating film 7 ′, and a part thereof is in contact with the upper surface of the first barrier insulating film 7 ′.
  • the resistance change film 9 ' is in contact with the upper electrode 10'.
  • the upper electrode 10 ' is in contact with a copper plug 19' whose surface is covered with a barrier metal 20 '.
  • the plug 19 ' is in contact with the second copper wiring 18'.
  • the plug 19 'and the second copper wiring 18' are embedded in the second interlayer insulating film 15 ', and the upper surface of the second copper wiring 18' is covered with the second barrier insulating film 21 '.
  • FIG. 13 is a cross-sectional view and a plan view of the process of opening the first barrier insulating film 7 ′ in the process of manufacturing the structure of FIG. 12.
  • the contact area between the resistance change film 9 ′ and the first copper wiring 5 a ′ is equal to the contact area between the resistance change film 9 ′ and the first copper wiring 5 b ′.
  • Non-Patent Document 2 discloses electrical characteristics and a photograph of the opening due to the structure of FIG.
  • the two resistance change elements are called complementary resistance change elements (Complementary Atom Switch, CAS), and are capable of reducing the program voltage and obtaining high off-time reliability.
  • the program voltage is a voltage when the resistance of the variable resistance element changes from the high resistance state to the low resistance state, and is preferably 2 V or less. Further, when the variable resistance element is applied to the programmable logic disclosed in Non-Patent Document 1, it is necessary that the resistance does not change even when an operating voltage (for example, 1 V) of the integrated circuit is applied.
  • an operating voltage for example, 1 V
  • the complementary element solves this problem by the following method.
  • the metal deposition type resistance change element has bipolar characteristics.
  • two resistance change elements in a high resistance state are connected in series in opposite directions and a voltage is applied to both ends.
  • two resistance change elements connected in series in opposite directions means that two indifferent electrodes of each resistance change element or two copper electrodes are connected.
  • the upper electrode 10 ' which is an indifferent electrode, is shared, that is, connected.
  • Non-patent Document 2 when programming the devices connected in series, it has been reported that the resistance changes at a low voltage of about 2 V by independently applying a voltage to each variable resistance device (Non-patent Document 2).
  • FIG. 9A The reduction of the program voltage also contributes to the fact that the ends of the first copper wiring 5a 'and the first copper wiring 5b' are in contact with the resistance change film 9 '.
  • the structure of FIG. 12 in contact with the end portion has a lower program voltage.
  • the shape of copper is sharpened. When the electrode is sharpened in this way, electric field concentration occurs. That is, the sharpened structure enhances the electric field, activates the generation and movement of copper ions, and realizes a low program voltage.
  • Patent Document 3 The technology related to the resistance change element and the semiconductor device using the variable resistance element is also disclosed in Patent Document 3, Patent Document 4, and Patent Document 5.
  • the program voltage also depends on the contact area between the copper wiring and the resistance change film. The larger the contact area, the higher the probability that the copper bridge will be connected, so the program voltage will be lower. Further, the leakage current in the high resistance state also depends on the contact area. From these things, it is calculated
  • FIG. 14 shows an example in which the opening 26 ′ is shifted to the left side as viewed in the drawing. As the resistance change element is miniaturized, the influence of this shift becomes larger, and thus there is a problem of variation in the program voltage and the leakage current in the high resistance state.
  • Patent Documents 1 to 5 and Non-Patent Documents 1 and 2 do not disclose or suggest a structure or method for solving this variation. For this reason, it is not possible to reduce the variation of the leakage current in the program voltage or the high resistance state.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a metal-deposited resistance change element in which variation in a program voltage and a leakage current in a high resistance state is reduced while reducing a program voltage. It is to be able to manufacture the used semiconductor device.
  • the variable resistance element of the present invention includes a first insulating film provided on a semiconductor substrate on which a transistor is formed, first and second electrodes embedded in the first insulating film and supplying metal ions.
  • the first insulating film, the second insulating film covering the first and second electrodes, and a part of the upper surface including the end portions of the first and second electrodes have translational symmetry.
  • the first and second openings exposed from the second insulating film and the first and second openings are respectively covered, and the first and second openings are used to cover the first and second openings.
  • Metal deposition-type first and second resistance change films connected to a part of the upper surface including the end of the electrode, and third and third surfaces connected to the upper surfaces of the first and second resistance change films, respectively.
  • a fourth electrode; and a fifth electrode connected to the third and fourth electrodes and connected to the diffusion layer of the transistor.
  • a first insulating film is formed on a semiconductor substrate on which a transistor is formed, and first and second electrodes for supplying metal ions are embedded in the first insulating film.
  • Forming third and fourth electrodes respectively connected to the upper surface of the film; connecting to the third and fourth electrodes; and connecting to the diffusion layer of the transistor Forming the electrode.
  • the semiconductor device of the present invention is a semiconductor device in which the variable resistance element of the present invention is incorporated in the multilayer copper wiring of the semiconductor integrated circuit having the multilayer copper wiring.
  • the present invention it is possible to manufacture a metal deposition type resistance change element and a semiconductor device using the same, in which the program voltage and the variation in the leakage current in the high resistance state are reduced while the program voltage is reduced.
  • FIG. 1 It is a block diagram which shows the structure of the semiconductor device using the resistance change element of the 2nd Embodiment of this invention. It is a schematic diagram which shows the structure of the complementary resistance change element of the 2nd Embodiment of this invention. It is a figure which shows the structure of the crossbar switch using the complementary resistance change element of the 2nd Embodiment of this invention. It is sectional drawing which shows the structure of the resistance change element disclosed by patent document 2. FIG. It is sectional drawing and a top view for demonstrating the structure of the resistance change element disclosed by patent document 2. FIG. It is a top view for demonstrating the structure of the resistance change element disclosed by patent document 2. FIG.
  • FIG. 1 is a cross-sectional view showing the structure of the variable resistance element according to the first embodiment of the present invention.
  • the resistance change element 1 according to the present embodiment includes a first insulating film 11 provided on a semiconductor substrate on which a transistor is formed, and a first electrode 12a that is embedded in the first insulating film 11 and supplies metal ions. And a second electrode 12b.
  • the second insulating film 13 covering the first insulating film 11, the first electrode 12a, and the second electrode 12b, and the upper surface including the end portions of the first electrode 12a and the second electrode 12b.
  • the first opening 14 a and the second opening 14 b are exposed from the second insulating film 13 with translational symmetry. Further, the first opening 14a and the second opening 14b are respectively covered, and the first opening 14a and the second opening 14b include the end portions of the first electrode 12a and the second electrode 12b.
  • a metal deposition type first variable resistance film 15a and a second variable resistance film 15b connected to a part of the upper surface are provided.
  • a fifth electrode 17 connected to the diffusion layer of the transistor.
  • the first insulating film 11 is formed on the semiconductor substrate on which the transistor is formed, and the first electrode 12a and the second electrode 12b that supply metal ions are formed on the first substrate. 1 is embedded in the insulating film 11. Further, a second insulating film 13 that covers the first insulating film 11, the first electrode 12a, and the second electrode 12b is formed. Further, the first opening portion 14a and the second opening portion are exposed from the second insulating film 13 with translational symmetry, part of the upper surface including the end portions of the first electrode 12a and the second electrode 12b. The opening 14b is formed.
  • first opening 14a and the second opening 14b are respectively covered, and the first opening 14a and the second opening 14b include the end portions of the first electrode 12a and the second electrode 12b.
  • a metal deposition type first resistance change film 15a and second resistance change film 15b connected to a part of the upper surface are formed.
  • a third electrode 16a and a fourth electrode 16b connected to the upper surfaces of the first resistance change film 15a and the second resistance change film 15b, respectively, are formed.
  • a fifth electrode 17 connected to the third electrode 16a and the fourth electrode 16b and connected to the diffusion layer of the transistor is formed.
  • FIG. 2 is a block diagram showing the structure of a semiconductor device in which the variable resistance element 1 according to this embodiment is incorporated.
  • the semiconductor device 3 of the present embodiment is a semiconductor device in which the resistance change element 1 is incorporated in the multilayer copper wiring of the semiconductor integrated circuit 2 having the multilayer copper wiring.
  • FIG. 3 is a cross-sectional view showing the structure of the variable resistance element according to the second embodiment of the present invention.
  • the first copper wirings 23a and 23b which are electrodes for supplying metal ions to the resistance change films 26a and 26b, the first barrier insulating film 24, and the resistance change films 26a and 26b.
  • upper electrodes 27a and 27b which are indifferent electrodes that do not supply metal ions.
  • the resistance change element 2 has a complementary resistance change element structure.
  • the first copper wirings 23a and 23b are embedded in the first interlayer insulating film 21 formed on the semiconductor substrate (not shown) on which the transistors are formed, and the side and bottom surfaces of the first copper wirings 23a and 23b are the first barrier metals 22a and 22b. Covered with.
  • the first copper wirings 23a and 23b can be part of a multilayer copper wiring of a semiconductor integrated circuit. Each of a part of the upper surface including the end portions of the first copper wiring 23a and the first copper wiring 23b has translational symmetry due to the opening 25a and the opening 25b of the first barrier insulating film 24. It is exposed from the first barrier insulating film 24 and connected to the resistance change films 26a and 26b.
  • Resistance change films 26a and 26b are connected to upper electrodes 27a and 27b.
  • the upper electrodes 27a and 27b are connected to plugs 30a and 30b whose bottom and side surfaces are covered with the second barrier metal 29.
  • the plugs 30 a and 30 b are connected to the second copper wiring 31.
  • the side surfaces of the second copper wiring 31 and the bottom surfaces not connected to the plugs 30 a and 30 b are covered with the second barrier metal 29.
  • the second copper wiring 31 is connected to the diffusion layer of the transistor (not shown).
  • the diffusion layer is, for example, a drain electrode of a transistor. As another form, you may connect to the electrode of the diode formed in the semiconductor substrate.
  • the second copper wiring 31, the plugs 30a and 30b, the upper electrodes 27a and 27b, and the resistance change films 26a and 26b are embedded in the second interlayer insulating film 28.
  • Second interlayer insulating film 28 and second copper interconnection 31 are covered with second barrier insulating film 32.
  • the second copper wiring 31 and the plugs 30a and 30b can be part of a multilayer copper wiring of a semiconductor integrated circuit.
  • FIG. 4 is a cross-sectional view (A-A ′ cross section) and a plan view for explaining the positions of the openings 25 a and 25 b of the first barrier insulating film 24 of the resistance change element 2.
  • a part of the first barrier insulating film 24 covering the first copper wirings 23a, 23b, the first barrier metals 22a, 22b, and the first interlayer insulating film 21 is removed by etching, and openings 25a, 25b are formed. Is provided.
  • the openings 25a and 25b are provided so as to expose a part of the upper surface including the ends of the first copper wirings 23a and 23b.
  • each part of the upper surface including the end portions of the first copper wiring 23a and the first copper wiring 23b exposed from the openings 25a and 25b has translational symmetry.
  • the areas of a part of the upper surface including the end portions of the first copper wiring 23a and the first copper wiring 23b connected to the resistance change film 26a and the resistance change film 26b become equal.
  • variations in the program voltage and the leakage current in the high resistance state can be reduced.
  • the program voltage can be reduced.
  • FIG. 4 shows the case where the wiring termination portions of the first copper wirings 23a and 23b are exposed, but the end portions (line edges) of the wiring intermediate portions of the first copper wirings 23a and 23b are exposed. It may be a case.
  • FIG. 5A is a diagram showing a pattern layout of the first copper wirings 23a and 23b of the reticle used in the lithography process of the resistance change element 2 of the present embodiment.
  • FIG. 5B is a diagram showing a pattern layout of the openings 25 a and 25 b of the reticle used in the lithography process of the resistance change element 2.
  • FIG. 5C is a diagram illustrating the superposition of the pattern of the first copper wirings 23a and 23b and the pattern of the openings 25a and 25b.
  • the exposed portions a and b (a part of the upper surface including the end portions of the first copper wirings 23a and 23b) by the superposition shown in FIG. 5C are connected to the resistance change films 26a and 26b,
  • the connection area with the resistance change films 26a and 26b that determines the characteristics is defined.
  • the positional relationship between the first copper wiring 23a and the first copper wiring 23b and the positional relationship between the opening 25a and the opening 25b are each accurately defined by the reticle layout of FIGS. 5A and 5B. .
  • the positional relationship between the first copper wiring 23a and the opening 25a and the positional relationship between the first copper wiring 23b and the opening 25b depend on the overlay accuracy of lithography, and use an immersion exposure apparatus. In such a case, an error of about 10 nm to 30 nm occurs.
  • an error of about 10 nm to 30 nm occurs.
  • the pattern of the first copper wiring 23a and the first copper wiring 23b is simultaneously exposed with the reticle of FIG. 5A
  • the pattern of the opening 25a and the opening 25b is simultaneously exposed with the reticle of FIG. 5B. Exposure.
  • the exposed part a and the exposed part b obtained by superimposing these have translational symmetry in the in-plane direction, and the areas of both are equal.
  • the pattern of the first copper wirings 23a and 23b can be 100 nm
  • the pattern of the openings 25a and 25b can be a square with a side length of 200 nm
  • the overlap can be 50 nm
  • the margin can be 50 nm.
  • first copper wirings 23a and 23b and the pattern of the openings 25a and 25b after manufacture are rounded due to the proximity effect of light during lithography, so this correction (proximity effect correction) is performed. May do. However, even if this correction is performed, the corners remain rounded. This is why the first copper wirings 23a and 23b and the openings 25a and 25b are drawn round in the plan view of FIG.
  • the layout of the pattern of the first copper wirings 23a and 23b and the pattern of the openings 25a and 25b can be as shown in FIGS. 6A and 6B and FIGS. 7A and 7B in addition to FIGS. 6A and 6B and FIGS. 7A and 7B, as shown in FIGS. 6C and 7C, the exposed portion a and the exposed portion b obtained by overlapping the reticles have translational symmetry in the in-plane direction. The areas of the exposed part a and the exposed part b are equal.
  • the structure of the resistance change element 2 can be manufactured by using the following materials.
  • a first interlayer insulating film 21 is formed on a substrate (not shown) including a semiconductor element such as a transistor formed on a silicon substrate using a semiconductor manufacturing process.
  • the first interlayer insulating film 21 and the second interlayer insulating film 28 may be a compound of silicon and oxygen, and more preferably a low level in which an arbitrary amount of hydrogen, fluorine, or carbon is added to the compound of silicon and oxygen.
  • a dielectric constant insulating film is preferred.
  • the first barrier insulating film 24 and the second barrier insulating film 32 include a first interlayer insulating film 21 including first copper wirings 23 a and 23 b and a second barrier insulating film 32 including a second copper wiring 31, respectively. It is formed on the interlayer insulating film 28.
  • the first barrier insulating film 24 and the second barrier insulating film 28 not only prevent the copper contained in the copper wiring from being oxidized during and after the manufacturing, but also prevent the copper from diffusing into the interlayer insulating film. Have.
  • As the first barrier insulating film 24 and the second barrier insulating film 32 for example, silicon carbide, silicon carbonitride, silicon nitride, and a laminated structure thereof can be used.
  • the first barrier metals 22a and 22b and the second barrier metal 29 may be, for example, tantalum nitride, tantalum, or a laminated film thereof.
  • the first barrier metals 22a and 22b and the second barrier metal 29 have an effect of preventing the wiring and plug copper from diffusing into the interlayer insulating film.
  • the thickness of tantalum nitride or tantalum may be about 5 nm to 30 nm.
  • the material of the first copper wirings 23a and 23b is a metal that can supply metal ions to the resistance change films 26a and 26b, and is preferably copper which is a wiring material of a semiconductor integrated circuit.
  • the material of the plugs 30a and 30b and the second copper wiring 31 is preferably copper.
  • the resistance change films 26a and 26b can be made of an oxide such as tantalum oxide or titanium oxide, or a chalcogenide material such as copper sulfide or silver sulfide.
  • an oxide is preferable as a switching element for programmable logic, and tantalum oxide is particularly preferable.
  • the oxide is suitable because the voltage at the time of switching is higher than the logic voltage. Further, tantalum oxide is preferable because it has durability with 1000 times or more of switching and has high reliability.
  • the thickness of the resistance change films 26a and 26b which are ion conductive layers is preferably about 5 nm to 20 nm.
  • the thickness is 5 nm or less, a leak current is generated at the time of OFF because of a tunnel current or a Schottky current.
  • the thickness is 20 nm or more, the switching voltage becomes 10 V or more and the required voltage increases.
  • the upper electrodes 27a and 27b a metal that is difficult to diffuse and ion-conduct in the resistance change element films 26a and 26b is used.
  • the upper electrodes 27a and 27b are preferably made of a metal material having an absolute value of free energy of oxidation smaller than that of the metal component (for example, tantalum) of the resistance change element films 26a and 26b.
  • the metal component for example, tantalum
  • ruthenium, platinum, and a ruthenium alloy can be used.
  • the structure of the resistance change element 2 can be manufactured by the following manufacturing process (FIGS. 8A to 8F).
  • Step 1 (Formation of interlayer insulating film: FIG. 8A)
  • a substrate (not shown) including a semiconductor element such as a transistor formed on a silicon substrate using a semiconductor manufacturing process is prepared.
  • a silicon nitride film is formed as a first interlayer insulating film 21 by a chemical vapor deposition (hereinafter abbreviated as CVD) method.
  • CVD chemical vapor deposition
  • Step 2 (Wiring Formation: FIG. 8B) Openings in which the first copper wirings 23a and 23b are embedded are formed in the first interlayer insulating film 21 using photolithography technology and etching technology.
  • First barrier metals 22a and 22b and a copper seed layer are formed in the formed opening by a CVD method.
  • the first barrier metals 22a and 22b can be tantalum nitride having a thickness of 10 nm.
  • the copper seed layer has a thickness of about 10 nm to 100 nm and contains a small amount of impurities such as aluminum.
  • copper electroplating is performed on the copper seed layer.
  • the thickness of copper may be about 800 nm to 1200 nm. Further, unnecessary barrier metal and copper outside the opening are scraped off by a chemical mechanical polishing (CMP) method.
  • CMP chemical mechanical polishing
  • silicon carbonitride having a thickness of 50 nm is sputtered as the first barrier insulating film 24 covering the first interlayer insulating film 21, the first barrier metals 11a and 22b, and the first copper wirings 23a and 23b. It is formed by the method or CVD method.
  • heat treatment is performed to diffuse the impurities in the copper seed layer throughout the first copper wirings 23a and 23b. This heat treatment improves the electromigration resistance of the first copper wirings 23a and 23b. Further, since the first copper wirings 23a and 23b and the first barrier metals 22a and 22b are covered with the first barrier insulating film 24, it is possible to prevent oxidation of copper contained in the copper wiring during the heat treatment. The manufacturing yield can be increased.
  • Openings 25a and 25b of the first barrier insulating film 24 are formed using photolithography technology and etching technology.
  • the openings 25a and 25b expose part of the upper surface including the ends of the first copper wirings 23a and 23b from the openings 25a and 25b with translational symmetry.
  • the areas of the upper surfaces including the respective ends of the first copper wirings 23a and 23b connected to the resistance change films 26a and 26b are equalized. Variations in leakage current can be reduced and manufacturing yield can be increased. Further, since the end portions of the first copper wirings 23a and 23b are connected to the resistance change films 26a and 26b, the program voltage can be reduced.
  • Tantalum oxide is 15 nm thick as variable resistance films 26a, 26b
  • ruthenium is 50 nm thick as upper electrodes 27a, 27b
  • sputtering method or CVD method To form.
  • the resistance change films 26a and 26b and the upper electrodes 27a and 27b are processed into a shape that covers the openings 25a and 25b and covers a part of the first barrier insulating film 24 by using a photolithography technique and an etching technique.
  • Step 5 (Formation of interlayer insulating film: FIG. 8E)
  • a silicon oxide film is formed by a CVD method.
  • the step is flattened by the CMP method.
  • the thickness of the second interlayer insulating film 28 may be about 600 nm.
  • Step 6 (Connection Plug and Wiring Formation: FIG. 8F)
  • the openings where the plugs 30a and 30b and the second copper wiring 31 are embedded are formed in the second interlayer insulating film 28.
  • a second barrier metal 29 and a copper seed layer that becomes a part of copper are formed in the formed opening by sputtering or CVD.
  • the second barrier metal 29 can be tantalum nitride having a thickness of 10 nm.
  • the thickness of the copper seed layer may be about 10 nm to 100 nm.
  • copper plating is performed on the copper seed layer.
  • the thickness of copper may be about 800 nm to 1200 nm.
  • silicon carbonitride with a thickness of 50 nm to be the second barrier insulating film 32 is formed by sputtering or CVD.
  • each layer can be variously modified within a range having a function as a resistance change element.
  • FIG. 9 is a block diagram showing a configuration of a semiconductor device using the resistance change element of the present embodiment.
  • the semiconductor device 100 of this embodiment is a semiconductor device having a crossbar switch 20 in which the variable resistance element 10 is incorporated in the multilayer copper wiring of a semiconductor integrated circuit having a multilayer copper wiring.
  • the semiconductor integrated circuit may be a programmable logic circuit including a crossbar switch 20 or the like.
  • the semiconductor device 100 may have a package that protects the semiconductor integrated circuit.
  • FIG. 10 is a schematic diagram showing a configuration of the complementary resistance change element 10 of the present embodiment used for the crossbar switch 20.
  • the first electrode 101 corresponds to the first copper wiring 23a
  • the second electrode 102 corresponds to the first copper wiring 23b.
  • the control electrode 103 includes an upper electrode 27a, a second barrier metal 32, a plug 30a, a second copper wiring 31, a plug 30b, a second barrier metal 32, and an upper electrode 27b in this order.
  • the control electrode 103 controls the switching of the variable resistance element 10 by connecting the second copper wiring 31 to the diffusion layer of the transistor.
  • the first resistance change film 104 corresponds to the resistance change film 26a
  • the second resistance change film 105 corresponds to the resistance change film 26b.
  • FIG. 11 is a diagram showing a configuration of the crossbar switch 20 using the complementary resistance change element 10 of the present embodiment.
  • the unit cell 201 has one resistance change element 202 and one tunnel transistor 203.
  • the first electrode 101 is connected to the first wiring 204
  • the second electrode 102 is connected to the second wiring 205
  • the control electrode 103 is connected to the drain of the transistor 203.
  • the gate of the transistor 203 is connected to the third wiring 206
  • the source is connected to the fourth wiring 207.
  • the crossbar switch 20 enables signal routing in the programmable logic circuit.
  • variable resistance element wherein the third and fourth electrodes include at least one of ruthenium and platinum.
  • Appendix 6 Forming a first insulating film on the semiconductor substrate on which the transistor is formed; Forming first and second electrodes for supplying metal ions, embedded in the first insulating film; Forming a second insulating film covering the first insulating film and the first and second electrodes; Forming a first opening and a second opening, each of which exposes a part of an upper surface including end portions of the first and second electrodes from the second insulating film with translational symmetry; A metal deposition type first covering each of the first and second openings and connecting to a part of the upper surface including the end portions of the first and second electrodes by the first and second openings.
  • Appendix 7 The resistance change element according to appendix 6, wherein the first and second electrodes are exposed with a pattern on the same photomask, and the first and second openings are exposed with a pattern on another same photomask. Manufacturing method.
  • Appendix 8) 8. The variable resistance element manufacturing method according to appendix 6 or 7, wherein the variable resistance film includes at least one of tantalum oxide, titanium oxide, copper sulfide, silver sulfide, and silicon oxide.
  • Second electrode 11 First insulating film 12a First electrode 12b Second electrode 13 Second insulating film 14a First opening 14b Second opening Part 15a First variable resistance film 15b Second variable resistance film 16a Third electrode 16b Fourth electrode 17 Fifth electrode 21 First interlayer insulating film 22a, 22b First barrier metal 23a, 23b First Copper wiring 24 First barrier insulating film 25a, 25b Openings 26a, 26b Resistance change films 27a, 27b Upper electrode 28 Second interlayer insulating film 29 Second barrier metal 30a, 30b Plug 31 Second copper wiring 101 First electrode 102 Second electrode 103 Control electrode 104 First variable resistance film 105 Second variable resistance film 20 Crossbar switch 01 unit cell 202 resistance variable element 203 transistor 204 first wiring 205 second wiring 206 third wire 207 fourth wire

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Abstract

本発明は、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した、金属析出型の抵抗変化素子を製造できるようにすることを目的とする。本発明の抵抗変化素子は、トランジスタの形成された半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜に埋め込まれ、金属イオンを供給する第１と第２の電極と、前記第１の絶縁膜と前記第１と第２の電極とを覆う第２の絶縁膜と、前記第１と第２の電極の端部を含む上面の一部を、並進対称性を有して前記第２の絶縁膜から露出させる第１と第２の開口部と、前記第１と第２の開口部を各々覆い、前記開口部で前記第１と第２の電極の前記端部を含む前記上面の一部に接続する金属析出型の第１と第２の抵抗変化膜と、前記第１と第２の抵抗変化膜の上面に各々接続する第３と第４の電極と、前記第３と第４の電極とに接続し、前記トランジスタの拡散層に接続する第５の電極と、を有する。

Description

抵抗変化素子とその製造方法および半導体装置
　本発明は、金属イオン移動と電気化学反応を利用した金属析出型の抵抗変化素子とこれを用いた半導体装置に関する。
　抵抗変化膜中における金属イオン移動と電気化学反応を利用した抵抗変化素子は、銅電極、抵抗変化膜、不関電極の３層から構成されている。銅電極は電極としての役割の他に、抵抗変化膜に金属イオンを供給するための役割を果たす。不関電極の材料は、抵抗変化膜中に金属イオンを供給しない金属である。また、不関電極とは、反応に寄与しない電極との意味である。銅電極を接地して、不関電極に負電圧を印加すると、銅電極の金属が金属イオンになって抵抗変化膜に溶解する。そして、抵抗変化膜中の金属イオンが抵抗変化膜中に金属になって析出し、析出した金属により銅電極と不関電極を接続する金属架橋が形成される。金属架橋で銅電極と不関電極が電気的に接続することで、抵抗変化素子が高抵抗状態から低抵抗状態へと変化する。
　一方、上記低抵抗状態にある抵抗変化素子の銅電極を接地して、不関電極に正電圧を印加すると、金属架橋が抵抗変化膜に溶解し、金属架橋の一部が切れる。これにより、銅電極と不関電極との金属架橋による電気的接続がなくなり、抵抗変化素子が高抵抗状態に戻る。なお、電気的接続が完全に切れる前の段階から銅電極および不関電極間の抵抗が大きくなったり、電極間容量が変化したりするなど電気特性が変化し、最終的に電気的接続が切れる。また、上記高抵抗状態から低抵抗状態にするには、再び不関電極に負電圧を印加すればよい。
　当該抵抗変化素子をプログラマブルデバイスの配線切り替えスイッチに用いることが、非特許文献１に提案されている。この抵抗変化素子を用いれば、他の型のスイッチに比べて、スイッチ面積が１／３０に縮小し、スイッチ抵抗が１／４０に低減するだけでなく、抵抗変化素子の配線層への作り込みが可能となる。そのため、チップ面積の縮小と配線遅延の改善が期待される。
　当該抵抗変化素子を集積回路中に製造する方法が、特許文献１および特許文献２に開示されている。
　特許文献１は、抵抗変化素子を銅多層配線中に集積化する方法を開示している。特許文献１によれば、銅多層配線の内の１つの銅配線を抵抗変化素子の銅電極とし、銅配線が抵抗変化素子の銅電極を兼ねるようにする。これにより、抵抗変化素子の小型化による高密度化を実現するとともに、工程数を簡略化することができる。通常の銅ダマシン配線プロセスに、２つのフォトマスクを用いたプロセスを追加するだけで抵抗変化素子を搭載することができ、低コスト化を同時に達成することができる。さらに、銅配線によって構成される最先端のデバイスの内部にも抵抗変化素子を搭載して、装置の性能を向上させることができる。
　特許文献１の図３によれば、絶縁性バリア膜をドライエッチングすることにより、第１配線の一部に通じる開口部を形成し、露出した第１配線を被覆するように抵抗変化素子膜が堆積される。次に、第１上部電極および第２上部電極が形成され、抵抗変化素子の構成が形成される。
　特許文献２は、同じく、抵抗変化素子を銅多層配線中に集積化する方法を開示している。特許文献２の図１７において、絶縁性バリア膜に開口部を設け、銅配線（第１配線５ａ、５ｂ）の上面の一部を露出させ、銅配線上に抵抗変化素子膜、第１上部電極および第２上部電極が形成される。ここでは、銅配線の１つの端部が露出するように開口部が設けられ、この端部と抵抗変化素子膜とが接している。
　図１２は、特許文献２の図１１に開示された抵抗変化素子の断面構造を示す。第１の抵抗変化素子は、第１銅配線５ａ’と抵抗変化膜９’と上部電極１０’とから構成される。第２の抵抗変化素子は、第１銅配線５ｂ’と抵抗変化膜９’と上部電極１０’とから構成される。第１銅配線５ａ’、５ｂ’は、各々、上面以外はバリアメタル６ａ’、６ｂ’で覆われ、第１層間絶縁膜４’に埋め込まれている。第１銅配線５ａ’、５ｂ’の上面は、第１バリア絶縁膜７’で覆われ、第１バリア絶縁膜７’に設けられた開口部２６’（図１３に記載）を通じて抵抗変化膜９’と接している。
　抵抗変化膜９’は、第１バリア絶縁膜７’の開口部２６’を被覆し、一部は第１バリア絶縁膜７’の上面と接している。抵抗変化膜９’は上部電極１０’と接している。上部電極１０’は、表面がバリアメタル２０’で覆われた銅のプラグ１９’と接している。プラグ１９’は第２銅配線１８’と接している。プラグ１９’および第２銅配線１８’は第２層間絶縁膜１５’に埋め込まれ、第２銅配線１８’の上面は第２バリア絶縁膜２１’で被覆されている。
　図１３は、図１２の構造を作製する過程において、第１バリア絶縁膜７’を開口した工程の断面図と平面図である。開口部２６’を形成する工程において、抵抗変化膜９’と第１銅配線５ａ’の接触面積と、抵抗変化膜９’と第１銅配線５ｂ’の接触面積とが等しいことが望ましい。
　図１２の構造による電気的な特性および開口部の写真が非特許文献２に開示されている。非特許文献２の電気的特性によると、２組の抵抗変化素子は相補型抵抗変化素子（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ａｔｏｍ　Ｓｗｉｔｃｈ、ＣＡＳ）と呼ばれ、プログラム電圧を低減しつつ、高いオフ時信頼性を得ることに成功している。プログラム電圧とは、抵抗変化素子の抵抗が高抵抗状態から低抵抗状態へ変化する際の電圧であり、２Ｖ以下が望ましい。また、抵抗変化素子を非特許文献１にあるプログラマブルロジックへ応用する場合には、集積回路の動作電圧（例えば１Ｖ）が印加されても、抵抗の変化が起きないことが必要である。つまり、高抵抗状態にある抵抗変化素子に、動作電圧に相当する１Ｖを集積回路の寿命である１０年間印加しても、低抵抗状態に変化しないオフ時信頼性が必要である。相補型素子は、この課題に対して、以下の方法により解決が図られている。
　金属析出型の抵抗変化素子は、バイポーラ特性を備えている。高抵抗状態にある２つの抵抗変化素子を逆向きに直列接続し、両端に電圧を印加する場合を考える。ここで、２つの抵抗変化素子を逆向きに直列接続するとは、各抵抗変化素子の２つの不関電極同士、あるいは２つの銅電極同士を接続することを指す。図１２では、不関電極である上部電極１０’を共通化、すなわち接続している。この両端、すなわち、第１銅配線５ａ’と第２銅配線５ｂ’との間に電圧を印加すると、電圧の極性に関わらず、２つの抵抗変化素子の内の一方には、抵抗変化を起こさない極性の電圧が印加されている。この構成において、集積回路の動作電圧１Ｖの印加においても高抵抗状態が１０年以上維持できることが報告されている（非特許文献２の図１６）。
　また、この直列接続した素子をプログラムする際には、各々の抵抗変化素子に独立に電圧を印加することで、２Ｖ程度の低電圧で抵抗が変化することが報告されている（非特許文献２の図９（ａ））。プログラム電圧の低減には、第１銅配線５ａ’および第１銅配線５ｂ’の端部が抵抗変化膜９’に接していることも寄与している。抵抗変化膜が銅配線の平坦部に接する特許文献１の構造（特許文献１の図１）に比べて、端部に接している図１２の構造の方が、プログラム電圧が低い。銅配線の端部では、銅の形状が先鋭化している。このように電極が先鋭化すると、電界集中が発生する。すなわち、先鋭化した構造によって電界が強められ、銅イオンの生成や移動が活性化し、低いプログラム電圧が実現されている。
　抵抗変化素子とこれを用いた半導体装置に関連する技術は、特許文献３、特許文献４、特許文献５にも開示されている。
国際公開第２０１０／０７９８２７号 国際公開第２０１１／１５８８２１号 特開２０１２－２０４３９９号公報 国際公開第２０１１－１５８８８７号 国際公開第２０１２－０４３５０２号
Ｓ．Ｋａｅｒｉｙａｍａ，ｅｔ　ａｌ．，"Ａ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｓｏｌｉｄ－Ｅｌｅｃｔｒｏｌｙｔｅ　Ｎａｎｏｍｅｔｅｒ　Ｓｗｉｔｃｈ"，ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ－ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ，ＶＯＬ．４０，ＮＯ．１，ｐｐ．１６８－１７６、２００５． Ｍ．Ｔａｄａ，Ｔ．Ｓａｋａｍｏｔｏ，ｅｔ　ａｌ．，"Ｈｉｇｈｌｙ　Ｒｅｌｉａｂｌｅ，　Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ａｔｏｍ　Ｓｗｉｔｃｈ　（ＣＡＳ）　ｗｉｔｈ　Ｌｏｗ　Ｐｒｏｇｒａｍｍｉｎｇ　Ｖｏｌｔａｇｅ　Ｅｍｂｅｄｄｅｄ　ｉｎ　Ｃｕ　ＢＥＯＬ　ｆｏｒ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ"，ＩＥＤＭ，Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ，ｐｐ．６８９－６９２，２０１１．
　プログラム電圧は、また、銅配線と抵抗変化膜の接触面積にも依存する。接触する面積が大きいほど、銅架橋が接続される確率が高まるため、プログラム電圧は低くなる。また、高抵抗状態におけるリーク電流も接触面積に依存する。これらのことから、銅配線と抵抗変化膜の接触面積は、抵抗変化素子間で等しいことが求められる。
　非特許文献２の図７の開口部の写真では、開口部に露出する２つの銅配線の上面の面積がほぼ等しくなっている。このように、露出した銅配線の面積を一定に保つには、開口部の位置を決めるリソグラフィの精度を高める必要がある。現状の精度は液浸露光機で１０ｎｍから３０ｎｍ程度である。よって、開口部２６’の銅配線の幅が１００ｎｍ以下になると、図１４に示すように、開口部２６’の位置ずれにより開口部２６’に露出する銅配線の面積のバラツキが顕著になる。図１４は、開口部２６’が紙面に向かって左側にずれている場合の例である。抵抗変化素子の微細化に伴い、このずれの影響が大きくなるため、プログラム電圧や高抵抗状態におけるリーク電流のバラツキが問題となる。
　特許文献１から５、および、非特許文献１から２に開示された技術には、このバラツキを解決するための構造や方法についての開示や示唆はない。そのため、プログラム電圧や高抵抗状態におけるリーク電流のバラツキを低減することはできない。
　本発明は、上記の課題に鑑みてなされたものであり、その目的は、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子およびこれを用いた半導体装置を製造できるようにすることである。
　本発明の抵抗変化素子は、トランジスタの形成された半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜に埋め込まれ、金属イオンを供給する第１と第２の電極と、前記第１の絶縁膜と前記第１と第２の電極とを覆う第２の絶縁膜と、前記第１と第２の電極の端部を含む上面の一部を、並進対称性を有して前記第２の絶縁膜から露出させる第１と第２の開口部と、前記第１と第２の開口部を各々覆い、前記第１と第２の開口部で前記第１と第２の電極の前記端部を含む前記上面の一部に接続する金属析出型の第１と第２の抵抗変化膜と、前記第１と第２の抵抗変化膜の上面に各々接続する第３と第４の電極と、前記第３と第４の電極とに接続し、前記トランジスタの拡散層に接続する第５の電極と、を有する。
　本発明の抵抗変化素子の製造方法は、トランジスタの形成された半導体基板上に第１の絶縁膜を形成し、金属イオンを供給する第１と第２の電極を前記第１の絶縁膜に埋め込んで形成し、前記第１の絶縁膜と前記第１と第２の電極とを覆う第２の絶縁膜を形成し、前記第１と第２の電極の端部を含む上面の一部を、並進対称性を有して前記第２の絶縁膜から各々露出させる第１と第２の開口部を形成し、前記第１と第２の開口部を各々覆い、前記第１と第２の開口部で前記第１と第２の電極の前記端部を含む前記上面の一部に接続する金属析出型の第１と第２の抵抗変化膜を形成し、前記第１と第２の抵抗変化膜の上面に各々接続する第３と第４の電極を形成し、前記第３と第４の電極とに接続し、前記トランジスタの拡散層に接続する第５の電極を形成する。
　本発明の半導体装置は、本発明の抵抗変化素子を、多層銅配線を有する半導体集積回路の前記多層銅配線内に組み込んだ半導体装置である。
　本発明によれば、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子およびこれを用いた半導体装置を製造できるようになる。
本発明の第１の実施形態の抵抗変化素子の構造を示す断面図である。 本発明の第１の実施形態の抵抗変化素子を用いた半導体装置の構成を示すブロック図である。 本発明の第２の実施形態の抵抗変化素子の構造を示す断面図である。 本発明の第２の実施形態の抵抗変化素子の構造を説明するための断面図と平面図である。 本発明の第２の実施形態の抵抗変化素子のリソグラフィ工程で用いるレチクルのレイアウト（銅配線パターン）を示す図である。 本発明の第２の実施形態の抵抗変化素子のリソグラフィ工程で用いるレチクルのレイアウト（開口部パターン）を示す図である。 本発明の第２の実施形態の抵抗変化素子のリソグラフィ工程で用いるレチクルのパターンの重ね合わせを示す図である。 本発明の第２の実施形態の抵抗変化素子のリソグラフィ工程で用いるレチクルのレイアウト（銅配線パターン）を示す図である。 本発明の第２の実施形態の抵抗変化素子のリソグラフィ工程で用いるレチクルのレイアウト（開口部パターン）を示す図である。 本発明の第２の実施形態の抵抗変化素子のリソグラフィ工程で用いるレチクルのパターンの重ね合わせを示す図である。 本発明の第２の実施形態の抵抗変化素子のリソグラフィ工程で用いるレチクルのレイアウト（銅配線パターン）を示す図である。 本発明の第２の実施形態の抵抗変化素子のリソグラフィ工程で用いるレチクルのレイアウト（開口部パターン）を示す図である。 本発明の第２の実施形態の抵抗変化素子のリソグラフィ工程で用いるレチクルのパターンの重ね合わせを示す図である。 本発明の第２の実施形態の抵抗変化素子の製造方法を示す断面図である。 本発明の第２の実施形態の抵抗変化素子の製造方法を示す断面図である。 本発明の第２の実施形態の抵抗変化素子の製造方法を示す断面図である。 本発明の第２の実施形態の抵抗変化素子の製造方法を示す断面図である。 本発明の第２の実施形態の抵抗変化素子の製造方法を示す断面図である。 本発明の第２の実施形態の抵抗変化素子の製造方法を示す断面図である。 本発明の第２の実施形態の抵抗変化素子を用いた半導体装置の構成を示すブロック図である。 本発明の第２の実施形態の相補型抵抗変化素子の構成を示す模式図である。 本発明の第２の実施形態の相補型抵抗変化素子を用いたクロスバスイッチの構成を示す図である。 特許文献２に開示された抵抗変化素子の構造を示す断面図である。 特許文献２に開示された抵抗変化素子の構造を説明するための断面図と平面図である。 特許文献２に開示された抵抗変化素子の構造を説明するための平面図である。
　以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
（第１の実施形態）
　図１は、本発明の第１の実施形態の抵抗変化素子の構造を示す断面図である。本実施形態の抵抗変化素子１は、トランジスタの形成された半導体基板上に設けられた第１の絶縁膜１１と、第１の絶縁膜１１に埋め込まれ、金属イオンを供給する第１の電極１２ａと第２の電極１２ｂとを有する。さらに、第１の絶縁膜１１と第１の電極１２ａと第２の電極１２ｂとを覆う第２の絶縁膜１３と、第１の電極１２ａと第２の電極１２ｂの端部を含む上面の一部を、並進対称性を有して第２の絶縁膜１３から露出させる第１の開口部１４ａと第２の開口部１４ｂと、を有する。さらに、第１の開口部１４ａと第２の開口部１４ｂを各々覆い、第１の開口部１４ａと第２の開口部１４ｂで第１の電極１２ａと第２の電極１２ｂの前記端部を含む前記上面の一部に接続する金属析出型の第１の抵抗変化膜１５ａと第２の抵抗変化膜１５ｂとを有する。さらに、第１の抵抗変化膜１５ａと第２の抵抗変化膜１５ｂの上面に各々接続する第３の電極１６ａと第４の電極１６ｂと、第３の電極１６ａと第４の電極１６ｂとに接続し、前記トランジスタの拡散層に接続する第５の電極１７と、を有する。
　本実施形態の抵抗変化素子１の製造方法は、トランジスタの形成された半導体基板上に第１の絶縁膜１１を形成し、金属イオンを供給する第１の電極１２ａと第２の電極１２ｂを第１の絶縁膜１１に埋め込んで形成する。さらに、第１の絶縁膜１１と第１の電極１２ａと第２の電極１２ｂとを覆う第２の絶縁膜１３を形成する。さらに、第１の電極１２ａと第２の電極１２ｂの端部を含む上面の一部を、並進対称性を有して第２の絶縁膜１３から各々露出させる第１の開口部１４ａと第２の開口部１４ｂを形成する。さらに、第１の開口部１４ａと第２の開口部１４ｂを各々覆い、第１の開口部１４ａと第２の開口部１４ｂで第１の電極１２ａと第２の電極１２ｂの前記端部を含む前記上面の一部に接続する金属析出型の第１の抵抗変化膜１５ａと第２の抵抗変化膜１５ｂを形成する。さらに、第１の抵抗変化膜１５ａと第２の抵抗変化膜１５ｂの上面に各々接続する第３の電極１６ａと第４の電極１６ｂを形成する。さらに、第３の電極１６ａと第４の電極１６ｂとに接続し、前記トランジスタの拡散層に接続する第５の電極１７を形成する。
　図２は、本実施形態の抵抗変化素子１を組み込んだ半導体装置の構造を示すブロック図である。本実施形態の半導体装置３は、抵抗変化素子１を、多層銅配線を有する半導体集積回路２の前記多層銅配線中に組み込んだ半導体装置である。
　本実施形態によれば、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子およびこれを用いた半導体装置を製造できるようになる。
（第２の実施形態）
　図３は、本発明の第２の実施形態の抵抗変化素子の構造を示す断面図である。本実施形態の抵抗変化素子２は、抵抗変化膜２６ａ、２６ｂに金属イオンを供給する電極である第１の銅配線２３ａ、２３ｂと、第１のバリア絶縁膜２４と、抵抗変化膜２６ａ、２６ｂと、金属イオンを供給しない不関電極である上部電極２７ａ、２７ｂとを含む。抵抗変化素子２は、相補型抵抗変化素子の構造を有する。
　第１の銅配線２３ａ、２３ｂは、トランジスタの形成された半導体基板（図示省略）上に形成された第１の層間絶縁膜２１に埋め込まれ、側面と底面とを第１のバリアメタル２２ａ、２２ｂで覆われている。第１の銅配線２３ａ、２３ｂは、半導体集積回路の多層銅配線の一部とすることができる。第１の銅配線２３ａと第１の銅配線２３ｂの端部を含む上面の一部の各々は、第１のバリア絶縁膜２４の開口部２５ａと開口部２５ｂとによって並進対称性を有して第１のバリア絶縁膜２４から露出し、抵抗変化膜２６ａ、２６ｂと接続している。
　抵抗変化膜２６ａ、２６ｂは上部電極２７ａ、２７ｂと接続している。上部電極２７ａ、２７ｂは、第２のバリアメタル２９に底面と側面とを覆われたプラグ３０ａ、３０ｂと接続している。プラグ３０ａ、３０ｂは、第２の銅配線３１と接続している。第２の銅配線３１の側面およびプラグ３０ａ、３０ｂと接続しない底面は、第２のバリアメタル２９で覆われている。
　第２の銅配線３１は、前記トランジスタの拡散層に接続している（図示省略）。拡散層は、例えばトランジスタのドレイン電極である。別の形態として、半導体基板に形成されたダイオードの電極に接続しても良い。
　第２の銅配線３１とプラグ３０ａ、３０ｂと上部電極２７ａ、２７ｂおよび抵抗変化膜２６ａ、２６ｂは、第２の層間絶縁膜２８に埋め込まれている。第２の層間絶縁膜２８および第２の銅配線３１は第２のバリア絶縁膜３２で覆われている。第２の銅配線３１とプラグ３０ａ、３０ｂとは、半導体集積回路の多層銅配線の一部とすることができる。
　図４は、抵抗変化素子２の第１のバリア絶縁膜２４の開口部２５ａ、２５ｂの位置を説明するための断面図（Ａ－Ａ’断面）と平面図である。第１の銅配線２３ａ、２３ｂと第１のバリアメタル２２ａ、２２ｂおよび第１の層間絶縁膜２１を被覆している第１のバリア絶縁膜２４の一部をエッチングによって取り除き、開口部２５ａ、２５ｂを設ける。開口部２５ａ、２５ｂは、第１の銅配線２３ａ、２３ｂの端部を含む上面の一部を露出させるように設けられる。
　このとき、開口部２５ａ、２５ｂから露出する、第１の銅配線２３ａと第１の銅配線２３ｂの端部を含む上面の一部の各々は、並進対称性を有している。これにより、抵抗変化膜２６ａと抵抗変化膜２６ｂと接続する第１の銅配線２３ａと第１の銅配線２３ｂのそれぞれの端部を含む上面の一部の面積は等しくなる。その結果、プログラム電圧および高抵抗状態のリーク電流のバラツキを低減することができる。また、第１の銅配線２３ａ、２３ｂの端部で抵抗変化膜２６ａ、２６ｂに接続するため、プログラム電圧を低減することができる。
　なお、図４では、第１の銅配線２３ａ、２３ｂの配線終端部が露出する場合を示しているが、第１の銅配線２３ａ、２３ｂの配線中間部の端部（ラインエッジ）が露出する場合としても良い。
　図５Ａは、本実施形態の抵抗変化素子２のリソグラフィ工程で用いるレチクルの、第１の銅配線２３ａ、２３ｂのパターンのレイアウトを示す図である。図５Ｂは、抵抗変化素子２のリソグラフィ工程で用いるレチクルの、開口部２５ａ、２５ｂのパターンのレイアウトを示す図である。図５Ｃは、第１の銅配線２３ａ、２３ｂのパターンと開口部２５ａ、２５ｂのパターンとの重ね合わせを示す図である。
　図５Ｃに示す重ね合わせによる露出部ａ、ｂ（第１の銅配線２３ａ、２３ｂの端部を含む上面の一部）は、抵抗変化膜２６ａ、２６ｂに接続し、抵抗変化素子２の電気的特性を決める抵抗変化膜２６ａ、２６ｂとの接続面積を規定する。第１の銅配線２３ａと第１の銅配線２３ｂとの位置関係、および、開口部２５ａと開口部２５ｂとの位置関係は、各々、図５Ａおよび図５Ｂのレチクルのレイアウトにより精度よく規定される。
　一方、第１の銅配線２３ａと開口部２５ａとの位置関係、および、第１の銅配線２３ｂと開口部２５ｂとの位置関係は、リソグラフィの重ね合わせ精度に依存し、液浸露光装置を用いた場合は１０ｎｍから３０ｎｍ程度の誤差が生じる。例えば、前述の図１４に示すような配置の場合、この重ね合わせの誤差により２つの銅配線の開口部に露出する面積には差が生じる。一方、本実施形態では、図５Ａのレチクルで、第１の銅配線２３ａと第１の銅配線２３ｂのパターンを同時に露光し、図５Ｂのレチクルで、開口部２５ａと開口部２５ｂのパターンを同時に露光する。このため、これらを重ね合わせて得られる露出部ａと露出部ｂとは、面内方向で並進対称性を有し、両者の面積は等しくなる。
　なお、図５Ｃに示すように、露光装置の重ね合わせ精度を考慮したマージンを設定する必要がある。例えば、第１の銅配線２３ａ、２３ｂのパターンを線幅１００ｎｍ、開口部２５ａ、２５ｂのパターンを一辺の長さが２００ｎｍの正方形、重なりを５０ｎｍ、マージンを５０ｎｍとする、などが可能である。
　なお、第１の銅配線２３ａ、２３ｂのパターンおよび開口部２５ａ、２５ｂのパターンの製造後の形状は、リソグラフィ時の光の近接効果により角部が丸くなるため、この補正（近接効果補正）を行う場合がある。ただし、この補正を行っても角部の丸みは残る。図４の平面図で第１の銅配線２３ａ、２３ｂや開口部２５ａ、２５ｂを丸く描いているのはこのためである。
　第１の銅配線２３ａ、２３ｂのパターンおよび開口部２５ａ、２５ｂのパターンのレイアウトは、図５Ａ、Ｂの他にも、図６Ａ、Ｂや図７Ａ、Ｂのようにすることもできる。図６Ａ、Ｂや図７Ａ、Ｂの場合も、図６Ｃや図７Ｃに示すように、レチクルを重ね合わせて得られる露出部ａと露出部ｂとは面内方向で並進対称性を有することから、露出部ａと露出部ｂの面積は等しくなる。
　抵抗変化素子２の構造は、以下の材料を用いることにより作製することができる。
　シリコン基板上に半導体製造工程を用いて形成されたトランジスタなどの半導体素子等を含む基板（図示省略）上に、第１の層間絶縁膜２１が形成される。第１の層間絶縁膜２１と第２の層間絶縁膜２８とはシリコンと酸素の化合物でよく、より好適には、シリコンと酸素の化合物に任意の量の水素、フッ素、または炭素を添加した低誘電率絶縁膜が好ましい。
　第１のバリア絶縁膜２４と第２のバリア絶縁膜３２とは、各々、第１の銅配線２３ａ、２３ｂを含む第１の層間絶縁膜２１と、第２の銅配線３１を含む第２の層間絶縁膜２８上に形成される。第１のバリア絶縁膜２４と第２のバリア絶縁膜２８は、製造中および製造後に、銅配線に含まれる銅の酸化を防ぐだけでなく、銅が層間絶縁膜に拡散するのを防ぐ効果を有する。第１のバリア絶縁膜２４と第２のバリア絶縁膜３２としては、例えば、炭化シリコン、炭窒化シリコン、窒化シリコン、およびそれらの積層構造を用いることができる。
　第１のバリアメタル２２ａ、２２ｂと第２のバリアメタル２９とは、例えば、窒化タンタルやタンタル、およびこれらの積層膜でよい。第１のバリアメタル２２ａ、２２ｂと第２のバリアメタル２９とは、配線やプラグの銅が層間絶縁膜中へ拡散するのを防ぐ効果を有する。なお、窒化タンタルやタンタルの厚さは５ｎｍから３０ｎｍ程度でよい。
　第１の銅配線２３ａ、２３ｂの材料は、抵抗変化膜２６ａ、２６ｂに金属イオンを供給できる金属であり、半導体集積回路の配線材料である銅とすることが好ましい。プラグ３０ａ、３０ｂおよび第２の銅配線３１の材料は銅が好ましい。
　抵抗変化膜２６ａ、２６ｂは、酸化タンタル、酸化チタンなどの酸化物や、硫化銅、硫化銀などのカルコゲナイド材料とすることができる。例えば、プログラマブルロジック用のスイッチング素子としては酸化物が好ましく、特に酸化タンタルが好適である。酸化物が適しているのは、スイッチング時の電圧がロジック電圧よりも高いためである。さらに、酸化タンタルが好ましいのはスイッチングの繰り返し回数が１０００回以上の耐久性を有し信頼性が高いためである。イオン伝導層である抵抗変化膜２６ａ、２６ｂの厚さは５ｎｍから２０ｎｍ程度が好ましい。厚さが５ｎｍ以下であると、トンネル電流やショットキー電流のためにオフ時にリーク電流が発生する。一方、厚さが２０ｎｍ以上であると、スイッチングの電圧が１０Ｖ以上となって必要な電圧が大きくなる。
　上部電極２７ａ、２７ｂには、抵抗変化素子膜２６ａ、２６ｂにおいて拡散やイオン伝導しにくい金属を用いる。上部電極２７ａ、２７ｂは、抵抗変化素子膜２６ａ、２６ｂの金属成分（例えばタンタル）よりも酸化の自由エネルギーの絶対値が小さい金属材料とすることが好ましい。上部電極２７ａ、２７ｂには、例えば、ルテニウム、プラチナおよびルテニウム合金を用いることができる。
　抵抗変化素子２の構造は、以下の製造工程（図８Ａ～図８Ｆ）により作製することができる。
　[工程１]（層間絶縁膜の形成：図８Ａ）　シリコン基板上に半導体製造工程を用いて形成されたトランジスタなどの半導体素子等を含む基板（図示省略）を用意する。前記基板上に、第１の層間絶縁膜２１としてシリコン窒化膜を化学的気相成長（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ、以下ＣＶＤと略す）法により形成する。
　[工程２]（配線の形成：図８Ｂ）　フォトリソグラフィ技術およびエッチング技術を用いて、第１の銅配線２３ａ、２３ｂが埋設される開口部を第１の層間絶縁膜２１に形成する。形成した開口部に第１のバリアメタル２２ａ、２２ｂ、および銅シード層をＣＶＤ法により形成する。第１のバリアメタル２２ａ、２２ｂは、厚さ１０ｎｍの窒化タンタルとすることができる。銅シード層の厚さは１０ｎｍから１００ｎｍ程度で、少量の不純物、例えばアルミニウムを含有させる。次に、銅シード層上に銅の電解メッキを行う。銅の厚さは８００ｎｍから１２００ｎｍ程度でよい。さらに、開口部外の不要なバリアメタルおよび銅はケミカル・メカニカル・ポリッシング（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ、以下、ＣＭＰと略す）法により削り取る。
　さらに、第１の層間絶縁膜２１と第１のバリアメタル１１ａ、２２ｂと第１の銅配線２３ａ、２３ｂとを覆う第１のバリア絶縁膜２４として、５０ｎｍの厚さを有する炭窒化シリコンをスパッタ法またはＣＶＤ法により形成する。
　さらに、熱処理を行い、銅シード層中の不純物を第１の銅配線２３ａ、２３ｂ全体に拡散させる。この熱処理により第１の銅配線２３ａ、２３ｂのエレクトロマイグレーション耐性が向上する。また、第１の銅配線２３ａ、２３ｂと第１のバリアメタル２２ａ、２２ｂとは第１のバリア絶縁膜２４に覆われているため、熱処理中の銅配線に含まれる銅の酸化を防ぐことができ、製造歩留まりを高くすることができる。
　[工程３]（バリア絶縁膜の開口：図８Ｃ）　第１のバリア絶縁膜２４の開口部２５ａ、２５ｂを、フォトリソグラフィ技術およびエッチング技術を用いて形成する。開口部２５ａ、２５ｂは、第１の銅配線２３ａ、２３ｂの端部を含む上面の一部を、並進対称性を有して開口部２５ａ、２５ｂから露出させる。この並進対称の構成により、抵抗変化膜２６ａ、２６ｂと接続する第１の銅配線２３ａ、２３ｂのそれぞれの端部を含む上面の一部の面積が等しくなることから、プログラム電圧および高抵抗状態のリーク電流のバラツキを低減し、製造歩留まりを高めることができる。また、第１の銅配線２３ａ、２３ｂの端部で抵抗変化膜２６ａ、２６ｂに接続するため、プログラム電圧を低減することができる。
　[工程４]（抵抗変化層および上部電極の形成：図８Ｄ）　抵抗変化膜２６ａ、２６ｂとして酸化タンタルを厚さ１５ｎｍで、上部電極２７ａ、２７ｂとしてルテニウムを厚さ５０ｎｍで、スパッタ法またはＣＶＤ法により形成する。フォトリソグラフィ技術およびエッチング技術を用いて、開口部２５ａ、２５ｂを覆い、かつ、第１のバリア絶縁膜２４の一部を覆う形状に抵抗変化膜２６ａ、２６ｂおよび上部電極２７ａ、２７ｂを加工する。
　[工程５]（層間絶縁膜の形成：図８Ｅ）　第２の層間絶縁膜２８として、ＣＶＤ法によりシリコン酸化膜を形成する。ここで、抵抗変化膜２６ａ、２６ｂや上部電極２７ａ、２７ｂによる段差のために、シリコン酸化膜の表面には段差が存在するため、ＣＭＰ法によりこの段差を平坦化する。第２の層間絶縁膜２８の厚さは６００ｎｍ程度でよい。
　[工程６]（接続プラグと配線の形成：図８Ｆ）　フォトリソグラフィ技術およびエッチング技術を用いて、プラグ３０ａ、３０ｂおよび第２の銅配線３１が埋設される開口部を第２の層間絶縁膜２８に形成する。形成した開口部に第２のバリアメタル２９、および銅の一部となる銅シード層をスパッタ法またはＣＶＤ法により形成する。第２のバリアメタル２９は、厚さ１０ｎｍの窒化タンタルとすることができる。銅シード層の厚さは１０ｎｍから１００ｎｍ程度でよい。次に、銅シード層上に銅のメッキを行う。銅の厚さは８００ｎｍから１２００ｎｍ程度でよい。さらに、開口部外に形成された不要なバリアメタルおよび銅はＣＭＰ法により削り取り、プラグ３０ａ、３０ｂおよび第２の銅配線３１を形成する。次に、スパッタ法またはＣＶＤ法により、第２のバリア絶縁膜３２となる厚さ５０ｎｍの炭窒化シリコンを形成する。
　なお、上記の製造方法では、各層の材質や厚さは、抵抗変化素子としての機能を有する範囲において、様々に変形を行うことが可能である。
　図９は、本実施形態の抵抗変化素子を用いた半導体装置の構成を示すブロック図である。本実施形態の半導体装置１００は、抵抗変化素子１０を、多層銅配線を有する半導体集積回路の前記多層銅配線中に組み込んだクロスバスイッチ２０を有する半導体装置である。半導体集積回路はクロスバスイッチ２０を備えたプログラマブルロジック回路などとすることができる。半導体装置１００は、半導体集積回路を保護するパッケージを有していてもよい。
　図１０は、クロスバスイッチ２０に用いる本実施形態の相補型の抵抗変化素子１０の構成を示す模式図である。図１０の模式図を図３の断面図に対応させると、第１の電極１０１は第１の銅配線２３ａに、第２の電極１０２は第１の銅配線２３ｂに対応する。制御電極１０３は、順に、上部電極２７ａ、第２のバリアメタル３２、プラグ３０ａ、第２の銅配線３１、プラグ３０ｂ、第２のバリアメタル３２、上部電極２７ｂを含む。第２の銅配線３１がトランジスタの拡散層に接続することで、制御電極１０３は抵抗変化素子１０のスイッチングを制御する。第１の抵抗変化膜１０４は抵抗変化膜２６ａに、第２の抵抗変化膜１０５は抵抗変化膜２６ｂに対応する。
　図１１は、本実施形態の相補型の抵抗変化素子１０を用いたクロスバスイッチ２０の構成を示す図である。単位セル２０１は、１つの抵抗変化素子２０２と１つのトンランジスタ２０３とを有する。第１の電極１０１は第１の配線２０４に、第２の電極１０２は第２の配線２０５に、制御電極１０３はトランジスタ２０３のドレインに、それぞれ接続する。トランジスタ２０３のゲートは第３の配線２０６に、ソースは第４の配線２０７に、それぞれ接続する。クロスバスイッチ２０により、プログラマブルロジック回路における信号のルーティングが可能である。
　以上のように、本実施形態によれば、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子およびこれを用いた半導体装置を製造できるようになる。
　本発明は、上記実施形態や実施例に限定されることなく、請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものである。
　また、上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
トランジスタの形成された半導体基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれ、金属イオンを供給する第１と第２の電極と、
前記第１の絶縁膜と前記第１と第２の電極とを覆う第２の絶縁膜と、
前記第１と第２の電極の端部を含む上面の一部を、並進対称性を有して前記第２の絶縁膜から露出させる第１と第２の開口部と、
前記第１と第２の開口部を各々覆い、前記第１と第２の開口部で前記第１と第２の電極の前記端部を含む前記上面の一部に接続する金属析出型の第１と第２の抵抗変化膜と、
前記第１と第２の抵抗変化膜の上面に各々接続する第３と第４の電極と、
前記第３と第４の電極とに接続し、前記トランジスタの拡散層に接続する第５の電極と、を有する抵抗変化素子。
（付記２）
前記抵抗変化膜は、酸化タンタル、酸化チタン、硫化銅、硫化銀、酸化ケイ素の内の少なくとも一つを含む、付記１記載の抵抗変化素子。
（付記３）
前記第１と第２の電極は、銅を含む、付記１または２記載の抵抗変化素子。
（付記４）
前記第１と第２の電極は、半導体集積回路の多層銅配線内の銅配線を含む、付記１から３の内の１項記載の抵抗変化素子。
（付記５）
前記第３と第４の電極は、ルテニウム、プラチナの内の少なくとも一つを含む、付記１から４の内の１項記載の抵抗変化素子。
（付記６）
トランジスタの形成された半導体基板上に第１の絶縁膜を形成し、
金属イオンを供給する第１と第２の電極を前記第１の絶縁膜に埋め込んで形成し、
前記第１の絶縁膜と前記第１と第２の電極とを覆う第２の絶縁膜を形成し、
前記第１と第２の電極の端部を含む上面の一部を、並進対称性を有して前記第２の絶縁膜から各々露出させる第１と第２の開口部を形成し、
前記第１と第２の開口部を各々覆い、前記第１と第２の開口部で前記第１と第２の電極の前記端部を含む前記上面の一部に接続する金属析出型の第１と第２の抵抗変化膜を形成し、
前記第１と第２の抵抗変化膜の上面に各々接続する第３と第４の電極を形成し、
前記第３と第４の電極とに接続し、前記トランジスタの拡散層に接続する第５の電極を形成する、抵抗変化素子の製造方法。
（付記７）
同一のフォトマスク上のパターンで前記第１と第２の電極を露光し、別の同一のフォトマスク上のパターンで前記第１と第２の開口部を露光する、付記６記載の抵抗変化素子の製造方法。
（付記８）
前記抵抗変化膜は、酸化タンタル、酸化チタン、硫化銅、硫化銀、酸化ケイ素の内の少なくとも一つを含む、付記６または７記載の抵抗変化素子の製造方法。
（付記９）
前記第１と第２の電極は、銅を含む、付記６から８の内の１項記載の抵抗変化素子の製造方法。
（付記１０）
前記第１と第２の電極は、半導体集積回路の多層銅配線内の銅配線を含む、付記６から９の内の１項記載の抵抗変化素子の製造方法。
（付記１１）
前記第３と第４の電極は、ルテニウム、プラチナの内の少なくとも一つを含む、付記６から１０の内の１項記載の抵抗変化素子の製造方法。
（付記１２）
付記１から５の内の１項記載の抵抗変化素子を、多層銅配線を有する半導体集積回路の前記多層銅配線内に組み込んだ半導体装置。
　この出願は、２０１５年９月２４日に出願された日本出願特願２０１５－１８６３５６を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１、２、１０　　抵抗変化素子
　２　　半導体集積回路
　３、１００　　半導体装置
　１１　　第１の絶縁膜
　１２ａ　　第１の電極
　１２ｂ　　第２の電極
　１３　　第２の絶縁膜
　１４ａ　　第１の開口部
　１４ｂ　　第２の開口部
　１５ａ　　第１の抵抗変化膜
　１５ｂ　　第２の抵抗変化膜
　１６ａ　　第３の電極
　１６ｂ　　第４の電極
　１７　　第５の電極
　２１　　第１の層間絶縁膜
　２２ａ、２２ｂ　　第１のバリアメタル
　２３ａ、２３ｂ　　第１の銅配線
　２４　　第１のバリア絶縁膜
　２５ａ、２５ｂ　　開口部
　２６ａ、２６ｂ　　抵抗変化膜
　２７ａ、２７ｂ　　上部電極
　２８　　第２の層間絶縁膜
　２９　　第２のバリアメタル
　３０ａ、３０ｂ　　プラグ
　３１　　第２の銅配線
　１０１　　第１の電極
　１０２　　第２の電極
　１０３　　制御電極
　１０４　　第１の抵抗変化膜
　１０５　　第２の抵抗変化膜
　２０　　クロスバスイッチ
　２０１　　単位セル
　２０２　　抵抗変化素子
　２０３　　トランジスタ
　２０４　　第１の配線
　２０５　　第２の配線
　２０６　　第３の配線
　２０７　　第４の配線

Claims (10)

  1. トランジスタの形成された半導体基板上に設けられた第１の絶縁膜と、
    前記第１の絶縁膜に埋め込まれ、金属イオンを供給する第１と第２の電極と、
    前記第１の絶縁膜と前記第１と第２の電極とを覆う第２の絶縁膜と、
    前記第１と第２の電極の端部を含む上面の一部を、並進対称性を有して前記第２の絶縁膜から露出させる第１と第２の開口部と、
    前記第１と第２の開口部を各々覆い、前記第１と第２の開口部で前記第１と第２の電極の前記端部を含む前記上面の一部に接続する金属析出型の第１と第２の抵抗変化膜と、
    前記第１と第２の抵抗変化膜の上面に各々接続する第３と第４の電極と、
    前記第３と第４の電極とに接続し、前記トランジスタの拡散層に接続する第５の電極と、を有する抵抗変化素子。
  2. 前記抵抗変化膜は、酸化タンタル、酸化チタン、硫化銅、硫化銀、酸化ケイ素の内の少なくとも一つを含む、請求項１記載の抵抗変化素子。
  3. 前記第１と第２の電極は、銅を含む、請求項１または２記載の抵抗変化素子。
  4. 前記第１と第２の電極は、半導体集積回路の多層銅配線内の銅配線を含む、請求項１から３の内の１項記載の抵抗変化素子。
  5. 前記第３と第４の電極は、ルテニウム、プラチナの内の少なくとも一つを含む、請求項１から４の内の１項記載の抵抗変化素子。
  6. トランジスタの形成された半導体基板上に第１の絶縁膜を形成し、
    金属イオンを供給する第１と第２の電極を前記第１の絶縁膜に埋め込んで形成し、
    前記第１の絶縁膜と前記第１と第２の電極とを覆う第２の絶縁膜を形成し、
    前記第１と第２の電極の端部を含む上面の一部を、並進対称性を有して前記第２の絶縁膜から各々露出させる第１と第２の開口部を形成し、
    前記第１と第２の開口部を各々覆い、前記開口部で前記第１と第２の電極の前記端部を含む前記上面の一部に接続する金属析出型の第１と第２の抵抗変化膜を形成し、
    前記第１と第２の抵抗変化膜の上面に各々接続する第３と第４の電極を形成し、
    前記第３と第４の電極とに接続し、前記トランジスタの拡散層に接続する第５の電極を形成する、抵抗変化素子の製造方法。
  7. 同一のフォトマスク上のパターンで前記第１と第２の電極を露光し、別の同一のフォトマスク上のパターンで前記第１と第２の開口部を露光する、請求項６記載の抵抗変化素子の製造方法。
  8. 前記抵抗変化膜は、酸化タンタル、酸化チタン、硫化銅、硫化銀、酸化ケイ素の内の少なくとも一つを含む、請求項６または７記載の抵抗変化素子の製造方法。
  9. 前記第１と第２の電極は、銅を含む、請求項６から８の内の１項記載の抵抗変化素子の製造方法。
  10. 請求項１から５の内の１項記載の抵抗変化素子を、多層銅配線を有する半導体集積回路の前記多層銅配線内に組み込んだ半導体装置。
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