JP2004179509A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】配線層による電極層間の短絡の可能性を低減できるようにした半導体装置及びその製造方法を提供する。
【解決手段】半導体基板1上に設けられたソース拡散層42A及びドレイン拡散層42Bと、このソース拡散層42A及びドレイン拡散層42Bを露出する複数のコンタクトホール15A及び15Bを有して半導体基板1を覆うように設けられた層間絶縁膜7と、コンタクトホール15A及び15Bを埋め込むようにソース拡散層42A及びドレイン拡散層42B上に設けられたプラグ電極9A及び9Bと、これらのプラグ電極9A及び9Bの中央部を露出するような開口部19A及び19Bを有して層間絶縁膜7上に設けられた絶縁膜11と、開口部19A及び19Bから露出したプラグ電極9A及び9B上及び、この絶縁膜11上に設けられたメタル配線13A及び13Bとを備えたものである。
【選択図】 図1
【解決手段】半導体基板1上に設けられたソース拡散層42A及びドレイン拡散層42Bと、このソース拡散層42A及びドレイン拡散層42Bを露出する複数のコンタクトホール15A及び15Bを有して半導体基板1を覆うように設けられた層間絶縁膜7と、コンタクトホール15A及び15Bを埋め込むようにソース拡散層42A及びドレイン拡散層42B上に設けられたプラグ電極9A及び9Bと、これらのプラグ電極9A及び9Bの中央部を露出するような開口部19A及び19Bを有して層間絶縁膜7上に設けられた絶縁膜11と、開口部19A及び19Bから露出したプラグ電極9A及び9B上及び、この絶縁膜11上に設けられたメタル配線13A及び13Bとを備えたものである。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、メタル配線が微細化及び高集積化されたLSIに適用して好適な半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
近年、半導体装置の微細化及び高集積化はますます進み、半導体基板上の複数の素子を互いに電気的に接続する配線層の線幅と間隔(以下で、Line/Spaceともいう)は、サブミクロン以下に狭まりつつある。
図13は従来例に係る半導体装置90の構成例を示す断面図である。図13に示すように、この半導体装置90は、MOSトランジスタ40等の素子が形成された半導体基板1と、このMOSトランジスタ40を覆うように設けられた層間絶縁膜7と、MOSトランジスタ40のソース拡散層42A及びドレイン拡散層42Bを層間絶縁膜7から引き出すプラグ電極9A及び9Bと、これらのプラグ電極9A及び9B上にそれぞれ設けられたメタル配線93A及び93Bとを備えている。
【0003】
メタル配線層93A及び93Bは、バリアメタルとして働くチタン/窒化チタン層95と、配線層本体として働くアルミ合金層97とからなるものである。図13に示すように、これらのメタル配線93A及び93Bは、層間絶縁膜7上で互いに所定の距離だけ離れて設けられており、MOSトランジスタ40がオフされている状態では、メタル配線93A及び93Bは電気的に導通しないように設計されている。
【0004】
このように設計された半導体装置90の製造方法を説明する。まず始めに、半導体基板1上にMOSトランジスタ40と、プラグ電極9A及び9Bと、層間絶縁膜7とを周知の半導体製造プロセスを用いて形成する(例えば、特許文献1 参照。)。
次に、プラグ電極9A及び9Bが埋め込み形成された層間絶縁膜7上に、CVDによってバリアメタル層95を形成する。そして、このバリアメタル層95上にアルミ合金層97を形成する。
【0005】
次に、フォトリソグラフィ技術によって、このアルミ合金層97上に配線形状のレジスト パターン(図示せず)を形成する。そして、この図示しないレジストパターンをマスクにしてアルミ合金層97及びバリアメタル層95をドライエッチングする。これにより、メタル配線93A及び93Bを形成する。その後、このメタル配線93A及び93B上に図示しない層間絶縁膜、又は保護膜等を形成して半導体装置90を完成する。
【0006】
【特許文献1】
特開2000−174016号公報(第3−4頁)
【0007】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置90の製造方法によれば、プラグ電極9A及び9Bを含む層間絶縁膜7上にバリアメタル層95とアルミ合金層97を順次形成していた。そして、フォトリソグラフィ技術及びエッチング技術を用いて、このアルミ合金層97とバリアメタル層95パターニングすることによって、メタル配線93A及び93Bを形成していた。
【0008】
しかしながら、メタル配線93A及び93BのLine/Spaceはサブミクロン以下まで微細化されつつあり、現在のフォトリソグラフィ技術では、プラグ電極9A及び9Bに対するメタル配線93A及び93Bの位置合わせのマージンがきわめて小さいという問題があった。
即ち、図14に示すように、メタル配線93A及び93BがX方向に位置ずれして形成されると、プラグ電極9A及び9Bがメタル配線93Aを介してショートしてしまう。このため、メタル配線(以下で、配線層ともいう)93A及び93Bが微細化及び高集積化されるに従って、半導体装置90の歩留まりが低下してしまうという問題があった。
【0009】
そこで、本発明は、このような従来技術の問題点を解決したものであって、配線層による電極層間の短絡の可能性を低減できるようにした半導体装置及びその製造方法の提供を目的とする。
【0010】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る請求項1に記載の半導体装置は、半導体基板上に設けられた所定の導電層と、この導電層を露出する複数の第1の開口部を有して半導体基板を覆うように設けられた第1の絶縁性の膜と、第1の開口部を埋め込むように導電層上に設けられた電極層と、この電極層上面の中央部を露出し周縁部を覆うような第2の開口部を有して第1の絶縁性の膜上に設けられた第2の絶縁性の膜と、第2の開口部から露出した電極層上及び、この第2の絶縁性の膜上に設けられた配線層とを備えたことを特徴とするものである。
【0011】
本発明に係る請求項1に記載の半導体装置によれば、第2の絶縁性の膜によって導電層上に設けられた電極層の中央部は露出され、かつ当該電極層の周縁部は覆われる。そして、この第2の絶縁性の膜から露出した電極層上に配線層が設けられている。従って、絶縁性の膜を用いて、電極層と配線層とが接する接続領域を電極層の中央部上に画定できるので 、配線層がある程度位置ずれして形成された場合でも、電極層の周縁部と配線層との接触を阻止できる。これにより、配線層による電極層間の短絡の可能性を低減することができる。
【0012】
本発明に係る請求項2に記載の半導体装置の製造方法は、半導体基板上に所定の導電層を形成する工程と、この導電層を覆うように半導体基板上に第1の絶縁性の膜を形成する工程と、この第1の絶縁性の膜を選択的に除去して導電層を露出する複数の第1の開口部を形成する工程と、この第1の開口部を埋め込むように導電層上に電極層をそれぞれ形成する工程と、この電極層が形成された第1の絶縁性の膜上に第2の絶縁性の膜を形成する工程と、この第2の絶縁性の膜を選択的に除去して電極層上面の中央部を露出し周縁部を覆うような第2の開口部を形成する工程と、この第2の開口部から露出した電極層上及び、第2の絶縁性の膜上に配線層を形成する工程とを有することを特徴とするものである。
【0013】
本発明に係る請求項2に記載の半導体装置の製造方法によれば、絶縁性の膜を用いて、電極層と配線層とが接する接続領域を電極層の中央部上に画定できるので、配線層がある程度位置ずれして形成された場合でも、電極層の周縁部と配線層との接触を阻止できる。これにより、配線層形成工程のプロセスマージンを増大できる。
【0014】
さらに、本発明に係る請求項3に記載の半導体装置の製造方法は、請求項2に記載の半導体装置の製造方法において、第2の開口部から露出した電極層上及び、第2の絶縁性の膜上に配線層を形成する工程は、第2の開口部を埋め込むように第2の絶縁性の膜上に第1の金属膜を形成し、この第1の金属膜に所定の平坦化処理を施して、第2の開口部以外に形成された第1の金属膜を除去し、平坦化処理された第1の金属膜上及び、第2の絶縁性の膜上に第2の金属膜を形成し、その後、この第2の金属膜を所定の配線形状に成形する工程であることを特徴とするものである。従って、第2の開口部内に埋め込み性良く、かつ平坦性良く第1の金属膜を形成できるので、配線層の加工性を向上できる。
【0015】
本発明に係る請求項4に記載の半導体装置の製造方法は、請求項2に記載の半導体装置の製造方法において、第2の開口部から露出した電極層上及び、第2の絶縁性の膜上に配線層を形成する工程は、第2の開口部が形成された第2の絶縁性の膜上にアルミ合金膜を形成し、このアルミ合金膜を所定の配線形状に成形する工程であることを特徴とするものである。従って、請求項3に記載の半導体装置の製造方法と比べて、工程数少なく配線層を簡単に形成できる。
【0016】
本発明に係る請求項5に記載の半導体装置の製造方法は、請求項2に記載の半導体装置の製造方法において、第2の開口部から露出した電極層上及び、第2の絶縁性の膜上に配線層を形成する工程は、第2の開口部が形成された第2の絶縁性の膜上に銅膜を形成し、この銅膜を所定の配線形状に成形する工程であることを特徴とするものである。従って、配線層をアルミ合金膜で形成する場合と比べて、配線層を低抵抗化でき、半導体装置におけるトランジスタ動作の高速化に寄与できる。
【0017】
本発明に係る請求項6に記載の半導体装置の製造方法は、請求項2に記載の半導体装置の製造方法において、第2の開口部から露出した電極層上及び、第2の絶縁性の膜上に配線層を形成する工程は、第2の開口部が形成された第2の絶縁性の膜上に第1の銅膜を形成し、この第1の銅膜に所定の平坦化処理を施して、第2の開口部以外に形成された第1の銅膜を除去し、平坦化処理された第1の銅膜上及び、第2の絶縁性の膜上に第3の絶縁性の膜を形成し、この第3の絶縁性の膜に所定の配線形状を有した溝部を形成し、この溝部が形成された第3の絶縁性の膜上に第2の銅膜を形成し、その後、この第2の銅膜に所定の平坦化処理を施して、溝部以外に形成された第2の銅膜を除去する工程であることを特徴とするものである。従って、請求項5に記載の半導体装置の製造方法と比べて、ダマシン法を応用しているので、配線層の微細加工性を向上できる。
【0018】
本発明に係る請求項7に記載の半導体装置の製造方法は、請求項2〜6 のいずれかに記載の半導体装置の製造方法において、第1、第2の開口部を形成する工程はそれぞれフォトリソグラフィ技術及びエッチング技術を用いて行い、第2の開口部を形成する際に使用するフォトマスクには、第1の開口部を形成するためのフォトマスクを用いることを特徴とするものである。従って、第2の開口部を形成するためのフォトマスクをわざわざ用意する必要がないので、従来方式に対して、製造コストの上昇を抑制できる。
【0019】
本発明に係る請求項8に記載の半導体装置の製造方法は、請求項6に記載の半導体装置の製造方法において、第2の開口部を形成する工程はフォトリソグラフィ技術及びエッチング技術を用いて行い、第2の開口部を形成する際に使用するフォトマスクには、溝部を形成するためのフォトマスクを用いることを特徴とするものである。従って、第2の開口部と溝部を1つのフォトマスクで形成でき、製造コストの上昇を抑制できる。
【0020】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。図1は、本発明の第1の実施形態に係る半導体装置100の構成例を示す断面図である。
(1)第1実施形態
図1に示す半導体装置100は、例えば、半導体基板上に設けられた複数の素子を電気的に接続する配線層のLine/Spaceがサブミクロン以下まで微細化及び高集積化されたLSIである。
【0021】
この半導体装置100は、例えばMOSトランジスタ40等の素子を備えた半導体基板1と、このMOSトランジスタ40等を覆うように半導体基板1上に設けられた層間絶縁膜7と、この層間絶縁膜7に覆われたMOSトランジスタ40のソース拡散層及びドレイン拡散層を層間絶縁膜7から引き出すプラグ電極9A及び9Bと、これらのプラグ電極9A及び9B上にそれぞれ設けられたメタル配線13A及び13Bとを備えている。また、この半導体装置100は、層間絶縁膜7上と、プラグ電極9A及び9Bの周縁部上に絶縁膜11を備えている。
【0022】
図1において、半導体基板1は例えば単結晶シリコンからなるものである。この半導体基板1には、ボロン等の不純物が少量添加されp型になっている。また、この半導体基板1の表面には、ボロン等のp型不純物を所定量だけ含むp型のウェル拡散層3が設けられている。
MOSトランジスタ40は、このウェル拡散層3に設けられている。さらに、図1に示すように、このMOSトランジスタ40は、ソース拡散層42A及びドレイン拡散層42Bと、ゲート酸化膜44及びゲート電極46を備えている。ソース拡散層42A及びドレイン拡散層42Bは、ウェル拡散層3にリン等のn型不純物が所定量だけ選択的に注入されて形成されたものである。
【0023】
ゲート酸化膜44は半導体基板1が熱酸化されて形成されたものである。このゲート酸化膜44は、例えばシリコン酸化膜であり、その膜厚は100Å程度である。ゲート電極46は、ゲート酸化膜44上に形成されたものである。このゲート電極46は、例えば少量のリンが添加された多結晶シリコンからなるものである。このゲート電極46の表面は酸化膜でおおわれている。また、このゲート電極46の側壁部にはサイドウォールスペーサが設けられている。
【0024】
層間絶縁膜7は、例えば10000Å程度のシリコン酸化膜であり、MOSトランジスタ40を覆うようにして半導体基板1上に設けられている。図1に示すように、この層間絶縁膜7はその表面が平坦化されている。
また、この層間絶縁膜7には複数の開口部15A及び15Bが設けられており、これらの開口部15A及び15Bからソース拡散層42A及びドレイン拡散層42Bが露出している。以下で、これらの開口部15A及び15Bをコンタクトホールともいう。
【0025】
図1に示すように、これらのコンタクトホール15A及び15Bは、その上方の側壁部がいわゆるテーパ状になっている。これは、コンタクトホール15A及び15Bへのプラグ電極9A及び9Bの埋め込み性を高めるためである。これらのコンタクトホール15A及び15Bは、例えば上方から見て略円形状である。これらのコンタクトホール15A及び15Bは、その下方部(底部)の直径が、例えば0. 3μm程度であり、その上方部(開口部)側の直径が、例えば0. 6μm程度である。
【0026】
図1に示すように、プラグ電極9A及び9Bは、コンタクトホール15A及び15Bにそれぞれ埋め込まれるようにして形成されている。これらのプラグ電極9A及び9Bは、例えばバリアメタルとして機能する窒化チタン(TiN)と、電極として機能するタングステン(W)とから構成されている。そして、プラグ電極9A及び9Bの上面は、層間絶縁膜7の上面と高さがほぼ一致するようになされている。
【0027】
絶縁膜11は、層間絶縁膜7上及びプラグ電極9A及び9B上に形成された膜である。この絶縁膜11は、例えばシリコン酸化膜又はシリコン窒化膜であり、その膜厚は1000Å程度である。また、図1に示すように、この絶縁膜11には複数の開口部が設けられている。上述したプラグ電極9A及び9Bの上面の中央部は、この絶縁膜11に設けられた開口部から露出している。また、プラグ電極9A及び9Bの周縁部は絶縁膜11で覆われている。
【0028】
この絶縁膜11に設けられた開口部は、例えば上方から見て略円形状であり、その開口径は例えば0. 3μm程度である。半導体装置100では、これらの開口部の中心がコンタクトホール15A及び15Bの中心と重なるように設計されている。
メタル配線13A及び13Bは、絶縁膜11の開口部から露出したプラグ電極9A及び9Bと接している。メタル配線13A及び13Bは、例えば図1の紙面方向(Y方向)に向けて延びるように、絶縁膜11上に設けられている。
【0029】
これらのメタル配線13A及び13Bを構成する材料には、電気抵抗が低く、かつ絶縁膜11等との接着性が強い任意の金属(積層)膜が選択される。例えば、メタル配線13A及び13Bは、配線層本体として働くアルミ合金(Al−Cu)層と、バリアメタルとして働くチタン/ 窒化チタン(Ti/TiN)層とから構成されている。
【0030】
図1において、これらのメタル配線13A及び13Bの線幅(Line)は、例えば0. 9μm程度である。また、メタル配線13A及び13B間の離隔距離(Space )は0. 2μm程度である。これらのメタル配線13A及び13Bは、図示しない層間絶縁膜、又は保護膜等で覆われている。
ところで、この半導体装置100では、プラグ電極9A及び9Bの周縁部は絶縁膜11によって覆われ、プラグ電極9A及び9Bの上面の中央部は絶縁膜11から露出している。即ち、プラグ電極9A及び9Bとメタル配線13A及び13Bとがそれぞれ接する領域(以下で、接続領域ともいう)19A及び19Bは、絶縁膜11によって当該プラグ電極19A及び19Bの中央部上に画定されている。
【0031】
このため、図12に示すように、例えば、メタル配線13A及び13Bが意図せずプラグ電極9A及び9Bに対してX方向にある程度位置ずれして形成された場合でも、メタル配線13Aとプラグ電極9Bとの接触を絶縁膜11によって阻止できる。それゆえ、メタル配線13Aを介したプラグ電極9Aとプラグ電極9Bとのショート(短絡)の可能性を低減することができる。
【0032】
上記の第1実施形態において、層間絶縁膜7は本発明の第1の絶縁性の膜に対応している。また、ソース拡散層42Aとドレイン拡散層42Bをあわせたものが、本発明の導電層に対応している。さらに、プラグ電極9A及び9Bは本発明の電極層に対応し、メタル配線13A及び13Bは本発明の配線層に対応している。
【0033】
また、絶縁膜11は、本発明の第2の絶縁性の膜に対応している。さらに、コンタクトホール15A及び15Bは本発明の第1の開口部は対応し、絶縁膜11に設けられた開口部は、本発明の第2の開口部に対応している。
次に、本発明の第1の実施形態に係る半導体装置100の製造方法について説明する。図 2(A)〜図4は半導体装置100の製造方法を示す工程図である。ここでは、図1に示した半導体装置100を図2(A)〜図4に沿って製造する場合を想定する。従って、図2(A)〜図4において図1と対応する部分には同一符号を付す。
【0034】
図2(A)に示すように、まず始めに、周知の半導体プロセス技術を用いて、半導体基板1上に複数のMOSトランジスタ40を形成する。即ち、図2(A)に示す半導体基板1上にボロン等のp型不純物を選択的に注入し熱拡散して、ウェル拡散層3を形成する。次に、LOCOS(Local Oxidation of Silicon)プロセス等を用いて、この半導体基板1に素子分離領域(図示せず)を形成する。
【0035】
素子分離領域を形成後、この半導体基板1を熱酸化してゲート酸化膜44を形成する。そして、このゲート酸化膜44上に多結晶シリコン膜を形成する。この多結晶シリコン膜の形成は、例えばCVDにより行う。さらに、この多結晶シリコン膜にリン等の不純物を所定量だけ注入して、所定の導電性を持たせる。
次に、この多結晶シリコン膜をパターニングして、チャネルとなる領域のゲート酸化膜44上にゲート電極46を形成する。このゲート電極46のパターニングには、周知のフォトリソグラフィ技術とエッチング技術(ドライエッチング)を用いる。
【0036】
図2(A)に示すゲート電極46を形成した後に、半導体基板1を熱酸化してゲート電極46表面にシリコン酸化膜を形成する。さらに、このゲート電極46をマスクにして、ウェル拡散層3にリン等のn型不純物を選択的に注入し熱拡散して、ソース拡散層42A及びドレイン拡散層42Bを形成する。
さらに、この半導体基板1上にCVDでシリコン窒化膜を形成し、このシリコン窒化膜をエッチバックして、ゲート電極の側壁にサイドウォールスペーサを形成する。その後、ソース拡散層42A及びドレイン拡散層42Bにさらにヒ素等の不純物を注入して、プラグ電極9A及び9Bと接続するソース拡散層42A及びドレイン拡散層42Bの電気抵抗を所定の値にまで低減する。
【0037】
このようにして、半導体基板1上に複数のMOSトランジスタ40を形成した後に、この半導体基板1上にCVDで層間絶縁膜7を形成する。上述したように、この層間絶縁膜7は例えばシリコン酸化膜である。
次に、この層間絶縁膜7の表面を平坦化処理する。この平坦化処理は、例えばCMP(Chemical Mechanical Polishing )や、エッチバックにより行う。その後、図2(B)に示すように、フォトリソグラフィ技術を用いて、層間絶縁膜7の選択的な領域、この例ではソース拡散層42A及びドレイン拡散層42Bの上方を開口するような(コンタクトホール形成用の)第1のレジストパターン31を層間絶縁膜7上に形成する。
【0038】
このレジストパターン31の形成工程では、例えば、まず始めに、平坦化処理された層間絶縁膜7上に周知のフォトレジストを塗布する。ここでは、コンタクトホールの微細加工性を考慮してポジ型のフォトレジストを使用する。
次に、フォトレジストが塗布された半導体基板(ウェハ)1をステッパ等の露光装置にセットすると共に、コンタクトホール形成用のフォトマスクを露光装置にセットする。そして、所定の露光条件下でウェハ1上に塗布されたフォトレジストを感光する。その後、この感光されたフォトレジストを現像処理して、図2(B)に示すようなレジストパターン31を形成する。
【0039】
次に、図2(B)に示すように、このレジストパターン31をマスクにして層間絶縁膜7 をドライエッチングし、コンタクトホール15A及び15Bを形成する。
ここで、ドライエッチングとは例えばRIE(Reactive Ion Etching)である。このコンタクトホール15A及び15Bの形成工程では、エッチング時間を延長するなどして意図的に層間絶縁膜7をオーバエッチングし、コンタクトホール15A及び15Bの開口側でサイドエッチングを促進させる。これによりコンタクトホール15A及び15Bの側壁をテーパ状に成形する。
【0040】
次に、コンタクトホール15A及び15Bが形成された半導体基板1上に窒化チタン(TiN)とタングステン(W)をそれぞれCVDにより順次形成する。ここで、Wはプラグ電極本体を構成する膜であり、TiNはWのバリアメタルである。
このとき、コンタクトホール15A及び15Bの開口側はテーパ状になされているので、WF6等の原料ガスをコンタクトホールの底部にまで導入することができ、良好な埋め込み性を得ることができる。
【0041】
次に、W及びTiNが形成された半導体基板1の全面をエッチバック又はCMPによりエッチングして、コンタクトホール15A及び15B以外に形成されたW及びTiNを除去する。これにより、図3(A)にしめすようなプラグ電極9A及び9Bを形成する。
次に、図3(B)に示すように、プラグ電極9A及び9Bが埋め込まれた層間絶縁膜7の全面に、CVD等によって薄い絶縁膜11を形成する。この薄い絶縁膜11は、例えばシリコン酸化膜やシリコン窒化膜である。また、その膜厚は1000Å程度である。
【0042】
図3(B)に示すように、この絶縁膜11を形成した後に、フォトリソグラフィ技術を用いて、プラグ電極9A及び9B上を開口するような第2のレジストパターン33を形成する。
この第2のレジストパターン33の形成方法は、図2(B)に示した第1のレジストパターン31と同様にフォトリソグラフィ技術を用いて行う。また、このレジストパターン33を形成する際に使用するフォトマスクには、レジストパターン31を形成する際に使用したフォトマスクをそのまま用いることができる。
【0043】
これは、半導体装置100では、絶縁膜11に形成される開口部17A及び17Bの中心が、コンタクトホール15A及び15Bの中心と重なるように設計されているからである。従って、レジストパターン33を形成するために、わざわざ新たなフォトマスクを用意する必要はないので、半導体装置100の製造コストを抑制できる。
【0044】
レジストパターン31を形成する際に用いたフォトマスクをそのまま用いると共に、レジストパターン33を形成する際の露光量を、レジストパターン31を形成した際の露光量よりも小さくすることで、レジストパターン31に比べて開口部の大きさを小さくすることができる。露光量は、例えば露光時間で調整する。
【0045】
次に、このレジストパターン33をマスクにして絶縁膜11をドライエッチングし、コンタクトホール15A及び15Bの上方部よりも径の小さい開口部17A及び17Bを形成する。これにより、プラグ電極9A及び9Bの周縁部は絶縁膜11で覆われ、プラグ電極9A及び9Bの中央部は開口部17A及び17Bから露出するようになされる。
【0046】
次に、図4に示すように、開口部が形成された絶縁膜11上に、チタン(Ti)と窒化チタン(TiN)等をそれぞれCVDによって順次形成する。さらに、このTi/TiN上にアルミ合金膜をスパッタ法により形成する。上述したように、このアルミ合金膜は、例えばアルミ(Al)と銅(Cu)からなるAl−Cuであり、メタル配線本体を構成するものである。また、Ti/TiNはAl−Cuのバリアメタルである。
【0047】
その後、このAl−CuとTi/TiNとをフォトリソグラフィ技術及びエッチング技術(ドライエッチ)によりパターニングし、メタル配線13A及び13Bを形成する。これにより、図1に示した半導体装置100を完成する。
この半導体装置100では、プラグ電極9A及び9Bのメタル配線13A及び13Bと接続する領域19A及び19Bが、絶縁膜11によってプラグ電極9A及び9B上に小さく画定されている。
【0048】
従って、メタル配線13A及び13Bのパターニング工程において、メタル配線形成用のフォトマスクがプラグ電極9A及び9Bに対してある程度位置ずれし、図12に示すようにメタル配線13A及び13BがX方向にある程度シフトして形成された場合でも、メタル配線13Aによるプラグ電極9A及び9B間のショートを防ぐことができる。
【0049】
これにより、従来方式の半導体装置90と比べて、メタル配線13Aによるプラグ電極9A及び9B間のショートの可能性を低減できる。それゆえ、半導体装置の歩留まりを向上でき、さらなる微細化と高集積化に寄与できる。
ところで、上述の実施形態では、メタル配線13A及び13BにTi/TiNをバリアメタルに備えたAl− Cuを用いる場合について説明した。しかしながら、これらのメタル配線13A及び13Bの構成材料はAl− Cuに限定されるものではない。そこで、以下の第2〜4の実施形態では、これらのメタル配線13A及び13Bを、種々の金属膜で構成する場合について説明する。
(2)第2実施形態
図5は本発明の第2の実施形態に係る半導体装置200の構成例を示す断面図である。この第2実施形態では、メタル配線13A及び13Bをタングステン(W)層と、バリアメタルを含むAl− Cu層とで構成する場合について、その断面構造と製造方法を説明する。メタル配線13A及び13B以外の他の条件ついては、上述した半導体装置100と同様である。従って、図5において、図1と対応する部分には同一符号を付し、その詳細な説明は省略する。
【0050】
図5に示すように、この半導体装置200では、メタル配線13A及び13Bが第一層目となるW層61と、第二層目となるAl−Cu層63とで構成される。また、このAl−Cu層63は、バリアメタルのTi/TiNと、配線層本体のAl− Cuとから構成される。W層61は絶縁膜11に設けられた開口部に埋め込まれており、その上面は絶縁膜11と共に平坦化されている。Al−Cu層63は、このW層61を含む絶縁膜11上に形成されている。
【0051】
この半導体装置200においても、接続領域19A及び19Bは絶縁膜11によってプラグ電極9A及び9Bの上面中央部に画定されている。
従って、例えば、メタル配線13A及び13BがX方向にある程度シフトして形成されてしまった場合でも、プラグ電極9A及び9Bのショートを防ぐことができる。
【0052】
上記の第2実施形態において、W層61は本発明の第1の金属膜に対応し、Al−Cu層63は本発明の第2の金属膜に対応する。
図6及び図7は、半導体装置200の製造方法(その1 、2)を示す断面図である。図6(A)において、絶縁膜11に開口部17A及び17Bを形成するまでの工程は半導体装置100と同様なので、その説明を省略する。
【0053】
図6(A)において開口部17A及び17Bを形成した後、図6(B)に示すように、この開口部17A及び17Bが形成された半導体基板1上にCVDでタングステン(W)膜61を形成する。次に、エッチバック、又はCMPによってW膜61の表面を平坦化処理し、W膜61の表面と絶縁膜11の高さとを一致させる。これにより、図7(A)に示すように、開口部17A及び17BにはW膜61が埋め込まれ、かつその表面が平坦化される。
【0054】
次に、図7(B)に示すように、開口部が形成された絶縁膜11上に、チタン(Ti)と窒化チタン(TiN)等をそれぞれCVDによって順次形成する。さらに、このTi/TiN膜63A上にAl−Cu膜63Bをスパッタ法により形成する。このとき、開口部17A及び17BにはW膜61が埋め込まれ、かつその表面は平坦化されているので、Ti/TiN膜63A及びAl−Cu膜63Bを平坦性良く形成することができる。
【0055】
その後、このAl−Cu膜63BとTi/TiN膜63Aとをフォトリソグラフィ技術及びエッチング技術によりパターニングし、メタル配線を形成する。これにより、図5に示した半導体装置200が完成する。
この半導体装置200では、開口部17A及び17B内にW膜61を埋め込むことによっ てメタル配線13A及び13Bを形成している。従って、半導体装置100と比べて、メタル配線13A及び13Bの開口部17A及び17B内への埋め込み性と平坦性を共に向上させることができる。
【0056】
尚、この第2の実施形態では、メタル配線13A及び13Bの第一層目をW膜で構成する場合について説明したが、これに限られることはない。例えば、メタル配線13A及び13Bの第一層目を銅(Cu)膜としても良い。この場合には、Cu膜をCVDで形成する。
(3)第3実施形態
図8は本発明の第3の実施形態に係る半導体装置300の構成例を示す断面図である。この第3実施形態では、メタル配線13A及び13Bを銅(Cu)のみで構成する場合について、その断面構造と製造方法を説明する。
【0057】
メタル配線13A及び13B以外の他の条件ついては、図1に示した半導体装置100と同様である。従って、図8において、半導体装置100と対応する部分には同一符号を付し、その詳細な説明は省略する。
図8に示すように、この半導体装置300では、メタル配線13A及び13BはCu膜のみで構成される。そして、この半導体装置300においても、半導体装置100と同様に、接続領域19A及び19Bは絶縁膜11によってプラグ電極9A及び9Bの中央部上に画定されている。
【0058】
従って、メタル配線13A及び13Bが意図せずX方向にある程度シフトして形成された場合でも、これらのメタル配線13A及び13Bによるプラグ電極9A及び9Bのショートを防ぐことができる。
図9(A)及び(B)は、半導体装置300の製造方法を示す断面図である。絶縁膜11に開口部17A及び17Bを形成するまでの工程は、半導体装置100と同様なので、その説明を省略する。
【0059】
この第3実施形態では、開口部17A及び17Bを形成した後に、この開口部17A及び17Bが形成された半導体基板1上にCuをめっきで形成する。このCuのめっきは、例えば周知の電解めっき法で行う。
即ち、図9(A)に示すように、まず始めに、開口部17A及び17Bが形成された半導体基板1上にスパッタリング法でCu膜を薄く(例えば、数10nm程度)形成する。
【0060】
次に、このCu膜が薄く形成された半導体基板(ウェハ)1を周知の電解めっき装置(図示せず)に装着する。この電解めっき装置は、例えばCuイオンを含む溶液中に陽極と陰極を設置して電流を流し、陰極上にCuイオンを析出させる装置である。ここでは、電解めっき装置の陰極を薄いCu膜がスパッタリングされたウェハ1 にコンタクトさせた状態で、この電解めっき装置の陰極と陽極との間に電流を流し、溶液中のCuイオンをウェハ1上に析出させる。これにより、図7(B)に示すように、ウェハ1上にCu膜を厚く形成する。めっき後のCu膜69の厚みは、例えば0. 3μm程度である。
【0061】
次に、フォトリソグラフィ技術及びエッチング技術を用いて、このCu膜69をパターニングし、メタル配線13A及び13Bを形成する。これにより、半導体装置300が完成する。
この半導体装置300では、半導体装置100及び200と比べて、メタル配線13A及び13Bの開口部17A及び17B内への埋め込み性をさらに向上させることができる。
(4)第4実施形態
図10(A)〜図11(B)は本発明の第4実施形態に係る半導体装置400の製造方法を示す工程図である。この第4実施形態では、メタル配線13A及び13Bを銅(Cu)のみで構成することを前提にして、これらのメタル配線13A及び13Bをダマシン法で形成する場合について説明する。
【0062】
その他の条件ついては、上述した半導体装置100と同様である。従って、図10(A)〜図11(B)において、図1と対応する部分には同一符号を付し、その詳細な説明は省略する。
図10(A)において、絶縁膜11に開口部17A及び17Bを形成するまでの工程は、半導体装置100と同様である。開口部17A及び17B形成用のフォトマスクには、コンタクトホール15A及び15Bを形成する際に使用したフォトマスクを用いる。
【0063】
開口部17A及び17Bを形成した後に、これらの開口部17A及び17Bが形成された絶縁膜11上にCuを電解めっき法で形成する。図10(B)において、めっき後のCu膜69の膜厚は、例えば0. 3μm程度である。
次に、図10(B)に示すように、CMPにより、このCu膜69の表面を平坦化処理して、Cu膜69の表面の高さと絶縁膜11の高さとを一致させる。これにより、開口部17A及び17BにCu膜69が埋め込まれ、かつその表面が平坦化される。
【0064】
次に、図11(A)において、Cu膜69が埋め込まれた絶縁膜11上に第3の絶縁膜65を形成する。この絶縁膜65は、例えばシリコン酸化膜である。そして、フォトリソグラフィ技術及びエッチング技術を用いて、この絶縁膜65に配線形状の溝部67A及び67Bを形成する。
その後、これらの溝部67A及び67Bが形成された絶縁膜65上にCu膜を電解めっき法で形成する。めっき後のCu膜の膜厚は、例えば0. 3μm程度である。その後、CMPにより、このCu膜の表面をエッチングして、溝部67A及び67Bに埋め込まれたCu膜の表面の高さと絶縁膜65の高さとを一致させる。これにより、図11(B)に示すように半導体装置400が完成する。
【0065】
このように、半導体装置400の製造方法では、Cu配線の形成方法として広く知られるダマシン法を応用している。従って、ドライエッチングを適用せずにCuからなるメタル配線13A及び13Bを形成できるので、半導体装置300と比べて、メタル配線13A及び13Bの加工性が良い。
また、この半導体装置400においても、上述した半導体装置100、200及び300と同様に、接続領域19A及び19Bが絶縁膜11によってプラグ電極上面の中央部上に画定されているので、メタル配線13A及び13Bがある程度シフトして形成された場合でも、このメタル配線13A又は13Bによるプラグ電極9A及び9B間のショートを防ぐことができる。
【0066】
尚、この第4実施形態では、開口部17A及び17Bを形成する際に使用するフォトマスクには、コンタクトホール15A及び15Bを形成する際に使用したフォトマスクを用いることを前提としたが、これに限られることはない。例えば、開口部17A及び17B形成用のフォトマスクには、溝部67A及び67B形成用のフォトマスクを使用しても良い。
【0067】
半導体装置400では、Z方向に延びるコンタクトホール15A及び15Bの中心線が、XY方向に延びる溝部67A及び67Bの中心線と直交するように設計される。従って、溝部67A及び67B形成用のフォトマスクを使用して開口部17A及び17Bを形成した場合でも、接続領域19A及び19Bをプラグ電極15A及び15B上面の中央部上に画定できる。
【0068】
もちろん、この場合でも、フォトリソグラフィ工程での露光量を調整して、開口部17A及び17Bの寸法幅をコンタクトホール15A及び15Bの開口部側の直径よりも小さく抑える。
また、上述の第1〜第4実施形態では、 ソース拡散層42A及びドレイン拡散層42Bの集合体を導電層の一例として説明したが、これに限られることはない。導電層は半導体基板に不純物がイオン注入されて形成される不純物拡散層や、アルミ合金等からなる配線層等でも良い。
【0069】
【発明の効果】
以上説明したように、本発明に係る半導体装置及びその製造方法によれば、電極層と配線層とが接する接続領域を電極層上面の中央部上に画定できるので、配線層がある程度位置ずれして形成された場合でも、配線層による電極層間の短絡を防止することができる。
【0070】
従って、配線層による電極層間の短絡の可能性を低減でき、配線層を形成する工程のプロセスマージンを増大できる。これにより、半導体装置のさらなる微細化と高集積化に寄与できる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る半導体装置100の構成例を示す断面図である。
【図2】半導体装置100の製造方法(その1)を示す工程図である。
【図3】半導体装置100の製造方法(その2)を示す工程図である。
【図4】半導体装置100の製造方法(その3)を示す工程図である。
【図5】半導体装置200の構成例を示す断面図である。
【図6】半導体装置200の製造方法(その1)を示す工程図である。
【図7】半導体装置200の製造方法(その2)を示す工程図である。
【図8】半導体装置300の構成例を示す断面図である。
【図9】半導体装置300の製造方法を示す工程図である。
【図10】半導体装置400の製造方法(その1)を示す工程図である。
【図11】半導体装置400の製造方法(その2)を示す工程図である。
【図12】メタル配線のプロセスマージンの一例を示す概念図である。
【図13】従来例に係る半導体装置90の構成例を示す断面図である。
【図14】半導体装置90の問題点を示す概念図である。
【符号の説明】
1 半導体基板、3 ウェル拡散層、7 層間絶縁膜、9A、9B プラグ電極、11、65 絶縁膜、13A、13B メタル配線、15A、15B コンタクトホール、17A、17B 開口部、19A、19B 接続領域、31、33 レジストパターン、40 MOSトランジスタ、42A ソース拡散層、42B ドレイン拡散層、46 ゲート電極、61 W層、63 Al−Cu層、67 溝部、69 Cu膜、
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、メタル配線が微細化及び高集積化されたLSIに適用して好適な半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
近年、半導体装置の微細化及び高集積化はますます進み、半導体基板上の複数の素子を互いに電気的に接続する配線層の線幅と間隔(以下で、Line/Spaceともいう)は、サブミクロン以下に狭まりつつある。
図13は従来例に係る半導体装置90の構成例を示す断面図である。図13に示すように、この半導体装置90は、MOSトランジスタ40等の素子が形成された半導体基板1と、このMOSトランジスタ40を覆うように設けられた層間絶縁膜7と、MOSトランジスタ40のソース拡散層42A及びドレイン拡散層42Bを層間絶縁膜7から引き出すプラグ電極9A及び9Bと、これらのプラグ電極9A及び9B上にそれぞれ設けられたメタル配線93A及び93Bとを備えている。
【0003】
メタル配線層93A及び93Bは、バリアメタルとして働くチタン/窒化チタン層95と、配線層本体として働くアルミ合金層97とからなるものである。図13に示すように、これらのメタル配線93A及び93Bは、層間絶縁膜7上で互いに所定の距離だけ離れて設けられており、MOSトランジスタ40がオフされている状態では、メタル配線93A及び93Bは電気的に導通しないように設計されている。
【0004】
このように設計された半導体装置90の製造方法を説明する。まず始めに、半導体基板1上にMOSトランジスタ40と、プラグ電極9A及び9Bと、層間絶縁膜7とを周知の半導体製造プロセスを用いて形成する(例えば、特許文献1 参照。)。
次に、プラグ電極9A及び9Bが埋め込み形成された層間絶縁膜7上に、CVDによってバリアメタル層95を形成する。そして、このバリアメタル層95上にアルミ合金層97を形成する。
【0005】
次に、フォトリソグラフィ技術によって、このアルミ合金層97上に配線形状のレジスト パターン(図示せず)を形成する。そして、この図示しないレジストパターンをマスクにしてアルミ合金層97及びバリアメタル層95をドライエッチングする。これにより、メタル配線93A及び93Bを形成する。その後、このメタル配線93A及び93B上に図示しない層間絶縁膜、又は保護膜等を形成して半導体装置90を完成する。
【0006】
【特許文献1】
特開2000−174016号公報(第3−4頁)
【0007】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置90の製造方法によれば、プラグ電極9A及び9Bを含む層間絶縁膜7上にバリアメタル層95とアルミ合金層97を順次形成していた。そして、フォトリソグラフィ技術及びエッチング技術を用いて、このアルミ合金層97とバリアメタル層95パターニングすることによって、メタル配線93A及び93Bを形成していた。
【0008】
しかしながら、メタル配線93A及び93BのLine/Spaceはサブミクロン以下まで微細化されつつあり、現在のフォトリソグラフィ技術では、プラグ電極9A及び9Bに対するメタル配線93A及び93Bの位置合わせのマージンがきわめて小さいという問題があった。
即ち、図14に示すように、メタル配線93A及び93BがX方向に位置ずれして形成されると、プラグ電極9A及び9Bがメタル配線93Aを介してショートしてしまう。このため、メタル配線(以下で、配線層ともいう)93A及び93Bが微細化及び高集積化されるに従って、半導体装置90の歩留まりが低下してしまうという問題があった。
【0009】
そこで、本発明は、このような従来技術の問題点を解決したものであって、配線層による電極層間の短絡の可能性を低減できるようにした半導体装置及びその製造方法の提供を目的とする。
【0010】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る請求項1に記載の半導体装置は、半導体基板上に設けられた所定の導電層と、この導電層を露出する複数の第1の開口部を有して半導体基板を覆うように設けられた第1の絶縁性の膜と、第1の開口部を埋め込むように導電層上に設けられた電極層と、この電極層上面の中央部を露出し周縁部を覆うような第2の開口部を有して第1の絶縁性の膜上に設けられた第2の絶縁性の膜と、第2の開口部から露出した電極層上及び、この第2の絶縁性の膜上に設けられた配線層とを備えたことを特徴とするものである。
【0011】
本発明に係る請求項1に記載の半導体装置によれば、第2の絶縁性の膜によって導電層上に設けられた電極層の中央部は露出され、かつ当該電極層の周縁部は覆われる。そして、この第2の絶縁性の膜から露出した電極層上に配線層が設けられている。従って、絶縁性の膜を用いて、電極層と配線層とが接する接続領域を電極層の中央部上に画定できるので 、配線層がある程度位置ずれして形成された場合でも、電極層の周縁部と配線層との接触を阻止できる。これにより、配線層による電極層間の短絡の可能性を低減することができる。
【0012】
本発明に係る請求項2に記載の半導体装置の製造方法は、半導体基板上に所定の導電層を形成する工程と、この導電層を覆うように半導体基板上に第1の絶縁性の膜を形成する工程と、この第1の絶縁性の膜を選択的に除去して導電層を露出する複数の第1の開口部を形成する工程と、この第1の開口部を埋め込むように導電層上に電極層をそれぞれ形成する工程と、この電極層が形成された第1の絶縁性の膜上に第2の絶縁性の膜を形成する工程と、この第2の絶縁性の膜を選択的に除去して電極層上面の中央部を露出し周縁部を覆うような第2の開口部を形成する工程と、この第2の開口部から露出した電極層上及び、第2の絶縁性の膜上に配線層を形成する工程とを有することを特徴とするものである。
【0013】
本発明に係る請求項2に記載の半導体装置の製造方法によれば、絶縁性の膜を用いて、電極層と配線層とが接する接続領域を電極層の中央部上に画定できるので、配線層がある程度位置ずれして形成された場合でも、電極層の周縁部と配線層との接触を阻止できる。これにより、配線層形成工程のプロセスマージンを増大できる。
【0014】
さらに、本発明に係る請求項3に記載の半導体装置の製造方法は、請求項2に記載の半導体装置の製造方法において、第2の開口部から露出した電極層上及び、第2の絶縁性の膜上に配線層を形成する工程は、第2の開口部を埋め込むように第2の絶縁性の膜上に第1の金属膜を形成し、この第1の金属膜に所定の平坦化処理を施して、第2の開口部以外に形成された第1の金属膜を除去し、平坦化処理された第1の金属膜上及び、第2の絶縁性の膜上に第2の金属膜を形成し、その後、この第2の金属膜を所定の配線形状に成形する工程であることを特徴とするものである。従って、第2の開口部内に埋め込み性良く、かつ平坦性良く第1の金属膜を形成できるので、配線層の加工性を向上できる。
【0015】
本発明に係る請求項4に記載の半導体装置の製造方法は、請求項2に記載の半導体装置の製造方法において、第2の開口部から露出した電極層上及び、第2の絶縁性の膜上に配線層を形成する工程は、第2の開口部が形成された第2の絶縁性の膜上にアルミ合金膜を形成し、このアルミ合金膜を所定の配線形状に成形する工程であることを特徴とするものである。従って、請求項3に記載の半導体装置の製造方法と比べて、工程数少なく配線層を簡単に形成できる。
【0016】
本発明に係る請求項5に記載の半導体装置の製造方法は、請求項2に記載の半導体装置の製造方法において、第2の開口部から露出した電極層上及び、第2の絶縁性の膜上に配線層を形成する工程は、第2の開口部が形成された第2の絶縁性の膜上に銅膜を形成し、この銅膜を所定の配線形状に成形する工程であることを特徴とするものである。従って、配線層をアルミ合金膜で形成する場合と比べて、配線層を低抵抗化でき、半導体装置におけるトランジスタ動作の高速化に寄与できる。
【0017】
本発明に係る請求項6に記載の半導体装置の製造方法は、請求項2に記載の半導体装置の製造方法において、第2の開口部から露出した電極層上及び、第2の絶縁性の膜上に配線層を形成する工程は、第2の開口部が形成された第2の絶縁性の膜上に第1の銅膜を形成し、この第1の銅膜に所定の平坦化処理を施して、第2の開口部以外に形成された第1の銅膜を除去し、平坦化処理された第1の銅膜上及び、第2の絶縁性の膜上に第3の絶縁性の膜を形成し、この第3の絶縁性の膜に所定の配線形状を有した溝部を形成し、この溝部が形成された第3の絶縁性の膜上に第2の銅膜を形成し、その後、この第2の銅膜に所定の平坦化処理を施して、溝部以外に形成された第2の銅膜を除去する工程であることを特徴とするものである。従って、請求項5に記載の半導体装置の製造方法と比べて、ダマシン法を応用しているので、配線層の微細加工性を向上できる。
【0018】
本発明に係る請求項7に記載の半導体装置の製造方法は、請求項2〜6 のいずれかに記載の半導体装置の製造方法において、第1、第2の開口部を形成する工程はそれぞれフォトリソグラフィ技術及びエッチング技術を用いて行い、第2の開口部を形成する際に使用するフォトマスクには、第1の開口部を形成するためのフォトマスクを用いることを特徴とするものである。従って、第2の開口部を形成するためのフォトマスクをわざわざ用意する必要がないので、従来方式に対して、製造コストの上昇を抑制できる。
【0019】
本発明に係る請求項8に記載の半導体装置の製造方法は、請求項6に記載の半導体装置の製造方法において、第2の開口部を形成する工程はフォトリソグラフィ技術及びエッチング技術を用いて行い、第2の開口部を形成する際に使用するフォトマスクには、溝部を形成するためのフォトマスクを用いることを特徴とするものである。従って、第2の開口部と溝部を1つのフォトマスクで形成でき、製造コストの上昇を抑制できる。
【0020】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。図1は、本発明の第1の実施形態に係る半導体装置100の構成例を示す断面図である。
(1)第1実施形態
図1に示す半導体装置100は、例えば、半導体基板上に設けられた複数の素子を電気的に接続する配線層のLine/Spaceがサブミクロン以下まで微細化及び高集積化されたLSIである。
【0021】
この半導体装置100は、例えばMOSトランジスタ40等の素子を備えた半導体基板1と、このMOSトランジスタ40等を覆うように半導体基板1上に設けられた層間絶縁膜7と、この層間絶縁膜7に覆われたMOSトランジスタ40のソース拡散層及びドレイン拡散層を層間絶縁膜7から引き出すプラグ電極9A及び9Bと、これらのプラグ電極9A及び9B上にそれぞれ設けられたメタル配線13A及び13Bとを備えている。また、この半導体装置100は、層間絶縁膜7上と、プラグ電極9A及び9Bの周縁部上に絶縁膜11を備えている。
【0022】
図1において、半導体基板1は例えば単結晶シリコンからなるものである。この半導体基板1には、ボロン等の不純物が少量添加されp型になっている。また、この半導体基板1の表面には、ボロン等のp型不純物を所定量だけ含むp型のウェル拡散層3が設けられている。
MOSトランジスタ40は、このウェル拡散層3に設けられている。さらに、図1に示すように、このMOSトランジスタ40は、ソース拡散層42A及びドレイン拡散層42Bと、ゲート酸化膜44及びゲート電極46を備えている。ソース拡散層42A及びドレイン拡散層42Bは、ウェル拡散層3にリン等のn型不純物が所定量だけ選択的に注入されて形成されたものである。
【0023】
ゲート酸化膜44は半導体基板1が熱酸化されて形成されたものである。このゲート酸化膜44は、例えばシリコン酸化膜であり、その膜厚は100Å程度である。ゲート電極46は、ゲート酸化膜44上に形成されたものである。このゲート電極46は、例えば少量のリンが添加された多結晶シリコンからなるものである。このゲート電極46の表面は酸化膜でおおわれている。また、このゲート電極46の側壁部にはサイドウォールスペーサが設けられている。
【0024】
層間絶縁膜7は、例えば10000Å程度のシリコン酸化膜であり、MOSトランジスタ40を覆うようにして半導体基板1上に設けられている。図1に示すように、この層間絶縁膜7はその表面が平坦化されている。
また、この層間絶縁膜7には複数の開口部15A及び15Bが設けられており、これらの開口部15A及び15Bからソース拡散層42A及びドレイン拡散層42Bが露出している。以下で、これらの開口部15A及び15Bをコンタクトホールともいう。
【0025】
図1に示すように、これらのコンタクトホール15A及び15Bは、その上方の側壁部がいわゆるテーパ状になっている。これは、コンタクトホール15A及び15Bへのプラグ電極9A及び9Bの埋め込み性を高めるためである。これらのコンタクトホール15A及び15Bは、例えば上方から見て略円形状である。これらのコンタクトホール15A及び15Bは、その下方部(底部)の直径が、例えば0. 3μm程度であり、その上方部(開口部)側の直径が、例えば0. 6μm程度である。
【0026】
図1に示すように、プラグ電極9A及び9Bは、コンタクトホール15A及び15Bにそれぞれ埋め込まれるようにして形成されている。これらのプラグ電極9A及び9Bは、例えばバリアメタルとして機能する窒化チタン(TiN)と、電極として機能するタングステン(W)とから構成されている。そして、プラグ電極9A及び9Bの上面は、層間絶縁膜7の上面と高さがほぼ一致するようになされている。
【0027】
絶縁膜11は、層間絶縁膜7上及びプラグ電極9A及び9B上に形成された膜である。この絶縁膜11は、例えばシリコン酸化膜又はシリコン窒化膜であり、その膜厚は1000Å程度である。また、図1に示すように、この絶縁膜11には複数の開口部が設けられている。上述したプラグ電極9A及び9Bの上面の中央部は、この絶縁膜11に設けられた開口部から露出している。また、プラグ電極9A及び9Bの周縁部は絶縁膜11で覆われている。
【0028】
この絶縁膜11に設けられた開口部は、例えば上方から見て略円形状であり、その開口径は例えば0. 3μm程度である。半導体装置100では、これらの開口部の中心がコンタクトホール15A及び15Bの中心と重なるように設計されている。
メタル配線13A及び13Bは、絶縁膜11の開口部から露出したプラグ電極9A及び9Bと接している。メタル配線13A及び13Bは、例えば図1の紙面方向(Y方向)に向けて延びるように、絶縁膜11上に設けられている。
【0029】
これらのメタル配線13A及び13Bを構成する材料には、電気抵抗が低く、かつ絶縁膜11等との接着性が強い任意の金属(積層)膜が選択される。例えば、メタル配線13A及び13Bは、配線層本体として働くアルミ合金(Al−Cu)層と、バリアメタルとして働くチタン/ 窒化チタン(Ti/TiN)層とから構成されている。
【0030】
図1において、これらのメタル配線13A及び13Bの線幅(Line)は、例えば0. 9μm程度である。また、メタル配線13A及び13B間の離隔距離(Space )は0. 2μm程度である。これらのメタル配線13A及び13Bは、図示しない層間絶縁膜、又は保護膜等で覆われている。
ところで、この半導体装置100では、プラグ電極9A及び9Bの周縁部は絶縁膜11によって覆われ、プラグ電極9A及び9Bの上面の中央部は絶縁膜11から露出している。即ち、プラグ電極9A及び9Bとメタル配線13A及び13Bとがそれぞれ接する領域(以下で、接続領域ともいう)19A及び19Bは、絶縁膜11によって当該プラグ電極19A及び19Bの中央部上に画定されている。
【0031】
このため、図12に示すように、例えば、メタル配線13A及び13Bが意図せずプラグ電極9A及び9Bに対してX方向にある程度位置ずれして形成された場合でも、メタル配線13Aとプラグ電極9Bとの接触を絶縁膜11によって阻止できる。それゆえ、メタル配線13Aを介したプラグ電極9Aとプラグ電極9Bとのショート(短絡)の可能性を低減することができる。
【0032】
上記の第1実施形態において、層間絶縁膜7は本発明の第1の絶縁性の膜に対応している。また、ソース拡散層42Aとドレイン拡散層42Bをあわせたものが、本発明の導電層に対応している。さらに、プラグ電極9A及び9Bは本発明の電極層に対応し、メタル配線13A及び13Bは本発明の配線層に対応している。
【0033】
また、絶縁膜11は、本発明の第2の絶縁性の膜に対応している。さらに、コンタクトホール15A及び15Bは本発明の第1の開口部は対応し、絶縁膜11に設けられた開口部は、本発明の第2の開口部に対応している。
次に、本発明の第1の実施形態に係る半導体装置100の製造方法について説明する。図 2(A)〜図4は半導体装置100の製造方法を示す工程図である。ここでは、図1に示した半導体装置100を図2(A)〜図4に沿って製造する場合を想定する。従って、図2(A)〜図4において図1と対応する部分には同一符号を付す。
【0034】
図2(A)に示すように、まず始めに、周知の半導体プロセス技術を用いて、半導体基板1上に複数のMOSトランジスタ40を形成する。即ち、図2(A)に示す半導体基板1上にボロン等のp型不純物を選択的に注入し熱拡散して、ウェル拡散層3を形成する。次に、LOCOS(Local Oxidation of Silicon)プロセス等を用いて、この半導体基板1に素子分離領域(図示せず)を形成する。
【0035】
素子分離領域を形成後、この半導体基板1を熱酸化してゲート酸化膜44を形成する。そして、このゲート酸化膜44上に多結晶シリコン膜を形成する。この多結晶シリコン膜の形成は、例えばCVDにより行う。さらに、この多結晶シリコン膜にリン等の不純物を所定量だけ注入して、所定の導電性を持たせる。
次に、この多結晶シリコン膜をパターニングして、チャネルとなる領域のゲート酸化膜44上にゲート電極46を形成する。このゲート電極46のパターニングには、周知のフォトリソグラフィ技術とエッチング技術(ドライエッチング)を用いる。
【0036】
図2(A)に示すゲート電極46を形成した後に、半導体基板1を熱酸化してゲート電極46表面にシリコン酸化膜を形成する。さらに、このゲート電極46をマスクにして、ウェル拡散層3にリン等のn型不純物を選択的に注入し熱拡散して、ソース拡散層42A及びドレイン拡散層42Bを形成する。
さらに、この半導体基板1上にCVDでシリコン窒化膜を形成し、このシリコン窒化膜をエッチバックして、ゲート電極の側壁にサイドウォールスペーサを形成する。その後、ソース拡散層42A及びドレイン拡散層42Bにさらにヒ素等の不純物を注入して、プラグ電極9A及び9Bと接続するソース拡散層42A及びドレイン拡散層42Bの電気抵抗を所定の値にまで低減する。
【0037】
このようにして、半導体基板1上に複数のMOSトランジスタ40を形成した後に、この半導体基板1上にCVDで層間絶縁膜7を形成する。上述したように、この層間絶縁膜7は例えばシリコン酸化膜である。
次に、この層間絶縁膜7の表面を平坦化処理する。この平坦化処理は、例えばCMP(Chemical Mechanical Polishing )や、エッチバックにより行う。その後、図2(B)に示すように、フォトリソグラフィ技術を用いて、層間絶縁膜7の選択的な領域、この例ではソース拡散層42A及びドレイン拡散層42Bの上方を開口するような(コンタクトホール形成用の)第1のレジストパターン31を層間絶縁膜7上に形成する。
【0038】
このレジストパターン31の形成工程では、例えば、まず始めに、平坦化処理された層間絶縁膜7上に周知のフォトレジストを塗布する。ここでは、コンタクトホールの微細加工性を考慮してポジ型のフォトレジストを使用する。
次に、フォトレジストが塗布された半導体基板(ウェハ)1をステッパ等の露光装置にセットすると共に、コンタクトホール形成用のフォトマスクを露光装置にセットする。そして、所定の露光条件下でウェハ1上に塗布されたフォトレジストを感光する。その後、この感光されたフォトレジストを現像処理して、図2(B)に示すようなレジストパターン31を形成する。
【0039】
次に、図2(B)に示すように、このレジストパターン31をマスクにして層間絶縁膜7 をドライエッチングし、コンタクトホール15A及び15Bを形成する。
ここで、ドライエッチングとは例えばRIE(Reactive Ion Etching)である。このコンタクトホール15A及び15Bの形成工程では、エッチング時間を延長するなどして意図的に層間絶縁膜7をオーバエッチングし、コンタクトホール15A及び15Bの開口側でサイドエッチングを促進させる。これによりコンタクトホール15A及び15Bの側壁をテーパ状に成形する。
【0040】
次に、コンタクトホール15A及び15Bが形成された半導体基板1上に窒化チタン(TiN)とタングステン(W)をそれぞれCVDにより順次形成する。ここで、Wはプラグ電極本体を構成する膜であり、TiNはWのバリアメタルである。
このとき、コンタクトホール15A及び15Bの開口側はテーパ状になされているので、WF6等の原料ガスをコンタクトホールの底部にまで導入することができ、良好な埋め込み性を得ることができる。
【0041】
次に、W及びTiNが形成された半導体基板1の全面をエッチバック又はCMPによりエッチングして、コンタクトホール15A及び15B以外に形成されたW及びTiNを除去する。これにより、図3(A)にしめすようなプラグ電極9A及び9Bを形成する。
次に、図3(B)に示すように、プラグ電極9A及び9Bが埋め込まれた層間絶縁膜7の全面に、CVD等によって薄い絶縁膜11を形成する。この薄い絶縁膜11は、例えばシリコン酸化膜やシリコン窒化膜である。また、その膜厚は1000Å程度である。
【0042】
図3(B)に示すように、この絶縁膜11を形成した後に、フォトリソグラフィ技術を用いて、プラグ電極9A及び9B上を開口するような第2のレジストパターン33を形成する。
この第2のレジストパターン33の形成方法は、図2(B)に示した第1のレジストパターン31と同様にフォトリソグラフィ技術を用いて行う。また、このレジストパターン33を形成する際に使用するフォトマスクには、レジストパターン31を形成する際に使用したフォトマスクをそのまま用いることができる。
【0043】
これは、半導体装置100では、絶縁膜11に形成される開口部17A及び17Bの中心が、コンタクトホール15A及び15Bの中心と重なるように設計されているからである。従って、レジストパターン33を形成するために、わざわざ新たなフォトマスクを用意する必要はないので、半導体装置100の製造コストを抑制できる。
【0044】
レジストパターン31を形成する際に用いたフォトマスクをそのまま用いると共に、レジストパターン33を形成する際の露光量を、レジストパターン31を形成した際の露光量よりも小さくすることで、レジストパターン31に比べて開口部の大きさを小さくすることができる。露光量は、例えば露光時間で調整する。
【0045】
次に、このレジストパターン33をマスクにして絶縁膜11をドライエッチングし、コンタクトホール15A及び15Bの上方部よりも径の小さい開口部17A及び17Bを形成する。これにより、プラグ電極9A及び9Bの周縁部は絶縁膜11で覆われ、プラグ電極9A及び9Bの中央部は開口部17A及び17Bから露出するようになされる。
【0046】
次に、図4に示すように、開口部が形成された絶縁膜11上に、チタン(Ti)と窒化チタン(TiN)等をそれぞれCVDによって順次形成する。さらに、このTi/TiN上にアルミ合金膜をスパッタ法により形成する。上述したように、このアルミ合金膜は、例えばアルミ(Al)と銅(Cu)からなるAl−Cuであり、メタル配線本体を構成するものである。また、Ti/TiNはAl−Cuのバリアメタルである。
【0047】
その後、このAl−CuとTi/TiNとをフォトリソグラフィ技術及びエッチング技術(ドライエッチ)によりパターニングし、メタル配線13A及び13Bを形成する。これにより、図1に示した半導体装置100を完成する。
この半導体装置100では、プラグ電極9A及び9Bのメタル配線13A及び13Bと接続する領域19A及び19Bが、絶縁膜11によってプラグ電極9A及び9B上に小さく画定されている。
【0048】
従って、メタル配線13A及び13Bのパターニング工程において、メタル配線形成用のフォトマスクがプラグ電極9A及び9Bに対してある程度位置ずれし、図12に示すようにメタル配線13A及び13BがX方向にある程度シフトして形成された場合でも、メタル配線13Aによるプラグ電極9A及び9B間のショートを防ぐことができる。
【0049】
これにより、従来方式の半導体装置90と比べて、メタル配線13Aによるプラグ電極9A及び9B間のショートの可能性を低減できる。それゆえ、半導体装置の歩留まりを向上でき、さらなる微細化と高集積化に寄与できる。
ところで、上述の実施形態では、メタル配線13A及び13BにTi/TiNをバリアメタルに備えたAl− Cuを用いる場合について説明した。しかしながら、これらのメタル配線13A及び13Bの構成材料はAl− Cuに限定されるものではない。そこで、以下の第2〜4の実施形態では、これらのメタル配線13A及び13Bを、種々の金属膜で構成する場合について説明する。
(2)第2実施形態
図5は本発明の第2の実施形態に係る半導体装置200の構成例を示す断面図である。この第2実施形態では、メタル配線13A及び13Bをタングステン(W)層と、バリアメタルを含むAl− Cu層とで構成する場合について、その断面構造と製造方法を説明する。メタル配線13A及び13B以外の他の条件ついては、上述した半導体装置100と同様である。従って、図5において、図1と対応する部分には同一符号を付し、その詳細な説明は省略する。
【0050】
図5に示すように、この半導体装置200では、メタル配線13A及び13Bが第一層目となるW層61と、第二層目となるAl−Cu層63とで構成される。また、このAl−Cu層63は、バリアメタルのTi/TiNと、配線層本体のAl− Cuとから構成される。W層61は絶縁膜11に設けられた開口部に埋め込まれており、その上面は絶縁膜11と共に平坦化されている。Al−Cu層63は、このW層61を含む絶縁膜11上に形成されている。
【0051】
この半導体装置200においても、接続領域19A及び19Bは絶縁膜11によってプラグ電極9A及び9Bの上面中央部に画定されている。
従って、例えば、メタル配線13A及び13BがX方向にある程度シフトして形成されてしまった場合でも、プラグ電極9A及び9Bのショートを防ぐことができる。
【0052】
上記の第2実施形態において、W層61は本発明の第1の金属膜に対応し、Al−Cu層63は本発明の第2の金属膜に対応する。
図6及び図7は、半導体装置200の製造方法(その1 、2)を示す断面図である。図6(A)において、絶縁膜11に開口部17A及び17Bを形成するまでの工程は半導体装置100と同様なので、その説明を省略する。
【0053】
図6(A)において開口部17A及び17Bを形成した後、図6(B)に示すように、この開口部17A及び17Bが形成された半導体基板1上にCVDでタングステン(W)膜61を形成する。次に、エッチバック、又はCMPによってW膜61の表面を平坦化処理し、W膜61の表面と絶縁膜11の高さとを一致させる。これにより、図7(A)に示すように、開口部17A及び17BにはW膜61が埋め込まれ、かつその表面が平坦化される。
【0054】
次に、図7(B)に示すように、開口部が形成された絶縁膜11上に、チタン(Ti)と窒化チタン(TiN)等をそれぞれCVDによって順次形成する。さらに、このTi/TiN膜63A上にAl−Cu膜63Bをスパッタ法により形成する。このとき、開口部17A及び17BにはW膜61が埋め込まれ、かつその表面は平坦化されているので、Ti/TiN膜63A及びAl−Cu膜63Bを平坦性良く形成することができる。
【0055】
その後、このAl−Cu膜63BとTi/TiN膜63Aとをフォトリソグラフィ技術及びエッチング技術によりパターニングし、メタル配線を形成する。これにより、図5に示した半導体装置200が完成する。
この半導体装置200では、開口部17A及び17B内にW膜61を埋め込むことによっ てメタル配線13A及び13Bを形成している。従って、半導体装置100と比べて、メタル配線13A及び13Bの開口部17A及び17B内への埋め込み性と平坦性を共に向上させることができる。
【0056】
尚、この第2の実施形態では、メタル配線13A及び13Bの第一層目をW膜で構成する場合について説明したが、これに限られることはない。例えば、メタル配線13A及び13Bの第一層目を銅(Cu)膜としても良い。この場合には、Cu膜をCVDで形成する。
(3)第3実施形態
図8は本発明の第3の実施形態に係る半導体装置300の構成例を示す断面図である。この第3実施形態では、メタル配線13A及び13Bを銅(Cu)のみで構成する場合について、その断面構造と製造方法を説明する。
【0057】
メタル配線13A及び13B以外の他の条件ついては、図1に示した半導体装置100と同様である。従って、図8において、半導体装置100と対応する部分には同一符号を付し、その詳細な説明は省略する。
図8に示すように、この半導体装置300では、メタル配線13A及び13BはCu膜のみで構成される。そして、この半導体装置300においても、半導体装置100と同様に、接続領域19A及び19Bは絶縁膜11によってプラグ電極9A及び9Bの中央部上に画定されている。
【0058】
従って、メタル配線13A及び13Bが意図せずX方向にある程度シフトして形成された場合でも、これらのメタル配線13A及び13Bによるプラグ電極9A及び9Bのショートを防ぐことができる。
図9(A)及び(B)は、半導体装置300の製造方法を示す断面図である。絶縁膜11に開口部17A及び17Bを形成するまでの工程は、半導体装置100と同様なので、その説明を省略する。
【0059】
この第3実施形態では、開口部17A及び17Bを形成した後に、この開口部17A及び17Bが形成された半導体基板1上にCuをめっきで形成する。このCuのめっきは、例えば周知の電解めっき法で行う。
即ち、図9(A)に示すように、まず始めに、開口部17A及び17Bが形成された半導体基板1上にスパッタリング法でCu膜を薄く(例えば、数10nm程度)形成する。
【0060】
次に、このCu膜が薄く形成された半導体基板(ウェハ)1を周知の電解めっき装置(図示せず)に装着する。この電解めっき装置は、例えばCuイオンを含む溶液中に陽極と陰極を設置して電流を流し、陰極上にCuイオンを析出させる装置である。ここでは、電解めっき装置の陰極を薄いCu膜がスパッタリングされたウェハ1 にコンタクトさせた状態で、この電解めっき装置の陰極と陽極との間に電流を流し、溶液中のCuイオンをウェハ1上に析出させる。これにより、図7(B)に示すように、ウェハ1上にCu膜を厚く形成する。めっき後のCu膜69の厚みは、例えば0. 3μm程度である。
【0061】
次に、フォトリソグラフィ技術及びエッチング技術を用いて、このCu膜69をパターニングし、メタル配線13A及び13Bを形成する。これにより、半導体装置300が完成する。
この半導体装置300では、半導体装置100及び200と比べて、メタル配線13A及び13Bの開口部17A及び17B内への埋め込み性をさらに向上させることができる。
(4)第4実施形態
図10(A)〜図11(B)は本発明の第4実施形態に係る半導体装置400の製造方法を示す工程図である。この第4実施形態では、メタル配線13A及び13Bを銅(Cu)のみで構成することを前提にして、これらのメタル配線13A及び13Bをダマシン法で形成する場合について説明する。
【0062】
その他の条件ついては、上述した半導体装置100と同様である。従って、図10(A)〜図11(B)において、図1と対応する部分には同一符号を付し、その詳細な説明は省略する。
図10(A)において、絶縁膜11に開口部17A及び17Bを形成するまでの工程は、半導体装置100と同様である。開口部17A及び17B形成用のフォトマスクには、コンタクトホール15A及び15Bを形成する際に使用したフォトマスクを用いる。
【0063】
開口部17A及び17Bを形成した後に、これらの開口部17A及び17Bが形成された絶縁膜11上にCuを電解めっき法で形成する。図10(B)において、めっき後のCu膜69の膜厚は、例えば0. 3μm程度である。
次に、図10(B)に示すように、CMPにより、このCu膜69の表面を平坦化処理して、Cu膜69の表面の高さと絶縁膜11の高さとを一致させる。これにより、開口部17A及び17BにCu膜69が埋め込まれ、かつその表面が平坦化される。
【0064】
次に、図11(A)において、Cu膜69が埋め込まれた絶縁膜11上に第3の絶縁膜65を形成する。この絶縁膜65は、例えばシリコン酸化膜である。そして、フォトリソグラフィ技術及びエッチング技術を用いて、この絶縁膜65に配線形状の溝部67A及び67Bを形成する。
その後、これらの溝部67A及び67Bが形成された絶縁膜65上にCu膜を電解めっき法で形成する。めっき後のCu膜の膜厚は、例えば0. 3μm程度である。その後、CMPにより、このCu膜の表面をエッチングして、溝部67A及び67Bに埋め込まれたCu膜の表面の高さと絶縁膜65の高さとを一致させる。これにより、図11(B)に示すように半導体装置400が完成する。
【0065】
このように、半導体装置400の製造方法では、Cu配線の形成方法として広く知られるダマシン法を応用している。従って、ドライエッチングを適用せずにCuからなるメタル配線13A及び13Bを形成できるので、半導体装置300と比べて、メタル配線13A及び13Bの加工性が良い。
また、この半導体装置400においても、上述した半導体装置100、200及び300と同様に、接続領域19A及び19Bが絶縁膜11によってプラグ電極上面の中央部上に画定されているので、メタル配線13A及び13Bがある程度シフトして形成された場合でも、このメタル配線13A又は13Bによるプラグ電極9A及び9B間のショートを防ぐことができる。
【0066】
尚、この第4実施形態では、開口部17A及び17Bを形成する際に使用するフォトマスクには、コンタクトホール15A及び15Bを形成する際に使用したフォトマスクを用いることを前提としたが、これに限られることはない。例えば、開口部17A及び17B形成用のフォトマスクには、溝部67A及び67B形成用のフォトマスクを使用しても良い。
【0067】
半導体装置400では、Z方向に延びるコンタクトホール15A及び15Bの中心線が、XY方向に延びる溝部67A及び67Bの中心線と直交するように設計される。従って、溝部67A及び67B形成用のフォトマスクを使用して開口部17A及び17Bを形成した場合でも、接続領域19A及び19Bをプラグ電極15A及び15B上面の中央部上に画定できる。
【0068】
もちろん、この場合でも、フォトリソグラフィ工程での露光量を調整して、開口部17A及び17Bの寸法幅をコンタクトホール15A及び15Bの開口部側の直径よりも小さく抑える。
また、上述の第1〜第4実施形態では、 ソース拡散層42A及びドレイン拡散層42Bの集合体を導電層の一例として説明したが、これに限られることはない。導電層は半導体基板に不純物がイオン注入されて形成される不純物拡散層や、アルミ合金等からなる配線層等でも良い。
【0069】
【発明の効果】
以上説明したように、本発明に係る半導体装置及びその製造方法によれば、電極層と配線層とが接する接続領域を電極層上面の中央部上に画定できるので、配線層がある程度位置ずれして形成された場合でも、配線層による電極層間の短絡を防止することができる。
【0070】
従って、配線層による電極層間の短絡の可能性を低減でき、配線層を形成する工程のプロセスマージンを増大できる。これにより、半導体装置のさらなる微細化と高集積化に寄与できる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る半導体装置100の構成例を示す断面図である。
【図2】半導体装置100の製造方法(その1)を示す工程図である。
【図3】半導体装置100の製造方法(その2)を示す工程図である。
【図4】半導体装置100の製造方法(その3)を示す工程図である。
【図5】半導体装置200の構成例を示す断面図である。
【図6】半導体装置200の製造方法(その1)を示す工程図である。
【図7】半導体装置200の製造方法(その2)を示す工程図である。
【図8】半導体装置300の構成例を示す断面図である。
【図9】半導体装置300の製造方法を示す工程図である。
【図10】半導体装置400の製造方法(その1)を示す工程図である。
【図11】半導体装置400の製造方法(その2)を示す工程図である。
【図12】メタル配線のプロセスマージンの一例を示す概念図である。
【図13】従来例に係る半導体装置90の構成例を示す断面図である。
【図14】半導体装置90の問題点を示す概念図である。
【符号の説明】
1 半導体基板、3 ウェル拡散層、7 層間絶縁膜、9A、9B プラグ電極、11、65 絶縁膜、13A、13B メタル配線、15A、15B コンタクトホール、17A、17B 開口部、19A、19B 接続領域、31、33 レジストパターン、40 MOSトランジスタ、42A ソース拡散層、42B ドレイン拡散層、46 ゲート電極、61 W層、63 Al−Cu層、67 溝部、69 Cu膜、
Claims (8)
- 半導体基板上に設けられた所定の導電層と、
前記導電層を露出する複数の第1の開口部を有して前記半導体基板を覆うように設けられた第1の絶縁性の膜と、
前記第1の開口部を埋め込むように前記導電層上に設けられた電極層と、
前記電極層上面の中央部を露出し周縁部を覆うような第2の開口部を有して前記第1の絶縁性の膜上に設けられた第2の絶縁性の膜と、
前記第2の開口部から露出した電極層上及び、前記第2の絶縁性の膜上に設けられた配線層とを備えたことを特徴とする半導体装置。 - 半導体基板上に所定の導電層を形成する工程と、
前記導電層を覆うように半導体基板上に第1の絶縁性の膜を形成する工程と、
前記第1の絶縁性の膜を選択的に除去して前記導電層を露出する複数の第1の開口部を形成する工程と、
前記第1の開口部を埋め込むように導電層上に電極層をそれぞれ形成する工程と、
前記電極層が形成された第1の絶縁性の膜上に第2の絶縁性の膜を形成する工程と、
前記第2の絶縁性の膜を選択的に除去して前記電極層上面の中央部を露出し周縁部を覆うような第2の開口部を形成する工程と、
前記第2の開口部から露出した電極層上及び、前記第2の絶縁性の膜上に配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記第2の開口部から露出した電極層上及び、前記第2の絶縁性の膜上に配線層を形成する工程は、
前記第2の開口部を埋め込むように前記第2の絶縁性の膜上に第1の金属膜を形成し、
前記第1の金属膜に所定の平坦化処理を施して、前記第2の開口部以外に形成された第1の金属膜を除去し、
平坦化処理された前記第1の金属膜上及び、前記第2の絶縁性の膜上に第2の金属膜を形成し、その後、
前記第2の金属膜を所定の配線形状に成形する工程であることを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記第2の開口部から露出した電極層上及び、前記第2の絶縁性の膜上に配線層を形成する工程は、
前記第2の開口部が形成された第2の絶縁性の膜上にアルミ合金膜を形成し、前記アルミ合金膜を所定の配線形状に成形する工程であることを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記第2の開口部から露出した電極層上及び、前記第2の絶縁性の膜上に配線層を形成する工程は、
前記第2の開口部が形成された第2の絶縁性の膜上に銅膜を形成し、
前記銅膜を所定の配線形状に成形する工程であることを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記第2の開口部から露出した電極層上及び、前記第2の絶縁性の膜上に配線層を形成する工程は、
前記第2の開口部が形成された第2の絶縁性の膜上に第1の銅膜を形成し、
前記第1の銅膜に所定の平坦化処理を施して、前記第2の開口部以外に形成された第1の銅膜を除去し、
平坦化処理された前記第1の銅膜上及び、前記第2の絶縁性の膜上に第3の絶縁性の膜を形成し、
前記第3の絶縁性の膜に所定の配線形状を有した溝部を形成し、
前記溝部が形成された第3の絶縁性の膜上に第2の銅膜を形成し、その後、
前記第2の銅膜に所定の平坦化処理を施して、前記溝部以外に形成された第2の銅膜を除去する工程であることを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記第1、第2の開口部を形成する工程はそれぞれフォトリソグラフィ技術及びエッチング技術を用いて行い、
前記第2の開口部を形成する際に使用するフォトマスクには、前記第1の開口部を形成するためのフォトマスクを用いることを特徴とする請求項2〜6のいずれかに記載の半導体装置の製造方法。 - 前記第2の開口部を形成する工程はフォトリソグラフィ技術及びエッチング技術を用いて行い、
前記第2の開口部を形成する際に使用するフォトマスクには、前記溝部を形成するためのフォトマスクを用いることを特徴とする請求項6に記載の半導体装置の製造方法。
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