JP7023449B2 - クロスバスイッチとその製造方法およびクロスバスイッチを有する半導体装置 - Google Patents
クロスバスイッチとその製造方法およびクロスバスイッチを有する半導体装置 Download PDFInfo
- Publication number
- JP7023449B2 JP7023449B2 JP2017541424A JP2017541424A JP7023449B2 JP 7023449 B2 JP7023449 B2 JP 7023449B2 JP 2017541424 A JP2017541424 A JP 2017541424A JP 2017541424 A JP2017541424 A JP 2017541424A JP 7023449 B2 JP7023449 B2 JP 7023449B2
- Authority
- JP
- Japan
- Prior art keywords
- electrodes
- electrode
- insulating film
- copper
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000010949 copper Substances 0.000 claims description 146
- 229910052802 copper Inorganic materials 0.000 claims description 146
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 145
- 230000008859 change Effects 0.000 claims description 76
- 229910052751 metal Inorganic materials 0.000 claims description 48
- 239000002184 metal Substances 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 41
- 229910021645 metal ion Inorganic materials 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 15
- 238000001556 precipitation Methods 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 11
- 230000000295 complement effect Effects 0.000 claims description 10
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 5
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052946 acanthite Inorganic materials 0.000 claims description 5
- OMZSGWSJDCOLKM-UHFFFAOYSA-N copper(II) sulfide Chemical compound [S-2].[Cu+2] OMZSGWSJDCOLKM-UHFFFAOYSA-N 0.000 claims description 5
- 229910052707 ruthenium Inorganic materials 0.000 claims description 5
- XUARKZBEFFVFRG-UHFFFAOYSA-N silver sulfide Chemical compound [S-2].[Ag+].[Ag+] XUARKZBEFFVFRG-UHFFFAOYSA-N 0.000 claims description 5
- 229940056910 silver sulfide Drugs 0.000 claims description 5
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 description 50
- 239000011229 interlayer Substances 0.000 description 23
- 239000010410 layer Substances 0.000 description 21
- 230000008569 process Effects 0.000 description 15
- 238000001459 lithography Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 150000002739 metals Chemical class 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000004132 cross linking Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000003487 electrochemical reaction Methods 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910001260 Pt alloy Inorganic materials 0.000 description 1
- 229910000929 Ru alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910001431 copper ion Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
- H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8416—Electrodes adapted for supplying ionic species
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8822—Sulfides, e.g. CuS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
本発明は、金属イオン移動と電気化学反応を利用した金属析出型の抵抗変化素子とこれを用いた半導体装置に関する。
抵抗変化膜中における金属イオン移動と電気化学反応を利用した抵抗変化素子は、銅電極、抵抗変化膜、不関電極の３層から構成されている。銅電極は電極としての役割の他に、抵抗変化膜に金属イオンを供給するための役割を果たす。不関電極の材料は、抵抗変化膜中に金属イオンを供給しない金属である。また、不関電極とは、反応に寄与しない電極との意味である。銅電極を接地して、不関電極に負電圧を印加すると、銅電極の金属が金属イオンになって抵抗変化膜に溶解する。そして、抵抗変化膜中の金属イオンが抵抗変化膜中に金属になって析出し、析出した金属により銅電極と不関電極を接続する金属架橋が形成される。金属架橋で銅電極と不関電極が電気的に接続することで、抵抗変化素子が高抵抗状態から低抵抗状態へと変化する。
一方、上記低抵抗状態にある抵抗変化素子の銅電極を接地して、不関電極に正電圧を印加すると、金属架橋が抵抗変化膜に溶解し、金属架橋の一部が切れる。これにより、銅電極と不関電極との金属架橋による電気的接続がなくなり、抵抗変化素子が高抵抗状態に戻る。なお、電気的接続が完全に切れる前の段階から銅電極および不関電極間の抵抗が大きくなったり、電極間容量が変化したりするなど電気特性が変化し、最終的に電気的接続が切れる。また、上記高抵抗状態から低抵抗状態にするには、再び不関電極に負電圧を印加すればよい。
当該抵抗変化素子をプログラマブルデバイスの配線切り替えスイッチに用いることが、非特許文献１に提案されている。この抵抗変化素子を用いれば、他の型のスイッチに比べて、スイッチ面積が１／３０に縮小し、スイッチ抵抗が１／４０に低減するだけでなく、抵抗変化素子の配線層への作り込みが可能となる。そのため、チップ面積の縮小と配線遅延の改善が期待される。
当該抵抗変化素子を集積回路中に製造する方法が、特許文献１および特許文献２に開示されている。
特許文献１は、抵抗変化素子を銅多層配線中に集積化する方法を開示している。特許文献１によれば、銅多層配線の内の１つの銅配線を抵抗変化素子の銅電極とし、銅配線が抵抗変化素子の銅電極を兼ねるようにする。これにより、抵抗変化素子の小型化による高密度化を実現するとともに、工程数を簡略化することができる。通常の銅ダマシン配線プロセスに、２つのフォトマスクを用いたプロセスを追加するだけで抵抗変化素子を搭載することができ、低コスト化を同時に達成することができる。さらに、銅配線によって構成される最先端のデバイスの内部にも抵抗変化素子を搭載して、装置の性能を向上させることができる。
特許文献１の図３によれば、絶縁性バリア膜をドライエッチングすることにより、第１配線の一部に通じる開口部を形成し、露出した第１配線を被覆するように抵抗変化素子膜が堆積される。次に、第１上部電極および第２上部電極が形成され、抵抗変化素子の構成が形成される。
特許文献２は、同じく、抵抗変化素子を銅多層配線中に集積化する方法を開示している。特許文献２の図１７において、絶縁性バリア膜に開口部を設け、銅配線（第１配線５ａ、５ｂ）の上面の一部を露出させ、銅配線上に抵抗変化素子膜、第１上部電極および第２上部電極が形成される。ここでは、銅配線の１つの端部が露出するように開口部が設けられ、この端部と抵抗変化素子膜とが接している。
図１２は、特許文献２の図１１に開示された抵抗変化素子の断面構造を示す。第１の抵抗変化素子は、第１銅配線５ａ’と抵抗変化膜９’と上部電極１０’とから構成される。第２の抵抗変化素子は、第１銅配線５ｂ’と抵抗変化膜９’と上部電極１０’とから構成される。第１銅配線５ａ’、５ｂ’は、各々、上面以外はバリアメタル６ａ’、６ｂ’で覆われ、第１層間絶縁膜４’に埋め込まれている。第１銅配線５ａ’、５ｂ’の上面は、第１バリア絶縁膜７’で覆われ、第１バリア絶縁膜７’に設けられた開口部２６’（図１３に記載）を通じて抵抗変化膜９’と接している。
抵抗変化膜９’は、第１バリア絶縁膜７’の開口部２６’を被覆し、一部は第１バリア絶縁膜７’の上面と接している。抵抗変化膜９’は上部電極１０’と接している。上部電極１０’は、表面がバリアメタル２０’で覆われた銅のプラグ１９’と接している。プラグ１９’は第２銅配線１８’と接している。プラグ１９’および第２銅配線１８’は第２層間絶縁膜１５’に埋め込まれ、第２銅配線１８’の上面は第２バリア絶縁膜２１’で被覆されている。
図１３は、図１２の構造を作製する過程において、第１バリア絶縁膜７’を開口した工程の断面図と平面図である。開口部２６’を形成する工程において、抵抗変化膜９’と第１銅配線５ａ’の接触面積と、抵抗変化膜９’と第１銅配線５ｂ’の接触面積とが等しいことが望ましい。
図１２の構造による電気的な特性および開口部の写真が非特許文献２に開示されている。非特許文献２の電気的特性によると、２組の抵抗変化素子は相補型抵抗変化素子（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ａｔｏｍ Ｓｗｉｔｃｈ、ＣＡＳ）と呼ばれ、プログラム電圧を低減しつつ、高いオフ時信頼性を得ることに成功している。プログラム電圧とは、抵抗変化素子の抵抗が高抵抗状態から低抵抗状態へ変化する際の電圧であり、２Ｖ以下が望ましい。また、抵抗変化素子を非特許文献１にあるプログラマブルロジックへ応用する場合には、集積回路の動作電圧（例えば１Ｖ）が印加されても、抵抗の変化が起きないことが必要である。つまり、高抵抗状態にある抵抗変化素子に、動作電圧に相当する１Ｖを集積回路の寿命である１０年間印加しても、低抵抗状態に変化しないオフ時信頼性が必要である。相補型素子は、この課題に対して、以下の方法により解決が図られている。
金属析出型の抵抗変化素子は、バイポーラ特性を備えている。高抵抗状態にある２つの抵抗変化素子を逆向きに直列接続し、両端に電圧を印加する場合を考える。ここで、２つの抵抗変化素子を逆向きに直列接続するとは、各抵抗変化素子の２つの不関電極同士、あるいは２つの銅電極同士を接続することを指す。図１２では、不関電極である上部電極１０’を共通化、すなわち接続している。この両端、すなわち、第１銅配線５ａ’と第２銅配線５ｂ’との間に電圧を印加すると、電圧の極性に関わらず、２つの抵抗変化素子の内の一方には、抵抗変化を起こさない極性の電圧が印加されている。この構成において、集積回路の動作電圧１Ｖの印加においても高抵抗状態が１０年以上維持できることが報告されている（非特許文献２の図１６）。
また、この直列接続した素子をプログラムする際には、各々の抵抗変化素子に独立に電圧を印加することで、２Ｖ程度の低電圧で抵抗が変化することが報告されている（非特許文献２の図９（ａ））。プログラム電圧の低減には、第１銅配線５ａ’および第１銅配線５ｂ’の端部が抵抗変化膜９’に接していることも寄与している。抵抗変化膜が銅配線の平坦部に接する特許文献１の構造（特許文献１の図１）に比べて、端部に接している図１２の構造の方が、プログラム電圧が低い。銅配線の端部では、銅の形状が先鋭化している。このように電極が先鋭化すると、電界集中が発生する。すなわち、先鋭化した構造によって電界が強められ、銅イオンの生成や移動が活性化し、低いプログラム電圧が実現されている。
抵抗変化素子とこれを用いた半導体装置に関連する技術は、特許文献３、特許文献４、特許文献５にも開示されている。
Ｓ．Ｋａｅｒｉｙａｍａ，ｅｔ ａｌ．，"Ａ Ｎｏｎｖｏｌａｔｉｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｓｏｌｉｄ－Ｅｌｅｃｔｒｏｌｙｔｅ Ｎａｎｏｍｅｔｅｒ Ｓｗｉｔｃｈ"，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ－ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．４０，ＮＯ．１，ｐｐ．１６８－１７６、２００５．
Ｍ．Ｔａｄａ，Ｔ．Ｓａｋａｍｏｔｏ，ｅｔ ａｌ．，"Ｈｉｇｈｌｙ Ｒｅｌｉａｂｌｅ， Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ａｔｏｍ Ｓｗｉｔｃｈ （ＣＡＳ） ｗｉｔｈ Ｌｏｗ Ｐｒｏｇｒａｍｍｉｎｇ Ｖｏｌｔａｇｅ Ｅｍｂｅｄｄｅｄ ｉｎ Ｃｕ ＢＥＯＬ ｆｏｒ Ｎｏｎｖｏｌａｔｉｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ"，ＩＥＤＭ，Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐｐ．６８９－６９２，２０１１．
プログラム電圧は、また、銅配線と抵抗変化膜の接触面積にも依存する。接触する面積が大きいほど、銅架橋が接続される確率が高まるため、プログラム電圧は低くなる。また、高抵抗状態におけるリーク電流も接触面積に依存する。これらのことから、銅配線と抵抗変化膜の接触面積は、抵抗変化素子間で等しいことが求められる。
非特許文献２の図７の開口部の写真では、開口部に露出する２つの銅配線の上面の面積がほぼ等しくなっている。このように、露出した銅配線の面積を一定に保つには、開口部の位置を決めるリソグラフィの精度を高める必要がある。現状の精度は液浸露光機で１０ｎｍから３０ｎｍ程度である。よって、開口部２６’の銅配線の幅が１００ｎｍ以下になると、図１４に示すように、開口部２６’の位置ずれにより開口部２６’に露出する銅配線の面積のバラツキが顕著になる。図１４は、開口部２６’が紙面に向かって左側にずれている場合の例である。抵抗変化素子の微細化に伴い、このずれの影響が大きくなるため、プログラム電圧や高抵抗状態におけるリーク電流のバラツキが問題となる。
特許文献１から５、および、非特許文献１から２に開示された技術には、このバラツキを解決するための構造や方法についての開示や示唆はない。そのため、プログラム電圧や高抵抗状態におけるリーク電流のバラツキを低減することはできない。
本発明は、上記の課題に鑑みてなされたものであり、その目的は、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子およびこれを用いた半導体装置を製造できるようにすることである。
本発明の抵抗変化素子は、トランジスタの形成された半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜に埋め込まれ、金属イオンを供給する第１と第２の電極と、前記第１の絶縁膜と前記第１と第２の電極とを覆う第２の絶縁膜と、前記第１と第２の電極の端部を含む上面の一部を、並進対称性を有して前記第２の絶縁膜から露出させる第１と第２の開口部と、前記第１と第２の開口部を各々覆い、前記第１と第２の開口部で前記第１と第２の電極の前記端部を含む前記上面の一部に接続する金属析出型の第１と第２の抵抗変化膜と、前記第１と第２の抵抗変化膜の上面に各々接続する第３と第４の電極と、前記第３と第４の電極とに接続し、前記トランジスタの拡散層に接続する第５の電極と、を有する。
本発明の抵抗変化素子の製造方法は、トランジスタの形成された半導体基板上に第１の絶縁膜を形成し、金属イオンを供給する第１と第２の電極を前記第１の絶縁膜に埋め込んで形成し、前記第１の絶縁膜と前記第１と第２の電極とを覆う第２の絶縁膜を形成し、前記第１と第２の電極の端部を含む上面の一部を、並進対称性を有して前記第２の絶縁膜から各々露出させる第１と第２の開口部を形成し、前記第１と第２の開口部を各々覆い、前記第１と第２の開口部で前記第１と第２の電極の前記端部を含む前記上面の一部に接続する金属析出型の第１と第２の抵抗変化膜を形成し、前記第１と第２の抵抗変化膜の上面に各々接続する第３と第４の電極を形成し、前記第３と第４の電極とに接続し、前記トランジスタの拡散層に接続する第５の電極を形成する。
本発明の半導体装置は、本発明の抵抗変化素子を、多層銅配線を有する半導体集積回路の前記多層銅配線内に組み込んだ半導体装置である。
本発明によれば、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子およびこれを用いた半導体装置を製造できるようになる。
以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
（第１の実施形態）
図１は、本発明の第１の実施形態の抵抗変化素子の構造を示す断面図である。本実施形態の抵抗変化素子１は、トランジスタの形成された半導体基板上に設けられた第１の絶縁膜１１と、第１の絶縁膜１１に埋め込まれ、金属イオンを供給する第１の電極１２ａと第２の電極１２ｂとを有する。さらに、第１の絶縁膜１１と第１の電極１２ａと第２の電極１２ｂとを覆う第２の絶縁膜１３と、第１の電極１２ａと第２の電極１２ｂの端部を含む上面の一部を、並進対称性を有して第２の絶縁膜１３から露出させる第１の開口部１４ａと第２の開口部１４ｂと、を有する。さらに、第１の開口部１４ａと第２の開口部１４ｂを各々覆い、第１の開口部１４ａと第２の開口部１４ｂで第１の電極１２ａと第２の電極１２ｂの前記端部を含む前記上面の一部に接続する金属析出型の第１の抵抗変化膜１５ａと第２の抵抗変化膜１５ｂとを有する。さらに、第１の抵抗変化膜１５ａと第２の抵抗変化膜１５ｂの上面に各々接続する第３の電極１６ａと第４の電極１６ｂと、第３の電極１６ａと第４の電極１６ｂとに接続し、前記トランジスタの拡散層に接続する第５の電極１７と、を有する。
（第１の実施形態）
図１は、本発明の第１の実施形態の抵抗変化素子の構造を示す断面図である。本実施形態の抵抗変化素子１は、トランジスタの形成された半導体基板上に設けられた第１の絶縁膜１１と、第１の絶縁膜１１に埋め込まれ、金属イオンを供給する第１の電極１２ａと第２の電極１２ｂとを有する。さらに、第１の絶縁膜１１と第１の電極１２ａと第２の電極１２ｂとを覆う第２の絶縁膜１３と、第１の電極１２ａと第２の電極１２ｂの端部を含む上面の一部を、並進対称性を有して第２の絶縁膜１３から露出させる第１の開口部１４ａと第２の開口部１４ｂと、を有する。さらに、第１の開口部１４ａと第２の開口部１４ｂを各々覆い、第１の開口部１４ａと第２の開口部１４ｂで第１の電極１２ａと第２の電極１２ｂの前記端部を含む前記上面の一部に接続する金属析出型の第１の抵抗変化膜１５ａと第２の抵抗変化膜１５ｂとを有する。さらに、第１の抵抗変化膜１５ａと第２の抵抗変化膜１５ｂの上面に各々接続する第３の電極１６ａと第４の電極１６ｂと、第３の電極１６ａと第４の電極１６ｂとに接続し、前記トランジスタの拡散層に接続する第５の電極１７と、を有する。
本実施形態の抵抗変化素子１の製造方法は、トランジスタの形成された半導体基板上に第１の絶縁膜１１を形成し、金属イオンを供給する第１の電極１２ａと第２の電極１２ｂを第１の絶縁膜１１に埋め込んで形成する。さらに、第１の絶縁膜１１と第１の電極１２ａと第２の電極１２ｂとを覆う第２の絶縁膜１３を形成する。さらに、第１の電極１２ａと第２の電極１２ｂの端部を含む上面の一部を、並進対称性を有して第２の絶縁膜１３から各々露出させる第１の開口部１４ａと第２の開口部１４ｂを形成する。さらに、第１の開口部１４ａと第２の開口部１４ｂを各々覆い、第１の開口部１４ａと第２の開口部１４ｂで第１の電極１２ａと第２の電極１２ｂの前記端部を含む前記上面の一部に接続する金属析出型の第１の抵抗変化膜１５ａと第２の抵抗変化膜１５ｂを形成する。さらに、第１の抵抗変化膜１５ａと第２の抵抗変化膜１５ｂの上面に各々接続する第３の電極１６ａと第４の電極１６ｂを形成する。さらに、第３の電極１６ａと第４の電極１６ｂとに接続し、前記トランジスタの拡散層に接続する第５の電極１７を形成する。
図２は、本実施形態の抵抗変化素子１を組み込んだ半導体装置の構造を示すブロック図である。本実施形態の半導体装置３は、抵抗変化素子１を、多層銅配線を有する半導体集積回路２の前記多層銅配線中に組み込んだ半導体装置である。
本実施形態によれば、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子およびこれを用いた半導体装置を製造できるようになる。
（第２の実施形態）
図３は、本発明の第２の実施形態の抵抗変化素子の構造を示す断面図である。本実施形態の抵抗変化素子２は、抵抗変化膜２６ａ、２６ｂに金属イオンを供給する電極である第１の銅配線２３ａ、２３ｂと、第１のバリア絶縁膜２４と、抵抗変化膜２６ａ、２６ｂと、金属イオンを供給しない不関電極である上部電極２７ａ、２７ｂとを含む。抵抗変化素子２は、相補型抵抗変化素子の構造を有する。
（第２の実施形態）
図３は、本発明の第２の実施形態の抵抗変化素子の構造を示す断面図である。本実施形態の抵抗変化素子２は、抵抗変化膜２６ａ、２６ｂに金属イオンを供給する電極である第１の銅配線２３ａ、２３ｂと、第１のバリア絶縁膜２４と、抵抗変化膜２６ａ、２６ｂと、金属イオンを供給しない不関電極である上部電極２７ａ、２７ｂとを含む。抵抗変化素子２は、相補型抵抗変化素子の構造を有する。
第１の銅配線２３ａ、２３ｂは、トランジスタの形成された半導体基板（図示省略）上に形成された第１の層間絶縁膜２１に埋め込まれ、側面と底面とを第１のバリアメタル２２ａ、２２ｂで覆われている。第１の銅配線２３ａ、２３ｂは、半導体集積回路の多層銅配線の一部とすることができる。第１の銅配線２３ａと第１の銅配線２３ｂの端部を含む上面の一部の各々は、第１のバリア絶縁膜２４の開口部２５ａと開口部２５ｂとによって並進対称性を有して第１のバリア絶縁膜２４から露出し、抵抗変化膜２６ａ、２６ｂと接続している。
抵抗変化膜２６ａ、２６ｂは上部電極２７ａ、２７ｂと接続している。上部電極２７ａ、２７ｂは、第２のバリアメタル２９に底面と側面とを覆われたプラグ３０ａ、３０ｂと接続している。プラグ３０ａ、３０ｂは、第２の銅配線３１と接続している。第２の銅配線３１の側面およびプラグ３０ａ、３０ｂと接続しない底面は、第２のバリアメタル２９で覆われている。
第２の銅配線３１は、前記トランジスタの拡散層に接続している（図示省略）。拡散層は、例えばトランジスタのドレイン電極である。別の形態として、半導体基板に形成されたダイオードの電極に接続しても良い。
第２の銅配線３１とプラグ３０ａ、３０ｂと上部電極２７ａ、２７ｂおよび抵抗変化膜２６ａ、２６ｂは、第２の層間絶縁膜２８に埋め込まれている。第２の層間絶縁膜２８および第２の銅配線３１は第２のバリア絶縁膜３２で覆われている。第２の銅配線３１とプラグ３０ａ、３０ｂとは、半導体集積回路の多層銅配線の一部とすることができる。
図４は、抵抗変化素子２の第１のバリア絶縁膜２４の開口部２５ａ、２５ｂの位置を説明するための断面図（Ａ－Ａ’断面）と平面図である。第１の銅配線２３ａ、２３ｂと第１のバリアメタル２２ａ、２２ｂおよび第１の層間絶縁膜２１を被覆している第１のバリア絶縁膜２４の一部をエッチングによって取り除き、開口部２５ａ、２５ｂを設ける。開口部２５ａ、２５ｂは、第１の銅配線２３ａ、２３ｂの端部を含む上面の一部を露出させるように設けられる。
このとき、開口部２５ａ、２５ｂから露出する、第１の銅配線２３ａと第１の銅配線２３ｂの端部を含む上面の一部の各々は、並進対称性を有している。これにより、抵抗変化膜２６ａと抵抗変化膜２６ｂと接続する第１の銅配線２３ａと第１の銅配線２３ｂのそれぞれの端部を含む上面の一部の面積は等しくなる。その結果、プログラム電圧および高抵抗状態のリーク電流のバラツキを低減することができる。また、第１の銅配線２３ａ、２３ｂの端部で抵抗変化膜２６ａ、２６ｂに接続するため、プログラム電圧を低減することができる。
なお、図４では、第１の銅配線２３ａ、２３ｂの配線終端部が露出する場合を示しているが、第１の銅配線２３ａ、２３ｂの配線中間部の端部（ラインエッジ）が露出する場合としても良い。
図５Ａは、本実施形態の抵抗変化素子２のリソグラフィ工程で用いるレチクルの、第１の銅配線２３ａ、２３ｂのパターンのレイアウトを示す図である。図５Ｂは、抵抗変化素子２のリソグラフィ工程で用いるレチクルの、開口部２５ａ、２５ｂのパターンのレイアウトを示す図である。図５Ｃは、第１の銅配線２３ａ、２３ｂのパターンと開口部２５ａ、２５ｂのパターンとの重ね合わせを示す図である。
図５Ｃに示す重ね合わせによる露出部ａ、ｂ（第１の銅配線２３ａ、２３ｂの端部を含む上面の一部）は、抵抗変化膜２６ａ、２６ｂに接続し、抵抗変化素子２の電気的特性を決める抵抗変化膜２６ａ、２６ｂとの接続面積を規定する。第１の銅配線２３ａと第１の銅配線２３ｂとの位置関係、および、開口部２５ａと開口部２５ｂとの位置関係は、各々、図５Ａおよび図５Ｂのレチクルのレイアウトにより精度よく規定される。
一方、第１の銅配線２３ａと開口部２５ａとの位置関係、および、第１の銅配線２３ｂと開口部２５ｂとの位置関係は、リソグラフィの重ね合わせ精度に依存し、液浸露光装置を用いた場合は１０ｎｍから３０ｎｍ程度の誤差が生じる。例えば、前述の図１４に示すような配置の場合、この重ね合わせの誤差により２つの銅配線の開口部に露出する面積には差が生じる。一方、本実施形態では、図５Ａのレチクルで、第１の銅配線２３ａと第１の銅配線２３ｂのパターンを同時に露光し、図５Ｂのレチクルで、開口部２５ａと開口部２５ｂのパターンを同時に露光する。このため、これらを重ね合わせて得られる露出部ａと露出部ｂとは、面内方向で並進対称性を有し、両者の面積は等しくなる。
なお、図５Ｃに示すように、露光装置の重ね合わせ精度を考慮したマージンを設定する必要がある。例えば、第１の銅配線２３ａ、２３ｂのパターンを線幅１００ｎｍ、開口部２５ａ、２５ｂのパターンを一辺の長さが２００ｎｍの正方形、重なりを５０ｎｍ、マージンを５０ｎｍとする、などが可能である。
なお、第１の銅配線２３ａ、２３ｂのパターンおよび開口部２５ａ、２５ｂのパターンの製造後の形状は、リソグラフィ時の光の近接効果により角部が丸くなるため、この補正（近接効果補正）を行う場合がある。ただし、この補正を行っても角部の丸みは残る。図４の平面図で第１の銅配線２３ａ、２３ｂや開口部２５ａ、２５ｂを丸く描いているのはこのためである。
第１の銅配線２３ａ、２３ｂのパターンおよび開口部２５ａ、２５ｂのパターンのレイアウトは、図５Ａ、Ｂの他にも、図６Ａ、Ｂや図７Ａ、Ｂのようにすることもできる。図６Ａ、Ｂや図７Ａ、Ｂの場合も、図６Ｃや図７Ｃに示すように、レチクルを重ね合わせて得られる露出部ａと露出部ｂとは面内方向で並進対称性を有することから、露出部ａと露出部ｂの面積は等しくなる。
抵抗変化素子２の構造は、以下の材料を用いることにより作製することができる。
シリコン基板上に半導体製造工程を用いて形成されたトランジスタなどの半導体素子等を含む基板（図示省略）上に、第１の層間絶縁膜２１が形成される。第１の層間絶縁膜２１と第２の層間絶縁膜２８とはシリコンと酸素の化合物でよく、より好適には、シリコンと酸素の化合物に任意の量の水素、フッ素、または炭素を添加した低誘電率絶縁膜が好ましい。
第１のバリア絶縁膜２４と第２のバリア絶縁膜３２とは、各々、第１の銅配線２３ａ、２３ｂを含む第１の層間絶縁膜２１と、第２の銅配線３１を含む第２の層間絶縁膜２８上に形成される。第１のバリア絶縁膜２４と第２のバリア絶縁膜２８は、製造中および製造後に、銅配線に含まれる銅の酸化を防ぐだけでなく、銅が層間絶縁膜に拡散するのを防ぐ効果を有する。第１のバリア絶縁膜２４と第２のバリア絶縁膜３２としては、例えば、炭化シリコン、炭窒化シリコン、窒化シリコン、およびそれらの積層構造を用いることができる。
第１のバリアメタル２２ａ、２２ｂと第２のバリアメタル２９とは、例えば、窒化タンタルやタンタル、およびこれらの積層膜でよい。第１のバリアメタル２２ａ、２２ｂと第２のバリアメタル２９とは、配線やプラグの銅が層間絶縁膜中へ拡散するのを防ぐ効果を有する。なお、窒化タンタルやタンタルの厚さは５ｎｍから３０ｎｍ程度でよい。
第１の銅配線２３ａ、２３ｂの材料は、抵抗変化膜２６ａ、２６ｂに金属イオンを供給できる金属であり、半導体集積回路の配線材料である銅とすることが好ましい。プラグ３０ａ、３０ｂおよび第２の銅配線３１の材料は銅が好ましい。
抵抗変化膜２６ａ、２６ｂは、酸化タンタル、酸化チタンなどの酸化物や、硫化銅、硫化銀などのカルコゲナイド材料とすることができる。例えば、プログラマブルロジック用のスイッチング素子としては酸化物が好ましく、特に酸化タンタルが好適である。酸化物が適しているのは、スイッチング時の電圧がロジック電圧よりも高いためである。さらに、酸化タンタルが好ましいのはスイッチングの繰り返し回数が１０００回以上の耐久性を有し信頼性が高いためである。イオン伝導層である抵抗変化膜２６ａ、２６ｂの厚さは５ｎｍから２０ｎｍ程度が好ましい。厚さが５ｎｍ以下であると、トンネル電流やショットキー電流のためにオフ時にリーク電流が発生する。一方、厚さが２０ｎｍ以上であると、スイッチングの電圧が１０Ｖ以上となって必要な電圧が大きくなる。
上部電極２７ａ、２７ｂには、抵抗変化素子膜２６ａ、２６ｂにおいて拡散やイオン伝導しにくい金属を用いる。上部電極２７ａ、２７ｂは、抵抗変化素子膜２６ａ、２６ｂの金属成分（例えばタンタル）よりも酸化の自由エネルギーの絶対値が小さい金属材料とすることが好ましい。上部電極２７ａ、２７ｂには、例えば、ルテニウム、プラチナおよびルテニウム合金を用いることができる。
抵抗変化素子２の構造は、以下の製造工程（図８Ａ～図８Ｆ）により作製することができる。
[工程１]（層間絶縁膜の形成：図８Ａ） シリコン基板上に半導体製造工程を用いて形成されたトランジスタなどの半導体素子等を含む基板（図示省略）を用意する。前記基板上に、第１の層間絶縁膜２１としてシリコン窒化膜を化学的気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、以下ＣＶＤと略す）法により形成する。
[工程２]（配線の形成：図８Ｂ） フォトリソグラフィ技術およびエッチング技術を用いて、第１の銅配線２３ａ、２３ｂが埋設される開口部を第１の層間絶縁膜２１に形成する。形成した開口部に第１のバリアメタル２２ａ、２２ｂ、および銅シード層をＣＶＤ法により形成する。第１のバリアメタル２２ａ、２２ｂは、厚さ１０ｎｍの窒化タンタルとすることができる。銅シード層の厚さは１０ｎｍから１００ｎｍ程度で、少量の不純物、例えばアルミニウムを含有させる。次に、銅シード層上に銅の電解メッキを行う。銅の厚さは８００ｎｍから１２００ｎｍ程度でよい。さらに、開口部外の不要なバリアメタルおよび銅はケミカル・メカニカル・ポリッシング（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下、ＣＭＰと略す）法により削り取る。
さらに、第１の層間絶縁膜２１と第１のバリアメタル１１ａ、２２ｂと第１の銅配線２３ａ、２３ｂとを覆う第１のバリア絶縁膜２４として、５０ｎｍの厚さを有する炭窒化シリコンをスパッタ法またはＣＶＤ法により形成する。
さらに、熱処理を行い、銅シード層中の不純物を第１の銅配線２３ａ、２３ｂ全体に拡散させる。この熱処理により第１の銅配線２３ａ、２３ｂのエレクトロマイグレーション耐性が向上する。また、第１の銅配線２３ａ、２３ｂと第１のバリアメタル２２ａ、２２ｂとは第１のバリア絶縁膜２４に覆われているため、熱処理中の銅配線に含まれる銅の酸化を防ぐことができ、製造歩留まりを高くすることができる。
[工程３]（バリア絶縁膜の開口：図８Ｃ） 第１のバリア絶縁膜２４の開口部２５ａ、２５ｂを、フォトリソグラフィ技術およびエッチング技術を用いて形成する。開口部２５ａ、２５ｂは、第１の銅配線２３ａ、２３ｂの端部を含む上面の一部を、並進対称性を有して開口部２５ａ、２５ｂから露出させる。この並進対称の構成により、抵抗変化膜２６ａ、２６ｂと接続する第１の銅配線２３ａ、２３ｂのそれぞれの端部を含む上面の一部の面積が等しくなることから、プログラム電圧および高抵抗状態のリーク電流のバラツキを低減し、製造歩留まりを高めることができる。また、第１の銅配線２３ａ、２３ｂの端部で抵抗変化膜２６ａ、２６ｂに接続するため、プログラム電圧を低減することができる。
[工程４]（抵抗変化層および上部電極の形成：図８Ｄ） 抵抗変化膜２６ａ、２６ｂとして酸化タンタルを厚さ１５ｎｍで、上部電極２７ａ、２７ｂとしてルテニウムを厚さ５０ｎｍで、スパッタ法またはＣＶＤ法により形成する。フォトリソグラフィ技術およびエッチング技術を用いて、開口部２５ａ、２５ｂを覆い、かつ、第１のバリア絶縁膜２４の一部を覆う形状に抵抗変化膜２６ａ、２６ｂおよび上部電極２７ａ、２７ｂを加工する。
[工程５]（層間絶縁膜の形成：図８Ｅ） 第２の層間絶縁膜２８として、ＣＶＤ法によりシリコン酸化膜を形成する。ここで、抵抗変化膜２６ａ、２６ｂや上部電極２７ａ、２７ｂによる段差のために、シリコン酸化膜の表面には段差が存在するため、ＣＭＰ法によりこの段差を平坦化する。第２の層間絶縁膜２８の厚さは６００ｎｍ程度でよい。
[工程６]（接続プラグと配線の形成：図８Ｆ） フォトリソグラフィ技術およびエッチング技術を用いて、プラグ３０ａ、３０ｂおよび第２の銅配線３１が埋設される開口部を第２の層間絶縁膜２８に形成する。形成した開口部に第２のバリアメタル２９、および銅の一部となる銅シード層をスパッタ法またはＣＶＤ法により形成する。第２のバリアメタル２９は、厚さ１０ｎｍの窒化タンタルとすることができる。銅シード層の厚さは１０ｎｍから１００ｎｍ程度でよい。次に、銅シード層上に銅のメッキを行う。銅の厚さは８００ｎｍから１２００ｎｍ程度でよい。さらに、開口部外に形成された不要なバリアメタルおよび銅はＣＭＰ法により削り取り、プラグ３０ａ、３０ｂおよび第２の銅配線３１を形成する。次に、スパッタ法またはＣＶＤ法により、第２のバリア絶縁膜３２となる厚さ５０ｎｍの炭窒化シリコンを形成する。
なお、上記の製造方法では、各層の材質や厚さは、抵抗変化素子としての機能を有する範囲において、様々に変形を行うことが可能である。
図９は、本実施形態の抵抗変化素子を用いた半導体装置の構成を示すブロック図である。本実施形態の半導体装置１００は、抵抗変化素子１０を、多層銅配線を有する半導体集積回路の前記多層銅配線中に組み込んだクロスバスイッチ２０を有する半導体装置である。半導体集積回路はクロスバスイッチ２０を備えたプログラマブルロジック回路などとすることができる。半導体装置１００は、半導体集積回路を保護するパッケージを有していてもよい。
図１０は、クロスバスイッチ２０に用いる本実施形態の相補型の抵抗変化素子１０の構成を示す模式図である。図１０の模式図を図３の断面図に対応させると、第１の電極１０１は第１の銅配線２３ａに、第２の電極１０２は第１の銅配線２３ｂに対応する。制御電極１０３は、順に、上部電極２７ａ、第２のバリアメタル３２、プラグ３０ａ、第２の銅配線３１、プラグ３０ｂ、第２のバリアメタル３２、上部電極２７ｂを含む。第２の銅配線３１がトランジスタの拡散層に接続することで、制御電極１０３は抵抗変化素子１０のスイッチングを制御する。第１の抵抗変化膜１０４は抵抗変化膜２６ａに、第２の抵抗変化膜１０５は抵抗変化膜２６ｂに対応する。
図１１は、本実施形態の相補型の抵抗変化素子１０を用いたクロスバスイッチ２０の構成を示す図である。単位セル２０１は、１つの抵抗変化素子２０２と１つのトンランジスタ２０３とを有する。第１の電極１０１は第１の配線２０４に、第２の電極１０２は第２の配線２０５に、制御電極１０３はトランジスタ２０３のドレインに、それぞれ接続する。トランジスタ２０３のゲートは第３の配線２０６に、ソースは第４の配線２０７に、それぞれ接続する。クロスバスイッチ２０により、プログラマブルロジック回路における信号のルーティングが可能である。
以上のように、本実施形態によれば、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子およびこれを用いた半導体装置を製造できるようになる。
本発明は、上記実施形態や実施例に限定されることなく、請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものである。
また、上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
トランジスタの形成された半導体基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれ、金属イオンを供給する第１と第２の電極と、
前記第１の絶縁膜と前記第１と第２の電極とを覆う第２の絶縁膜と、
前記第１と第２の電極の端部を含む上面の一部を、並進対称性を有して前記第２の絶縁膜から露出させる第１と第２の開口部と、
前記第１と第２の開口部を各々覆い、前記第１と第２の開口部で前記第１と第２の電極の前記端部を含む前記上面の一部に接続する金属析出型の第１と第２の抵抗変化膜と、
前記第１と第２の抵抗変化膜の上面に各々接続する第３と第４の電極と、
前記第３と第４の電極とに接続し、前記トランジスタの拡散層に接続する第５の電極と、を有する抵抗変化素子。
（付記２）
前記抵抗変化膜は、酸化タンタル、酸化チタン、硫化銅、硫化銀、酸化ケイ素の内の少なくとも一つを含む、付記１記載の抵抗変化素子。
（付記３）
前記第１と第２の電極は、銅を含む、付記１または２記載の抵抗変化素子。
（付記４）
前記第１と第２の電極は、半導体集積回路の多層銅配線内の銅配線を含む、付記１から３の内の１項記載の抵抗変化素子。
（付記５）
前記第３と第４の電極は、ルテニウム、プラチナの内の少なくとも一つを含む、付記１から４の内の１項記載の抵抗変化素子。
（付記６）
トランジスタの形成された半導体基板上に第１の絶縁膜を形成し、
金属イオンを供給する第１と第２の電極を前記第１の絶縁膜に埋め込んで形成し、
前記第１の絶縁膜と前記第１と第２の電極とを覆う第２の絶縁膜を形成し、
前記第１と第２の電極の端部を含む上面の一部を、並進対称性を有して前記第２の絶縁膜から各々露出させる第１と第２の開口部を形成し、
前記第１と第２の開口部を各々覆い、前記第１と第２の開口部で前記第１と第２の電極の前記端部を含む前記上面の一部に接続する金属析出型の第１と第２の抵抗変化膜を形成し、
前記第１と第２の抵抗変化膜の上面に各々接続する第３と第４の電極を形成し、
前記第３と第４の電極とに接続し、前記トランジスタの拡散層に接続する第５の電極を形成する、抵抗変化素子の製造方法。
（付記７）
同一のフォトマスク上のパターンで前記第１と第２の電極を露光し、別の同一のフォトマスク上のパターンで前記第１と第２の開口部を露光する、付記６記載の抵抗変化素子の製造方法。
（付記８）
前記抵抗変化膜は、酸化タンタル、酸化チタン、硫化銅、硫化銀、酸化ケイ素の内の少なくとも一つを含む、付記６または７記載の抵抗変化素子の製造方法。
（付記９）
前記第１と第２の電極は、銅を含む、付記６から８の内の１項記載の抵抗変化素子の製造方法。
（付記１０）
前記第１と第２の電極は、半導体集積回路の多層銅配線内の銅配線を含む、付記６から９の内の１項記載の抵抗変化素子の製造方法。
（付記１１）
前記第３と第４の電極は、ルテニウム、プラチナの内の少なくとも一つを含む、付記６から１０の内の１項記載の抵抗変化素子の製造方法。
（付記１２）
付記１から５の内の１項記載の抵抗変化素子を、多層銅配線を有する半導体集積回路の前記多層銅配線内に組み込んだ半導体装置。
（付記１）
トランジスタの形成された半導体基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれ、金属イオンを供給する第１と第２の電極と、
前記第１の絶縁膜と前記第１と第２の電極とを覆う第２の絶縁膜と、
前記第１と第２の電極の端部を含む上面の一部を、並進対称性を有して前記第２の絶縁膜から露出させる第１と第２の開口部と、
前記第１と第２の開口部を各々覆い、前記第１と第２の開口部で前記第１と第２の電極の前記端部を含む前記上面の一部に接続する金属析出型の第１と第２の抵抗変化膜と、
前記第１と第２の抵抗変化膜の上面に各々接続する第３と第４の電極と、
前記第３と第４の電極とに接続し、前記トランジスタの拡散層に接続する第５の電極と、を有する抵抗変化素子。
（付記２）
前記抵抗変化膜は、酸化タンタル、酸化チタン、硫化銅、硫化銀、酸化ケイ素の内の少なくとも一つを含む、付記１記載の抵抗変化素子。
（付記３）
前記第１と第２の電極は、銅を含む、付記１または２記載の抵抗変化素子。
（付記４）
前記第１と第２の電極は、半導体集積回路の多層銅配線内の銅配線を含む、付記１から３の内の１項記載の抵抗変化素子。
（付記５）
前記第３と第４の電極は、ルテニウム、プラチナの内の少なくとも一つを含む、付記１から４の内の１項記載の抵抗変化素子。
（付記６）
トランジスタの形成された半導体基板上に第１の絶縁膜を形成し、
金属イオンを供給する第１と第２の電極を前記第１の絶縁膜に埋め込んで形成し、
前記第１の絶縁膜と前記第１と第２の電極とを覆う第２の絶縁膜を形成し、
前記第１と第２の電極の端部を含む上面の一部を、並進対称性を有して前記第２の絶縁膜から各々露出させる第１と第２の開口部を形成し、
前記第１と第２の開口部を各々覆い、前記第１と第２の開口部で前記第１と第２の電極の前記端部を含む前記上面の一部に接続する金属析出型の第１と第２の抵抗変化膜を形成し、
前記第１と第２の抵抗変化膜の上面に各々接続する第３と第４の電極を形成し、
前記第３と第４の電極とに接続し、前記トランジスタの拡散層に接続する第５の電極を形成する、抵抗変化素子の製造方法。
（付記７）
同一のフォトマスク上のパターンで前記第１と第２の電極を露光し、別の同一のフォトマスク上のパターンで前記第１と第２の開口部を露光する、付記６記載の抵抗変化素子の製造方法。
（付記８）
前記抵抗変化膜は、酸化タンタル、酸化チタン、硫化銅、硫化銀、酸化ケイ素の内の少なくとも一つを含む、付記６または７記載の抵抗変化素子の製造方法。
（付記９）
前記第１と第２の電極は、銅を含む、付記６から８の内の１項記載の抵抗変化素子の製造方法。
（付記１０）
前記第１と第２の電極は、半導体集積回路の多層銅配線内の銅配線を含む、付記６から９の内の１項記載の抵抗変化素子の製造方法。
（付記１１）
前記第３と第４の電極は、ルテニウム、プラチナの内の少なくとも一つを含む、付記６から１０の内の１項記載の抵抗変化素子の製造方法。
（付記１２）
付記１から５の内の１項記載の抵抗変化素子を、多層銅配線を有する半導体集積回路の前記多層銅配線内に組み込んだ半導体装置。
この出願は、２０１５年９月２４日に出願された日本出願特願２０１５－１８６３５６を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１、２、１０ 抵抗変化素子
２ 半導体集積回路
３、１００ 半導体装置
１１ 第１の絶縁膜
１２ａ 第１の電極
１２ｂ 第２の電極
１３ 第２の絶縁膜
１４ａ 第１の開口部
１４ｂ 第２の開口部
１５ａ 第１の抵抗変化膜
１５ｂ 第２の抵抗変化膜
１６ａ 第３の電極
１６ｂ 第４の電極
１７ 第５の電極
２１ 第１の層間絶縁膜
２２ａ、２２ｂ 第１のバリアメタル
２３ａ、２３ｂ 第１の銅配線
２４ 第１のバリア絶縁膜
２５ａ、２５ｂ 開口部
２６ａ、２６ｂ 抵抗変化膜
２７ａ、２７ｂ 上部電極
２８ 第２の層間絶縁膜
２９ 第２のバリアメタル
３０ａ、３０ｂ プラグ
３１ 第２の銅配線
１０１ 第１の電極
１０２ 第２の電極
１０３ 制御電極
１０４ 第１の抵抗変化膜
１０５ 第２の抵抗変化膜
２０ クロスバスイッチ
２０１ 単位セル
２０２ 抵抗変化素子
２０３ トランジスタ
２０４ 第１の配線
２０５ 第２の配線
２０６ 第３の配線
２０７ 第４の配線
２ 半導体集積回路
３、１００ 半導体装置
１１ 第１の絶縁膜
１２ａ 第１の電極
１２ｂ 第２の電極
１３ 第２の絶縁膜
１４ａ 第１の開口部
１４ｂ 第２の開口部
１５ａ 第１の抵抗変化膜
１５ｂ 第２の抵抗変化膜
１６ａ 第３の電極
１６ｂ 第４の電極
１７ 第５の電極
２１ 第１の層間絶縁膜
２２ａ、２２ｂ 第１のバリアメタル
２３ａ、２３ｂ 第１の銅配線
２４ 第１のバリア絶縁膜
２５ａ、２５ｂ 開口部
２６ａ、２６ｂ 抵抗変化膜
２７ａ、２７ｂ 上部電極
２８ 第２の層間絶縁膜
２９ 第２のバリアメタル
３０ａ、３０ｂ プラグ
３１ 第２の銅配線
１０１ 第１の電極
１０２ 第２の電極
１０３ 制御電極
１０４ 第１の抵抗変化膜
１０５ 第２の抵抗変化膜
２０ クロスバスイッチ
２０１ 単位セル
２０２ 抵抗変化素子
２０３ トランジスタ
２０４ 第１の配線
２０５ 第２の配線
２０６ 第３の配線
２０７ 第４の配線
Claims (10)
- 第１の配線と、第２の配線と、相補型抵抗変化素子とを有し、
前記相補型抵抗変化素子は、
トランジスタの形成された半導体基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれ、金属イオンを供給する第１と第２の電極と、
前記第１の絶縁膜と前記第１と第２の電極とを覆う第２の絶縁膜と、
第１の電極の端部を含む上面の一部を前記第２の絶縁膜から露出させ、第２の電極の端部を含む上面の一部を前記第２の絶縁膜から露出させるように構成され、前記第１の電極の上面の露出部と前記第２の電極の上面の露出部とが並進対称性の関係を有している第１と第２の開口部と、
前記第１と第２の開口部を各々覆い、前記第１と第２の開口部で前記第１と第２の電極のそれぞれの端部を含むそれぞれの上面の露出部に接続する金属析出型の第１と第２の抵抗変化膜と、
前記第１と第２の抵抗変化膜の上面に各々接続する第３と第４の電極と、
前記第３と第４の電極とに接続し、前記トランジスタの拡散層に接続する第５の電極
と、を有し、
前記第１と第２の電極のうちの第１の電極は前記第１の配線に接続し、前記第１と第
２の電極のうちの第２の電極は前記第２の配線に接続する
クロスバスイッチ。 - 前記第１と第２の抵抗変化膜は、酸化タンタル、酸化チタン、硫化銅、硫化銀、酸化ケイ素の内の少なくとも一つを含む、請求項１記載のクロスバスイッチ。
- 前記第１と第２の電極は、銅を含む、請求項１または２記載のクロスバスイッチ。
- 前記第１と第２の電極は、半導体集積回路の多層銅配線内の銅配線を含む、請求項１
から３の内の１項記載のクロスバスイッチ。 - 前記第３と第４の電極は、ルテニウム、プラチナの内の少なくとも一つを含む、請求項１から４の内の１項記載のクロスバスイッチ。
- トランジスタの形成された半導体基板上に第１の絶縁膜を形成し、
金属イオンを供給する第１と第２の電極を前記第１の絶縁膜に埋め込んで形成し、
前記第１の絶縁膜と前記第１と第２の電極とを覆う第２の絶縁膜を形成し、
第１の電極の端部を含む上面の一部を前記第２の絶縁膜から露出させ、第２の電極の端部を含む上面の一部を前記第２の絶縁膜から露出させるように構成され、前記第１の電極の上面の露出部と前記第２の電極の上面の露出部とが並進対称性の関係を有している第１と第２の開口部を形成し、
前記第１と第２の開口部を各々覆い、前記第１と第２の開口部で前記第１と第２の電極のそれぞれの端部を含むそれぞれの上面の露出部に接続する金属析出型の第１と第２の抵抗変化膜を形成し、
前記第１と第２の抵抗変化膜の上面に各々接続する第３と第４の電極を形成し、
前記第３と第４の電極とに接続し、前記トランジスタの拡散層に接続する第５の電極を形成し、
前記第１と第２の電極のうちの第１の電極を、クロスバスイッチの第１の配線に接続し、
前記第１と第２の電極のうちの第２の電極を、前記クロスバスイッチの第２の配線に接続する、
クロスバスイッチの製造方法。 - 同一のフォトマスク上のパターンで前記第１と第２の電極を露光し、
別の同一のフォトマスク上のパターンで前記第１と第２の開口部を露光する、
請求項６記載のクロスバスイッチの製造方法。 - 前記第１と第２の抵抗変化膜は、酸化タンタル、酸化チタン、硫化銅、硫化銀、酸化ケイ素の内の少なくとも一つを含む、
請求項６または７記載のクロスバスイッチの製造方法。 - 前記第１と第２の電極は、銅を含む、
請求項６から８の内の１項記載のクロスバスイッチの製造方法。 - 請求項１から５の内の１項記載のクロスバスイッチを、多層銅配線を有する半導体集
積回路の前記多層銅配線内に組み込んだクロスバスイッチを有する半導体装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015186356 | 2015-09-24 | ||
| JP2015186356 | 2015-09-24 | ||
| PCT/JP2016/004240 WO2017051527A1 (ja) | 2015-09-24 | 2016-09-16 | 抵抗変化素子とその製造方法および半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2017051527A1 JPWO2017051527A1 (ja) | 2018-08-02 |
| JP7023449B2 true JP7023449B2 (ja) | 2022-02-22 |
Family
ID=58386358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017541424A Active JP7023449B2 (ja) | 2015-09-24 | 2016-09-16 | クロスバスイッチとその製造方法およびクロスバスイッチを有する半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10490743B2 (ja) |
| JP (1) | JP7023449B2 (ja) |
| WO (1) | WO2017051527A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018174227A (ja) * | 2017-03-31 | 2018-11-08 | 日本電気株式会社 | 銅配線層内への抵抗変化素子の製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021602A (ja) | 2007-07-12 | 2009-01-29 | Samsung Electronics Co Ltd | 下部電極を有する相変化記憶素子の形成方法 |
| US20090111228A1 (en) | 2007-10-25 | 2009-04-30 | International Business Machines Corporation | Self aligned ring electrodes |
| WO2013018842A1 (ja) | 2011-08-02 | 2013-02-07 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| WO2014112365A1 (ja) | 2013-01-18 | 2014-07-24 | 日本電気株式会社 | スイッチング素子、および半導体スイッチング装置の製造方法 |
| WO2014181492A1 (ja) | 2013-05-09 | 2014-11-13 | 日本電気株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135696B2 (en) * | 2004-09-24 | 2006-11-14 | Intel Corporation | Phase change memory with damascene memory element |
| JP5579362B2 (ja) * | 2007-10-19 | 2014-08-27 | ピーエスフォー ルクスコ エスエイアールエル | 縦型相変化メモリ装置の製造方法 |
| WO2010079827A1 (ja) | 2009-01-09 | 2010-07-15 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP5058277B2 (ja) * | 2010-02-26 | 2012-10-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
| WO2011158821A1 (ja) | 2010-06-16 | 2011-12-22 | 日本電気株式会社 | 半導体装置、および半導体装置の製造方法 |
| JP5783174B2 (ja) | 2010-06-16 | 2015-09-24 | 日本電気株式会社 | 半導体装置及びその動作方法 |
| JP5790660B2 (ja) | 2010-09-28 | 2015-10-07 | 日本電気株式会社 | 半導体装置 |
| JP2012204399A (ja) | 2011-03-23 | 2012-10-22 | Toshiba Corp | 抵抗変化メモリ |
| FR3027453B1 (fr) * | 2014-10-20 | 2017-11-24 | Commissariat Energie Atomique | Dispositif resistif pour circuit memoire ou logique et procede de fabrication d'un tel dispositif |
-
2016
- 2016-09-16 US US15/761,191 patent/US10490743B2/en active Active
- 2016-09-16 JP JP2017541424A patent/JP7023449B2/ja active Active
- 2016-09-16 WO PCT/JP2016/004240 patent/WO2017051527A1/ja active Application Filing
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021602A (ja) | 2007-07-12 | 2009-01-29 | Samsung Electronics Co Ltd | 下部電極を有する相変化記憶素子の形成方法 |
| US20090111228A1 (en) | 2007-10-25 | 2009-04-30 | International Business Machines Corporation | Self aligned ring electrodes |
| WO2013018842A1 (ja) | 2011-08-02 | 2013-02-07 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| WO2014112365A1 (ja) | 2013-01-18 | 2014-07-24 | 日本電気株式会社 | スイッチング素子、および半導体スイッチング装置の製造方法 |
| WO2014181492A1 (ja) | 2013-05-09 | 2014-11-13 | 日本電気株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US10490743B2 (en) | 2019-11-26 |
| WO2017051527A1 (ja) | 2017-03-30 |
| US20180261765A1 (en) | 2018-09-13 |
| JPWO2017051527A1 (ja) | 2018-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI575789B (zh) | 電阻式隨機存取記憶胞及其製造方法 | |
| JP5218053B2 (ja) | スイッチング素子、半導体装置、書き換え可能な論理集積回路、およびメモリ素子 | |
| TWI646646B (zh) | 半導體元件及其製造方法 | |
| JP5502320B2 (ja) | スイッチング素子およびスイッチング素子の製造方法 | |
| JPWO2006075731A1 (ja) | 固体電解質スイッチング素子およびその製造方法ならびに集積回路 | |
| KR101413821B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US20180005967A1 (en) | Semiconductor device and method of manufacturing the semiconductor device | |
| KR101354585B1 (ko) | 반도체 장치 및 그 형성 방법 | |
| JPWO2009157479A1 (ja) | スイッチング素子およびスイッチング素子の製造方法 | |
| JP7023449B2 (ja) | クロスバスイッチとその製造方法およびクロスバスイッチを有する半導体装置 | |
| US11476417B2 (en) | Phase change memory and method of fabricating the same | |
| US20130112462A1 (en) | Metal Alloy Cap Integration | |
| WO2016084349A1 (ja) | 抵抗変化素子とその製造方法および半導体装置 | |
| US6614643B1 (en) | Semiconductor device having a capacitor element | |
| JP5446238B2 (ja) | 抵抗変化素子及びその動作方法 | |
| JP5446869B2 (ja) | スイッチング素子、およびスイッチング素子の製造方法 | |
| WO2018123678A1 (ja) | 抵抗変化素子と半導体装置および製造方法 | |
| TW201904020A (zh) | 記憶體裝置及記憶體裝置之製造方法 | |
| KR102535762B1 (ko) | 다층 기판 표면 처리층 구조 및 그 제조 방법 | |
| TWI807838B (zh) | 記憶體元件 | |
| JP2011091153A (ja) | 半導体装置及びその製造方法 | |
| KR100356788B1 (ko) | 반도체 소자의 다층 금속배선 형성방법 | |
| KR20020082548A (ko) | 반도체 소자의 제조방법 | |
| KR20060133791A (ko) | 반도체 소자의 금속배선 형성방법 | |
| JP2004179509A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190820 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20201013 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20201211 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20201228 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20201228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210601 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210802 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220111 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220131 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7023449 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |