KR20020082548A - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 77
- 229920005591 polysilicon Polymers 0.000 claims abstract description 77
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 45
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 43
- 239000011229 interlayer Substances 0.000 claims abstract description 41
- 239000003990 capacitor Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000137 annealing Methods 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 239000012528 membrane Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000006467 substitution reaction Methods 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 알루미늄과 폴리실리콘의 치환을 이용한 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 먼저, 반도체 기판의 일측 영역 상에 게이트 전극 및 소오스/드레인 영역을 포함하는 트랜지스터를 형성하고, 상기 트랜지스터를 덮도록 제1층간절연막을 형성한다. 그런다음, 상기 제1층간절연막 상에 트랜지스터의 드레인 전극과 콘택되는 폴리실리콘 비트라인을 형성하고, 동시에, 반도체 기판의 타측 영역과 콘택되는 리페어 회로용 폴리실리콘 패턴을 형성한다. 이어서, 상기 폴리실리콘 비트라인과 폴리실리콘 패턴을 덮도록 제2층간절연막을 형성하고, 상기 제2층간절연막 상에 트랜지스터의 소오스 영역과 콘택되는 캐패시터를 형성한다. 그 다음, 상기 캐패시터를 덮도록 제3층간절연막을 형성한 후, 상기 제3 및 제2층간절연막을 선택적으로 식각하여 상기 폴리실리콘 비트라인과 폴리실리콘 패턴을 각각 노출시키는 제1 및 제2콘택홀을 형성하고, 그런다음, 상기 콘택홀들 내에 제1 및 제2폴리실리콘 플러그를 형성한 후, 상기 제1 및 제2폴리실리콘 플러그 및 제3층간절연막 상에 알루미늄막을 증착한다. 다음으로, 상기 결과물에 대한 어닐링을 수행하여 알루미늄과 폴리실리콘을 상호 치환시키고, 이 결과로서, 알루미늄 플러그, 알루미늄 비트라인, 알루미늄 패턴 및 폴리실리콘막을 형성한다. 그리고나서, 상기 폴리실리콘막을 패터닝하여 폴리실리콘 퓨즈를 형성한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 실리콘과 알루미늄의 치환을 이용한 알루미늄 비트라인 및 폴리 퓨즈 형성방법에 관한 것이다.
통상의 메모리 소자에 있어서, 하나의 칩에는 많은 수의 메모리 셀들이 집적되고 있는데, 이러한 메모리 셀들 중, 어느 하나에라도 결함이 있으면, 해당 메모리 칩은 불량품으로 처리되어 사용할 수 없게 된다. 그런데, 어느 하나의 셀이라도 불량이 발생된 경우에 메모리 칩 전체를 불량품으로 처리한다면, 고집적화에 따라 한정된 크기의 칩에 더 많은 수의 메모리 셀들을 집적시키고 있는 추세에서, 불량품으로 처리될 메모리 칩의 수는 더 늘어날 것으로 예상되며, 그러므로, 경제성 있는 반도체 메모리 소자의 생산이 불가능하게 된다.
따라서, 이러한 문제를 해결하기 위해, 리페어(repair) 회로를 채용하는 것이 해당 기술 분야에서 잘 알려져 있다.
상기 리페어 회로는 리던던시 메모리 셀과 함께 반도체 제조 공정시에 형성되는 것으로, 불량으로 판정된 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 리페어(repair) 동작을 행하며, 이러한 리페어는 레이저 빔을 사용하여 리페어 회로에 포함된 퓨즈를 선택적으로 끊어버리는 방식으로 이루어진다.
도 1은 종래 기술에 따라 제조된 리페어용 퓨즈를 갖는 반도체 소자의 단면도로서, 이를 참조하여 그 제조방법을 설명하면 다음과 같다.
먼저, 소자분리막(2)이 구비된 반도체 기판(1) 상에 게이트 산화막(3) 및 스페이서(5)를 갖는 게이트 전극(4)과 소오스/드레인 영역(6, 7)을 포함하는 트랜지스터(10)를 형성한다. 그런다음, 상기 트랜지스터(10)를 덮도록 제1층간절연막(11)을 형성하고, 이어서, 상기 제1층간절연막(11) 상에 공지된 공정을 통해서 상기 트랜지스터(10)의 드레인 영역(7)과 전기적으로 콘택되는 폴리실리콘 비트라인(12)을 형성하며, 동시에, 리페어 회로를 구성하기 위한 폴리실리콘 패턴(13)을 형성한다.
그 다음, 폴리실리콘 비트라인(12)과 폴리실리콘 패턴(13)을 덮도록 제2층간절연막(14)을 형성하고, 이어서, 상기 제2층간절연막(14) 상에 트랜지스터(10)의 소오스 영역(6)과 전기적으로 콘택되는 캐패시터(15)를 형성한다.
다음으로, 상기 캐패시터(15)를 덮도록, 제3층간절연막(16)을 형성한 후, 상기 제3 및 제2층간절연막(18, 15)의 소정 부분들을 선택적으로 식각하여 상기 폴리실리콘 비트라인(12) 및 폴리실리콘 패턴(13)을 각각 노출시키는 콘택홀들을 형성하고, 그런다음, 상기 콘택홀들 내에 폴리실리콘을 매립시켜 폴리 플러그들(17)을 형성한다.
그리고나서, 상기 제3층간절연막(16) 상에 폴리실리콘막을 증착한 상태에서, 상기 폴리실리콘막을 패터닝함으로써, 상기 폴리 플러그(17)를 통해 상기 폴리실리콘 패턴(13)과 콘택되는 리페어용 폴리 퓨즈(20)를 형성한다.
이후, 캐패시터(15) 형성 영역 상에 다층 금속 배선을 형성함으로써, 반도체 소자를 완성한다
그러나, 상기와 같은 종래의 반도체 소자에 있어서, 고집적 소자 개발, 예컨데, 0.22㎛급 복합 반도체(Merged Memory and Logic : 이하, MML) 소자의 개발을 위해, 알루미늄 재질로 비트라인을 형성하여 상기 비트라인의 저항을 낮추려는 노력들이 시도되고 있는데, 알루미늄 비트라인을 형성한 상태로 캐패시터 형성 공정을 수행하게 되면, 상기 캐패시터 형성시의 고온 공정으로 인해 상기 알루미늄 비트라인이 멜팅(melting)되는 현상이 발생하게 됨으로써, 오히려 비트라인의 저항이 증가되므로, 알루미늄 비트라인의 이용이 현재로서는 곤란하다.
또한, 다층 금속 배선 구조에 있어서, 캐패시터 형성 영역 상에는 금속 배선이 형성되지만, 퓨즈 형성 영역 상에는 계속적으로 산화막이 증착되는 결과를 초래하므로, 상기 리페어용 퓨즈의 절단시에 리페어 식각량이 과도하게 늘어나게 되며, 이에 따라, 생산성 측면에서 바람직하지 못하다.
한편, 생산성 향상을 위해, 상기 퓨즈의 재질을 금속으로 변경하려는 연구도 시도되고 있는데, 현재까지 리페어용 퓨즈의 재질로서 폴리실리콘이 이용되어 온 것으로 인해, 금속 퓨즈 절단에 대한 신뢰성이 확보되지 못한 상태이며, 그래서, 상기 금속 퓨즈의 적용은 현재로서 곤란하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 알루미늄 비트라인의 형성이 가능한 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 리페어 식각량을 감소시켜 생산성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
도 1은 종래 기술에 따라 제조된 리페어용 퓨즈를 갖는 반도체 소자를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 소자분리막
23 : 게이트 산화막 24 : 게이트 전극
25 : 스페이서 26 : 소오스 영역
27 : 드레인 영역 30 : 트랜지스터
31 : 제1층간절연막 32 : 폴리실리콘 비트라인
32a : 알루미늄 비트라인 33 : 폴리실리콘 패턴
33a : 알루미늄 패턴 34 : 제2층간절연막
35 : 캐패시터 36 : 제3층간절연막
37,38 : 폴리실리콘 플러그 37a,38a : 알루미늄 플러그
40 : 폴리실리콘 퓨즈
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 기판의 일측 영역 상에 게이트 전극 및 소오스/드레인 영역을 포함하는 트랜지스터를 형성하는 단계; 상기 트랜지스터를 덮도록, 상기 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 상기 트랜지스터의 드레인 전극과 콘택되는 폴리실리콘 비트라인 및 상기 반도체 기판의 타측 영역과 콘택되는 리페어 회로용 폴리실리콘 패턴을 형성하는 단계; 상기 폴리실리콘 비트라인과 폴리실리콘 패턴을 덮도록, 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 상에 상기 트랜지스터의 소오스 영역과 콘택되는 캐패시터를 형성하는 단계; 상기 캐패시터를 덮도록 상기 제2층간절연막 상에 제3층간절연막을 형성하는 단계; 상기 제3 및 제2층간절연막을 선택적으로 식각하여 상기 폴리실리콘 비트라인과 폴리실리콘 패턴을 각각 노출시키는 제1 및 제2콘택홀을 형성하는 단계; 상기 제1 및 제2콘택홀 내에 제1 및 제2폴리실리콘 플러그를 각각 형성하는 단계; 상기 제1 및 제2폴리실리콘 플러그를 포함한 제3층간절연막 상에 알루미늄막을 증착하는 단계; 상기 결과물에 대한 어닐링을 통해 알루미늄과 폴리실리콘을 상호 치환시켜, 상기 제1 및 제2폴리실리콘 플러그, 폴리실리콘 비트라인, 폴리실리콘 패턴 및 알루미늄막을 각각 알루미늄 플러그, 알루미늄 비트라인, 알루미늄 패턴 및 폴리실리콘막으로 치환시키는 단계; 및 상기 폴리실리콘막을 패터닝하여 폴리실리콘 퓨즈를 형성하는 단계를 포함한다.
본 발명에 따르면, 폴리실리콘과 알루미늄의 치환을 이용함으로써, 저저항의알루미늄 비트라인의 형성이 가능하며, 아울러, 리페어용 퓨즈로서 폴리 퓨즈를 형성하면서도 리페어 식각량을 줄일 수 있는 것에 의해 생산성도 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(21)에 공지의 소자분리 공정을 통해 트렌치형의 소자분리막(22)을 형성하고, 그런다음, 게이트 산화막(23) 및 스페이서(25)를 갖는 게이트 전극(24)과 소오스/드레인 영역(26, 27)으로 구성되는 트랜지스터(30)를 형성한다. 이어서, 상기 트랜지스터(30)를 덮도록 기판(20) 상에 제1층간절연막(31)을 형성한다. 그리고나서, 상기 제1층간절연막(31)에 대한 선택적 식각 공정과 폴리실리콘막의 증착 및 패터닝 공정을 차례로 수행하여, 상기 제1층간절연막(31) 상에 상기 트랜지스터(30)의 드레인 전극(27)과 전기적으로 콘택되는 폴리실리콘 비트라인(32)과 상기 반도체 기판(21)의 소정 부분과 콘택되면서 리페어 회로를 구성하는 폴리실리콘 패턴(33)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 폴리실리콘 비트라인(32)과 폴리실리콘 패턴(33)을 덮도록, 제1층간절연막(31) 상에 제2층간절연막(34)을 형성한다. 그런다음, 공지된 셀 캐패시터 공정을 통해, 상기 제2층간절연막(34) 상에 트랜지스터(30)의 소오스 영역(26)과 전기적으로 콘택되고, 그리고, 스토리지 노드(35a)와유전체막(35b) 및 플레이트 노드(35c)로 구성되는 캐패시터(35)를 형성한다.
그 다음, 도 2c에 도시된 바와 같이, 제2층간절연막(34) 상에 캐패시터(35)를 덮도록 제3층간절연막(36)을 형성한다. 그런다음, 제3 및 제2층간절연막(36, 34)의 소정 부분들을 식각하여 폴리실리콘 비트라인(32)과 폴리실리콘 패턴(33)을 각각 노출시키는 제1 및 제2콘택홀들을 형성하고, 이어서, 폴리실리콘막의 증착 및 에치백을 통해 상기 제1 및 제2콘택홀들 내에 상기 폴리실리콘 비트라인(32) 및 폴리실리콘 패턴(33)과 각각 콘택되는 제1 및 제2폴리실리콘 플러그들(37, 38)을 형성한다. 그리고나서, 제3층간절연막(36)과 제1 및 제2폴리실리콘 플러그들(37) 상에 알루미늄막(38)을 증착한다.
다음으로, 상기 결과물에 대해 450∼550℃에서 4∼6시간, 바람직하게, 500℃에서 5시간 동안 어닐링을 수행하여 알루미늄막에서의 알루미늄과 폴리실리콘막에서의 폴리실리콘을 상호 치환시킴으로써, 도 2d에 도시된 바와 같이, 알루미늄 비트라인(32a)과 알루미늄 패턴(33a) 및 제1,제2알루미늄 플러그들(37a, 38a)를 형성하고, 아울러, 폴리실리콘막(39a)을 형성한다.
여기서, 상기 알루미늄과 폴리실리콘의 치환에 대해서는, IEDN 96 946∼948페이지에 발표된 "Novel High Aspect Ratio Aluminum Plug for Logic/DRAM LSIs Using Polysilicon-Aluminum Substitute"에 상세하게 개재되어 있다.
그 다음, 도 2e에 도시된 바와 같이, 상기 폴리실리콘막을 패터닝하여, 리페어 회로용 알루미늄 패턴(33a)과 콘택된 제2알루미늄 플러그(38a)와 전기적으로 콘택되는 폴리실리콘 퓨즈(40)를 형성함으로써, 본 반명의 반도체 소자를 완성한다.
상기와 같은 공정을 통해 제조되는 본 발명의 반도체 소자에 있어서, 비트라인은 알루미늄과 폴리실리콘의 치환을 통해 알루미늄 재질로 형성하기 때문에 상기 비트라인에서의 저저항화가 가능하고, 특히, 이러한 알루미늄 비트라인을 캐패시터 형성 이후에 형성함으로써, 상기 캐패시터 형성시의 고온 공정에 의한 알루미늄 비트라인의 멜팅 현상은 방지할 수 있다.
또한, 리페어용 퓨즈를 절단의 신뢰성이 확보된 폴리실리콘으로 형성하되, 폴리실리콘 퓨즈로의 치환 이전에는 알루미늄으로 형성함으로써, 상기 알루미늄 퓨즈 상에 증착되는 산화막의 도포량을 줄일 수 있으며, 따라서, 리페어 식각량을 줄여, 생산성의 향상을 이룰 수 있고, 아울러, 최종 레이어와의 단차를 줄일 수 있어, 절단의 정확성도 높일 수 있다.
이상에서와 같이, 본 발명의 방법은 알루미늄과 폴리실리콘의 치환을 이용하는 것을 통해 매우 용이하면서도 안정적으로 저저항의 알루미늄 비트라인을 형성할 수 있으며, 따라서, 고집적 소자의 개발에 매우 유리하게 적용할 수 있다.
또한, 본 발명의 방법은 알루미늄과 폴리실리콘의 치환을 이용하여 폴리실리콘 퓨즈를 형성하기 때문에, 퓨즈 절단의 정확성을 높일 수 있으며, 리페어 식각량의 감소를 통해 생산성 향상을 얻을 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (2)
- 반도체 기판의 일측 영역 상에 게이트 전극 및 소오스/드레인 영역을 포함하는 트랜지스터를 형성하는 단계;상기 트랜지스터를 덮도록, 상기 반도체 기판 상에 제1층간절연막을 형성하는 단계;상기 제1층간절연막 상에 상기 트랜지스터의 드레인 전극과 콘택되는 폴리실리콘 비트라인 및 상기 반도체 기판의 타측 영역과 콘택되는 리페어 회로용 폴리실리콘 패턴을 형성하는 단계;상기 폴리실리콘 비트라인과 폴리실리콘 패턴을 덮도록, 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계;상기 제2층간절연막 상에 상기 트랜지스터의 소오스 영역과 콘택되는 캐패시터를 형성하는 단계;상기 캐패시터를 덮도록 상기 제2층간절연막 상에 제3층간절연막을 형성하는 단계;상기 제3 및 제2층간절연막을 선택적으로 식각하여 상기 폴리실리콘 비트라인과 폴리실리콘 패턴을 각각 노출시키는 제1 및 제2콘택홀을 형성하는 단계;상기 제1 및 제2콘택홀 내에 제1 및 제2폴리실리콘 플러그를 각각 형성하는 단계;상기 제1 및 제2폴리실리콘 플러그를 포함한 제3층간절연막 상에 알루미늄막을 증착하는 단계;상기 결과물에 대한 어닐링을 통해 알루미늄과 폴리실리콘을 상호 치환시켜, 상기 제1 및 제2폴리실리콘 플러그, 폴리실리콘 비트라인, 폴리실리콘 패턴 및 알루미늄막을 각각 알루미늄 플러그, 알루미늄 비트라인, 알루미늄 패턴 및 폴리실리콘막으로 치환시키는 단계; 및상기 폴리실리콘막을 패터닝하여 폴리실리콘 퓨즈를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 어닐링은 450∼550℃에서 4∼6시간 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010021990A KR20020082548A (ko) | 2001-04-24 | 2001-04-24 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010021990A KR20020082548A (ko) | 2001-04-24 | 2001-04-24 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020082548A true KR20020082548A (ko) | 2002-10-31 |
Family
ID=27702295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010021990A KR20020082548A (ko) | 2001-04-24 | 2001-04-24 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020082548A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102008051746A1 (de) * | 2007-10-31 | 2011-01-20 | Qimonda Ag | Integrierter Schaltkreis mit dotierter Halbleiterleitung mit leitfähiger Verkleidung |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0271515A (ja) * | 1988-09-06 | 1990-03-12 | Sony Corp | 導電配線の形成方法 |
| JPH0766203A (ja) * | 1993-08-30 | 1995-03-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPH10125677A (ja) * | 1996-10-18 | 1998-05-15 | Fujitsu Ltd | 半導体装置の製造方法 |
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-
2001
- 2001-04-24 KR KR1020010021990A patent/KR20020082548A/ko not_active Application Discontinuation
Patent Citations (5)
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