JPH10125677A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10125677A JPH10125677A JP27575296A JP27575296A JPH10125677A JP H10125677 A JPH10125677 A JP H10125677A JP 27575296 A JP27575296 A JP 27575296A JP 27575296 A JP27575296 A JP 27575296A JP H10125677 A JPH10125677 A JP H10125677A
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Abstract
(57)【要約】
【課題】 半導体装置の製造方法に関し、シリコンをＡ
ｌに置換反応させる従来の技術に極めて簡単な改変を加
えることで、アスペクト比が大きいコンタクト・ホール
にＡｌからなるプラグを密実に埋め込んだり、或いは、
微細な溝にＡｌを埋め込んで微細なＡｌ配線を形成でき
るようにする。 【解決手段】 シリコン半導体基板１上の絶縁膜６に電
極コンタクト・ホールを形成してからシリコンで埋め込
み、シリコン半導体基板１を含む全体を減圧中に於いて
加熱しつつＡｌを堆積させて該シリコンをＡｌに置換し
ながらＡｌ膜を形成し、電極コンタクト・ホール内では
Ａｌプラグ１３を生成させ、絶縁膜６上のＡｌ膜のみを
析出されたシリコンと共に除去する。
ｌに置換反応させる従来の技術に極めて簡単な改変を加
えることで、アスペクト比が大きいコンタクト・ホール
にＡｌからなるプラグを密実に埋め込んだり、或いは、
微細な溝にＡｌを埋め込んで微細なＡｌ配線を形成でき
るようにする。 【解決手段】 シリコン半導体基板１上の絶縁膜６に電
極コンタクト・ホールを形成してからシリコンで埋め込
み、シリコン半導体基板１を含む全体を減圧中に於いて
加熱しつつＡｌを堆積させて該シリコンをＡｌに置換し
ながらＡｌ膜を形成し、電極コンタクト・ホール内では
Ａｌプラグ１３を生成させ、絶縁膜６上のＡｌ膜のみを
析出されたシリコンと共に除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、アスペクト比が大
きい例えばビア・ホール（ｖｉａ−ｈｏｌｅ）などのコ
ンタクト・ホールにＡｌからなるプラグを埋め込んだ配
線構造をもつ半導体装置を製造するのに好適な方法に関
する。
きい例えばビア・ホール（ｖｉａ−ｈｏｌｅ）などのコ
ンタクト・ホールにＡｌからなるプラグを埋め込んだ配
線構造をもつ半導体装置を製造するのに好適な方法に関
する。
【０００２】現在、半導体装置を更に高集積化する為、
多層配線が多用化されつつあるが、その場合、下層と上
層とを接続する微細接続構造が問題であり、コンタクト
・ホールへのＡｌの埋め込みには、通常、スパッタリン
グ法が用いられているのであるが、その埋め込み形状は
良好とは言えない状態にあるので、この問題を解決する
必要があり、本発明は、その問題に対処する一手段を提
供することができる。
多層配線が多用化されつつあるが、その場合、下層と上
層とを接続する微細接続構造が問題であり、コンタクト
・ホールへのＡｌの埋め込みには、通常、スパッタリン
グ法が用いられているのであるが、その埋め込み形状は
良好とは言えない状態にあるので、この問題を解決する
必要があり、本発明は、その問題に対処する一手段を提
供することができる。
【０００３】
【従来の技術】多層配線を形成する場合、コンタクト・
ホールへのＡｌからなるプラグの埋め込み形状が悪い場
合、接続がオープンになったり、或いは、抵抗の増大に
結び付くことになり、また、Ａｌは、多結晶シリコンと
は異なり、微細加工が困難である。
ホールへのＡｌからなるプラグの埋め込み形状が悪い場
合、接続がオープンになったり、或いは、抵抗の増大に
結び付くことになり、また、Ａｌは、多結晶シリコンと
は異なり、微細加工が困難である。
【０００４】通常、ギガ・スケールのＤＲＡＭ（ｄｙｎ
ａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）になると、径が０．２〔μｍ〕以下、深さが２〔μ
ｍ〕、従って、アスペクト比が１０以上にもなるコンタ
クト・ホールにＡｌプラグを埋め込むことが必要にな
る。
ａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）になると、径が０．２〔μｍ〕以下、深さが２〔μ
ｍ〕、従って、アスペクト比が１０以上にもなるコンタ
クト・ホールにＡｌプラグを埋め込むことが必要にな
る。
【０００５】従来、コンタクト・ホールにＡｌプラグを
埋め込む技術として、多結晶シリコンとＡｌの置換反応
を利用することが提案されている（要すれば「特開平２
−１９９８３８号公報」を参照）。
埋め込む技術として、多結晶シリコンとＡｌの置換反応
を利用することが提案されている（要すれば「特開平２
−１９９８３８号公報」を参照）。
【０００６】前記従来の技術に依れば、径が０．３〔μ
ｍ〕、深さ０．５〔μｍ〕、即ち、アスペクト比が２以
下であるコンタクト・ホールに多結晶シリコンを埋め込
み、その表面にＡｌを堆積し、温度４５０〔℃〕、時間
３０〔分〕の熱処理を行なって、コンタクト・ホール中
の多結晶シリコンをＡｌに置換できたとしている。
ｍ〕、深さ０．５〔μｍ〕、即ち、アスペクト比が２以
下であるコンタクト・ホールに多結晶シリコンを埋め込
み、その表面にＡｌを堆積し、温度４５０〔℃〕、時間
３０〔分〕の熱処理を行なって、コンタクト・ホール中
の多結晶シリコンをＡｌに置換できたとしている。
【０００７】
【発明が解決しようとする課題】本発明者の実験に依れ
ば、前記従来の技術に依っては、ギガ・スケールのＤＲ
ＡＭに於けるコンタクト・ホール、即ち、アスペクト比
が１０以上にもなるコンタクト・ホールにＡｌプラグを
埋め込むことはできない。
ば、前記従来の技術に依っては、ギガ・スケールのＤＲ
ＡＭに於けるコンタクト・ホール、即ち、アスペクト比
が１０以上にもなるコンタクト・ホールにＡｌプラグを
埋め込むことはできない。
【０００８】本発明は、多結晶シリコンをＡｌに置換反
応させる従来の技術に極めて簡単な改変を加えること
で、アスペクト比が大きいコンタクト・ホールにＡｌか
らなるプラグを密実に埋め込むことを可能にしようとす
る。
応させる従来の技術に極めて簡単な改変を加えること
で、アスペクト比が大きいコンタクト・ホールにＡｌか
らなるプラグを密実に埋め込むことを可能にしようとす
る。
【０００９】
【課題を解決するための手段】本発明では、電極コンタ
クト・ホール中に多結晶シリコンを埋め込んだウエハに
減圧中で加熱しつつＡｌの堆積を行なって、電極コンタ
クト・ホール中の多結晶シリコンをＡｌに置換すること
が基本になっている。
クト・ホール中に多結晶シリコンを埋め込んだウエハに
減圧中で加熱しつつＡｌの堆積を行なって、電極コンタ
クト・ホール中の多結晶シリコンをＡｌに置換すること
が基本になっている。
【００１０】実験に依れば、例えば径が０．２〔μ
ｍ〕、深さ１．８〔μｍ〕、従って、アスペクト比９の
電極コンタクト・ホールに密実に埋め込まれた多結晶シ
リコンを温度４３０〔℃〕、時間２５分の熱処理に依っ
て、完全にＡｌに置換することができた。
ｍ〕、深さ１．８〔μｍ〕、従って、アスペクト比９の
電極コンタクト・ホールに密実に埋め込まれた多結晶シ
リコンを温度４３０〔℃〕、時間２５分の熱処理に依っ
て、完全にＡｌに置換することができた。
【００１１】因みに、前記従来の技術で対象にした径が
０．３〔μｍ〕、深さが０．５〔μｍ〕、従って、アス
ペクト比２以下の電極コンタクト・ホールに埋め込まれ
た多結晶シリコンをＡｌに置換するのであれば、温度４
００〔℃〕、時間１５〔分〕の低温且つ短時間の熱処理
で充分である。
０．３〔μｍ〕、深さが０．５〔μｍ〕、従って、アス
ペクト比２以下の電極コンタクト・ホールに埋め込まれ
た多結晶シリコンをＡｌに置換するのであれば、温度４
００〔℃〕、時間１５〔分〕の低温且つ短時間の熱処理
で充分である。
【００１２】本発明に依った場合、アスペクト比が大き
い電極コンタクト・ホール中の多結晶シリコンを低温且
つ短時間でＡｌに置換できる理由が奈辺に在るのか、確
たるところは判明していない。
い電極コンタクト・ホール中の多結晶シリコンを低温且
つ短時間でＡｌに置換できる理由が奈辺に在るのか、確
たるところは判明していない。
【００１３】然しながら、状況からの認識に依れば、減
圧雰囲気中で加熱しつつＡｌを成長させるので、成長す
るＡｌのグレインが直ちに多結晶シリコンと置換反応さ
れることになり、このようにＡｌの成長中に置換が行な
われることに起因していると類推される。
圧雰囲気中で加熱しつつＡｌを成長させるので、成長す
るＡｌのグレインが直ちに多結晶シリコンと置換反応さ
れることになり、このようにＡｌの成長中に置換が行な
われることに起因していると類推される。
【００１４】前記したところから、本発明に依る半導体
装置の製造方法に於いては、 （１）半導体基板（例えばシリコン半導体基板１）上の
絶縁膜（例えば絶縁膜６）にコンタクト・ホール（例え
ば電極コンタクト・ホール６Ａ）或いは溝を形成してか
らシリコン（例えば多結晶シリコン膜１２）で埋め込む
工程と、次いで、半導体基板を含む全体を減圧中（例え
ば３×１０-3〔Ｔｏｒｒ〕の真空中）に於いて加熱（例
えば温度４５０〔℃〕）しつつＡｌを堆積させ前記シリ
コンをＡｌに置換しながらＡｌ膜（例えば電極コンタク
ト・ホール６Ａ内ではＡｌプラグ１３の生成）を形成す
る工程と、次いで、絶縁膜上のＡｌ膜のみを析出された
シリコン（例えばシリコン１２Ａ）と共に除去する工程
とが含まれてなることを特徴とするか、又は、
装置の製造方法に於いては、 （１）半導体基板（例えばシリコン半導体基板１）上の
絶縁膜（例えば絶縁膜６）にコンタクト・ホール（例え
ば電極コンタクト・ホール６Ａ）或いは溝を形成してか
らシリコン（例えば多結晶シリコン膜１２）で埋め込む
工程と、次いで、半導体基板を含む全体を減圧中（例え
ば３×１０-3〔Ｔｏｒｒ〕の真空中）に於いて加熱（例
えば温度４５０〔℃〕）しつつＡｌを堆積させ前記シリ
コンをＡｌに置換しながらＡｌ膜（例えば電極コンタク
ト・ホール６Ａ内ではＡｌプラグ１３の生成）を形成す
る工程と、次いで、絶縁膜上のＡｌ膜のみを析出された
シリコン（例えばシリコン１２Ａ）と共に除去する工程
とが含まれてなることを特徴とするか、又は、
【００１５】（２）半導体基板上の絶縁膜にコンタクト
・ホール或いは溝を形成してから多結晶シリコンで埋め
込む工程と、次いで、半導体基板を含む全体を減圧中に
於いて加熱しつつＡｌを堆積させ前記シリコンをＡｌに
置換しながらＡｌ膜を形成する工程と、引き続いて、Ａ
ｌ膜上に遷移金属膜（例えばＴｉなどの遷移金属膜１
５）を形成して析出するシリコンと反応させて遷移金属
シリサイド（例えば遷移金属シリサイド１５Ａ）を生成
させる工程と、次いで、前記遷移金属シリサイドを含む
遷移金属膜を除去する工程とが含まれてなることを特徴
とするか、又は、
・ホール或いは溝を形成してから多結晶シリコンで埋め
込む工程と、次いで、半導体基板を含む全体を減圧中に
於いて加熱しつつＡｌを堆積させ前記シリコンをＡｌに
置換しながらＡｌ膜を形成する工程と、引き続いて、Ａ
ｌ膜上に遷移金属膜（例えばＴｉなどの遷移金属膜１
５）を形成して析出するシリコンと反応させて遷移金属
シリサイド（例えば遷移金属シリサイド１５Ａ）を生成
させる工程と、次いで、前記遷移金属シリサイドを含む
遷移金属膜を除去する工程とが含まれてなることを特徴
とするか、又は、
【００１６】（３）前記（１）又は（２）に於いて、電
極コンタクト・ホール内にバリヤ膜（例えばＴｉＮから
なるバリヤ膜１１）を形成してからシリコンで埋め込む
工程が含まれてなることを特徴とする。
極コンタクト・ホール内にバリヤ膜（例えばＴｉＮから
なるバリヤ膜１１）を形成してからシリコンで埋め込む
工程が含まれてなることを特徴とする。
【００１７】前記手段を採ることに依って、従来の技術
では実現することが不可能であった高アスペクト比のコ
ンタクト・ホール内にＡｌプラグを密実に埋め込むこと
が可能となり、しかも、Ａｌプラグを生成する為のコン
タクト・ホール内のシリコンとＡｌとの置換は、低温且
つ短時間で完了させることができ、さきに作り込まれて
いる回路に与えるダメージを少なくすることが可能であ
る。また、溝内に埋め込んだシリコンをＡｌと置換して
配線にする場合、０．２〔μｍ〕を下回るような幅の微
細配線を容易に形成することが可能であり、この場合の
微細溝の形成、シリコンの埋め込みなどは、既存の装置
を用いて実現することができる。
では実現することが不可能であった高アスペクト比のコ
ンタクト・ホール内にＡｌプラグを密実に埋め込むこと
が可能となり、しかも、Ａｌプラグを生成する為のコン
タクト・ホール内のシリコンとＡｌとの置換は、低温且
つ短時間で完了させることができ、さきに作り込まれて
いる回路に与えるダメージを少なくすることが可能であ
る。また、溝内に埋め込んだシリコンをＡｌと置換して
配線にする場合、０．２〔μｍ〕を下回るような幅の微
細配線を容易に形成することが可能であり、この場合の
微細溝の形成、シリコンの埋め込みなどは、既存の装置
を用いて実現することができる。
【００１８】
【発明の実施の形態】図１乃至図５は本発明に於ける実
施の形態１を解説する為の工程要所に於ける半導体装置
を表す要部切断側面図であり、以下、これ等の図を参照
しつつ説明すが、各図は、説明を判り易くするのに必要
な部分を紙面に表出させる為、平面で見て、例えば鍵状
に入り組んだ切断面を採用しているので、必ずしも直線
状になっていない。この点は、後に説明する図６以下で
も同様である。
施の形態１を解説する為の工程要所に於ける半導体装置
を表す要部切断側面図であり、以下、これ等の図を参照
しつつ説明すが、各図は、説明を判り易くするのに必要
な部分を紙面に表出させる為、平面で見て、例えば鍵状
に入り組んだ切断面を採用しているので、必ずしも直線
状になっていない。この点は、後に説明する図６以下で
も同様である。
【００１９】図１参照 １−（１） 図示された半導体装置では、メモリ・セル部と周辺回路
部との要部が既に作り込まれている。
部との要部が既に作り込まれている。
【００２０】図に於いて、１はシリコン半導体基板、２
はＳｉＯ2 からなるフィールド絶縁膜、３は多結晶シリ
コンからなるワード線、４は多結晶シリコンからなるゲ
ート電極、５はＳｉＯ2 からなる絶縁膜、６は複数層で
構成された絶縁膜、７はＡｌからなるビット線、８は多
結晶シリコンからなるキャパシタ電極、９はＳｉＯ2 か
らなる誘電体膜、１０は多結晶シリコンからなるキャパ
シタ共通電極（セル・プレート）をそれぞれ示してい
る。
はＳｉＯ2 からなるフィールド絶縁膜、３は多結晶シリ
コンからなるワード線、４は多結晶シリコンからなるゲ
ート電極、５はＳｉＯ2 からなる絶縁膜、６は複数層で
構成された絶縁膜、７はＡｌからなるビット線、８は多
結晶シリコンからなるキャパシタ電極、９はＳｉＯ2 か
らなる誘電体膜、１０は多結晶シリコンからなるキャパ
シタ共通電極（セル・プレート）をそれぞれ示してい
る。
【００２１】ここで、複数層で構成された絶縁膜６は、
簡明にする為、一層からなるように図示されているが、
実際には、少なくとも三層からなっている。
簡明にする為、一層からなるように図示されているが、
実際には、少なくとも三層からなっている。
【００２２】即ち、ワード線３やゲート電極４などの頂
面を覆う絶縁膜や側面を覆うサイド・ウォールなどを形
成してから、例えばＳｉＯ2 からなる第一層目の絶縁膜
を形成し、次に、その上にビット線などを形成してか
ら、例えばＳｉＯ2 からなる第二層目の絶縁膜を形成
し、次に、高さ１．５〔μｍ〕の多結晶シリコンからな
るキャパシタ電極８、誘電体膜９、キャパシタ共通電極
１０などを形成してから、厚さ２〔μｍ〕のＢＰＳＧ
（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）からなる第三層目の絶縁膜を形成し、そのＢＰＳＧ
からなる絶縁膜をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈ
ａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法を適用して平坦
化した状態が図示されている。
面を覆う絶縁膜や側面を覆うサイド・ウォールなどを形
成してから、例えばＳｉＯ2 からなる第一層目の絶縁膜
を形成し、次に、その上にビット線などを形成してか
ら、例えばＳｉＯ2 からなる第二層目の絶縁膜を形成
し、次に、高さ１．５〔μｍ〕の多結晶シリコンからな
るキャパシタ電極８、誘電体膜９、キャパシタ共通電極
１０などを形成してから、厚さ２〔μｍ〕のＢＰＳＧ
（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）からなる第三層目の絶縁膜を形成し、そのＢＰＳＧ
からなる絶縁膜をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈ
ａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法を適用して平坦
化した状態が図示されている。
【００２３】図２参照 ２−（１） 通常のリソグラフィ技術に於けるレジスト・プロセス、
及び、エッチング・ガスをＣ4 Ｆ8 （ＢＰＳＧ用及びＳ
ｉＯ2 用）とする反応性イオン・エッチング（ｒｅａｃ
ｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用
することに依り、周辺回路部の表面からシリコン半導体
基板１の表面に達する電極コンタクト・ホール６Ａを形
成する。
及び、エッチング・ガスをＣ4 Ｆ8 （ＢＰＳＧ用及びＳ
ｉＯ2 用）とする反応性イオン・エッチング（ｒｅａｃ
ｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用
することに依り、周辺回路部の表面からシリコン半導体
基板１の表面に達する電極コンタクト・ホール６Ａを形
成する。
【００２４】本例に於ける電極コンタクト・ホール６Ａ
の径は例えば０．２〔μｍ〕、また、深さは例えば１．
８〔μｍ〕とした。
の径は例えば０．２〔μｍ〕、また、深さは例えば１．
８〔μｍ〕とした。
【００２５】図３参照 ３−（１） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、電
極コンタクト・ホール６Ａ内も含めた全面に厚さが例え
ば２０〔ｎｍ〕のＴｉＮからなるバリヤ膜１１を形成す
る。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、電
極コンタクト・ホール６Ａ内も含めた全面に厚さが例え
ば２０〔ｎｍ〕のＴｉＮからなるバリヤ膜１１を形成す
る。
【００２６】３−（２） ＣＶＤ法を適用することに依り、電極コンタクト・ホー
ル６Ａ内も含めた全面に厚さが例えば０．１５〔μｍ〕
の多結晶シリコン膜１２を形成する。
ル６Ａ内も含めた全面に厚さが例えば０．１５〔μｍ〕
の多結晶シリコン膜１２を形成する。
【００２７】尚、電極コンタクト・ホール６Ａの径が
０．２〔μｍ〕以下であるから、厚さが０．１５〔μ
ｍ〕の多結晶シリコン膜１２を形成すれば、電極コンタ
クト・ホール６Ａ内を充分に埋めることができる。ま
た、多結晶シリコンは、他のシリコン、例えばアモルフ
ァス・シリコンなどに代替することができる。
０．２〔μｍ〕以下であるから、厚さが０．１５〔μ
ｍ〕の多結晶シリコン膜１２を形成すれば、電極コンタ
クト・ホール６Ａ内を充分に埋めることができる。ま
た、多結晶シリコンは、他のシリコン、例えばアモルフ
ァス・シリコンなどに代替することができる。
【００２８】３−（３） ＣＭＰ法を適用することに依り、絶縁膜６上の多結晶シ
リコン膜１２及びＴｉＮからなるバリヤ膜１１を除去
し、電極コンタクト・ホール６Ａ内にのみ多結晶シリコ
ン膜１２及びＴｉＮからなるバリヤ膜１１を残す。
リコン膜１２及びＴｉＮからなるバリヤ膜１１を除去
し、電極コンタクト・ホール６Ａ内にのみ多結晶シリコ
ン膜１２及びＴｉＮからなるバリヤ膜１１を残す。
【００２９】図４参照 ４−（１） ３×１０-3〔Ｔｏｒｒ〕の減圧中でウエハの温度を例え
ば４５０〔℃〕として、スパッタリング法を適用するこ
とに依り、厚さが例えば１〔μｍ〕であるＡｌ膜を５０
〔ｎｍ／分〕の速度で形成する。
ば４５０〔℃〕として、スパッタリング法を適用するこ
とに依り、厚さが例えば１〔μｍ〕であるＡｌ膜を５０
〔ｎｍ／分〕の速度で形成する。
【００３０】前記Ａｌ膜を形成する間に、電極コンタク
ト・ホール６Ａ内の多結晶シリコン膜１２はＡｌと置換
され、そして、ウエハの冷却過程でＡｌ膜の表面にはシ
リコン１２Ａが析出する。
ト・ホール６Ａ内の多結晶シリコン膜１２はＡｌと置換
され、そして、ウエハの冷却過程でＡｌ膜の表面にはシ
リコン１２Ａが析出する。
【００３１】図５参照 ５−（１） ＣＭＰ法を適用することに依り、絶縁膜６上のＡｌ膜を
シリコン１２Ａと共に除去し、電極コンタクト・ホール
６Ａ内にのみＡｌ膜をＡｌプラグ１３として残す。
シリコン１２Ａと共に除去し、電極コンタクト・ホール
６Ａ内にのみＡｌ膜をＡｌプラグ１３として残す。
【００３２】前記のようにすることで、アスペクト比が
９である電極コンタクト・ホール６Ａ内を密実に埋めた
多結晶シリコンをＡｌに置換して、導電性が高いＡｌプ
ラグ１３を容易に得ることができる。
９である電極コンタクト・ホール６Ａ内を密実に埋めた
多結晶シリコンをＡｌに置換して、導電性が高いＡｌプ
ラグ１３を容易に得ることができる。
【００３３】図６乃至図８は本発明に於ける実施の形態
２を解説する為の工程要所に於ける半導体装置を表す要
部切断側面図であり、以下、これ等の図を参照しつつ説
明する。
２を解説する為の工程要所に於ける半導体装置を表す要
部切断側面図であり、以下、これ等の図を参照しつつ説
明する。
【００３４】図６参照 ６−（１） 電極コンタクト・ホール６ＡにＴｉＮからなるバリヤ膜
１１と多結晶シリコン膜１２を形成する工程、即ち、実
施の態様１に於いて、図３について説明した工程まで
は、全く同じであるから、ここでは、その次の段階から
説明する。
１１と多結晶シリコン膜１２を形成する工程、即ち、実
施の態様１に於いて、図３について説明した工程まで
は、全く同じであるから、ここでは、その次の段階から
説明する。
【００３５】１×１０-3〔Ｔｏｒｒ〕の減圧中でウエハ
の温度を例えば４５０〔℃〕として、スパッタリング法
を適用することに依り、厚さが例えば１〔μｍ〕である
Ａｌからなる配線膜１４を５０〔ｎｍ／分〕の速度で全
面に形成する。
の温度を例えば４５０〔℃〕として、スパッタリング法
を適用することに依り、厚さが例えば１〔μｍ〕である
Ａｌからなる配線膜１４を５０〔ｎｍ／分〕の速度で全
面に形成する。
【００３６】前記Ａｌからなる配線膜１４を形成する間
に、電極コンタクト・ホール６Ａ内の多結晶シリコン膜
１２はＡｌと置換される。
に、電極コンタクト・ホール６Ａ内の多結晶シリコン膜
１２はＡｌと置換される。
【００３７】６−（２） 引き続き、前記条件の下でスパッタリング法を適用する
ことに依り、厚さが例えば０．２〔μｍ〕のＴｉなどの
遷移金属膜１５を形成する。
ことに依り、厚さが例えば０．２〔μｍ〕のＴｉなどの
遷移金属膜１５を形成する。
【００３８】尚、遷移金属としては、前記Ｔｉの他、
Ｗ，Ｍｏ，Ｃｏ，Ｃｕ，Ｔａなどから任意に選択するこ
とができる。
Ｗ，Ｍｏ，Ｃｏ，Ｃｕ，Ｔａなどから任意に選択するこ
とができる。
【００３９】図７参照 ７−（１） ウエハを室温に冷却する過程でＡｌからなる配線膜１４
の表面にシリコンが析出するのであるが、このシリコン
は、遷移金属膜１５と反応し、遷移金属シリサイドにな
ってしまう。図では、この遷移金属シリサイドを記号１
５Ａで指示してある。
の表面にシリコンが析出するのであるが、このシリコン
は、遷移金属膜１５と反応し、遷移金属シリサイドにな
ってしまう。図では、この遷移金属シリサイドを記号１
５Ａで指示してある。
【００４０】図８参照 ８−（１） ＣＭＰ法を適用することに依り、遷移金属膜１５並びに
遷移金属シリサイド１５Ａを除去し、絶縁膜６上のＡｌ
からなる配線膜１４及び電極コンタクト・ホール６Ａ内
のＡｌからなるプラグ１６を残す。
遷移金属シリサイド１５Ａを除去し、絶縁膜６上のＡｌ
からなる配線膜１４及び電極コンタクト・ホール６Ａ内
のＡｌからなるプラグ１６を残す。
【００４１】前記のようにすることで、アスペクト比が
９である電極コンタクト・ホール６Ａ内を密実に埋めた
多結晶シリコンをＡｌに置換して、導電性が高いＡｌプ
ラグ１６を容易に形成することができ、そして、そのＡ
ｌプラグ１６には、絶縁膜６上に形成されたＡｌからな
る配線膜１４が連なっている。
９である電極コンタクト・ホール６Ａ内を密実に埋めた
多結晶シリコンをＡｌに置換して、導電性が高いＡｌプ
ラグ１６を容易に形成することができ、そして、そのＡ
ｌプラグ１６には、絶縁膜６上に形成されたＡｌからな
る配線膜１４が連なっている。
【００４２】前記何れの実施の形態に於いても、電極コ
ンタクト・ホール内を導電性が高いＡｌプラグで埋め込
む構成について説明したが、本発明は、配線の形成にも
有効であり、その場合、絶縁膜に形成した溝に多結晶シ
リコンを埋め込み、その多結晶シリコンをＡｌに置換し
てＡｌ配線とする。
ンタクト・ホール内を導電性が高いＡｌプラグで埋め込
む構成について説明したが、本発明は、配線の形成にも
有効であり、その場合、絶縁膜に形成した溝に多結晶シ
リコンを埋め込み、その多結晶シリコンをＡｌに置換し
てＡｌ配線とする。
【００４３】現在、幅が０．２〔μｍ〕以下である微細
溝を形成し、その微細溝を多結晶シリコンで埋め込むこ
とは、既存の装置を用いて充分に対応することができ、
従って、Ａｌ配線の微細化が可能である。
溝を形成し、その微細溝を多結晶シリコンで埋め込むこ
とは、既存の装置を用いて充分に対応することができ、
従って、Ａｌ配線の微細化が可能である。
【００４４】因みに、Ａｌ配線を形成する通常の技術、
即ち、Ａｌ膜の形成、リソグラフィ技術に於けるレジス
ト・プロセス、Ｃｌ系ガスを用いたドライ・エッチング
法などを適用したのでは、０．２〔μｍ〕以下のＡｌ配
線を形成することは困難である。
即ち、Ａｌ膜の形成、リソグラフィ技術に於けるレジス
ト・プロセス、Ｃｌ系ガスを用いたドライ・エッチング
法などを適用したのでは、０．２〔μｍ〕以下のＡｌ配
線を形成することは困難である。
【００４５】
【発明の効果】本発明に依る半導体装置の製造方法に於
いては、半導体基板上の絶縁膜にコンタクト・ホール或
いは溝を形成してから多結晶シリコン或いはアモルファ
ス・シリコンなどのシリコンで埋め込み、半導体基板を
含む全体を減圧中に於いて加熱しつつＡｌを堆積させ前
記シリコンをＡｌに置換しながらＡｌ膜を形成し、絶縁
膜上のＡｌ膜のみを析出されたシリコンと共に除去する
か、或いは、Ａｌ膜を形成した後、Ａｌ膜上に遷移金属
膜を形成し、析出されたシリコンを遷移金属シリサイド
として遷移金属膜と共に除去するようにしている。
いては、半導体基板上の絶縁膜にコンタクト・ホール或
いは溝を形成してから多結晶シリコン或いはアモルファ
ス・シリコンなどのシリコンで埋め込み、半導体基板を
含む全体を減圧中に於いて加熱しつつＡｌを堆積させ前
記シリコンをＡｌに置換しながらＡｌ膜を形成し、絶縁
膜上のＡｌ膜のみを析出されたシリコンと共に除去する
か、或いは、Ａｌ膜を形成した後、Ａｌ膜上に遷移金属
膜を形成し、析出されたシリコンを遷移金属シリサイド
として遷移金属膜と共に除去するようにしている。
【００４６】前記構成を採ることに依って、従来の技術
では実現することが不可能であった高アスペクト比のコ
ンタクト・ホール内にＡｌプラグを密実に埋め込むこと
が可能となり、しかも、Ａｌプラグを生成する為のコン
タクト・ホール内のシリコンとＡｌとの置換は、低温且
つ短時間で完了させることができ、さきに作り込まれて
いる回路に与えるダメージを少なくすることが可能であ
る。また、溝内に埋め込んだシリコンをＡｌと置換して
配線にする場合、０．２〔μｍ〕を下回るような幅の微
細配線を容易に形成することが可能であり、この場合の
微細溝の形成、シリコンの埋め込みなどは、既存の装置
を用いて実現することができる。
では実現することが不可能であった高アスペクト比のコ
ンタクト・ホール内にＡｌプラグを密実に埋め込むこと
が可能となり、しかも、Ａｌプラグを生成する為のコン
タクト・ホール内のシリコンとＡｌとの置換は、低温且
つ短時間で完了させることができ、さきに作り込まれて
いる回路に与えるダメージを少なくすることが可能であ
る。また、溝内に埋め込んだシリコンをＡｌと置換して
配線にする場合、０．２〔μｍ〕を下回るような幅の微
細配線を容易に形成することが可能であり、この場合の
微細溝の形成、シリコンの埋め込みなどは、既存の装置
を用いて実現することができる。
【図１】本発明に於ける実施の形態１を解説する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図２】本発明に於ける実施の形態１を解説する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図３】本発明に於ける実施の形態１を解説する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図４】本発明に於ける実施の形態１を解説する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図５】本発明に於ける実施の形態１を解説する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図６】本発明に於ける実施の形態２を解説する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図７】本発明に於ける実施の形態２を解説する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図８】本発明に於ける実施の形態２を解説する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
１ シリコン半導体基板 ２ ＳｉＯ2 からなるフィールド絶縁膜 ３ 多結晶シリコンからなるワード線 ４ 多結晶シリコンからなるゲート電極 ５ ＳｉＯ2 からなる絶縁膜 ６ 複数層で構成された絶縁膜 ６Ａ 電極コンタクト・ホール ７ Ａｌからなるビット線 ８ 多結晶シリコンからなるキャパシタ電極 ９ ＳｉＯ2 からなる誘電体膜 １０ 多結晶シリコンからなるキャパシタ共通電極（セ
ル・プレート） １１ ＴｉＮからなるバリヤ膜 １２ 多結晶シリコン膜 １２Ａ シリコン １３ Ａｌプラグ １４ Ａｌからなる配線膜 １５ Ｔｉなどの遷移金属膜 １５Ａ 遷移金属シリサイド １６ Ａｌからなるプラグ
ル・プレート） １１ ＴｉＮからなるバリヤ膜 １２ 多結晶シリコン膜 １２Ａ シリコン １３ Ａｌプラグ １４ Ａｌからなる配線膜 １５ Ｔｉなどの遷移金属膜 １５Ａ 遷移金属シリサイド １６ Ａｌからなるプラグ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有本 由弘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 伊藤 昭男 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (3)
- 【請求項１】半導体基板上の絶縁膜にコンタクト・ホー
ル或いは溝を形成してからシリコンで埋め込む工程と、 次いで、半導体基板を含む全体を減圧中に於いて加熱し
つつＡｌを堆積させ前記シリコンをＡｌに置換しながら
Ａｌ膜を形成する工程と、 次いで、絶縁膜上のＡｌ膜のみを析出されたシリコンと
共に除去する工程とが含まれてなることを特徴とする半
導体装置の製造方法。 - 【請求項２】半導体基板上の絶縁膜にコンタクト・ホー
ル或いは溝を形成してからシリコンで埋め込む工程と、 次いで、半導体基板を含む全体を減圧中に於いて加熱し
つつＡｌを堆積させ前記シリコンをＡｌに置換しながら
Ａｌ膜を形成する工程と、 引き続いて、Ａｌ膜上に遷移金属膜を形成して析出する
シリコンと反応させて遷移金属シリサイドを生成させる
工程と、 次いで、前記遷移金属シリサイドを含む遷移金属膜を除
去する工程とが含まれてなることを特徴とする半導体装
置の製造方法。 - 【請求項３】コンタクト・ホール或いは溝内にバリヤ膜
を形成してからシリコンで埋め込む工程が含まれてなる
ことを特徴とする請求項１又は２記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27575296A JP3541336B2 (ja) | 1996-10-18 | 1996-10-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27575296A JP3541336B2 (ja) | 1996-10-18 | 1996-10-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125677A true JPH10125677A (ja) | 1998-05-15 |
| JP3541336B2 JP3541336B2 (ja) | 2004-07-07 |
Family
ID=17559905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27575296A Expired - Fee Related JP3541336B2 (ja) | 1996-10-18 | 1996-10-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3541336B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020082548A (ko) * | 2001-04-24 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7064038B2 (en) | 2003-01-14 | 2006-06-20 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| WO2020100607A1 (ja) * | 2018-11-16 | 2020-05-22 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置 |
-
1996
- 1996-10-18 JP JP27575296A patent/JP3541336B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020082548A (ko) * | 2001-04-24 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7064038B2 (en) | 2003-01-14 | 2006-06-20 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| US7642577B2 (en) | 2003-01-14 | 2010-01-05 | Fujitsu Microelectronics Limited | Semiconductor device and method for fabricating the same |
| US8067791B2 (en) | 2003-01-14 | 2011-11-29 | Fujitsu Semiconductor Limited | Semiconductor device and method for fabricating the same |
| WO2020100607A1 (ja) * | 2018-11-16 | 2020-05-22 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置 |
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| Publication number | Publication date |
|---|---|
| JP3541336B2 (ja) | 2004-07-07 |
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