JP3541336B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アスペクト比が大きい例えばビア・ホール（ｖｉａ−ｈｏｌｅ）などのコンタクト・ホールにＡｌからなるプラグを埋め込んだ配線構造をもつ半導体装置を製造するのに好適な方法に関する。
【０００２】
現在、半導体装置を更に高集積化する為、多層配線が多用化されつつあるが、その場合、下層と上層とを接続する微細接続構造が問題であり、コンタクト・ホールへのＡｌの埋め込みには、通常、スパッタリング法が用いられているのであるが、その埋め込み形状は良好とは言えない状態にあるので、この問題を解決する必要があり、本発明は、その問題に対処する一手段を提供することができる。
【０００３】
【従来の技術】
多層配線を形成する場合、コンタクト・ホールへのＡｌからなるプラグの埋め込み形状が悪い場合、接続がオープンになったり、或いは、抵抗の増大に結び付くことになり、また、Ａｌは、多結晶シリコンとは異なり、微細加工が困難である。
【０００４】
通常、ギガ・スケールのＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）になると、径が０．２〔μｍ〕以下、深さが２〔μｍ〕、従って、アスペクト比が１０以上にもなるコンタクト・ホールにＡｌプラグを埋め込むことが必要になる。
【０００５】
従来、コンタクト・ホールにＡｌプラグを埋め込む技術として、多結晶シリコンとＡｌの置換反応を利用することが提案されている（要すれば「特開平２−１９９８３８号公報」を参照）。
【０００６】
前記従来の技術に依れば、径が０．３〔μｍ〕、深さ０．５〔μｍ〕、即ち、アスペクト比が２以下であるコンタクト・ホールに多結晶シリコンを埋め込み、その表面にＡｌを堆積し、温度４５０〔℃〕、時間３０〔分〕の熱処理を行なって、コンタクト・ホール中の多結晶シリコンをＡｌに置換できたとしている。
【０００７】
【発明が解決しようとする課題】
本発明者の実験に依れば、前記従来の技術に依っては、ギガ・スケールのＤＲＡＭに於けるコンタクト・ホール、即ち、アスペクト比が１０以上にもなるコンタクト・ホールにＡｌプラグを埋め込むことはできない。
【０００８】
本発明は、多結晶シリコンをＡｌに置換反応させる従来の技術に極めて簡単な改変を加えることで、アスペクト比が大きいコンタクト・ホールにＡｌからなるプラグを密実に埋め込むことを可能にしようとする。
【０００９】
【課題を解決するための手段】
本発明では、電極コンタクト・ホール中に多結晶シリコンを埋め込んだウエハに減圧中で加熱しつつＡｌの堆積を行なって、電極コンタクト・ホール中の多結晶シリコンをＡｌに置換することが基本になっている。
【００１０】
実験に依れば、例えば径が０．２〔μｍ〕、深さ１．８〔μｍ〕、従って、アスペクト比９の電極コンタクト・ホールに密実に埋め込まれた多結晶シリコンを温度４３０〔℃〕、時間２５分の熱処理に依って、完全にＡｌに置換することができた。
【００１１】
因みに、前記従来の技術で対象にした径が０．３〔μｍ〕、深さが０．５〔μｍ〕、従って、アスペクト比２以下の電極コンタクト・ホールに埋め込まれた多結晶シリコンをＡｌに置換するのであれば、温度４００〔℃〕、時間１５〔分〕の低温且つ短時間の熱処理で充分である。
【００１２】
本発明に依った場合、アスペクト比が大きい電極コンタクト・ホール中の多結晶シリコンを低温且つ短時間でＡｌに置換できる理由が奈辺に在るのか、確たるところは判明していない。
【００１３】
然しながら、状況からの認識に依れば、減圧雰囲気中で加熱しつつＡｌを成長させるので、成長するＡｌのグレインが直ちに多結晶シリコンと置換反応されることになり、このようにＡｌの成長中に置換が行なわれることに起因していると類推される。
【００１４】
前記したところから、本発明に依る半導体装置の製造方法に於いては、
（１）
半導体基板（例えばシリコン半導体基板１）上の絶縁膜（例えば絶縁膜６）にコンタクト・ホール（例えば電極コンタクト・ホール６Ａ）或いは溝を形成してからシリコン（例えば多結晶シリコン膜１２）で埋め込む工程と、次いで、半導体基板を含む全体を減圧中（例えば３×１０-3〔Ｔｏｒｒ〕の真空中）に於いて加熱（例えば温度４５０〔℃〕）しつつＡｌを堆積させ前記シリコンをＡｌに置換しながらＡｌ膜（例えば電極コンタクト・ホール６Ａ内ではＡｌプラグ１３の生成）を形成する工程と、次いで、Ａｌ膜上に遷移金属膜（例えばＴｉなどの遷移金属膜１５）を形成する工程と、引き続いて、前記遷移金属膜と析出するシリコンとを反応させて、遷移金属シリサイド（例えば遷移金属シリサイド１５Ａ）を生成させる工程と、次いで、前記遷移金属シリサイドを含む遷移金属膜を除去する工程とが含まれてなることを特徴とするか、又は、
【００１６】
（２）
前記（１）に於いて、コンタクト・ホール或いは溝内にバリヤ膜を形成してからシリコンで埋め込む工程が含まれてなることを特徴とする。
【００１７】
前記手段を採ることに依って、従来の技術では実現することが不可能であった高アスペクト比のコンタクト・ホール内にＡｌプラグを密実に埋め込むことが可能となり、しかも、Ａｌプラグを生成する為のコンタクト・ホール内のシリコンとＡｌとの置換は、低温且つ短時間で完了させることができ、さきに作り込まれている回路に与えるダメージを少なくすることが可能である。また、溝内に埋め込んだシリコンをＡｌと置換して配線にする場合、０．２〔μｍ〕を下回るような幅の微細配線を容易に形成することが可能であり、この場合の微細溝の形成、シリコンの埋め込みなどは、既存の装置を用いて実現することができる。
【００１８】
【発明の実施の形態】
図１乃至図５は本発明に於ける実施の形態１を解説する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明すが、各図は、説明を判り易くするのに必要な部分を紙面に表出させる為、平面で見て、例えば鍵状に入り組んだ切断面を採用しているので、必ずしも直線状になっていない。この点は、後に説明する図６以下でも同様である。
【００１９】
図１参照
１−（１）
図示された半導体装置では、メモリ・セル部と周辺回路部との要部が既に作り込まれている。
【００２０】
図に於いて、１はシリコン半導体基板、２はＳｉＯ2 からなるフィールド絶縁膜、３は多結晶シリコンからなるワード線、４は多結晶シリコンからなるゲート電極、５はＳｉＯ2 からなる絶縁膜、６は複数層で構成された絶縁膜、７はＡｌからなるビット線、８は多結晶シリコンからなるキャパシタ電極、９はＳｉＯ2 からなる誘電体膜、１０は多結晶シリコンからなるキャパシタ共通電極（セル・プレート）をそれぞれ示している。
【００２１】
ここで、複数層で構成された絶縁膜６は、簡明にする為、一層からなるように図示されているが、実際には、少なくとも三層からなっている。
【００２２】
即ち、ワード線３やゲート電極４などの頂面を覆う絶縁膜や側面を覆うサイド・ウォールなどを形成してから、例えばＳｉＯ2 からなる第一層目の絶縁膜を形成し、次に、その上にビット線などを形成してから、例えばＳｉＯ2 からなる第二層目の絶縁膜を形成し、次に、高さ１．５〔μｍ〕の多結晶シリコンからなるキャパシタ電極８、誘電体膜９、キャパシタ共通電極１０などを形成してから、厚さ２〔μｍ〕のＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）からなる第三層目の絶縁膜を形成し、そのＢＰＳＧからなる絶縁膜をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法を適用して平坦化した状態が図示されている。
【００２３】
図２参照
２−（１）
通常のリソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＣ4 Ｆ8 （ＢＰＳＧ用及びＳｉＯ2 用）とする反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、周辺回路部の表面からシリコン半導体基板１の表面に達する電極コンタクト・ホール６Ａを形成する。
【００２４】
本例に於ける電極コンタクト・ホール６Ａの径は例えば０．２〔μｍ〕、また、深さは例えば１．８〔μｍ〕とした。
【００２５】
図３参照
３−（１）
化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、電極コンタクト・ホール６Ａ内も含めた全面に厚さが例えば２０〔ｎｍ〕のＴｉＮからなるバリヤ膜１１を形成する。
【００２６】
３−（２）
ＣＶＤ法を適用することに依り、電極コンタクト・ホール６Ａ内も含めた全面に厚さが例えば０．１５〔μｍ〕の多結晶シリコン膜１２を形成する。
【００２７】
尚、電極コンタクト・ホール６Ａの径が０．２〔μｍ〕以下であるから、厚さが０．１５〔μｍ〕の多結晶シリコン膜１２を形成すれば、電極コンタクト・ホール６Ａ内を充分に埋めることができる。また、多結晶シリコンは、他のシリコン、例えばアモルファス・シリコンなどに代替することができる。
【００２８】
３−（３）
ＣＭＰ法を適用することに依り、絶縁膜６上の多結晶シリコン膜１２及びＴｉＮからなるバリヤ膜１１を除去し、電極コンタクト・ホール６Ａ内にのみ多結晶シリコン膜１２及びＴｉＮからなるバリヤ膜１１を残す。
【００２９】
図４参照
４−（１）
３×１０-3〔Ｔｏｒｒ〕の減圧中でウエハの温度を例えば４５０〔℃〕として、スパッタリング法を適用することに依り、厚さが例えば１〔μｍ〕であるＡｌ膜を５０〔ｎｍ／分〕の速度で形成する。
【００３０】
前記Ａｌ膜を形成する間に、電極コンタクト・ホール６Ａ内の多結晶シリコン膜１２はＡｌと置換され、そして、ウエハの冷却過程でＡｌ膜の表面にはシリコン１２Ａが析出する。
【００３１】
図５参照
５−（１）
ＣＭＰ法を適用することに依り、絶縁膜６上のＡｌ膜をシリコン１２Ａと共に除去し、電極コンタクト・ホール６Ａ内にのみＡｌ膜をＡｌプラグ１３として残す。
【００３２】
前記のようにすることで、アスペクト比が９である電極コンタクト・ホール６Ａ内を密実に埋めた多結晶シリコンをＡｌに置換して、導電性が高いＡｌプラグ１３を容易に得ることができる。
【００３３】
図６乃至図８は本発明に於ける実施の形態２を解説する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００３４】
図６参照
６−（１）
電極コンタクト・ホール６ＡにＴｉＮからなるバリヤ膜１１と多結晶シリコン膜１２を形成する工程、即ち、実施の態様１に於いて、図３について説明した工程までは、全く同じであるから、ここでは、その次の段階から説明する。
【００３５】
１×１０-3〔Ｔｏｒｒ〕の減圧中でウエハの温度を例えば４５０〔℃〕として、スパッタリング法を適用することに依り、厚さが例えば１〔μｍ〕であるＡｌからなる配線膜１４を５０〔ｎｍ／分〕の速度で全面に形成する。
【００３６】
前記Ａｌからなる配線膜１４を形成する間に、電極コンタクト・ホール６Ａ内の多結晶シリコン膜１２はＡｌと置換される。
【００３７】
６−（２）
引き続き、前記条件の下でスパッタリング法を適用することに依り、厚さが例えば０．２〔μｍ〕のＴｉなどの遷移金属膜１５を形成する。
【００３８】
尚、遷移金属としては、前記Ｔｉの他、Ｗ，Ｍｏ，Ｃｏ，Ｃｕ，Ｔａなどから任意に選択することができる。
【００３９】
図７参照
７−（１）
ウエハを室温に冷却する過程でＡｌからなる配線膜１４の表面にシリコンが析出するのであるが、このシリコンは、遷移金属膜１５と反応し、遷移金属シリサイドになってしまう。図では、この遷移金属シリサイドを記号１５Ａで指示してある。
【００４０】
図８参照
８−（１）
ＣＭＰ法を適用することに依り、遷移金属膜１５並びに遷移金属シリサイド１５Ａを除去し、絶縁膜６上のＡｌからなる配線膜１４及び電極コンタクト・ホール６Ａ内のＡｌからなるプラグ１６を残す。
【００４１】
前記のようにすることで、アスペクト比が９である電極コンタクト・ホール６Ａ内を密実に埋めた多結晶シリコンをＡｌに置換して、導電性が高いＡｌプラグ１６を容易に形成することができ、そして、そのＡｌプラグ１６には、絶縁膜６上に形成されたＡｌからなる配線膜１４が連なっている。
【００４２】
前記何れの実施の形態に於いても、電極コンタクト・ホール内を導電性が高いＡｌプラグで埋め込む構成について説明したが、本発明は、配線の形成にも有効であり、その場合、絶縁膜に形成した溝に多結晶シリコンを埋め込み、その多結晶シリコンをＡｌに置換してＡｌ配線とする。
【００４３】
現在、幅が０．２〔μｍ〕以下である微細溝を形成し、その微細溝を多結晶シリコンで埋め込むことは、既存の装置を用いて充分に対応することができ、従って、Ａｌ配線の微細化が可能である。
【００４４】
因みに、Ａｌ配線を形成する通常の技術、即ち、Ａｌ膜の形成、リソグラフィ技術に於けるレジスト・プロセス、Ｃｌ系ガスを用いたドライ・エッチング法などを適用したのでは、０．２〔μｍ〕以下のＡｌ配線を形成することは困難である。
【００４５】
【発明の効果】
本発明に依る半導体装置の製造方法に於いては、半導体基板上の絶縁膜にコンタクト・ホール或いは溝を形成してから多結晶シリコン或いはアモルファス・シリコンなどのシリコンで埋め込み、半導体基板を含む全体を減圧中に於いて加熱しつつＡｌを堆積させ前記シリコンをＡｌに置換しながらＡｌ膜を形成し、Ａｌ膜上に遷移金属膜を形成し、遷移金属膜と析出するシリコンとを反応させて遷移金属シリサイドを生成し、遷移金属シリサイドを含む遷移金属膜を除去するようにしている。
【００４６】
前記構成を採ることに依って、従来の技術では実現することが不可能であった高アスペクト比のコンタクト・ホール内にＡｌプラグを密実に埋め込むことが可能となり、しかも、Ａｌプラグを生成する為のコンタクト・ホール内のシリコンとＡｌとの置換は、低温且つ短時間で完了させることができ、さきに作り込まれている回路に与えるダメージを少なくすることが可能である。また、溝内に埋め込んだシリコンをＡｌと置換して配線にする場合、０．２〔μｍ〕を下回るような幅の微細配線を容易に形成することが可能であり、この場合の微細溝の形成、シリコンの埋め込みなどは、既存の装置を用いて実現することができる。
【図面の簡単な説明】
【図１】本発明に於ける実施の形態１を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２】本発明に於ける実施の形態１を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３】本発明に於ける実施の形態１を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図４】本発明に於ける実施の形態１を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図５】本発明に於ける実施の形態１を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図６】本発明に於ける実施の形態２を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図７】本発明に於ける実施の形態２を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図８】本発明に於ける実施の形態２を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【符号の説明】
１ シリコン半導体基板
２ ＳｉＯ2 からなるフィールド絶縁膜
３ 多結晶シリコンからなるワード線
４ 多結晶シリコンからなるゲート電極
５ ＳｉＯ2 からなる絶縁膜
６ 複数層で構成された絶縁膜
６Ａ 電極コンタクト・ホール
７ Ａｌからなるビット線
８ 多結晶シリコンからなるキャパシタ電極
９ ＳｉＯ2 からなる誘電体膜
１０ 多結晶シリコンからなるキャパシタ共通電極（セル・プレート）
１１ ＴｉＮからなるバリヤ膜
１２ 多結晶シリコン膜
１２Ａ シリコン
１３ Ａｌプラグ
１４ Ａｌからなる配線膜
１５ Ｔｉなどの遷移金属膜
１５Ａ 遷移金属シリサイド
１６ Ａｌからなるプラグ
【発明の属する技術分野】
本発明は、アスペクト比が大きい例えばビア・ホール（ｖｉａ−ｈｏｌｅ）などのコンタクト・ホールにＡｌからなるプラグを埋め込んだ配線構造をもつ半導体装置を製造するのに好適な方法に関する。
【０００２】
現在、半導体装置を更に高集積化する為、多層配線が多用化されつつあるが、その場合、下層と上層とを接続する微細接続構造が問題であり、コンタクト・ホールへのＡｌの埋め込みには、通常、スパッタリング法が用いられているのであるが、その埋め込み形状は良好とは言えない状態にあるので、この問題を解決する必要があり、本発明は、その問題に対処する一手段を提供することができる。
【０００３】
【従来の技術】
多層配線を形成する場合、コンタクト・ホールへのＡｌからなるプラグの埋め込み形状が悪い場合、接続がオープンになったり、或いは、抵抗の増大に結び付くことになり、また、Ａｌは、多結晶シリコンとは異なり、微細加工が困難である。
【０００４】
通常、ギガ・スケールのＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）になると、径が０．２〔μｍ〕以下、深さが２〔μｍ〕、従って、アスペクト比が１０以上にもなるコンタクト・ホールにＡｌプラグを埋め込むことが必要になる。
【０００５】
従来、コンタクト・ホールにＡｌプラグを埋め込む技術として、多結晶シリコンとＡｌの置換反応を利用することが提案されている（要すれば「特開平２−１９９８３８号公報」を参照）。
【０００６】
前記従来の技術に依れば、径が０．３〔μｍ〕、深さ０．５〔μｍ〕、即ち、アスペクト比が２以下であるコンタクト・ホールに多結晶シリコンを埋め込み、その表面にＡｌを堆積し、温度４５０〔℃〕、時間３０〔分〕の熱処理を行なって、コンタクト・ホール中の多結晶シリコンをＡｌに置換できたとしている。
【０００７】
【発明が解決しようとする課題】
本発明者の実験に依れば、前記従来の技術に依っては、ギガ・スケールのＤＲＡＭに於けるコンタクト・ホール、即ち、アスペクト比が１０以上にもなるコンタクト・ホールにＡｌプラグを埋め込むことはできない。
【０００８】
本発明は、多結晶シリコンをＡｌに置換反応させる従来の技術に極めて簡単な改変を加えることで、アスペクト比が大きいコンタクト・ホールにＡｌからなるプラグを密実に埋め込むことを可能にしようとする。
【０００９】
【課題を解決するための手段】
本発明では、電極コンタクト・ホール中に多結晶シリコンを埋め込んだウエハに減圧中で加熱しつつＡｌの堆積を行なって、電極コンタクト・ホール中の多結晶シリコンをＡｌに置換することが基本になっている。
【００１０】
実験に依れば、例えば径が０．２〔μｍ〕、深さ１．８〔μｍ〕、従って、アスペクト比９の電極コンタクト・ホールに密実に埋め込まれた多結晶シリコンを温度４３０〔℃〕、時間２５分の熱処理に依って、完全にＡｌに置換することができた。
【００１１】
因みに、前記従来の技術で対象にした径が０．３〔μｍ〕、深さが０．５〔μｍ〕、従って、アスペクト比２以下の電極コンタクト・ホールに埋め込まれた多結晶シリコンをＡｌに置換するのであれば、温度４００〔℃〕、時間１５〔分〕の低温且つ短時間の熱処理で充分である。
【００１２】
本発明に依った場合、アスペクト比が大きい電極コンタクト・ホール中の多結晶シリコンを低温且つ短時間でＡｌに置換できる理由が奈辺に在るのか、確たるところは判明していない。
【００１３】
然しながら、状況からの認識に依れば、減圧雰囲気中で加熱しつつＡｌを成長させるので、成長するＡｌのグレインが直ちに多結晶シリコンと置換反応されることになり、このようにＡｌの成長中に置換が行なわれることに起因していると類推される。
【００１４】
前記したところから、本発明に依る半導体装置の製造方法に於いては、
（１）
半導体基板（例えばシリコン半導体基板１）上の絶縁膜（例えば絶縁膜６）にコンタクト・ホール（例えば電極コンタクト・ホール６Ａ）或いは溝を形成してからシリコン（例えば多結晶シリコン膜１２）で埋め込む工程と、次いで、半導体基板を含む全体を減圧中（例えば３×１０-3〔Ｔｏｒｒ〕の真空中）に於いて加熱（例えば温度４５０〔℃〕）しつつＡｌを堆積させ前記シリコンをＡｌに置換しながらＡｌ膜（例えば電極コンタクト・ホール６Ａ内ではＡｌプラグ１３の生成）を形成する工程と、次いで、Ａｌ膜上に遷移金属膜（例えばＴｉなどの遷移金属膜１５）を形成する工程と、引き続いて、前記遷移金属膜と析出するシリコンとを反応させて、遷移金属シリサイド（例えば遷移金属シリサイド１５Ａ）を生成させる工程と、次いで、前記遷移金属シリサイドを含む遷移金属膜を除去する工程とが含まれてなることを特徴とするか、又は、
【００１６】
（２）
前記（１）に於いて、コンタクト・ホール或いは溝内にバリヤ膜を形成してからシリコンで埋め込む工程が含まれてなることを特徴とする。
【００１７】
前記手段を採ることに依って、従来の技術では実現することが不可能であった高アスペクト比のコンタクト・ホール内にＡｌプラグを密実に埋め込むことが可能となり、しかも、Ａｌプラグを生成する為のコンタクト・ホール内のシリコンとＡｌとの置換は、低温且つ短時間で完了させることができ、さきに作り込まれている回路に与えるダメージを少なくすることが可能である。また、溝内に埋め込んだシリコンをＡｌと置換して配線にする場合、０．２〔μｍ〕を下回るような幅の微細配線を容易に形成することが可能であり、この場合の微細溝の形成、シリコンの埋め込みなどは、既存の装置を用いて実現することができる。
【００１８】
【発明の実施の形態】
図１乃至図５は本発明に於ける実施の形態１を解説する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明すが、各図は、説明を判り易くするのに必要な部分を紙面に表出させる為、平面で見て、例えば鍵状に入り組んだ切断面を採用しているので、必ずしも直線状になっていない。この点は、後に説明する図６以下でも同様である。
【００１９】
図１参照
１−（１）
図示された半導体装置では、メモリ・セル部と周辺回路部との要部が既に作り込まれている。
【００２０】
図に於いて、１はシリコン半導体基板、２はＳｉＯ2 からなるフィールド絶縁膜、３は多結晶シリコンからなるワード線、４は多結晶シリコンからなるゲート電極、５はＳｉＯ2 からなる絶縁膜、６は複数層で構成された絶縁膜、７はＡｌからなるビット線、８は多結晶シリコンからなるキャパシタ電極、９はＳｉＯ2 からなる誘電体膜、１０は多結晶シリコンからなるキャパシタ共通電極（セル・プレート）をそれぞれ示している。
【００２１】
ここで、複数層で構成された絶縁膜６は、簡明にする為、一層からなるように図示されているが、実際には、少なくとも三層からなっている。
【００２２】
即ち、ワード線３やゲート電極４などの頂面を覆う絶縁膜や側面を覆うサイド・ウォールなどを形成してから、例えばＳｉＯ2 からなる第一層目の絶縁膜を形成し、次に、その上にビット線などを形成してから、例えばＳｉＯ2 からなる第二層目の絶縁膜を形成し、次に、高さ１．５〔μｍ〕の多結晶シリコンからなるキャパシタ電極８、誘電体膜９、キャパシタ共通電極１０などを形成してから、厚さ２〔μｍ〕のＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）からなる第三層目の絶縁膜を形成し、そのＢＰＳＧからなる絶縁膜をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法を適用して平坦化した状態が図示されている。
【００２３】
図２参照
２−（１）
通常のリソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＣ4 Ｆ8 （ＢＰＳＧ用及びＳｉＯ2 用）とする反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、周辺回路部の表面からシリコン半導体基板１の表面に達する電極コンタクト・ホール６Ａを形成する。
【００２４】
本例に於ける電極コンタクト・ホール６Ａの径は例えば０．２〔μｍ〕、また、深さは例えば１．８〔μｍ〕とした。
【００２５】
図３参照
３−（１）
化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、電極コンタクト・ホール６Ａ内も含めた全面に厚さが例えば２０〔ｎｍ〕のＴｉＮからなるバリヤ膜１１を形成する。
【００２６】
３−（２）
ＣＶＤ法を適用することに依り、電極コンタクト・ホール６Ａ内も含めた全面に厚さが例えば０．１５〔μｍ〕の多結晶シリコン膜１２を形成する。
【００２７】
尚、電極コンタクト・ホール６Ａの径が０．２〔μｍ〕以下であるから、厚さが０．１５〔μｍ〕の多結晶シリコン膜１２を形成すれば、電極コンタクト・ホール６Ａ内を充分に埋めることができる。また、多結晶シリコンは、他のシリコン、例えばアモルファス・シリコンなどに代替することができる。
【００２８】
３−（３）
ＣＭＰ法を適用することに依り、絶縁膜６上の多結晶シリコン膜１２及びＴｉＮからなるバリヤ膜１１を除去し、電極コンタクト・ホール６Ａ内にのみ多結晶シリコン膜１２及びＴｉＮからなるバリヤ膜１１を残す。
【００２９】
図４参照
４−（１）
３×１０-3〔Ｔｏｒｒ〕の減圧中でウエハの温度を例えば４５０〔℃〕として、スパッタリング法を適用することに依り、厚さが例えば１〔μｍ〕であるＡｌ膜を５０〔ｎｍ／分〕の速度で形成する。
【００３０】
前記Ａｌ膜を形成する間に、電極コンタクト・ホール６Ａ内の多結晶シリコン膜１２はＡｌと置換され、そして、ウエハの冷却過程でＡｌ膜の表面にはシリコン１２Ａが析出する。
【００３１】
図５参照
５−（１）
ＣＭＰ法を適用することに依り、絶縁膜６上のＡｌ膜をシリコン１２Ａと共に除去し、電極コンタクト・ホール６Ａ内にのみＡｌ膜をＡｌプラグ１３として残す。
【００３２】
前記のようにすることで、アスペクト比が９である電極コンタクト・ホール６Ａ内を密実に埋めた多結晶シリコンをＡｌに置換して、導電性が高いＡｌプラグ１３を容易に得ることができる。
【００３３】
図６乃至図８は本発明に於ける実施の形態２を解説する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００３４】
図６参照
６−（１）
電極コンタクト・ホール６ＡにＴｉＮからなるバリヤ膜１１と多結晶シリコン膜１２を形成する工程、即ち、実施の態様１に於いて、図３について説明した工程までは、全く同じであるから、ここでは、その次の段階から説明する。
【００３５】
１×１０-3〔Ｔｏｒｒ〕の減圧中でウエハの温度を例えば４５０〔℃〕として、スパッタリング法を適用することに依り、厚さが例えば１〔μｍ〕であるＡｌからなる配線膜１４を５０〔ｎｍ／分〕の速度で全面に形成する。
【００３６】
前記Ａｌからなる配線膜１４を形成する間に、電極コンタクト・ホール６Ａ内の多結晶シリコン膜１２はＡｌと置換される。
【００３７】
６−（２）
引き続き、前記条件の下でスパッタリング法を適用することに依り、厚さが例えば０．２〔μｍ〕のＴｉなどの遷移金属膜１５を形成する。
【００３８】
尚、遷移金属としては、前記Ｔｉの他、Ｗ，Ｍｏ，Ｃｏ，Ｃｕ，Ｔａなどから任意に選択することができる。
【００３９】
図７参照
７−（１）
ウエハを室温に冷却する過程でＡｌからなる配線膜１４の表面にシリコンが析出するのであるが、このシリコンは、遷移金属膜１５と反応し、遷移金属シリサイドになってしまう。図では、この遷移金属シリサイドを記号１５Ａで指示してある。
【００４０】
図８参照
８−（１）
ＣＭＰ法を適用することに依り、遷移金属膜１５並びに遷移金属シリサイド１５Ａを除去し、絶縁膜６上のＡｌからなる配線膜１４及び電極コンタクト・ホール６Ａ内のＡｌからなるプラグ１６を残す。
【００４１】
前記のようにすることで、アスペクト比が９である電極コンタクト・ホール６Ａ内を密実に埋めた多結晶シリコンをＡｌに置換して、導電性が高いＡｌプラグ１６を容易に形成することができ、そして、そのＡｌプラグ１６には、絶縁膜６上に形成されたＡｌからなる配線膜１４が連なっている。
【００４２】
前記何れの実施の形態に於いても、電極コンタクト・ホール内を導電性が高いＡｌプラグで埋め込む構成について説明したが、本発明は、配線の形成にも有効であり、その場合、絶縁膜に形成した溝に多結晶シリコンを埋め込み、その多結晶シリコンをＡｌに置換してＡｌ配線とする。
【００４３】
現在、幅が０．２〔μｍ〕以下である微細溝を形成し、その微細溝を多結晶シリコンで埋め込むことは、既存の装置を用いて充分に対応することができ、従って、Ａｌ配線の微細化が可能である。
【００４４】
因みに、Ａｌ配線を形成する通常の技術、即ち、Ａｌ膜の形成、リソグラフィ技術に於けるレジスト・プロセス、Ｃｌ系ガスを用いたドライ・エッチング法などを適用したのでは、０．２〔μｍ〕以下のＡｌ配線を形成することは困難である。
【００４５】
【発明の効果】
本発明に依る半導体装置の製造方法に於いては、半導体基板上の絶縁膜にコンタクト・ホール或いは溝を形成してから多結晶シリコン或いはアモルファス・シリコンなどのシリコンで埋め込み、半導体基板を含む全体を減圧中に於いて加熱しつつＡｌを堆積させ前記シリコンをＡｌに置換しながらＡｌ膜を形成し、Ａｌ膜上に遷移金属膜を形成し、遷移金属膜と析出するシリコンとを反応させて遷移金属シリサイドを生成し、遷移金属シリサイドを含む遷移金属膜を除去するようにしている。
【００４６】
前記構成を採ることに依って、従来の技術では実現することが不可能であった高アスペクト比のコンタクト・ホール内にＡｌプラグを密実に埋め込むことが可能となり、しかも、Ａｌプラグを生成する為のコンタクト・ホール内のシリコンとＡｌとの置換は、低温且つ短時間で完了させることができ、さきに作り込まれている回路に与えるダメージを少なくすることが可能である。また、溝内に埋め込んだシリコンをＡｌと置換して配線にする場合、０．２〔μｍ〕を下回るような幅の微細配線を容易に形成することが可能であり、この場合の微細溝の形成、シリコンの埋め込みなどは、既存の装置を用いて実現することができる。
【図面の簡単な説明】
【図１】本発明に於ける実施の形態１を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２】本発明に於ける実施の形態１を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３】本発明に於ける実施の形態１を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図４】本発明に於ける実施の形態１を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図５】本発明に於ける実施の形態１を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図６】本発明に於ける実施の形態２を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図７】本発明に於ける実施の形態２を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図８】本発明に於ける実施の形態２を解説する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【符号の説明】
１ シリコン半導体基板
２ ＳｉＯ2 からなるフィールド絶縁膜
３ 多結晶シリコンからなるワード線
４ 多結晶シリコンからなるゲート電極
５ ＳｉＯ2 からなる絶縁膜
６ 複数層で構成された絶縁膜
６Ａ 電極コンタクト・ホール
７ Ａｌからなるビット線
８ 多結晶シリコンからなるキャパシタ電極
９ ＳｉＯ2 からなる誘電体膜
１０ 多結晶シリコンからなるキャパシタ共通電極（セル・プレート）
１１ ＴｉＮからなるバリヤ膜
１２ 多結晶シリコン膜
１２Ａ シリコン
１３ Ａｌプラグ
１４ Ａｌからなる配線膜
１５ Ｔｉなどの遷移金属膜
１５Ａ 遷移金属シリサイド
１６ Ａｌからなるプラグ
Claims (2)
- 半導体基板上の絶縁膜にコンタクト・ホール或いは溝を形成してからシリコンで埋め込む工程と、
次いで、半導体基板を含む全体を減圧中に於いて加熱しつつＡｌを堆積させ前記シリコンをＡｌに置換しながらＡｌ膜を形成する工程と、
次いで、Ａｌ膜上に遷移金属膜を形成する工程と、
引き続いて、前記遷移金属膜と析出するシリコンとを反応させて、遷移金属シリサイドを生成させる工程と、
次いで、前記遷移金属シリサイドを含む遷移金属膜を除去する工程と
が含まれてなることを特徴とする半導体装置の製造方法。 - コンタクト・ホール或いは溝内にバリヤ膜を形成してからシリコンで埋め込む工程が含まれてなること
を特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27575296A JP3541336B2 (ja) | 1996-10-18 | 1996-10-18 | 半導体装置の製造方法 |
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ID=17559905
Family Applications (1)
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-
1996
- 1996-10-18 JP JP27575296A patent/JP3541336B2/ja not_active Expired - Fee Related
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