JPH09213802A - 半導体素子の接続孔及びその形成方法、並びに半導体素子の配線構造及び半導体素子 - Google Patents
半導体素子の接続孔及びその形成方法、並びに半導体素子の配線構造及び半導体素子Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】接続孔を形成するために導電層の上方の層間絶
縁層に開口部を形成する際の合わせずれが、たとえ生じ
たとしても、接続孔に短絡が発生したり絶縁耐圧が劣化
しない構造を有する半導体素子の接続孔を提供する。 【解決手段】半導体素子の接続孔は、非結晶シリコン２
１から成るサイドウオールで保護された絶縁膜２０が内
壁に形成されている。
縁層に開口部を形成する際の合わせずれが、たとえ生じ
たとしても、接続孔に短絡が発生したり絶縁耐圧が劣化
しない構造を有する半導体素子の接続孔を提供する。 【解決手段】半導体素子の接続孔は、非結晶シリコン２
１から成るサイドウオールで保護された絶縁膜２０が内
壁に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、接続孔の構造に特
徴を有する、半導体素子の接続孔及びその形成方法、並
びに半導体素子の配線構造及び半導体素子に関する。
徴を有する、半導体素子の接続孔及びその形成方法、並
びに半導体素子の配線構造及び半導体素子に関する。
【０００２】
【従来の技術】半導体素子には、一般に、下部導電層
（配線層）と、層間絶縁層上に形成された上部導電層
（配線層）とを電気的に接続するための接続孔が多数形
成されている。層間絶縁層内に形成された導電層若しく
はキャパシタ絶縁膜等と接続孔との間が電気的に絶縁さ
れていることを要求される場合、接続孔の内壁に絶縁材
料から成るサイドウオールを形成する必要がある。以
下、このような従来の接続孔の形成方法を、図１３〜図
１４を参照して説明する。
（配線層）と、層間絶縁層上に形成された上部導電層
（配線層）とを電気的に接続するための接続孔が多数形
成されている。層間絶縁層内に形成された導電層若しく
はキャパシタ絶縁膜等と接続孔との間が電気的に絶縁さ
れていることを要求される場合、接続孔の内壁に絶縁材
料から成るサイドウオールを形成する必要がある。以
下、このような従来の接続孔の形成方法を、図１３〜図
１４を参照して説明する。
【０００３】［工程−１０］シリコン半導体基板から成
る半導体基板１０に、公知の方法で例えばＬＯＣＯＳ構
造を有する素子分離領域１１を形成した後、半導体基板
１０の表面を酸化してゲート酸化膜１２を形成する。次
いで、全面に不純物がドープされた多結晶シリコン層１
３を成膜し、更に、例えばタングステンシリサイドから
成るシリサイド層１４を全面に成膜する。その後、シリ
サイド層１４及び多結晶シリコン層１３をエッチングし
て、ポリサイド構造を有するゲート電極１５を形成す
る。尚、多結晶シリコン層１３及びシリサイド層１４の
２層構造を有する配線層１６を、素子分離領域１１の上
に併せて形成しておく。その後、半導体基板１０に不純
物のイオン注入を行い、拡散層１７を形成する。この状
態を、図１２の（Ａ）に模式的な一部断面図で示す。
る半導体基板１０に、公知の方法で例えばＬＯＣＯＳ構
造を有する素子分離領域１１を形成した後、半導体基板
１０の表面を酸化してゲート酸化膜１２を形成する。次
いで、全面に不純物がドープされた多結晶シリコン層１
３を成膜し、更に、例えばタングステンシリサイドから
成るシリサイド層１４を全面に成膜する。その後、シリ
サイド層１４及び多結晶シリコン層１３をエッチングし
て、ポリサイド構造を有するゲート電極１５を形成す
る。尚、多結晶シリコン層１３及びシリサイド層１４の
２層構造を有する配線層１６を、素子分離領域１１の上
に併せて形成しておく。その後、半導体基板１０に不純
物のイオン注入を行い、拡散層１７を形成する。この状
態を、図１２の（Ａ）に模式的な一部断面図で示す。
【０００４】［工程−２０］その後、全面に第１の層間
絶縁層、例えば導電層及び第２の層間絶縁層を順次形成
する。そして、拡散層１７の上方の第２の層間絶縁層、
導電層及び第１の層間絶縁層に開口部１９を形成する。
この状態を、図１２の（Ｂ）に模式的な一部断面図で示
す。尚、図を簡素化するために、第１の層間絶縁層、導
電層及び第２の層間絶縁層を１層で表し、参照番号１０
０を付した。
絶縁層、例えば導電層及び第２の層間絶縁層を順次形成
する。そして、拡散層１７の上方の第２の層間絶縁層、
導電層及び第１の層間絶縁層に開口部１９を形成する。
この状態を、図１２の（Ｂ）に模式的な一部断面図で示
す。尚、図を簡素化するために、第１の層間絶縁層、導
電層及び第２の層間絶縁層を１層で表し、参照番号１０
０を付した。
【０００５】［工程−３０］次に、例えばＳｉＯ2から
成る絶縁膜１０１を開口部１９内を含む第２の層間絶縁
層上に形成する（図１３の（Ａ）参照）。その後、絶縁
膜１０１を異方性エッチングし、開口部１９の内壁に絶
縁膜１０１から成るサイドウオールを形成する（図１３
の（Ｂ）参照）。
成る絶縁膜１０１を開口部１９内を含む第２の層間絶縁
層上に形成する（図１３の（Ａ）参照）。その後、絶縁
膜１０１を異方性エッチングし、開口部１９の内壁に絶
縁膜１０１から成るサイドウオールを形成する（図１３
の（Ｂ）参照）。
【０００６】［工程−４０］次いで、開口部１９内を導
電材料（例えば、不純物がドーピングされた多結晶シリ
コン）で埋め込み、コンタクトプラグ２２を形成し、接
続孔を完成させる。次いで、第２の層間絶縁層上に上層
配線層２３を形成する（図１４参照）。コンタクトプラ
グ２２と図示しない導電層とは、絶縁膜１０１から成る
サイドウオールで電気的に絶縁されている。
電材料（例えば、不純物がドーピングされた多結晶シリ
コン）で埋め込み、コンタクトプラグ２２を形成し、接
続孔を完成させる。次いで、第２の層間絶縁層上に上層
配線層２３を形成する（図１４参照）。コンタクトプラ
グ２２と図示しない導電層とは、絶縁膜１０１から成る
サイドウオールで電気的に絶縁されている。
【０００７】
【発明が解決しようとする課題】［工程−２０］におい
て開口部１９を形成する際、合わせずれが生じると、図
１２の（Ｂ）に示すように、開口部１９がゲート電極１
５や配線層１６に懸かる虞がある。このような現象が生
じると、図１３の（Ｂ）に丸で囲んだ領域に示すよう
に、ゲート電極１５や配線層１６の肩部が露出し、図１
４に示すように、コンタクトプラグ２２とゲート電極１
５や配線層１６に短絡が生じるという問題が発生する。
て開口部１９を形成する際、合わせずれが生じると、図
１２の（Ｂ）に示すように、開口部１９がゲート電極１
５や配線層１６に懸かる虞がある。このような現象が生
じると、図１３の（Ｂ）に丸で囲んだ領域に示すよう
に、ゲート電極１５や配線層１６の肩部が露出し、図１
４に示すように、コンタクトプラグ２２とゲート電極１
５や配線層１６に短絡が生じるという問題が発生する。
【０００８】あるいは又、サイドウオールがゲート電極
１５や配線層１６の肩部で薄くなり、開口部１９を形成
した後、洗浄工程やフッ酸処理を行ったときサイドウオ
ールに段切れが生じ、図１４に示すように、コンタクト
プラグ２２とゲート電極１５や配線層１６に短絡が生じ
たり、絶縁耐圧が劣化するといった問題が発生する。
１５や配線層１６の肩部で薄くなり、開口部１９を形成
した後、洗浄工程やフッ酸処理を行ったときサイドウオ
ールに段切れが生じ、図１４に示すように、コンタクト
プラグ２２とゲート電極１５や配線層１６に短絡が生じ
たり、絶縁耐圧が劣化するといった問題が発生する。
【０００９】従って、本発明の目的は、接続孔を形成す
るために導電層の上方の層間絶縁層に開口部を形成する
際の合わせずれが、たとえ生じたとしても、接続孔に短
絡が発生したり絶縁耐圧が劣化しない構造を有する半導
体素子の接続孔及びその形成方法、並びに半導体素子の
配線構造及び半導体素子を提供することにある。
るために導電層の上方の層間絶縁層に開口部を形成する
際の合わせずれが、たとえ生じたとしても、接続孔に短
絡が発生したり絶縁耐圧が劣化しない構造を有する半導
体素子の接続孔及びその形成方法、並びに半導体素子の
配線構造及び半導体素子を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体素子の接続孔は、非結晶シリコンか
ら成るサイドウオールで保護された絶縁膜が内壁に形成
されていることを特徴とする。
めの本発明の半導体素子の接続孔は、非結晶シリコンか
ら成るサイドウオールで保護された絶縁膜が内壁に形成
されていることを特徴とする。
【００１１】上記の目的を達成するための本発明の半導
体素子の接続孔の形成方法は、（イ）導電層が形成され
た基体上に層間絶縁層を形成した後、導電層の上方の層
間絶縁層に開口部を形成する工程と、（ロ）開口部内を
含む全面に絶縁膜を形成し、次いで、該絶縁膜上に非結
晶シリコン層を形成する工程と、（ハ）層間絶縁層上及
び開口部底部の非結晶シリコン層及び絶縁膜をエッチン
グし、以て、開口部の内壁を被覆する該絶縁膜上に該非
結晶シリコン層から成るサイドウオールを形成する工程
と、（ニ）該開口部内を導電材料で埋め込む工程、から
成ることを特徴とする。
体素子の接続孔の形成方法は、（イ）導電層が形成され
た基体上に層間絶縁層を形成した後、導電層の上方の層
間絶縁層に開口部を形成する工程と、（ロ）開口部内を
含む全面に絶縁膜を形成し、次いで、該絶縁膜上に非結
晶シリコン層を形成する工程と、（ハ）層間絶縁層上及
び開口部底部の非結晶シリコン層及び絶縁膜をエッチン
グし、以て、開口部の内壁を被覆する該絶縁膜上に該非
結晶シリコン層から成るサイドウオールを形成する工程
と、（ニ）該開口部内を導電材料で埋め込む工程、から
成ることを特徴とする。
【００１２】上記の目的を達成するための本発明の半導
体素子の配線構造は、（イ）基体に形成された導電層
と、（ロ）導電層上に形成された層間絶縁層と、（ハ）
該導電層の上方の該層間絶縁層に形成された接続孔と、
（ニ）層間絶縁層上に形成され、該接続孔と接続された
上層配線層、から成り、接続孔の内壁に、非結晶シリコ
ンから成るサイドウオールで保護された絶縁膜が形成さ
れていることを特徴とする。
体素子の配線構造は、（イ）基体に形成された導電層
と、（ロ）導電層上に形成された層間絶縁層と、（ハ）
該導電層の上方の該層間絶縁層に形成された接続孔と、
（ニ）層間絶縁層上に形成され、該接続孔と接続された
上層配線層、から成り、接続孔の内壁に、非結晶シリコ
ンから成るサイドウオールで保護された絶縁膜が形成さ
れていることを特徴とする。
【００１３】上記の目的を達成するための本発明の半導
体素子は、（イ）基体に形成された導電層と、（ロ）該
導電層上に形成された層間絶縁層と、（ハ）該導電層の
上方の該層間絶縁層に形成された接続孔と、（ニ）層間
絶縁層の上方に形成され、該接続孔と接続された蓄積電
極と、（ホ）該蓄積電極上に形成されたキャパシタ絶縁
膜と、（ヘ）該キャパシタ絶縁膜上に形成されたプレー
ト電極、とを備えており、接続孔の内壁に、非結晶シリ
コンから成るサイドウオールで保護された絶縁膜が形成
されていることを特徴とする。
体素子は、（イ）基体に形成された導電層と、（ロ）該
導電層上に形成された層間絶縁層と、（ハ）該導電層の
上方の該層間絶縁層に形成された接続孔と、（ニ）層間
絶縁層の上方に形成され、該接続孔と接続された蓄積電
極と、（ホ）該蓄積電極上に形成されたキャパシタ絶縁
膜と、（ヘ）該キャパシタ絶縁膜上に形成されたプレー
ト電極、とを備えており、接続孔の内壁に、非結晶シリ
コンから成るサイドウオールで保護された絶縁膜が形成
されていることを特徴とする。
【００１４】本発明においては、絶縁膜を、ＳｉＯ2層
やＳｉＮ層の単層から構成してもよいが、ＳｉＮ層及び
ＳｉＯ2層の２層構成であることが好ましい。
やＳｉＮ層の単層から構成してもよいが、ＳｉＮ層及び
ＳｉＯ2層の２層構成であることが好ましい。
【００１５】非結晶シリコンとは、具体的には非晶質シ
リコン又は多結晶シリコンを意味する。導電層が形成さ
れた基体としては、例えばソース・ドレイン領域といっ
た拡散層が形成された半導体基板、あるいは、下層配線
層がその上に形成された絶縁層を例示することができ
る。
リコン又は多結晶シリコンを意味する。導電層が形成さ
れた基体としては、例えばソース・ドレイン領域といっ
た拡散層が形成された半導体基板、あるいは、下層配線
層がその上に形成された絶縁層を例示することができ
る。
【００１６】本発明において、接続孔の内壁に非結晶シ
リコンから成るサイドウオールで保護された絶縁膜が形
成されているので、層間絶縁層に開口部を形成する際、
合わせずれが生じたとしても、ゲート電極等の肩部が露
出し、接続孔とゲート電極等に短絡が生じることを防止
することができる。また、接続孔の内壁に形成された絶
縁膜は非結晶シリコンから成るサイドウオールで保護さ
れているので、開口部を形成した後、洗浄工程やフッ酸
処理を行ったとき絶縁膜に損傷が発生することがなく、
接続孔とゲート電極等に短絡が生じたり、絶縁耐圧が劣
化するといった問題を回避することができる。
リコンから成るサイドウオールで保護された絶縁膜が形
成されているので、層間絶縁層に開口部を形成する際、
合わせずれが生じたとしても、ゲート電極等の肩部が露
出し、接続孔とゲート電極等に短絡が生じることを防止
することができる。また、接続孔の内壁に形成された絶
縁膜は非結晶シリコンから成るサイドウオールで保護さ
れているので、開口部を形成した後、洗浄工程やフッ酸
処理を行ったとき絶縁膜に損傷が発生することがなく、
接続孔とゲート電極等に短絡が生じたり、絶縁耐圧が劣
化するといった問題を回避することができる。
【００１７】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、単に実施の形態と呼ぶ）に基づき本発
明を説明する。
施の形態（以下、単に実施の形態と呼ぶ）に基づき本発
明を説明する。
【００１８】（実施の形態１）実施の形態１は、本発明
の半導体素子の接続孔及びその形成方法、並びに半導体
素子の配線構造に関する。実施の形態１においては、シ
リコン半導体基板から成る半導体基板１０（基体に相当
する）に形成された拡散層１７（導電層に相当する）と
上層配線層２３とを接続するための接続孔を形成する。
接続孔は、その内壁に非結晶シリコン（具体的には、多
結晶シリコン）から成るサイドウオール２１Ａで保護さ
れた、ＳｉＮ層及びＳｉＯ2層の２層構造の絶縁膜２０
が形成されている。
の半導体素子の接続孔及びその形成方法、並びに半導体
素子の配線構造に関する。実施の形態１においては、シ
リコン半導体基板から成る半導体基板１０（基体に相当
する）に形成された拡散層１７（導電層に相当する）と
上層配線層２３とを接続するための接続孔を形成する。
接続孔は、その内壁に非結晶シリコン（具体的には、多
結晶シリコン）から成るサイドウオール２１Ａで保護さ
れた、ＳｉＮ層及びＳｉＯ2層の２層構造の絶縁膜２０
が形成されている。
【００１９】実施の形態１における半導体素子の配線構
造は、図１に模式的な一部断面図を示すように、シリコ
ン半導体基板から成る半導体基板１０（基体に相当す
る）に形成された拡散層１７（導電層に相当する）と、
拡散層１７上に形成された層間絶縁層１８と、拡散層１
７の上方の層間絶縁層１８に形成された接続孔と、層間
絶縁層１８上に形成され、接続孔と接続された上層配線
層２３から成る。接続孔は、多結晶シリコンから成るコ
ンタクトプラグ２２で埋め込まれている。
造は、図１に模式的な一部断面図を示すように、シリコ
ン半導体基板から成る半導体基板１０（基体に相当す
る）に形成された拡散層１７（導電層に相当する）と、
拡散層１７上に形成された層間絶縁層１８と、拡散層１
７の上方の層間絶縁層１８に形成された接続孔と、層間
絶縁層１８上に形成され、接続孔と接続された上層配線
層２３から成る。接続孔は、多結晶シリコンから成るコ
ンタクトプラグ２２で埋め込まれている。
【００２０】以下、半導体基板等の模式的な一部断面図
である図１〜図４を参照して、実施の形態１を説明す
る。
である図１〜図４を参照して、実施の形態１を説明す
る。
【００２１】［工程−１００］シリコン半導体基板から
成る半導体基板１０に、公知の方法で例えばＬＯＣＯＳ
構造を有する素子分離領域１１を形成した後、半導体基
板１０の表面を酸化し、ゲート酸化膜１２を形成する。
尚、素子分離領域はトレンチ構造を有していてもよい。
次いで、全面に不純物がドープされた多結晶シリコン層
１３を成膜し、更に、例えばタングステンシリサイドか
ら成るシリサイド層１４を全面に形成する。その後、フ
ォトリソグラフィ技術及びエッチング技術に基づき、シ
リサイド層１４及び多結晶シリコン層１３をパターニン
グして、ポリサイド構造を有するゲート電極１５を形成
する。尚、必要に応じて、多結晶シリコン層１３及びシ
リサイド層１４の２層構造を有する配線層１６を素子分
離領域１１の上に、併せて形成する。その後、半導体基
板１０に不純物のイオン注入を行い、拡散層１７を形成
する。この状態を、図２の（Ａ）に模式的な一部断面図
で示す。
成る半導体基板１０に、公知の方法で例えばＬＯＣＯＳ
構造を有する素子分離領域１１を形成した後、半導体基
板１０の表面を酸化し、ゲート酸化膜１２を形成する。
尚、素子分離領域はトレンチ構造を有していてもよい。
次いで、全面に不純物がドープされた多結晶シリコン層
１３を成膜し、更に、例えばタングステンシリサイドか
ら成るシリサイド層１４を全面に形成する。その後、フ
ォトリソグラフィ技術及びエッチング技術に基づき、シ
リサイド層１４及び多結晶シリコン層１３をパターニン
グして、ポリサイド構造を有するゲート電極１５を形成
する。尚、必要に応じて、多結晶シリコン層１３及びシ
リサイド層１４の２層構造を有する配線層１６を素子分
離領域１１の上に、併せて形成する。その後、半導体基
板１０に不純物のイオン注入を行い、拡散層１７を形成
する。この状態を、図２の（Ａ）に模式的な一部断面図
で示す。
【００２２】［工程−１１０］次に、拡散層１７（導電
層に相当する）が形成された半導体基板１０（基体に相
当する）上に、例えばＣＶＤ法にてＳｉＯ2から成る層
間絶縁層１８を形成した後、拡散層１７の上方の層間絶
縁層１８に、ＲＩＥ法で開口部１９を形成する。この状
態を、図２の（Ｂ）に模式的な一部断面図で示すが、図
においては、合わせずれが生じた場合を示している。
尚、場合によっては、層間絶縁層１８の代わりに、第１
の層間絶縁層、例えば導電層及び第２の層間絶縁層を順
次形成することもあり得る。
層に相当する）が形成された半導体基板１０（基体に相
当する）上に、例えばＣＶＤ法にてＳｉＯ2から成る層
間絶縁層１８を形成した後、拡散層１７の上方の層間絶
縁層１８に、ＲＩＥ法で開口部１９を形成する。この状
態を、図２の（Ｂ）に模式的な一部断面図で示すが、図
においては、合わせずれが生じた場合を示している。
尚、場合によっては、層間絶縁層１８の代わりに、第１
の層間絶縁層、例えば導電層及び第２の層間絶縁層を順
次形成することもあり得る。
【００２３】［工程−１２０］その後、ＣＶＤ法にて、
開口部１９内を含む層間絶縁層１８上に、ＳｉＮ層を成
膜し、その後、ＳｉＮ層上にＣＶＤ法にてＳｉＯ2層を
成膜する。こうして、開口部１９内を含む全面に絶縁膜
２０が形成される。この状態を、図３の（Ａ）に模式的
な一部断面図で示すが、簡素化のため、図においては絶
縁膜２０を１層で示した。尚、絶縁膜２０は、ＳｉＯ2
単層、ＳｉＮ単層、ＳｉＯＮ単層から構成してもよい
し、多結晶シリコン層又は非晶質シリコン層を堆積さ
せ、その表面を酸化することによって形成してもよい。 ＳｉＮ層成膜条件 使用ガス：ＳｉＨ2Ｃｌ2／ＮＨ3＝７０／７００sccm 成膜温度：７６０゜Ｃ 圧力 ：７３．３Ｐａ 膜厚 ：２０ｎｍ ＳｉＯ2層成膜条件 使用ガス：ＴＥＯＳ＝９０sccm 成膜温度：６９０゜Ｃ 圧力 ：１０７Ｐａ 膜厚 ：２０ｎｍ
開口部１９内を含む層間絶縁層１８上に、ＳｉＮ層を成
膜し、その後、ＳｉＮ層上にＣＶＤ法にてＳｉＯ2層を
成膜する。こうして、開口部１９内を含む全面に絶縁膜
２０が形成される。この状態を、図３の（Ａ）に模式的
な一部断面図で示すが、簡素化のため、図においては絶
縁膜２０を１層で示した。尚、絶縁膜２０は、ＳｉＯ2
単層、ＳｉＮ単層、ＳｉＯＮ単層から構成してもよい
し、多結晶シリコン層又は非晶質シリコン層を堆積さ
せ、その表面を酸化することによって形成してもよい。 ＳｉＮ層成膜条件 使用ガス：ＳｉＨ2Ｃｌ2／ＮＨ3＝７０／７００sccm 成膜温度：７６０゜Ｃ 圧力 ：７３．３Ｐａ 膜厚 ：２０ｎｍ ＳｉＯ2層成膜条件 使用ガス：ＴＥＯＳ＝９０sccm 成膜温度：６９０゜Ｃ 圧力 ：１０７Ｐａ 膜厚 ：２０ｎｍ
【００２４】［工程−１３０］次いで、絶縁膜２０上に
非結晶シリコン層（実施の形態１においては多結晶シリ
コン層）２１を、以下に例示する条件のＣＶＤ法にて形
成する。この状態を、図３の（Ｂ）に模式的な一部断面
図で示す。尚、非結晶シリコン層２１は、不純物がドー
ピングされていなくてもよいが、不純物がドーピングさ
れている方が好ましい。 使用ガス：ＰＨ3／ＳｉＨ4＝３５／４６５sccm 成膜温度：５３０゜Ｃ 膜厚 ：１００ｎｍ
非結晶シリコン層（実施の形態１においては多結晶シリ
コン層）２１を、以下に例示する条件のＣＶＤ法にて形
成する。この状態を、図３の（Ｂ）に模式的な一部断面
図で示す。尚、非結晶シリコン層２１は、不純物がドー
ピングされていなくてもよいが、不純物がドーピングさ
れている方が好ましい。 使用ガス：ＰＨ3／ＳｉＨ4＝３５／４６５sccm 成膜温度：５３０゜Ｃ 膜厚 ：１００ｎｍ
【００２５】［工程−１４０］その後、層間絶縁層１８
上及び開口部１９底部の非結晶シリコン層２１及び絶縁
膜２０を、ＨＢｒ／Ｃｌ2系のエッチングガスを用いて
異方性エッチングする。これによって、開口部１９の内
壁を被覆する絶縁膜２０上に非結晶シリコンから成るサ
イドウオール２１Ａが形成される。開口部１９の内壁を
被覆する絶縁膜２０はその上に形成された非結晶シリコ
ンから成るサイドウオール２１Ａによって覆われている
ので、かかる部分の絶縁膜２０がエッチングガスに曝さ
れることはない。また、サイドウオール２１Ａをマスク
として、開口部１９の底部の絶縁膜２０がエッチングさ
れる。この状態を図４の（Ａ）に模式的な一部断面図で
示す。尚、エッチングの前に非結晶シリコン層２１の表
面を酸化し、非結晶シリコン層２１の表面にＳｉＯ2膜
を形成しておくと、開口部１９の内壁の非結晶シリコン
層２１はエッチングされ難くなり、一層確実にサイドウ
オール２１Ａを形成することができる。
上及び開口部１９底部の非結晶シリコン層２１及び絶縁
膜２０を、ＨＢｒ／Ｃｌ2系のエッチングガスを用いて
異方性エッチングする。これによって、開口部１９の内
壁を被覆する絶縁膜２０上に非結晶シリコンから成るサ
イドウオール２１Ａが形成される。開口部１９の内壁を
被覆する絶縁膜２０はその上に形成された非結晶シリコ
ンから成るサイドウオール２１Ａによって覆われている
ので、かかる部分の絶縁膜２０がエッチングガスに曝さ
れることはない。また、サイドウオール２１Ａをマスク
として、開口部１９の底部の絶縁膜２０がエッチングさ
れる。この状態を図４の（Ａ）に模式的な一部断面図で
示す。尚、エッチングの前に非結晶シリコン層２１の表
面を酸化し、非結晶シリコン層２１の表面にＳｉＯ2膜
を形成しておくと、開口部１９の内壁の非結晶シリコン
層２１はエッチングされ難くなり、一層確実にサイドウ
オール２１Ａを形成することができる。
【００２６】［工程−１５０］次いで、開口部１９内を
含む層間絶縁層１８の上に、不純物がドーピングされた
多結晶シリコン層をＣＶＤ法にて堆積させ、開口部１９
内を多結晶シリコンから成る導電材料で埋め込む。尚、
多結晶シリコン層をＣＶＤ法にて堆積させる前に、開口
部１９の底部に露出した半導体基板１０の表面に形成さ
れた自然酸化膜をフッ酸等によって除去する場合がある
が、この場合、絶縁膜２０がサイドウオール２１によっ
て覆われているので、フッ酸等によって絶縁膜２０に損
傷が発生することを防止できる。その後、全面をエッチ
バックして、層間絶縁層１８上の多結晶シリコン層を除
去する。こうして、開口部１９内が多結晶シリコンから
成るコンタクトプラグ２２で埋め込まれた接続孔が完成
する。この状態を図４の（Ｂ）に模式的な一部断面図で
示す。
含む層間絶縁層１８の上に、不純物がドーピングされた
多結晶シリコン層をＣＶＤ法にて堆積させ、開口部１９
内を多結晶シリコンから成る導電材料で埋め込む。尚、
多結晶シリコン層をＣＶＤ法にて堆積させる前に、開口
部１９の底部に露出した半導体基板１０の表面に形成さ
れた自然酸化膜をフッ酸等によって除去する場合がある
が、この場合、絶縁膜２０がサイドウオール２１によっ
て覆われているので、フッ酸等によって絶縁膜２０に損
傷が発生することを防止できる。その後、全面をエッチ
バックして、層間絶縁層１８上の多結晶シリコン層を除
去する。こうして、開口部１９内が多結晶シリコンから
成るコンタクトプラグ２２で埋め込まれた接続孔が完成
する。この状態を図４の（Ｂ）に模式的な一部断面図で
示す。
【００２７】尚、コンタクトプラグ２２を多結晶シリコ
ンから構成する代わりに、高融点金属から構成すること
もできる。この場合には、例えば、所謂ブランケットタ
ングステンＣＶＤ法にてコンタクトプラグを形成すれば
よい。そのためには、先ず、Ｔｉ層及びＴｉＮ層を、ス
パッタ法にて順次、開口部１９内を含む全面に成膜す
る。Ｔｉ層及びＴｉＮ層を形成する理由は、オーミック
な低コンタクト抵抗を得ること、タングステンをＣＶＤ
法にて成膜する際の半導体基板１０の損傷発生の防止、
タングステンの密着性向上のためである。尚、場合によ
っては、ＴｉあるいはＴｉＮの１層構成とすることもで
きる。Ｔｉ層及びＴｉＮ層のスパッタ条件を以下に例示
する。 Ｔｉ層（厚さ：３０ｎｍ） プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：１５０゜Ｃ ＴｉＮ層（厚さ：７０ｎｍ） プロセスガス：Ｎ2／Ａｒ＝８０／３０sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：１５０゜Ｃ
ンから構成する代わりに、高融点金属から構成すること
もできる。この場合には、例えば、所謂ブランケットタ
ングステンＣＶＤ法にてコンタクトプラグを形成すれば
よい。そのためには、先ず、Ｔｉ層及びＴｉＮ層を、ス
パッタ法にて順次、開口部１９内を含む全面に成膜す
る。Ｔｉ層及びＴｉＮ層を形成する理由は、オーミック
な低コンタクト抵抗を得ること、タングステンをＣＶＤ
法にて成膜する際の半導体基板１０の損傷発生の防止、
タングステンの密着性向上のためである。尚、場合によ
っては、ＴｉあるいはＴｉＮの１層構成とすることもで
きる。Ｔｉ層及びＴｉＮ層のスパッタ条件を以下に例示
する。 Ｔｉ層（厚さ：３０ｎｍ） プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：１５０゜Ｃ ＴｉＮ層（厚さ：７０ｎｍ） プロセスガス：Ｎ2／Ａｒ＝８０／３０sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：１５０゜Ｃ
【００２８】ＴｉＮ層の成膜後、ＴｉＮ層のバリア性向
上のために、以下に例示する条件のアニール処理を施す
ことが望ましい。 雰囲気：窒素ガス１００％ 温度 ：４５０゜Ｃ 時間 ：３０分
上のために、以下に例示する条件のアニール処理を施す
ことが望ましい。 雰囲気：窒素ガス１００％ 温度 ：４５０゜Ｃ 時間 ：３０分
【００２９】その後、ＴｉＮ層上にタングステンから成
る導電材料層を所謂ブランケットタングステンＣＶＤ法
にて成膜する。タングステンから成る導電材料層の成膜
条件を、以下に例示する。 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝７５／５００／２８００
sccm 圧力 ：１．０６×１０4Ｐａ 成膜温度：４５０゜Ｃ
る導電材料層を所謂ブランケットタングステンＣＶＤ法
にて成膜する。タングステンから成る導電材料層の成膜
条件を、以下に例示する。 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝７５／５００／２８００
sccm 圧力 ：１．０６×１０4Ｐａ 成膜温度：４５０゜Ｃ
【００３０】次に、タングステンから成る導電材料層、
ＴｉＮ層、Ｔｉ層をエッチバックして、開口部内がタン
グステンから成るコンタクトプラグで埋め込まれた接続
孔を形成することができる。エッチバックの条件を以下
に例示する。 使用ガス ：ＳＦ6／Ｃｌ2＝２５／２０sccm 圧力 ：１Ｐａ マイクロ波電力：９５０Ｗ ＲＦ電力 ：５０Ｗ（２ＭＨｚ）
ＴｉＮ層、Ｔｉ層をエッチバックして、開口部内がタン
グステンから成るコンタクトプラグで埋め込まれた接続
孔を形成することができる。エッチバックの条件を以下
に例示する。 使用ガス ：ＳＦ6／Ｃｌ2＝２５／２０sccm 圧力 ：１Ｐａ マイクロ波電力：９５０Ｗ ＲＦ電力 ：５０Ｗ（２ＭＨｚ）
【００３１】［工程−１６０］その後、例えば、濡れ性
改善層として機能するＴｉ層、及びＡｌ−０．５％Ｃｕ
から成る配線材料層を全面にスパッタ法にて成膜し、配
線材料層及びＴｉ層を所定のパターンにエッチングし、
上層配線層２３を形成する。この状態を図１に模式的な
一部断面図で示す。尚、図の簡素化のために、上層配線
層２３は１層で示した。 Ｔｉ層成膜条件 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：１５０゜Ｃ 膜厚 ：３０ｎｍ 配線材料層成膜条件 ターゲット ：Ａｌ−０．５％Ｃｕ プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：３００゜Ｃ
改善層として機能するＴｉ層、及びＡｌ−０．５％Ｃｕ
から成る配線材料層を全面にスパッタ法にて成膜し、配
線材料層及びＴｉ層を所定のパターンにエッチングし、
上層配線層２３を形成する。この状態を図１に模式的な
一部断面図で示す。尚、図の簡素化のために、上層配線
層２３は１層で示した。 Ｔｉ層成膜条件 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：１５０゜Ｃ 膜厚 ：３０ｎｍ 配線材料層成膜条件 ターゲット ：Ａｌ−０．５％Ｃｕ プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：３００゜Ｃ
【００３２】尚、場合によっては、開口部１９内に多結
晶シリコンから成るコンタクトプラグを形成せずに、開
口部１９を配線材料層で埋め込んでもよい。この場合に
は、開口部１９内を配線材料層で確実に埋め込むため
に、開口部１９内を含む層間絶縁層１８上に、コンタク
ト抵抗の低減及び濡れ性の改善を目的としたＴｉ層をス
パッタ法にて成膜し、更に、バリア層として機能するＴ
ｉＮ層をスパッタ法にて成膜する。その後、所謂高温ア
ルミニウムスパッタ法（上記の成膜条件において基板加
熱温度を５００゜Ｃ前後とし、層間絶縁層１８上に堆積
したアルミニウム系合金を流動状態とし、開口部１９内
をアルミニウム系合金で埋め込む方法）や、アルミニウ
ムリフロー法（上記の成膜条件において基板加熱温度を
１５０゜Ｃ前後とし、層間絶縁層１８上に堆積したアル
ミニウム系合金を堆積させた後、基板を５００゜Ｃ前後
に加熱し、層間絶縁層１８上のアルミニウム系合金を流
動状態とすることによって、開口部１９内をアルミニウ
ム系合金で埋め込む方法）、あるいは高圧リフロー法
（アルミニウムリフロー法において、層間絶縁層１８上
に堆積したアルミニウム系合金を堆積させた後、１０6
Ｐａ程度の高圧雰囲気中で基板を加熱し、層間絶縁層１
８上のアルミニウム系合金を流動状態とすることによっ
て、開口部１９内をアルミニウム系合金で埋め込む方
法）を採用することで、アルミニウム系合金から成るコ
ンタクトプラグを開口部１９内に形成することもでき
る。
晶シリコンから成るコンタクトプラグを形成せずに、開
口部１９を配線材料層で埋め込んでもよい。この場合に
は、開口部１９内を配線材料層で確実に埋め込むため
に、開口部１９内を含む層間絶縁層１８上に、コンタク
ト抵抗の低減及び濡れ性の改善を目的としたＴｉ層をス
パッタ法にて成膜し、更に、バリア層として機能するＴ
ｉＮ層をスパッタ法にて成膜する。その後、所謂高温ア
ルミニウムスパッタ法（上記の成膜条件において基板加
熱温度を５００゜Ｃ前後とし、層間絶縁層１８上に堆積
したアルミニウム系合金を流動状態とし、開口部１９内
をアルミニウム系合金で埋め込む方法）や、アルミニウ
ムリフロー法（上記の成膜条件において基板加熱温度を
１５０゜Ｃ前後とし、層間絶縁層１８上に堆積したアル
ミニウム系合金を堆積させた後、基板を５００゜Ｃ前後
に加熱し、層間絶縁層１８上のアルミニウム系合金を流
動状態とすることによって、開口部１９内をアルミニウ
ム系合金で埋め込む方法）、あるいは高圧リフロー法
（アルミニウムリフロー法において、層間絶縁層１８上
に堆積したアルミニウム系合金を堆積させた後、１０6
Ｐａ程度の高圧雰囲気中で基板を加熱し、層間絶縁層１
８上のアルミニウム系合金を流動状態とすることによっ
て、開口部１９内をアルミニウム系合金で埋め込む方
法）を採用することで、アルミニウム系合金から成るコ
ンタクトプラグを開口部１９内に形成することもでき
る。
【００３３】更に、公知の工程を実行して、半導体素子
を完成させる。
を完成させる。
【００３４】（実施の形態２）実施の形態２は、本発明
の半導体素子の接続孔及びその形成方法、並びに半導体
素子、より具体的には、キャパシタの蓄積電極（記憶ノ
ード電極）が筒状のスタックトＤＲＡＭ半導体素子に関
する。実施の形態２においては、シリコン半導体基板か
ら成る半導体基板１０（基体に相当する）に形成された
拡散層１７（導電層に相当する）と蓄積電極（記憶ノー
ド電極）とを接続するための接続孔を形成する。実施の
形態２における接続孔も、その内壁に非結晶シリコン
（具体的には、多結晶シリコン）から成るサイドウオー
ル２１Ａで保護された、ＳｉＮ層及びＳｉＯ2層の２層
構造の絶縁膜２０が形成されている。
の半導体素子の接続孔及びその形成方法、並びに半導体
素子、より具体的には、キャパシタの蓄積電極（記憶ノ
ード電極）が筒状のスタックトＤＲＡＭ半導体素子に関
する。実施の形態２においては、シリコン半導体基板か
ら成る半導体基板１０（基体に相当する）に形成された
拡散層１７（導電層に相当する）と蓄積電極（記憶ノー
ド電極）とを接続するための接続孔を形成する。実施の
形態２における接続孔も、その内壁に非結晶シリコン
（具体的には、多結晶シリコン）から成るサイドウオー
ル２１Ａで保護された、ＳｉＮ層及びＳｉＯ2層の２層
構造の絶縁膜２０が形成されている。
【００３５】実施の形態２における半導体素子は、図５
に模式的な一部断面図を示すように、シリコン半導体基
板から成る半導体基板１０（基体に相当する）に形成さ
れた拡散層１７（導電層に相当する）と、拡散層１７上
に形成された層間絶縁層３０，３１と、拡散層１７の上
方の層間絶縁層３０，３１に形成された接続孔と、層間
絶縁層３２の上方に形成され、接続孔と接続され、第１
及び第２の蓄積電極層４０，４２から成る蓄積電極と、
蓄積電極上に形成されたキャパシタ絶縁膜４３と、キャ
パシタ絶縁膜４３上に形成されたプレート電極４４から
成る。そして、接続孔は、蓄積電極を構成する第１の蓄
積電極層４０から延在する多結晶シリコン層で埋め込ま
れている。
に模式的な一部断面図を示すように、シリコン半導体基
板から成る半導体基板１０（基体に相当する）に形成さ
れた拡散層１７（導電層に相当する）と、拡散層１７上
に形成された層間絶縁層３０，３１と、拡散層１７の上
方の層間絶縁層３０，３１に形成された接続孔と、層間
絶縁層３２の上方に形成され、接続孔と接続され、第１
及び第２の蓄積電極層４０，４２から成る蓄積電極と、
蓄積電極上に形成されたキャパシタ絶縁膜４３と、キャ
パシタ絶縁膜４３上に形成されたプレート電極４４から
成る。そして、接続孔は、蓄積電極を構成する第１の蓄
積電極層４０から延在する多結晶シリコン層で埋め込ま
れている。
【００３６】以下、半導体基板等の模式的な一部断面図
である図５〜図１０を参照して、実施の形態２を説明す
る。
である図５〜図１０を参照して、実施の形態２を説明す
る。
【００３７】［工程−２００］先ず、実施の形態１の
［工程−１００］と同様に、シリコン半導体基板から成
る半導体基板１０に、ＬＯＣＯＳ構造を有する素子分離
領域１１、ゲート酸化膜１２、多結晶シリコン層１３及
びシリサイド層１４から成るゲート電極１５を形成す
る。尚、必要に応じて、多結晶シリコン層１３及びシリ
サイド層１４の２層構造を有する配線層１６を素子分離
領域１１の上に、併せて形成する。その後、半導体基板
１０に不純物のイオン注入を行い、拡散層１７を形成す
る。この状態を、図６の（Ａ）に模式的な一部断面図で
示す。
［工程−１００］と同様に、シリコン半導体基板から成
る半導体基板１０に、ＬＯＣＯＳ構造を有する素子分離
領域１１、ゲート酸化膜１２、多結晶シリコン層１３及
びシリサイド層１４から成るゲート電極１５を形成す
る。尚、必要に応じて、多結晶シリコン層１３及びシリ
サイド層１４の２層構造を有する配線層１６を素子分離
領域１１の上に、併せて形成する。その後、半導体基板
１０に不純物のイオン注入を行い、拡散層１７を形成す
る。この状態を、図６の（Ａ）に模式的な一部断面図で
示す。
【００３８】［工程−２１０］次に、拡散層１７（導電
層に相当する）が形成された半導体基板１０（基体に相
当する）上に、例えばＣＶＤ法にてＳｉＯ2から成り厚
さ数百ｎｍの第１の層間絶縁層３０を形成し、ＬＰ−Ｃ
ＶＤ法にてＳｉＮから成り厚さ数十ｎｍの第２の層間絶
縁層３１を形成し、更に、ＣＶＤ法にてＢＰＳＧから成
り厚さ数百ｎｍの第３の層間絶縁層３２を形成する。そ
の後、ＢＰＳＧから成る第３の層間絶縁層３２に対して
８００〜９００゜Ｃの熱処理を施し、第３の層間絶縁層
３２を平坦化することが好ましい（図６の（Ｂ）参
照）。尚、平坦化処理は、エッチバック法や化学的機械
的研磨法にて行うこともできる。その後、拡散層１７の
上方の第３、第２及び第１の層間絶縁層３２，３１，３
０に、ＲＩＥ法で開口部１９を形成する。この状態を、
図７の（Ａ）に模式的な一部断面図で示すが、図におい
ては、合わせずれが生じた場合を示している。
層に相当する）が形成された半導体基板１０（基体に相
当する）上に、例えばＣＶＤ法にてＳｉＯ2から成り厚
さ数百ｎｍの第１の層間絶縁層３０を形成し、ＬＰ−Ｃ
ＶＤ法にてＳｉＮから成り厚さ数十ｎｍの第２の層間絶
縁層３１を形成し、更に、ＣＶＤ法にてＢＰＳＧから成
り厚さ数百ｎｍの第３の層間絶縁層３２を形成する。そ
の後、ＢＰＳＧから成る第３の層間絶縁層３２に対して
８００〜９００゜Ｃの熱処理を施し、第３の層間絶縁層
３２を平坦化することが好ましい（図６の（Ｂ）参
照）。尚、平坦化処理は、エッチバック法や化学的機械
的研磨法にて行うこともできる。その後、拡散層１７の
上方の第３、第２及び第１の層間絶縁層３２，３１，３
０に、ＲＩＥ法で開口部１９を形成する。この状態を、
図７の（Ａ）に模式的な一部断面図で示すが、図におい
ては、合わせずれが生じた場合を示している。
【００３９】［工程−２２０］その後、開口部１９内を
含む第３の層間絶縁層３２上に、実施の形態１の［工程
−１２０］と同様に、ＳｉＮ層を成膜し、その後、Ｓｉ
Ｎ層上にＳｉＯ2層を成膜する。こうして、ＳｉＮ層及
びＳｉＯ2層の２層構造を有する絶縁膜２０が、開口部
１９内を含む全面に形成される。次いで、実施の形態１
の［工程−１３０］と同様に、絶縁膜２０上に非結晶シ
リコン層（実施の形態２においては多結晶シリコン層）
２１をＣＶＤ法にて形成する。この状態を、図７の
（Ｂ）に模式的な一部断面図で示すが、簡素化のため、
図においては絶縁膜２０を１層で示した。非結晶シリコ
ン層２１は、不純物がドーピングされていなくてもよい
が、不純物がドーピングされている方が好ましい。
含む第３の層間絶縁層３２上に、実施の形態１の［工程
−１２０］と同様に、ＳｉＮ層を成膜し、その後、Ｓｉ
Ｎ層上にＳｉＯ2層を成膜する。こうして、ＳｉＮ層及
びＳｉＯ2層の２層構造を有する絶縁膜２０が、開口部
１９内を含む全面に形成される。次いで、実施の形態１
の［工程−１３０］と同様に、絶縁膜２０上に非結晶シ
リコン層（実施の形態２においては多結晶シリコン層）
２１をＣＶＤ法にて形成する。この状態を、図７の
（Ｂ）に模式的な一部断面図で示すが、簡素化のため、
図においては絶縁膜２０を１層で示した。非結晶シリコ
ン層２１は、不純物がドーピングされていなくてもよい
が、不純物がドーピングされている方が好ましい。
【００４０】［工程−２３０］その後、実施の形態１の
［工程−１４０］と同様に、第３の層間絶縁層３２上及
び開口部１９底部の非結晶シリコン層２１及び絶縁膜２
０を、ＨＢｒ／Ｃｌ2系のエッチングガスを用いて異方
性エッチングする。これによって、開口部１９の内壁を
被覆する絶縁膜２０上に非結晶シリコンから成るサイド
ウオール２１Ａが形成される。開口部１９の内壁を被覆
する絶縁膜２０はその上に形成された非結晶シリコンか
ら成るサイドウオール２１Ａによって覆われているの
で、かかる部分の絶縁膜２０がエッチングガスに曝され
ることはない。また、サイドウオール２１Ａをマスクと
して、開口部１９の底部の絶縁膜２０がエッチングされ
る。この状態を図８の（Ａ）に模式的な一部断面図で示
す。尚、エッチングの前に非結晶シリコン層２１の表面
を酸化し、非結晶シリコン層２１の表面にＳｉＯ2膜を
形成しておくと、開口部１９の内壁の非結晶シリコン層
２１はエッチングされ難くなり、一層確実にサイドウオ
ール２１Ａを形成することができる。
［工程−１４０］と同様に、第３の層間絶縁層３２上及
び開口部１９底部の非結晶シリコン層２１及び絶縁膜２
０を、ＨＢｒ／Ｃｌ2系のエッチングガスを用いて異方
性エッチングする。これによって、開口部１９の内壁を
被覆する絶縁膜２０上に非結晶シリコンから成るサイド
ウオール２１Ａが形成される。開口部１９の内壁を被覆
する絶縁膜２０はその上に形成された非結晶シリコンか
ら成るサイドウオール２１Ａによって覆われているの
で、かかる部分の絶縁膜２０がエッチングガスに曝され
ることはない。また、サイドウオール２１Ａをマスクと
して、開口部１９の底部の絶縁膜２０がエッチングされ
る。この状態を図８の（Ａ）に模式的な一部断面図で示
す。尚、エッチングの前に非結晶シリコン層２１の表面
を酸化し、非結晶シリコン層２１の表面にＳｉＯ2膜を
形成しておくと、開口部１９の内壁の非結晶シリコン層
２１はエッチングされ難くなり、一層確実にサイドウオ
ール２１Ａを形成することができる。
【００４１】［工程−２４０］次いで、開口部１９内を
含む第３の層間絶縁層３２の上に、不純物がドーピング
された多結晶シリコン層をＣＶＤ法にて堆積させ、開口
部１９内を多結晶シリコンから成る導電材料で埋め込
む。これによって、開口部１９内が多結晶シリコンから
成るコンタクトプラグ２２Ａで埋め込まれた接続孔が完
成する。また、第３の層間絶縁層３２上には、かかる多
結晶シリコンから成る第１の蓄積電極層４０が形成され
る。次に、第１の蓄積電極層４０の上に、厚さ数百ｎｍ
のＳｉＯ2から成る酸化膜４１をＣＶＤ法にて成膜した
後、酸化膜４１及び第１の蓄積電極層４０を蓄積電極
（記憶ノード）のパターンに異方性エッチングする。そ
の後、厚さ数十〜数百ｎｍの不純物がドーピングされた
多結晶シリコンから成る第２の蓄積電極層４２をＣＶＤ
法にて全面に堆積させる。この状態を図８の（Ｂ）に模
式的な一部断面図で示す。
含む第３の層間絶縁層３２の上に、不純物がドーピング
された多結晶シリコン層をＣＶＤ法にて堆積させ、開口
部１９内を多結晶シリコンから成る導電材料で埋め込
む。これによって、開口部１９内が多結晶シリコンから
成るコンタクトプラグ２２Ａで埋め込まれた接続孔が完
成する。また、第３の層間絶縁層３２上には、かかる多
結晶シリコンから成る第１の蓄積電極層４０が形成され
る。次に、第１の蓄積電極層４０の上に、厚さ数百ｎｍ
のＳｉＯ2から成る酸化膜４１をＣＶＤ法にて成膜した
後、酸化膜４１及び第１の蓄積電極層４０を蓄積電極
（記憶ノード）のパターンに異方性エッチングする。そ
の後、厚さ数十〜数百ｎｍの不純物がドーピングされた
多結晶シリコンから成る第２の蓄積電極層４２をＣＶＤ
法にて全面に堆積させる。この状態を図８の（Ｂ）に模
式的な一部断面図で示す。
【００４２】［工程−２５０］次に、第２の蓄積電極層
４２を異方性エッチングした後（図９の（Ａ）参照）、
ＳｉＯ2から成る酸化膜４１、ＢＰＳＧから成る第３の
層間絶縁層３２を、ＳｉＮから成る第２の層間絶縁層３
１をエッチングストッパーとして、フッ酸でウエットエ
ッチングして除去する（図９の（Ｂ）参照）。こうし
て、第１及び第２の蓄積電極層４０，４２から成る筒状
のキャパシタの蓄積電極（記憶ノード電極）が形成され
る。
４２を異方性エッチングした後（図９の（Ａ）参照）、
ＳｉＯ2から成る酸化膜４１、ＢＰＳＧから成る第３の
層間絶縁層３２を、ＳｉＮから成る第２の層間絶縁層３
１をエッチングストッパーとして、フッ酸でウエットエ
ッチングして除去する（図９の（Ｂ）参照）。こうし
て、第１及び第２の蓄積電極層４０，４２から成る筒状
のキャパシタの蓄積電極（記憶ノード電極）が形成され
る。
【００４３】［工程−２６０］その後、ＳｉＯ2又はＳ
ｉＮから成り、あるいは、ＯＮＯ構造を有するキャパシ
タ絶縁膜４３を全面にＣＶＤ法によって成膜する（図１
０の（Ａ）参照）。
ｉＮから成り、あるいは、ＯＮＯ構造を有するキャパシ
タ絶縁膜４３を全面にＣＶＤ法によって成膜する（図１
０の（Ａ）参照）。
【００４４】［工程−２７０］次に、不純物がドーピン
グされた多結晶シリコン層をＣＶＤ法にて全面に堆積さ
せ、かかる多結晶シリコン層から成るプレート電極４４
を形成した後、全面に、例えばＳｉＮから成る第４の層
間絶縁層４５をＬＰ−ＣＶＤ法で形成する（図１０の
（Ｂ）参照）。そして、フォトリソグラフィ技術及びエ
ッチング技術に基づき、第４の層間絶縁層４５及びプレ
ート電極４４を所望のプレート電極形状にパターニング
し、更に、第２の層間絶縁層３１及び第１の層間絶縁層
３０を異方性エッチングする。
グされた多結晶シリコン層をＣＶＤ法にて全面に堆積さ
せ、かかる多結晶シリコン層から成るプレート電極４４
を形成した後、全面に、例えばＳｉＮから成る第４の層
間絶縁層４５をＬＰ−ＣＶＤ法で形成する（図１０の
（Ｂ）参照）。そして、フォトリソグラフィ技術及びエ
ッチング技術に基づき、第４の層間絶縁層４５及びプレ
ート電極４４を所望のプレート電極形状にパターニング
し、更に、第２の層間絶縁層３１及び第１の層間絶縁層
３０を異方性エッチングする。
【００４５】［工程−２８０］その後、第５の層間絶縁
層４６をＣＶＤ法で全面に堆積させ、例えば化学的機械
的研磨法で平坦化処理を行い、第５の層間絶縁層４６、
第４の層間絶縁層４５、プレート電極４４、第２の層間
絶縁層３１及び第１の層間絶縁層３０を異方性エッチン
グして、開口部を形成する。そして、ＳｉＯ2、ＳｉＮ
又はＳｉＮ／ＳｉＯ2から成る厚さ数十ｎｍの絶縁膜
を、開口部内を含む第５の層間絶縁層４６上にＣＶＤ法
にて堆積させ、更に、絶縁膜の上に厚さ数十〜数百ｎｍ
の非結晶シリコン（非晶質シリコン層又は多結晶シリコ
ン層）を堆積させる。尚、この非結晶シリコン層には、
不純物がドーピングされていてもよいし、されていなく
ともよい。その後、非結晶シリコン層及び絶縁膜をエッ
チバックし、非結晶シリコン層及び絶縁膜から成るサイ
ドウオール４７をかかる開口部の内壁に形成する。かか
るサイドウオール４７は、実施の形態１におけるサイド
ウオール２１Ａと実質的に同一の構造を有する。ここ
で、図においては、簡素化のためサイドウオール４７を
１層で示した。尚、場合によっては、本発明の接続孔に
おけるサイドウオールの構成と異なるが、絶縁膜の上に
非結晶シリコンを堆積させる代わりに、Ｔｉ層、ＴｉＮ
層、Ｔｉ層／ＴｉＮ層、Ｗ層、ＴｉＷ層等をスパッタ法
にて絶縁膜上に成膜することでサイドウオール４７を形
成してもよい。更には、場合によっては、非結晶シリコ
ン層やＴｉ層等の形成を省略することができる。
層４６をＣＶＤ法で全面に堆積させ、例えば化学的機械
的研磨法で平坦化処理を行い、第５の層間絶縁層４６、
第４の層間絶縁層４５、プレート電極４４、第２の層間
絶縁層３１及び第１の層間絶縁層３０を異方性エッチン
グして、開口部を形成する。そして、ＳｉＯ2、ＳｉＮ
又はＳｉＮ／ＳｉＯ2から成る厚さ数十ｎｍの絶縁膜
を、開口部内を含む第５の層間絶縁層４６上にＣＶＤ法
にて堆積させ、更に、絶縁膜の上に厚さ数十〜数百ｎｍ
の非結晶シリコン（非晶質シリコン層又は多結晶シリコ
ン層）を堆積させる。尚、この非結晶シリコン層には、
不純物がドーピングされていてもよいし、されていなく
ともよい。その後、非結晶シリコン層及び絶縁膜をエッ
チバックし、非結晶シリコン層及び絶縁膜から成るサイ
ドウオール４７をかかる開口部の内壁に形成する。かか
るサイドウオール４７は、実施の形態１におけるサイド
ウオール２１Ａと実質的に同一の構造を有する。ここ
で、図においては、簡素化のためサイドウオール４７を
１層で示した。尚、場合によっては、本発明の接続孔に
おけるサイドウオールの構成と異なるが、絶縁膜の上に
非結晶シリコンを堆積させる代わりに、Ｔｉ層、ＴｉＮ
層、Ｔｉ層／ＴｉＮ層、Ｗ層、ＴｉＷ層等をスパッタ法
にて絶縁膜上に成膜することでサイドウオール４７を形
成してもよい。更には、場合によっては、非結晶シリコ
ン層やＴｉ層等の形成を省略することができる。
【００４６】その後、サイドウオール４７が形成された
開口部内を、不純物がドーピングされた多結晶シリコン
で埋め込み、ビットコンタクト４８を形成する。尚、開
口部内を多結晶シリコンで埋め込む代わりに、実施の形
態１にて説明したブランケットタングステンＣＶＤ法に
てビットコンタクト４８を形成してもよい。
開口部内を、不純物がドーピングされた多結晶シリコン
で埋め込み、ビットコンタクト４８を形成する。尚、開
口部内を多結晶シリコンで埋め込む代わりに、実施の形
態１にて説明したブランケットタングステンＣＶＤ法に
てビットコンタクト４８を形成してもよい。
【００４７】次いで、例えば、濡れ性改善層として機能
するＴｉ層、及びＡｌ−０．５％Ｃｕから成る配線材料
層を、実施の形態１の［工程−１６０］と同様に、全面
にスパッタ法にて成膜し、配線材料層及びＴｉ層を所定
のパターンにエッチングし、上層配線層４９を形成す
る。この状態を図５に模式的な一部断面図で示す。尚、
図の簡素化のために、上層配線層４９を１層で示した。
するＴｉ層、及びＡｌ−０．５％Ｃｕから成る配線材料
層を、実施の形態１の［工程−１６０］と同様に、全面
にスパッタ法にて成膜し、配線材料層及びＴｉ層を所定
のパターンにエッチングし、上層配線層４９を形成す
る。この状態を図５に模式的な一部断面図で示す。尚、
図の簡素化のために、上層配線層４９を１層で示した。
【００４８】更に、公知の工程を実行して、半導体素子
を完成させる。
を完成させる。
【００４９】以上、本発明を発明の実施の形態に基づき
説明したが、本発明はこれらに限定されるものではな
い。実施の形態にて説明した各工程における各種の条件
は例示であり、適宜変更することができる。
説明したが、本発明はこれらに限定されるものではな
い。実施の形態にて説明した各工程における各種の条件
は例示であり、適宜変更することができる。
【００５０】例えば、図１１に模式的な一部断面図を示
すように、基体が絶縁層５０から構成され、導電層が下
層配線層５１から構成されている場合にも、本発明の半
導体素子の接続孔の形成方法を適用することによって、
本発明の接続孔並びに半導体素子の配線構造を形成する
ことができる。図１１に示した構造においては、下層配
線層５１及び絶縁層５０の上に絶縁層５２、中間配線層
５３及び絶縁層５４が形成されている。そして、下層配
線層５１の上方の絶縁層５２、中間配線層５３及び絶縁
層５４には接続孔が形成され、この接続孔の内壁には、
非結晶シリコンから構成されたサイドウオール５６で保
護された絶縁膜５５が形成されている。開口部内は、不
純物がドーピングされた多結晶シリコンや高融点金属材
料、あるいはアルミニウム系合金から成る配線材料で埋
め込まれたコンタクトプラグ５７が形成されている。中
間配線層５３は、絶縁膜５５によってコンタクトプラグ
５７と電気的に絶縁されている。絶縁層５４の上には、
接続孔に接続された上層配線層５８が設けられている。
接続孔の形成方法は、実施の形態１にて説明したと同様
の方法で行うことができるので、詳細な説明は省略す
る。
すように、基体が絶縁層５０から構成され、導電層が下
層配線層５１から構成されている場合にも、本発明の半
導体素子の接続孔の形成方法を適用することによって、
本発明の接続孔並びに半導体素子の配線構造を形成する
ことができる。図１１に示した構造においては、下層配
線層５１及び絶縁層５０の上に絶縁層５２、中間配線層
５３及び絶縁層５４が形成されている。そして、下層配
線層５１の上方の絶縁層５２、中間配線層５３及び絶縁
層５４には接続孔が形成され、この接続孔の内壁には、
非結晶シリコンから構成されたサイドウオール５６で保
護された絶縁膜５５が形成されている。開口部内は、不
純物がドーピングされた多結晶シリコンや高融点金属材
料、あるいはアルミニウム系合金から成る配線材料で埋
め込まれたコンタクトプラグ５７が形成されている。中
間配線層５３は、絶縁膜５５によってコンタクトプラグ
５７と電気的に絶縁されている。絶縁層５４の上には、
接続孔に接続された上層配線層５８が設けられている。
接続孔の形成方法は、実施の形態１にて説明したと同様
の方法で行うことができるので、詳細な説明は省略す
る。
【００５１】開口部の埋め込みをブランケットタングス
テンＣＶＤ法にて行う代わりに、他の金属や高融点金属
にて埋め込むこともできる。例えば、ＣＶＤ法で銅層や
アルミニウム層を形成することによって、銅やアルミニ
ウムから成るコンタクトプラグやビットコンタクトを形
成することもできる。ＣＶＤ法による銅層の形成条件を
以下に例示する。尚、ＨＦＡとは、ヘキサフルオロアセ
チルアセトネートの略である。 銅のＣＶＤ成膜条件 使用ガス ： Ｃｕ（ＨＦＡ）2／Ｈ2＝１０／１０００sccm 圧力 ： ２．６×１０3Ｐａ 基板加熱温度： ３５０゜Ｃ パワー ： ５００Ｗ
テンＣＶＤ法にて行う代わりに、他の金属や高融点金属
にて埋め込むこともできる。例えば、ＣＶＤ法で銅層や
アルミニウム層を形成することによって、銅やアルミニ
ウムから成るコンタクトプラグやビットコンタクトを形
成することもできる。ＣＶＤ法による銅層の形成条件を
以下に例示する。尚、ＨＦＡとは、ヘキサフルオロアセ
チルアセトネートの略である。 銅のＣＶＤ成膜条件 使用ガス ： Ｃｕ（ＨＦＡ）2／Ｈ2＝１０／１０００sccm 圧力 ： ２．６×１０3Ｐａ 基板加熱温度： ３５０゜Ｃ パワー ： ５００Ｗ
【００５２】また、ＴｉＮ層、Ｔｉ層をスパッタ法にて
成膜する代わりに、ＴｉＮ層、Ｔｉ層を、以下に例示す
る条件のＣＶＤ法にて成膜することもできる。 ＴｉのＥＣＲ−ＣＶＤ条件 使用ガス ： ＴｉＣｌ4／Ｈ2＝１０／５０sccm マイクロ波パワー：２．１８ｋＷ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ ＴｉＮのＥＣＲ−ＣＶＤ条件 使用ガス ：ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２６／８sccm マイクロ波パワー：２．８ｋＷ 基板ＲＦバイアス：−５０Ｗ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ
成膜する代わりに、ＴｉＮ層、Ｔｉ層を、以下に例示す
る条件のＣＶＤ法にて成膜することもできる。 ＴｉのＥＣＲ−ＣＶＤ条件 使用ガス ： ＴｉＣｌ4／Ｈ2＝１０／５０sccm マイクロ波パワー：２．１８ｋＷ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ ＴｉＮのＥＣＲ−ＣＶＤ条件 使用ガス ：ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２６／８sccm マイクロ波パワー：２．８ｋＷ 基板ＲＦバイアス：−５０Ｗ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ
【００５３】上層配線層を構成するアルミニウム系合金
としてＡｌ−Ｃｕを用いたが、その代わりに、純アルミ
ニウム、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｇｅ、
Ａｌ−Ｓｉ−Ｇｅ等の種々のアルミニウム合金を用いる
こともできる。また、各種の層間絶縁層として、必要に
応じて、ＳｉＯ2、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳ
Ｇ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Lo
w Temperature Oxide、低温ＣＶＤ−ＳｉＯ2）、Ｓｉ
Ｎ、ＳｉＯＮ等の公知の絶縁材料、あるいはこれらの絶
縁材料を積層したものを用いることができる。
としてＡｌ−Ｃｕを用いたが、その代わりに、純アルミ
ニウム、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｇｅ、
Ａｌ−Ｓｉ−Ｇｅ等の種々のアルミニウム合金を用いる
こともできる。また、各種の層間絶縁層として、必要に
応じて、ＳｉＯ2、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳ
Ｇ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Lo
w Temperature Oxide、低温ＣＶＤ−ＳｉＯ2）、Ｓｉ
Ｎ、ＳｉＯＮ等の公知の絶縁材料、あるいはこれらの絶
縁材料を積層したものを用いることができる。
【００５４】
【発明の効果】本発明においては、接続孔の内壁に非結
晶シリコンから成るサイドウオールで保護された絶縁膜
が形成されているので、層間絶縁層に開口部を形成する
際、合わせずれが生じたとしても、ゲート電極等の肩部
が露出し、接続孔とゲート電極等に短絡が生じることを
防止することができるし、高い絶縁耐圧を保持すること
ができる。また、接続孔の内壁に形成された絶縁膜は非
結晶シリコンから成るサイドウオールで保護されている
ので、開口部を形成した後、洗浄工程やフッ酸処理を行
ったとき絶縁膜に損傷が発生することがなく、接続孔と
ゲート電極等に短絡が生じるという問題を回避すること
ができるし、高い絶縁耐圧を保持することができる。
晶シリコンから成るサイドウオールで保護された絶縁膜
が形成されているので、層間絶縁層に開口部を形成する
際、合わせずれが生じたとしても、ゲート電極等の肩部
が露出し、接続孔とゲート電極等に短絡が生じることを
防止することができるし、高い絶縁耐圧を保持すること
ができる。また、接続孔の内壁に形成された絶縁膜は非
結晶シリコンから成るサイドウオールで保護されている
ので、開口部を形成した後、洗浄工程やフッ酸処理を行
ったとき絶縁膜に損傷が発生することがなく、接続孔と
ゲート電極等に短絡が生じるという問題を回避すること
ができるし、高い絶縁耐圧を保持することができる。
【図１】発明の実施の形態１における半導体素子の模式
的な一部断面図である。
的な一部断面図である。
【図２】発明の実施の形態１における半導体素子の製造
工程を説明するための、半導体基板等の模式的な一部断
面図である。
工程を説明するための、半導体基板等の模式的な一部断
面図である。
【図３】図２に引き続き、発明の実施の形態１における
半導体素子の製造工程を説明するための、半導体基板等
の模式的な一部断面図である。
半導体素子の製造工程を説明するための、半導体基板等
の模式的な一部断面図である。
【図４】図３に引き続き、発明の実施の形態１における
半導体素子の製造工程を説明するための、半導体基板等
の模式的な一部断面図である。
半導体素子の製造工程を説明するための、半導体基板等
の模式的な一部断面図である。
【図５】発明の実施の形態２における半導体素子の模式
的な一部断面図である。
的な一部断面図である。
【図６】発明の実施の形態２における半導体素子の製造
工程を説明するための、半導体基板等の模式的な一部断
面図である。
工程を説明するための、半導体基板等の模式的な一部断
面図である。
【図７】図６に引き続き、発明の実施の形態２における
半導体素子の製造工程を説明するための、半導体基板等
の模式的な一部断面図である。
半導体素子の製造工程を説明するための、半導体基板等
の模式的な一部断面図である。
【図８】図７に引き続き、発明の実施の形態２における
半導体素子の製造工程を説明するための、半導体基板等
の模式的な一部断面図である。
半導体素子の製造工程を説明するための、半導体基板等
の模式的な一部断面図である。
【図９】図８に引き続き、発明の実施の形態２における
半導体素子の製造工程を説明するための、半導体基板等
の模式的な一部断面図である。
半導体素子の製造工程を説明するための、半導体基板等
の模式的な一部断面図である。
【図１０】図９に引き続き、発明の実施の形態２におけ
る半導体素子の製造工程を説明するための、半導体基板
等の模式的な一部断面図である。
る半導体素子の製造工程を説明するための、半導体基板
等の模式的な一部断面図である。
【図１１】基体が絶縁層から構成され、導電層が下層配
線層から構成されている場合の、本発明の半導体素子の
接続孔の形成方法を適用することによって得られた接続
孔並びに半導体の配線構造を示す模式的な一部断面図で
ある。
線層から構成されている場合の、本発明の半導体素子の
接続孔の形成方法を適用することによって得られた接続
孔並びに半導体の配線構造を示す模式的な一部断面図で
ある。
【図１２】従来の半導体素子の製造工程を説明するため
の、半導体基板等の模式的な一部断面図である。
の、半導体基板等の模式的な一部断面図である。
【図１３】図１２に引き続き、従来の半導体素子の製造
工程を説明するための、半導体基板等の模式的な一部断
面図である。
工程を説明するための、半導体基板等の模式的な一部断
面図である。
【図１４】図１３に引き続き、従来の半導体素子の製造
工程を説明するための、半導体基板等の模式的な一部断
面図である。
工程を説明するための、半導体基板等の模式的な一部断
面図である。
１０・・・半導体基板、１１・・・素子分離領域、１２
・・・ゲート酸化膜、１３・・・多結晶シリコン層、１
４・・・シリサイド層、１５・・・ゲート電極、１６・
・・配線層、１７・・・拡散層、１８，３０，３１，３
２，４５，４６・・・層間絶縁層、１９・・・開口部、
２０，５５・・・絶縁膜、２１・・・非結晶シリコン
層、２１Ａ，４７，５６・・・サイドウオール、２２，
２２Ａ，５７・・・コンタクトプラグ、２３，４９，５
８・・・上層配線層、４０，４２・・・蓄積電極層、４
１・・・酸化膜、４３・・・キャパシタ絶縁膜、４４・
・・プレート電極、４８・・・ビットコンタクト、５
０，５２，５４・・・絶縁層、５１・・・下層配線層、
５３・・・中間配線層
・・・ゲート酸化膜、１３・・・多結晶シリコン層、１
４・・・シリサイド層、１５・・・ゲート電極、１６・
・・配線層、１７・・・拡散層、１８，３０，３１，３
２，４５，４６・・・層間絶縁層、１９・・・開口部、
２０，５５・・・絶縁膜、２１・・・非結晶シリコン
層、２１Ａ，４７，５６・・・サイドウオール、２２，
２２Ａ，５７・・・コンタクトプラグ、２３，４９，５
８・・・上層配線層、４０，４２・・・蓄積電極層、４
１・・・酸化膜、４３・・・キャパシタ絶縁膜、４４・
・・プレート電極、４８・・・ビットコンタクト、５
０，５２，５４・・・絶縁層、５１・・・下層配線層、
５３・・・中間配線層
Claims (8)
- 【請求項１】非結晶シリコンから成るサイドウオールで
保護された絶縁膜が内壁に形成されていることを特徴と
する半導体素子の接続孔。 - 【請求項２】前記絶縁膜は、ＳｉＮ層及びＳｉＯ2層の
２層構成であることを特徴とする請求項１に記載の半導
体素子の接続孔。 - 【請求項３】（イ）導電層が形成された基体上に層間絶
縁層を形成した後、導電層の上方の層間絶縁層に開口部
を形成する工程と、 （ロ）開口部内を含む全面に絶縁膜を形成し、次いで、
該絶縁膜上に非結晶シリコン層を形成する工程と、 （ハ）層間絶縁層上及び開口部底部の非結晶シリコン層
及び絶縁膜をエッチングし、以て、開口部の内壁を被覆
する該絶縁膜上に該非結晶シリコン層から成るサイドウ
オールを形成する工程と、 （ニ）該開口部内を導電材料で埋め込む工程、から成る
ことを特徴とする半導体素子の接続孔の形成方法。 - 【請求項４】前記絶縁膜は、ＳｉＮ層及びＳｉＯ2層の
２層構成であることを特徴とする請求項３に記載の半導
体素子の接続孔の形成方法。 - 【請求項５】（イ）基体に形成された導電層と、 （ロ）導電層上に形成された層間絶縁層と、 （ハ）該導電層の上方の該層間絶縁層に形成された接続
孔と、 （ニ）層間絶縁層上に形成され、該接続孔と接続された
上層配線層、から成る半導体素子の配線構造であって、 接続孔の内壁に、非結晶シリコンから成るサイドウオー
ルで保護された絶縁膜が形成されていることを特徴とす
る半導体素子の配線構造。 - 【請求項６】前記絶縁膜は、ＳｉＮ層及びＳｉＯ2層の
２層構成であることを特徴とする請求項５に記載の半導
体素子の配線構造。 - 【請求項７】（イ）基体に形成された導電層と、 （ロ）該導電層上に形成された層間絶縁層と、 （ハ）該導電層の上方の該層間絶縁層に形成された接続
孔と、 （ニ）層間絶縁層の上方に形成され、該接続孔と接続さ
れた蓄積電極と、 （ホ）該蓄積電極上に形成されたキャパシタ絶縁膜と、 （ヘ）該キャパシタ絶縁膜上に形成されたプレート電
極、を備えた半導体素子であって、 接続孔の内壁に、非結晶シリコンから成るサイドウオー
ルで保護された絶縁膜が形成されていることを特徴とす
る半導体素子。 - 【請求項８】前記絶縁膜は、ＳｉＮ層及びＳｉＯ2層の
２層構成であることを特徴とする請求項７に記載の半導
体素子。
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| DE102010064288B4 (de) | 2010-12-28 | 2012-12-06 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Halbleiterbauelement mit Kontaktelementen mit silizidierten Seitenwandgebieten |
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| JP3405553B2 (ja) * | 1991-12-06 | 2003-05-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
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| US5539612A (en) * | 1992-09-08 | 1996-07-23 | Texas Instruments Incorporated | Intermediate structure for forming a storage capacitor |
| US5480820A (en) * | 1993-03-29 | 1996-01-02 | Motorola, Inc. | Method of making a vertically formed neuron transistor having a floating gate and a control gate and a method of formation |
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| US5362665A (en) * | 1994-02-14 | 1994-11-08 | Industrial Technology Research Institute | Method of making vertical DRAM cross point memory cell |
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| JPH0870105A (ja) * | 1994-08-30 | 1996-03-12 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US5563762A (en) * | 1994-11-28 | 1996-10-08 | Northern Telecom Limited | Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit |
-
1996
- 1996-02-02 JP JP04044196A patent/JP3689963B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-30 US US08/791,271 patent/US5825059A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
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| US5825059A (en) | 1998-10-20 |
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