KR20040001906A

KR20040001906A - 캐패시터 제조 방법

Info

Publication number: KR20040001906A
Application number: KR1020020037240A
Authority: KR
Inventors: 박종범
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-06-29
Filing date: 2002-06-29
Publication date: 2004-01-07
Also published as: KR100846383B1

Abstract

본 발명은 리소그래피 및 식각공정의 한계에 부딪혀 충분한 캐패시턴스를 확보하지 못하는 어려움을 극복하는데 적합한 캐패시터의 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 관통하여 상기 반도체기판에 연결되는 스토리지노드콘택을 형성하는 단계, 상기 층간절연막상에 시드층과 희생산화막을 차례로 형성하는 단계, 상기 희생산화막을 식각하여 상기 시드층 표면을 오픈시키는 개구를 형성하는 단계, 상기 개구의 측벽에만 제1 도전막을 형성하는 단계, 상기 시드층상에 상기 개구를 채우는 제2 도전막을 형성하는 단계, 상기 희생산화막을 선택적으로 제거하는 단계, 상기 제1 도전막과 상기 제2 도전막을 열처리하여 상기 제2 도전막 표면에 상기 제1 도전막으로 된 요철이 구비된 하부전극을 형성하는 단계, 및 상기 하부전극상에 유전막과 상부전극을 차례로 형성하는 단계를 포함한다.

Description

캐패시터 제조 방법{Method for fabricating capacitor}

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.

최근에 메모리 소자의 집적도가 증가하면서 보다 높은 캐패시턴스와 작은 누설전류 특성이 요구됨에 따라 ONO(Oxide/Nitride/Oxide)구조에서 누설전류가 작은 MIM(Metal-Insulator-Metal) 구조로 변화되고 있다.

다시 말하면, 집적화되면서 보다 높은 유전상수를 지니는 BLT, BST, Ta₂O₅등의 고유전 상수를 갖는 고유전막이 요구됨과 동시에 누설전류를 감소시키기 위해 일함수값이 큰 금속을 상부전극 및 하부전극으로 적용해야 된다.

한편, 캐패시터의 전극으로 적용되는 금속은 백금(Pt), 이리듐(Ir), 루테늄(Ru), TiN 등이 있다.

그리고, 0.10㎛ 이하의 셀크기를 갖는 반도체소자에서는 캐패시터 용량을 증대시키기 위해 고유전막을 유전막으로 사용하거나, 3차원적인 입체구조의 스토리지노드(storagenode)를 형성하거나 오목(concave) 구조로 캐패시터를 형성하여야 한다.

도 1a 내지 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 소스/드레인영역(12)을 포함하는 트랜지스터가 형성된 반도체기판(11)상에 층간절연막(Inter-Layer Dielectric; ILD)(13)을 형성한 후, 층간절연막(13)상에 스토리지노드콘택을 정의하는 감광막패턴(도시 생략)을 형성한다. 그리고, 감광막패턴을 식각마스크로 층간절연막(13)을 식각하여 소스/드레인영역(12)에 이르는 콘택홀을 형성한 후, 스토리지노드콘택홀내에 폴리실리콘플러그(14), 티타늄실리사이드막(15) 및 티타늄나이트라이드막(16)의 순서로 적층된 스토리지노드콘택을 매립시킨다.

다음으로, 콘택홀에 스토리지노드콘택이 매립된 층간절연막(13)상에 식각정지막인 실리콘질화막(17)을 형성한 후, 실리콘질화막(17)상에 이웃한 캐패시터간을 격리시키고 캐패시터의 높이를 결정짓는 희생산화막(18)을 형성한다. 이때, 희생산화막(18)은 캐패시터의 용량을 증대시키기 위해 5000Å∼25000Å 두께로 형성한다.

다음으로, 희생산화막(18)을 건식식각하고 연속해서 실리콘질화막(17)까지 건식식각하여 오목(concave)형 개구를 형성한다. 그리고, 오목형 개구를 완전히 채울때까지 희생산화막(18)상에 루테늄막(19)을 화학기상증착법(CVD)으로 증착한 후, 루테늄막(19)을 화학적기계적연마 또는 에치백하여 오목형 개구내에만 루테늄막(19)을 잔류시킨다. 이때, 오목형 개구내에 잔류하는 루테늄막(19)은 하부전극으로 작용하며, 에치백 또는 화학적기계적연마(CMP)를 통해 이웃한 하부전극들이 서로 절연된다.

도 1b에 도시된 바와 같이, 루테늄막(19)을 지지하고 있는 희생산화막(18)을 습식식각하여 루테늄막(19)을 노출시키고, 노출된 루테늄막(19)상에 유전막(20)과상부전극(21)을 차례로 증착한 후, 상부전극(21)을 선택적으로 패터닝하여 캐패시터를 완성한다.

상술한 종래기술은 캐패시터를 제조함에 있어 캐패시턴스를 확보하기 위해 면적을 늘려야 하는데, 이를 위해 희생산화막(19)의 높이를 증가시키고 있다. 그러나, 반도체소자가 고집적화됨에 따라 셀크기는 감소하고 있어 종횡비(aspect ratio)가 매우 커질 수밖에 없다. 그러므로, 희생산화막을 식각하기 위한 리소그래피 및 식각 공정의 한계에 부딪히게 되어 캐패시터 개발이 어렵다.

예컨대, 높이가 증가된 희생산화막을 식각할 때, 식각공정의 한계에 부딪혀 희생산화막이 식각되지 않거나, 식각 공정시 스토리지노드콘택에 이르는 하부로 진행될수록 식각프로파일이 좁아지는 문제가 발생한다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 리소그래피 및 식각공정의 한계에 부딪혀 충분한 캐패시턴스를 확보하지 못하는 어려움을 극복하는데 적합한 캐패시터의 제조 방법을 제공함에 그 목적이 있다.

도 1a 내지 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,

도 2a 내지 도 2g는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명

31 : 반도체기판 32 : 소스/드레인영역

33 : 층간절연막 34 : 폴리실리콘플러그

35 : 티타늄실리사이드막 36 : 티타늄나이트라이드막

37 : 시드층 38 : 접착층

39 : 희생산화막 40 : 오목형 개구

41 : 제1 루테늄막 41a : 요철

42 : 제2 루테늄막 43 : 유전막

44 : 상부전극

상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 관통하여 상기 반도체기판에 연결되는 스토리지노드콘택을 형성하는 단계, 상기 층간절연막상에 시드층과 희생산화막을 차례로 형성하는 단계, 상기 희생산화막을 식각하여 상기 시드층 표면을 오픈시키는 개구를 형성하는 단계, 상기 개구의 측벽에만 제1 도전막을 형성하는 단계, 상기 시드층상에 상기 개구를 채우는 제2 도전막을 형성하는 단계, 상기 희생산화막을 선택적으로 제거하는 단계, 상기 제1 도전막과 상기 제2 도전막을 열처리하여 상기 제2 도전막 표면에 상기 제1 도전막으로 된 요철이 구비된 하부전극을 형성하는 단계, 및 상기 하부전극상에 유전막과 상부전극을 차례로 형성하는 단계를 포함함을 특징으로 하고, 상기 제1 도전막은 화학기상증착법에 의한 루테늄막인 것을 특징으로 하고, 상기 제2 도전막을 형성하는 단계는 상기 시드층에 바이어스를 인가하여 ECD법으로 백금막 또는 루테늄막을 형성하는 것을 특징으로 하며, 상기 하부전극을 형성하는 단계는, 400℃∼800℃의 온도에서 질소분위기로 30초∼1800초동안 열처리하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 소스/드레인영역(32)을 포함하는 트랜지스터가 형성된 반도체기판(31)상에 층간절연막(ILD)(33)을 형성한 후, 층간절연막(33)상에 스토리지노드콘택을 정의하는 감광막패턴(도시 생략)을 형성한다.

이때, 소스/드레인영역(32)은 p형 또는 n형 도전형일 것이며, 도면에 도시되지 않았지만 층간절연막(33) 형성전에 워드라인 및 비트라인이 형성되고, 층간절연막(33)은 고밀도플라즈마산화막(High Density Plasma Oxide)을 이용한다. 한편, 층간절연막(33)을 형성하기전에 비트라인을 형성하므로 워드라인과 비트라인을 절연시키기 위한 별도의 층간절연막이 요구되어 층간절연막(33)은 적층구조일 것이다.

감광막패턴을 식각마스크로 층간절연막(33)을 식각하여 소스/드레인영역(32)에 이르는 콘택홀을 형성한 후, 스토리지노드콘택홀을 완전히 채울때까지 층간절연막(33)상에 화학기상증착법(CVD)을 이용하여 폴리실리콘막을 증착한다. 그리고, 폴리실리콘막을 리세스 에치백(recess etchback)하여 스토리지노드콘택홀에 부분 매립되는 폴리실리콘플러그(34)를 형성한다.

다음으로, 폴리실리콘플러그(34)를 포함한 전면에 물리적기상증착법(PVD)으로 티타늄막(Ti)을 50Å∼500Å의 두께로 증착한 후, 500℃∼800℃의 온도와 N₂분위기에서 30초∼120초동안 급속열처리(Rapid Thermal Process; RTP)하여 폴리실리콘플러그(34)의 실리콘원자와 티타늄막의 티타늄원자의 실리사이드반응을 유도하여 폴리실리콘플러그(34)상에 티타늄실리사이드막(35)을 형성한다.

이후, 미반응 티타늄막을 습식제거하여 폴리실리콘플러그(34)상에만 티타늄실리사이드막(35)을 잔류시킨 후, 티타늄실리사이드막(35)이 형성된 스토리지노드콘택홀을 완전히 채울때까지 층간절연막(33)상에 화학기상증착법(CVD)법으로 티타늄나이트라이드막(36)을 증착한다.

그리고, 층간절연막(33)의 표면이 드러날때까지 티타늄나이트라이드막(36)을 화학적기계적연마(CMP)하여 티타늄실리사이드막(35)상에만 표면이 평탄화된 티타늄나이트라이드막(36)을 잔류시킨다.

이때, 잔류하는 티타늄나이트라이드막(36)은 200Å∼1000Å의 두께이다.

전술한 공정에 의해, 스토리지노드콘택홀에는 폴리실리콘플러그(34), 티타늄실리사이드막(35) 및 티타늄나이트라이드막(36)의 순서로 적층된 스토리지노드콘택이 매립된다. 여기서, 티타늄실리사이드막(35)은 폴리실리콘플러그(34)와 티타늄나이트라이드막(36)의 접촉저항을 낮추기 위한 오믹콘택층이며, 티타늄나이트라이드막(36)은 후속 하부전극과 폴리실리콘플러그(34)와의 상호확산을 방지하기 위한 배리어막(barrier layer)이다.

다음으로, 콘택홀에 스토리지노드콘택이 매립된 층간절연막(33)상에 시드층(37)과 접착층(38)을 차례로 형성한 후, 접착층(38)상에 이웃한 캐패시터간을 격리시키고 캐패시터의 높이를 결정짓는 희생산화막(39)을 형성한다.

여기서, 시드층(37)은 ECD(Electro Chemical Deposition)법으로 박막을 형성하기 위한 시드(seed)로서, 물리적기상증착법에 의한 백금박(PVD Pt) 또는 루테늄막(PVD Ru), 화학기상증착법에 의한 백금막(CVD Pt) 또는 루테늄막(CVD Ru) 및 ECD법에 의한 백금막(ECD Pt) 또는 루테늄막(ECD Ru)로 이루어진 그룹중에서 선택된 하나를 이용하며, 시드층(37)의 두께는 50Å∼1000Å이 바람직하다. 그리고, 접착층(38)은 후속 식각공정시 식각정지막으로서의 역할 및 시드층과 희생산화막 사이의 접착층의 역할을 동시에 수행하며, TiO₂, TiN 또는 Al₂O₃를 이용하고, 그 두께는 50Å∼1000Å이 바람직하다. 그리고, 희생산화막(39)이라고 함은 후속 공정에서 제거되기 때문이며, 희생산화막(39)으로는 USG(Undoped Silicate Glass), PSG(Phospho Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)로 이루어진 그룹중에서 선택된 하나 또는 이들의 적층막을 이용하고, 그 두께는 캐패시터의 설정된 용량 및 식각장치의 한계에 따라 결정되되 5000Å∼25000Å 두께가 바람직하다.

다음으로, 희생산화막(39)상에 캐패시터의 하부전극이 형성될 영역을 정의하는 감광막패턴(도시 생략)을 형성한 후, 감광막패턴을 식각마스크로 희생산화막(39)을 건식식각하고 연속해서 접착층(38)까지 건식식각하여 오목(concave)형 개구(40)를 형성한다. 다음에, 감광막패턴을 제거한다.

이때, 접착층(38)까지만 식각하는 이유는, 시드층(37)을 잔류시켜 후속 증착공정에서 ECD(Electric Chemical Deposition)법으로 박막을 증착하기 위함이다. 그리고, 접착층(38)은 희생산화막(39)의 식각정지막, 시드층(37)은 접착층(38)의 식각정지막 역할을 한다.

도 2b에 도시된 바와 같이, 오목형 개구(40)를 포함한 결과물 표면을 따라 화학기상증착법(CVD)을 이용하여 제1 루테늄막(41)을 50Å∼500Å 두께로 증착한다.

그리고, 감광막없이 즉, 블랭킷 에치백 공정을 수행하여 오목형 개구(40)의측벽에만 제1 루테늄막(41)을 잔류시킨다. 결과적으로, 희생산화막(39)상의 제1 루테늄막과 시드층(37)상의 제1 루테늄막은 제거되며, 이로써 ECD법으로 박막이 증착될 시드층(37) 표면이 노출된다.

도 2c에 도시된 바와 같이, ECD법을 이용하여 오목형 개구(40)를 완전히 채울때까지 시드층(37)상에 제2 루테늄막(42)을 증착한다.

이때, 제2 루테늄막(42)의 ECD법 증착은, 시드층(37)에 바이어스를 인가하여 제2 루테늄막(42)을 도금하며, 제2 루테늄막(42)외에도 백금막을 증착할 수도 있다.

도 2d에 도시된 바와 같이, 에치백 또는 화학적기계적연마를 수행하여 제2 루테늄막(42)을 평탄화시키는데, 이때, 제1 루테늄막(41)과 제2 루테늄막(42a)으로 된 하부전극이 희생산화막(39)을 사이에 두고 오목형 개구(40)내에 고립된다.

도 2e에 도시된 바와 같이, 희생산화막(39)을 습식식각을 통해 제거한다. 다음으로, 접착층(38)을 제거하는데, 접착층(38)이 TiN과 같은 도전막일 경우에는 추가로 건식 또는 습식식각을 통해 TiN을 제거하며, Al₂O₃와 같은 절연막일 경우에는 희생산화막(39) 습식식각시 동시에 제거된다.

다음으로, 건식식각을 통해 접착층(38) 식각후 드러난 시드층(37)을 식각한다.

도 2f에 도시된 바와 같이, 화학기상증착법(CVD)으로 증착된 제1 루테늄막(41)과 ECD법으로 증착된 제2 루테늄막(42a)내 잔류하는 불순물을 제거하고 막질을 치밀화하기 위해 400℃∼800℃의 온도에서 질소분위기로 30초∼1800초동안 열처리를 실시한다.

이때, 열처리시, 화학기상증착법(CVD)으로 증착된 제1 루테늄막(41)이 울퉁불퉁한 요철(41a)로 변한다. 이는 화학기상증착법(CVD)으로 증착된 제1 루테늄막(41)끼리 뭉치려는 현상에 의해 기인한 것이다.

결과적으로, 제1 루테늄막(41)이 서로 격리되는 요철(41a)로 분리되더라도 제2 루테늄막(42a)이 존재하므로 하부전극의 역할을 수행하며, 이로써 하부전극의 표면적을 증대시키는 효과를 얻는다.

도 2g에 도시된 바와 같이, 요철(41a)이 형성된 하부전극을 포함한 전면에 유전막(43)과 상부전극(44)을 차례로 증착하고, 상부전극(44)을 선택적으로 패터닝하여 캐패시터를 완성한다.

이때, 유전막(43)은 금속유기화학기상증착법(MOCVD)으로 Ta₂O₅또는 BST를 50Å∼500Å 두께로 증착하며, 증착후 막특성 향상 및 결정화를 위해 급속열처리(RTP)를 이용하여 500℃∼800℃ 온도의 질소분위기에서 열처리하고, 산소 공급을 위해 300℃∼500℃ 온도의 산소분위기에서 급속열처리 및 노(furnace) 열처리를 실시한다.

그리고, 상부전극(44)은 화학기상증착법(CVD)으로 루테늄막 또는 백금막을 증착한다.

한편, 상부전극(44)의 패터닝 과정에서 손상받은 유전막의 유전특성을 회복시키기 위해 300℃∼500℃ 온도의 질소 분위기에서 노 열처리한다.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상술한 본 발명은 동일한 하부전극 높이에서도 2배 정도 많은 캐패시터의 면적을 확보할 수 있어 전기용량을 2배 정도 증가시킬 수 있는 효과가 있다.

또한, 동일한 전기용량을 구현할 때 하부전극의 높이를 절반으로 낮출 수 있어 리소그래피, 식각 공정 개발이 매우 용이해지는 효과가 있다.

또한, 하부전극의 표면만 화학기상증착법에 따른 박막을 사용하고 나머지는 ECD법에 의한 박막을 사용하므로써 매우 치밀한 박막 형성이 가능하여 캐패시터의 전기적 특성을 개선시킬 수 있는 효과가 있다.

Claims

반도체기판상에 층간절연막을 형성하는 단계;

상기 층간절연막을 관통하여 상기 반도체기판에 연결되는 스토리지노드콘택을 형성하는 단계;

상기 층간절연막상에 시드층과 희생산화막을 차례로 형성하는 단계;

상기 희생산화막을 식각하여 상기 시드층 표면을 오픈시키는 개구를 형성하는 단계;

상기 개구의 측벽에만 제1 도전막을 형성하는 단계;

상기 시드층상에 상기 개구를 채우는 제2 도전막을 형성하는 단계;

상기 희생산화막을 선택적으로 제거하는 단계;

상기 제1 도전막과 상기 제2 도전막을 열처리하여 상기 제2 도전막 표면에 상기 제1 도전막으로 된 요철이 구비된 하부전극을 형성하는 단계; 및

상기 하부전극상에 유전막과 상부전극을 차례로 형성하는 단계

를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
제1항에 있어서,

상기 제2 도전막을 형성하는 단계는,

상기 시드층에 바이어스를 인가하여 ECD법으로 백금막 또는 루테늄막을 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
제1항에 있어서,

상기 하부전극을 형성하는 단계는,

400℃∼800℃의 온도에서 질소분위기로 30초∼1800초동안 열처리하는 것을 특징으로 하는 캐패시터의 제조 방법.
제1항에 있어서,

상기 시드층은, 물리적기상증착법에 의한 백금막(PVD Pt) 또는 루테늄막(PVD Ru), 화학기상증착법에 의한 백금막(CVD Pt) 또는 루테늄막(CVD Ru) 및 ECD법에 의한 백금막(ECD Pt) 또는 루테늄막(ECD Ru)로 이루어진 그룹중에서 선택된 하나를 이용함을 특징으로 하는 캐패시터의 제조 방법.
제1항에 있어서,

상기 시드층의 두께는 50Å∼1000Å인 것을 특징으로 하는 캐패시터의 제조 방법.
제1항에 있어서,

상기 제1 도전막을 형성하는 단계는,

상기 개구를 채울때가지 상기 층간절연막상에 제1 도전막을 형성하는 단계; 및

상기 개구내 상기 시드층의 표면이 드러날때까지 블랭킷 에치백하는 단계

를 포함함을 특징으로 하는 캐패시터의 제조 방법.
제1항에 있어서,

상기 제1 도전막은 화학기상증착법에 의한 루테늄막인 것을 특징으로 하는 캐패시터의 제조 방법.
제1항에 있어서,

상기 시드층과 희생산화막 사이에 접착층이 삽입되는 것을 특징으로 하는 캐패시터의 제조 방법.