JP2008042001A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title description 42
- 239000011229 interlayer Substances 0.000 claims description 59
- 239000010410 layer Substances 0.000 claims description 39
- 238000005530 etching Methods 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 21
- 230000008569 process Effects 0.000 claims description 20
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 239000002184 metal Substances 0.000 description 85
- 229910052751 metal Inorganic materials 0.000 description 85
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 44
- 229910052814 silicon oxide Inorganic materials 0.000 description 44
- 239000000463 material Substances 0.000 description 31
- 229910052581 Si3N4 Inorganic materials 0.000 description 29
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 29
- 230000004888 barrier function Effects 0.000 description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 229910016570 AlCu Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
【解決手段】複数のビット線構造BL、ソースシャント線構造SH1、ダミー線構造SH2が所定幅および所定間隔で同層に並設されており、ソースシャント線構造SH1の上にビアプラグ構造Via2が構成されている。
【選択図】図23
Description
本発明の一態様によれば、マスク設計効率を向上しつつ歩留まりも向上できる。
図1は、NAND型のフラッシュメモリ装置のメモリセル領域に構成されるメモリセルアレイの等価回路を示している。
層間絶縁膜8の上面と複数の第2の金属配線L1の上面とは、実質的に同一面に形成されている。尚、図3(a)および図3(c)においては、層間絶縁膜8の上面の高さと複数の第2の金属配線L1の上面の高さは面一状に一致しているが、実際の製品においてはその上面は凹凸形状となる。したがって、実質的に同一面とは凹凸形状面を含むものとする。
この図24(a)において、ビット線構造BLおよびソースシャント線構造SH1は同層に構成されている。しかし、ビット線構造BLとソースシャント線構造SH1との間の間隔は、隣接するビット線構造BL間の間隔やビット線構造BLの幅に比較して広く設定されている。図24(a)に示す例では、ビット線構造BLの幅や、隣接するビット線構造BL間の間隔をFとしたとき、ビット線構造BLとソースシャント線構造SH1との間の間隔を5Fと設定している。
図5に示すように、層間絶縁膜(第1の絶縁膜)5および第1の金属配線SL1の上に層間絶縁膜としてTEOS系やSiH4系のシリコン酸化膜106を例えばHDP−CVD法により形成する。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
シリコン基板2として、p型の導電型の基板を適用したが、pウェルが表層に形成された基板やその他の半導体基板を適用しても良い。
NAND型のフラッシュメモリ装置1に適用したが、フラッシュメモリに限らず、その他のソースシャント線構造、ソース線構造を備えた半導体装置に適用可能である。
エッチングストップ膜7をシリコン窒化膜107で形成した実施形態を示したが、これは必要に応じて設ければよく、また、他材料の絶縁膜で形成しても良い。エッチングストップ膜7は、層間絶縁膜6(シリコン酸化膜106)とは材料が異なり、層間絶縁膜6(シリコン酸化膜106)との間でエッチング処理時の高選択性を得ることができればどのような絶縁膜材料で形成しても良い。
層間絶縁膜14をシリコン酸化膜114により形成した実施形態を示したが、他の絶縁膜材料で形成しても良い。
上穴部Via102aを形成するときには、その下端部の幅をプラグ材Via101の上面の幅よりも広くする実施形態を示したが、必ずしも広くする必要はない。
1つの長孔部109が1つのプラグ材Via101の上面に貫通するように形成したが、2つ以上の長孔部109がプラグ材Via101の上に貫通するように形成しても良い。
Claims (5)
- 半導体基板と、
層間絶縁膜を介して前記半導体基板上に所定の方向に沿って形成されたビット線であって、複数のそれぞれのブロック毎に同一幅で且つ同一間隔で同層に並設された複数のビット線と、
層間絶縁膜を介して前記半導体基板上でかつ前記ビット線の下方側に形成された第1のソース線と、
層間絶縁膜を介して前記ビット線の上方側に形成された第2のソース線と、
前記第1のソース線と前記第2のソース線との間を電気的に接続するソースシャント線構造であって、隣接する複数ブロックのビット線間に対して前記ビット線と同一方向に同層および同一幅で並設されたソースシャント線構造とを備えたことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2のソース線と前記ソースシャント線構造とを構造的に接続する第1のビアプラグ構造を備え、
前記第1のビアプラグ構造の下端部の幅は前記ソースシャント線構造の線幅より太い幅であることを特徴とする半導体装置。 - 請求項1または2記載の半導体装置において、
前記ソースシャント線構造はソースシャント線とこのソースシャント線の両側に設けられたダミー配線構造を備えたことを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、
前記ソースシャント線の直下に位置して前記第1のソース線と構造的に接続するように形成された第2のビアプラグ構造と、
前記第2のビアプラグ構造の上に形成されると共に前記ビット線と前記ソースシャント線構造との間に形成されたエッチングストップ膜とを備えたことを特徴とする半導体装置。 - 半導体基板に第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜内に第1のプラグを形成する工程と、
前記第1のプラグおよび第1の層間絶縁膜の上に第2の層間絶縁膜を形成する工程と、
所定幅および所定間隔のラインアンドスペースで形成されるマスクパターンであって、前記第1のプラグの上方にスペースパターンを備えた第1のマスクパターンを前記第2の層間絶縁膜の上に形成する工程と、
前記第1のマスクパターンをマスクとして前記第2の層間絶縁膜をエッチング処理することで少なくとも1つが前記第1のプラグに貫通する複数の長孔部を形成する工程と、
前記複数の長孔部内にそれぞれ線構造を形成する工程と、
前記線構造および前記第2の層間絶縁膜の上に第3の層間絶縁膜を形成する工程と、
前記第3の層間絶縁膜の上に対して、前記第1のプラグに接触した線構造の上方にホールパターンを備えた第2のマスクパターンを形成する工程と、
前記第2のマスクパターンをマスクとして前記第3の層間絶縁膜をエッチングすることにより前記線構造に貫通する上穴部を形成する工程と、
前記上穴部内に第2のプラグを形成する工程とを備えたことを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006215690A JP4921884B2 (ja) | 2006-08-08 | 2006-08-08 | 半導体記憶装置 |
US11/835,831 US7812405B2 (en) | 2006-08-08 | 2007-08-08 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006215690A JP4921884B2 (ja) | 2006-08-08 | 2006-08-08 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008042001A true JP2008042001A (ja) | 2008-02-21 |
JP4921884B2 JP4921884B2 (ja) | 2012-04-25 |
Family
ID=39049922
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006215690A Active JP4921884B2 (ja) | 2006-08-08 | 2006-08-08 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7812405B2 (ja) |
JP (1) | JP4921884B2 (ja) |
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JP4455017B2 (ja) | 2003-11-10 | 2010-04-21 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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-
2006
- 2006-08-08 JP JP2006215690A patent/JP4921884B2/ja active Active
-
2007
- 2007-08-08 US US11/835,831 patent/US7812405B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
US7812405B2 (en) | 2010-10-12 |
US20080036095A1 (en) | 2008-02-14 |
JP4921884B2 (ja) | 2012-04-25 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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