KR100382557B1 - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

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Abstract

본 발명은 질화막 가게이트를 형성하여 텅스텐 단층의 게이트 전극을 실현하여 고집적화를 가능하게 하고 콘택 플러그 물질을 금속 배선과 동일한 금속을 사용하여 공정의 단순화를 꾀한 반도체 소자의 형성 방법에 관한 것으로, 기판에 소자 격리막을 형성하여 활성 영역과 격리 영역을 정의하는 단계와, 상기 기판 상에 게이트 패턴용 게이트 산화막 및 게이트 질화막을 형성하는 단계와, 상기 게이트 산화막 및 게이트 질화막의 측벽에 측벽 스페이서를 형성하는 단계와, 상기 게이트 질화막을 제거하는 단계와, 상기 질화막이 제거된 영역인 스페이서 측벽 내부에 배리어 금속막을 형성하는 단계와, 상기 배리어 금속막을 포함한 기판 전면에 금속층을 증착하고, 상기 측벽 스페이서 상부까지 평탄화하는 단계와, 상기 게이트 전극과 소오스/드레인 콘택용 플러그를 제외한 금속층의 영역을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 형성 방법{Method for Forming Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로 특히, 질화막 가게이트를 형성하여 텅스텐 단층의 게이트 전극을 실현하여 고집적화를 가능하게 하고 콘택 플러그 물질을 금속 배선과 동일한 금속을 사용하여 공정의 단순화를 꾀한 반도체 소자 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 1a내지 도 1i는 종래의 종래의 0.15㎛ 텅스텐 게이트 사이즈를 가진 반도체 소자의 형성 방법을 나타낸 공정 단면도이다.
도 2a 내지 도 2c는 종래의 도 1a 내지 도 1i에 대응하는 반도체 소자의 형성 방법을 나타낸 공정 평면도이다.
도 1a와 같이, 기판(11)에 소자 격리 영역에 필드 산화막(12)을 형성하여 소자 격리 영역을 형성하여 활성 영역과 격리 영역으로 구분하여 정의한다.
상기 활성 영역에 이온 주입 공정을 한다.
이어, 상기 기판(11) 전면에 게이트 산화막(도시하지 않음), 폴리층, 금속층, 질화막, 산화막, 감광막(도시하지 않음)을 차례로 증착한 후, 상기 감광막을 노광 및 현상하여 이를 패터닝하여 상기 감광막 패턴대로 산화막(16), 질화막(15), 금속층(14), 폴리층(13), 게이트 산화막의 소정 영역을 제거하여 게이트 영역을 정의한다.
도 1b와 같이, 측벽 스페이서 형성을 위해 질화막 및 산화막을 상기 게이트 영역(13, 14, 15, 16)을 포함한 기판(11) 전면에 증착한 후, 이를 선택적으로 식각하여 상기 게이트 영역의 측벽 부위를 남긴 나머지 영역을 제거한다. 이 과정을 통해 상기 게이트 영역의 측벽 스페이서(17)가 형성된다.
이어, 상기 게이트 영역(13, 14, 15, 16) 및 측벽 스페이서(17) 주위의 기판(11) 상 소오스/드레인 영역에 이온 주입(Ion Implantation)을 한다.
도 1c와 같이, 상기 게이트 영역(13, 14, 15, 16) 및 측벽 스페이서(17) 영역외의 영역을 채우도록 기판(11) 전면에 제 1 플러그 폴리층(18)을 증착한 후 이를 상기 게이트 영역의 높이를 엔드 포인트(end point)로 하여 평탄화 공정을 진행한다.
도 1d와 같이, 상기 증착된 제 1 플러그 폴리층(18)은 식각 공정을 통해 셀 플러그 영역(18a)만을 제외하고 제거한다.
도 2a는 도 1a 내지 도 1d까지 형성된 반도체 소자 패턴을 나타낸 평면도이다.
도 2a와 같이, 게이트 라인들 간의 활성 영역 상 소정 영역에 X형으로 셀 플러그가 형성되고, 그 외 영역은 셀 플러그 마스크를 사용하여 플러그 물질을 제거한다.
도 1e와 같이, 상기 셀 플러그 영역(18a) 및 상기 제 1 플러그 폴리층이 제거된 영역을 포함하도록 충분히 내부 절연막(19)을 증착한다.
도 1f와 같이, 상기 내부 절연막(19)의 셀 플러그(18a) 영역이 노출되도록 하여 비트라인 콘택 영역을 형성한다.
도 1g와 같이, 상기 비트라인 콘택 영역을 포함한 내부 절연막(19) 상에 배리어 금속막(20)을 형성한다.
이어, 상기 비트라인 콘택 영역을 포함한 내부 절연막(20) 상에 충분히 금속층(21)을 증착하여 평탄화시킨다.
이어, 상기 금속층(21) 상에 캐핑용 산화막(22)을 증착한다.
도 1h와 같이, 상기 캐핑용 산화막(22), 금속층(21), 배리어 금속막(20), 내부 절연막(19)을 선택적으로 제거하여 비트 라인용 게이트 패턴을 형성한다.
상기 비트 라인용 게이트 패턴을 포함한 노출된 폴리 플러그(18) 전면에 측벽 스페이서 형성용 질화막 및 산화막을 증착한 후 이를 선택적으로 제거하여 상기 비트 라인용 게이트패턴의 측벽 스페이서(23)를 형성한다.
도 2b는 도 1g와 도 1h의 평면도로 도 2b에서 A-a의 방향으로 자른 단면은 도 1g에 나타내었으며, B-b의 방향으로 자른 단면은 도 1h에 나타내었다.
도 1i와 같이, 상기 비트 라인용 게이트 패턴 및 그 측벽 스페이서(23)를 포함한 셀 플러그(18a) 상 전면에 제 2 폴리 플러그(24)를 증착한 후 상기 비트 라인용 게이트 패턴을 엔드 포인트로 하여 평탄화한다.
이어, 스타퍼 질화막(25), 산화막(26)을 차례로 증착한 후 식각 공정을 통해 상기 산화막(26), 스타퍼 질화막(25)을 선택적으로 제거함으로써, 상기 제 2 폴리 플러그(24)를 노출시킨다.
이어, 상기 제 2 폴리 플러그(24) 상을 포함한 상기 산화막(26), 스타퍼 질화막(25)이 노출된 절연막 내부 표면에 폴리 실리콘을 얇게 증착함으로써, 스토리지 노드(27)를 형성한다.
그러나, 상기와 같은 종래의 반도체 소자의 형성 방법은 다음과 같은 문제점이 있다.
첫째, 게이트 적층 물질이 폴리층, 금속층, 질화막, 산화막의 4층 구조이므로, 게이트 패턴을 형성하기 위한 식각 공정시 언더 식각(under etch) 문제 및 식각 단면의 프로파일(profile) 불량 문제를 유발할 수 있다.
특히, 이러한 게이트의 프로파일(profile) 불량은 소자 신뢰성에 악영향을 줄 수 있다.
둘째, 게이트 전도성 재료로 텅스텐이 사용되고 있지만, 폴리 실리콘과 적층을 이루고 있기 때문에 저항을 감소하기 위한 게이트의 높이 증가가 요구되어 텅스텐 부피 증가의 제약이 크다.
셋째, 차세대 고집적 소자의 경우 셀 콘택트(cell contact)의 저항 증가 문제로 폴리 실리콘 플러그 사용이 불가능 할 것으로 예상된다.
예를 들어, 0.15㎛ 게이트 길이의 제품에서도 상기와 같이, 프리 폴리 플러그(PPP : Pre Poly Plug) 구조를 채용하고 있음에도 불구하고 셀 콘택 저항이 50 내지 100㏀의 고저항으로 라스 신호(RAS : Row Address Strobe)에 대한 기입 명령 판독시간(tRWL)의 지연이 문제가 되어, 양산에 많은 문제로 작용하고 있는 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 질화막 가게이트를 형성하여 텅스텐 단층의 게이트 전극을 실현하여 고집적화를 가능하게 하고 콘택 플러그 물질을 금속 배선과 동일한 금속을 사용하여 공정의 단순화를 꾀한 반도체 소자 형성 방법을 제공하는 데, 그 목적이 있다.
도 1a내지 도 1i는 종래의 반도체 소자의 형성 방법을 나타낸 공정 단면도
도 2a 내지 도 2c는 종래의 반도체 소자의 형성 방법을 나타낸 공정 평면도
도 3a 내지 도 3k는 본 발명의 반도체 소자의 형성 방법을 나타낸 공정 단면도
도 4a 내지 도 4f는 본 발명의 반도체 소자의 형성 방법을 나타낸 공정 평면도
도면의 주요 부분에 대한 부호 설명
31 : 기판 32 : 필드 산화막
33 : 게이트 산화막 34 : 게이트 질화막
35 : 제 1 측벽 스페이서 36 : 제 1 배리어 금속막
37 : 제 1 금속층 37a : 셀 플러그
38 : 제 1 내부 절연막 39 : 제 2 측벽 스페이서
40 : 제 2 배리어 금속막 41 : 제 2 금속층
42 : 제 2 내부 절연막 43 : 비트 라인 콘택 영역
44 : 제 3 배리어 금속막 45 : 비트라인 금속층
46 : 비트라인 캐핑층 47 : 측벽 스페이서
48 : 제 4 배리어 금속막 49 : 스토리지 노드 플러그
50 : 스타퍼 질화막 51 : 산화막
52 : 스토리지 노드
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 형성 방법은 기판에 소자 격리막을 형성하여 활성 영역과 격리 영역을 정의하는 단계와, 상기 기판 상에 게이트 패턴용 게이트 산화막 및 게이트 질화막을 형성하는 단계와, 상기 게이트 산화막 및 게이트 질화막의 측벽에 측벽 스페이서를 형성하는 단계와, 상기 게이트 질화막을 제거하는 단계와, 상기 질화막이 제거된 영역인 스페이서 측벽 내부에 배리어 금속막을 형성하는 단계와, 상기 배리어 금속막을 포함한 기판 전면에 금속층을 증착하고, 상기 측벽 스페이서 상부까지 평탄화하는 단계와, 상기 게이트 전극과 소오스/드레인 콘택용 플러그를 제외한 금속층의 영역을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 형성 방법을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3k는 본 발명의 반도체 소자의 형성 방법을 나타낸 공정 단면도이다.
도 4a 내지 도 4f는 도 3a 내지 도 3k에 대응되는 본 발명의 반도체 소자의 형성 방법을 나타낸 공정 평면도이다.
도 3a와 같이, 기판(도면에 도시하지 않음)에 상기 소자 격리 영역에 필드 산화막(32)을 형성하여 소자 격리 영역을 형성하여 활성 영역과 격리 영역으로 구분하여 정의한다. 상기 기판 상 소정 영역에 이온 주입 공정을 한다.
이어, 상기 기판 전면에 산화막, 질화막을 차례로 증착한 후, 마스크 공정을 이용하여 상기 질화막 및 산화막을 선택적으로 제거하여 게이트 질화막(34), 게이트 산화막(33)을 형성한다.
여기서, 상기 게이트 질화막(34), 게이트 산화막(33)의 모양, 즉 길이(Length)나 폭(Width)의 수치는 실제 본 발명의 반도체 소자의 형성 방법을 통해 게이트가 형성되는 모양과 같다.
도 4a에서는 도 3a에서 활성 영역과 게이트 산화막(33), 게이트 질화막(34) 증착으로 형성한 게이트 라인을 나타내는 평면도이다.
도 3b와 같이, 측벽 스페이서 형성을 위해 산화막을 상기 게이트 질화막(34)을 및 게이트 산화막(33)을 포함한 기판 전면에 증착한 후, 이를 블랭킷 식각(blanket etch)하여 상기 게이트 영역의 측벽 부위를 남긴 나머지 영역을 제거한다. 이 과정을 통해 상기 게이트 영역의 제 1 측벽 스페이서(35)가 형성된다.
이하의, 측벽 스페이서는 상기와 동일한 공정으로 형성한다.
이어, 상기 게이트 산화막(33), 게이트 질화막(34) 및 측벽 스페이서(35) 주위의 기판 상의 소오스/드레인 영역에 이온 주입을 한다.
이어, 질화막 식각률이 높은 용액을 이용한 습식각 공정을 통해 상기 게이트 질화막(34)을 제거한다. 이와 같은 공정을 통해, 실제 게이트 전극이 형성되는 영역은 이 공정에서는 빈 영역으로 남게 되는 것이다.
여기서의, 상기 게이트 질화막(34)은 실제 게이트가 형성될 때는 남아있지 않게 되기 때문에 가게이트라 하고, 이를 사용한 이유는 플러그를 매립하는 공정과 게이트 전극을 형성하는 공정을 동시에 진행하기 위함이다.
도 3c와 같이, 상기 제 1 측벽 스페이서(35) 표면에 얇은 두께로 제 1 배리어 금속막(36)을 증착한다.
이어, 상기 게이트 질화막(34)이 제거된 영역과 나머지 기판 상의 영역을 채우도록 제 1 금속층(37)을 충분히 증착하고, 상기 측벽 스페이서(35)의 상부를 엔드 포인트로 상기 제 1 금속층(37)을 평탄화한다.
도 3d와 같이, 상기 증착된 제 1 금속층(37)은 게이트 영역에서 게이트 전극으로 사용된 것과, 셀의 소오스/드레인 플러그 영역(37a)을 사용된 것을 남기고 나머지는 사진 식각 공정을 통해 제거하도록 한다.
도 4b는, 도 3d의 공정을 통해, 상기 셀 플러그 영역(37a) 외의 영역의 금속 플러그가 제거된 모습을 나타낸 평면도이다. 도 4b와 같이, 굵은 선으로 표시된 영역은 셀 플러그 마스크를 사용하여 셀 플러그 이외의 영역의 금속층이 식각됨을 보여준다.
도 3e와 같이, 상기 도 3d에서 제거된 영역을 포함하도록 충분히 제 1 내부절연막(38)을 증착한다. 이 때, 상기 제 1 내부 절연막(38)은 산화막을 사용한다.
도 3f와 같이, 상기 제 1 내부 절연막(38)의 셀 플러그 영역이 노출되도록 식각 공정을 통해 제 1 내부 절연막(38)을 선택적으로 제거한다.
이어, 제거된 제 1 내부 절연막(38)의 측벽에 산화막을 증착하고, 이를 블랭킷 식각하여 제 2 측벽 스페이서(39)를 형성한다.
도 4c는 도 3f의 공정을 통해 상기 셀 플러그 영역이 노출된 영역을 나타내는 평면도이다. 자른 단면으로는 도 3f와 같이, 하나의 셀 플러그 영역이 노출되어 있음을 알 수 있다.
도 4d는 셀 플러그의 매립을 나타내는 평면도이다. 도 4d는 동일 공정에서 두 가지 단면의 형성을 나타내는 데, A-a로 자른 단면은 지금까지 상기에서 설명한 공정과의 연장선상으로 하나의 셀 플러그가 노출됨을 의미하며, B-b로 자른 단면은 지금까지와는 다르게 셀 플러그가 두 개의 영역에서 노출된 상태를 나타낸다.
도 3g와 같이, 상기 제 2 측벽 스페이서(39) 표면에 얇게 제 2 배리어 금속막(40)을 증착한다. 이 때, 상기 셀 플러그는 노출된 상태를 그대로 유지하도록 한다.
이어, 상기 셀 플러그 상에 제 2 금속층(41)으로 플러그를 매립하여 상기 내부 절연막(38)의 상부 표면 높이까지 형성한다.
도 3h는 도 3g와 같은 공정에서 형성된 단면으로 도 4d와 같이 형성된 반도체 소자 패턴을 B-b의 방향으로 자른 단면도이다.
도 3g와 다른 점은 B-b의 방향의 단면에서는 셀 플러그가 두 개의 영역에서생성된다는 점이다.
도 4e는 비트라인의 콘택 영역 형성을 나타내는 평면도로, 기존과 같이 A-a로 자른 절단면과, 이와 수직 방향인 C-c의 방향으로 자른 절단면을 나타낸다.
도 3i는 도 4d에서 A-a의 방향으로 자른 단면으로, 도 3g에서 형성한 금속 성분의 셀 플러그(41) 상에 산화막 성분의 제 2 내부 절연막(42)을 형성한 후 상기 금속 플러그(41)를 노출시키도록 상기 제 2 내부 절연막(42)의 소정 영역을 제거한다. 이 때, 제거되는 영역이 비트 라인 콘택 영역(43)이다.
이어, 상기 비트라인 콘택 영역(43)을 포함한 제 2 내부 절연막(42) 표면에 제 3 배리어 금속막(44)을 증착한 후, 상기 배리어 금속막(44) 상에 비트라인 금속층(45)을 증착한다. 이 때 상기 비트라인 금속층(45)은 평탄면을 이루도록 충분이 증착한다.
이어, 상기 비트라인 금속층(45) 상에 캐핑 산화막(46)을 증착한다.
도 3j는 도 4d에서 C-d의 방향으로 자른 단면으로, 상기 도 3i에서 증착한 상기 캐핑 산화막(46), 상기 비트라인 금속층(45)을 선택적으로 제거하여 비트 라인 게이트 패턴을 형성한 모습을 나타낸다.
상기 비트 라인 게이트 패턴을 형성한 후에는 도 3j와 같이, 비트 라인 측벽 스페이서(47)를 형성하여 비트 라인 게이트 패턴을 보호한다.
도 4f는 비트 라인을 형성한 후의, 스토리지 노드의 형성을 나타내는 평면도이다.
도 4f에서 나타낸 C-c의 절단면의 단면을 나타내는 도 3k를 살펴보면, 상기노출된 셀 플러그 영역 내부에 배리어 금속막(48)을 증착하고 금속층을 증착하고 상기 비트 라인의 패턴의 상부를 엔드 포인트로 하여 평탄화 공정을 진행함으로써, 스토리지 노드 플러그(49)를 매립한다.
이어, 스타퍼 질화막(50), 산화막(51)을 차례로 증착하여 이를 선택적으로 제거하여 스토리지 노드 영역(52)을 형성하는 것이다. 상기 스토리지 노드(52) 영역에 금속 플러그와 동일한 금속층을 사용하여 스토리지 노드를 형성한다.
본 발명의 반도체 소자의 형성 방법에서 사용한 플러그 물질 및 게이트 전극용 물질, 배선 형성용 물질은 모두 텅스텐을 사용한다.
본 발명에서는 내열성이 강한 금속으로 현재 게이트 재료로 각광받는 텅스텐을 이용하여 게이트 전극과 소오스 드레인 셀 콘택트 플러그를 동일 공정에서 형성하고자 하였다.
상기와 같은 본 발명의 반도체 소자의 형성 방법은 다음과 같은 효과가 있다.
특히, 0.1㎛의 이하의 사이즈를 갖는 초고집적 소자의 구현에 있어서 게이트 쉬트(Gate Sheet) 저항 및 셀 콘택트(Cell Contact) 저항의 증가가 문제점이었으나, 텅스텐이라는 물질로 동일 공정에서 형성하도록 하여 게이트의 프로파일을 개선시켜, 다음과 같은 효과를 얻을 수 있다.
첫째, 텅스텐 게이트의 형성시 다층의 게이트 형성용 물질을 증착시킨 후 식각 공정을 하는 종래의 공정과는 달리 질화막 가(假)게이트를 형성하여 소오스/드레인 이온 주입까지 끝낸 후 텅스텐 게이트를 셀 콘택트 플러그와 동시에 형성함으로써, 공정 단순화 및 소자 신뢰성 향상 효과를 얻을 수 있다.
둘째, 소자 신뢰성 면에서 볼 때 기존의 다층 적층 후 식각하는 게이트의 경우 게이트의 임계치수(CD : Critical Dimension)의 변화로 문턱 전압(Threshold Voltage)의 증가도(deviation)가 커질 확률이 높은 반면, 본 발명은 가게이트인 질화막 단층만을 식각하면 되기 때문에 상대적으로 게이트 임계치수 안정화에 따라 문턱 전압의 증가도를 줄일 수 있는 효과를 얻을 수 있다.
셋째, 초고집적 소자의 경우 셀 콘택트 플러그의 접촉 면적의 감소로 인한 저항 증가로 인한 불량 유발이 필연적이다. 특히, 기존의 폴리 플러그의 경우 아무리 하이 도핑(high doping)을 하더라도 백 ㏀ 이하의 소오스/드레인 셀 콘택 플러그 저항을 확보하기 힘들었다.
그러나, 본 발명은 텅스텐을 이용하여 게이트 전극 형성시 동일 공정에서 셀 콘택트 플러그를 형성하기 때문에, 텅스텐의 비저항이 폴리 실리콘에 비해 37배나 적은 것을 감안할 때, 셀 플러그 콘택 영역에서는 현저하게 저항을 감소시킬 수 있는 효과를 얻을 수 있다.

Claims (7)

  1. 기판에 소자 격리막을 형성하여 활성 영역과 격리 영역을 정의하는 단계;
    상기 기판 상에 게이트 패턴용 게이트 산화막 및 게이트 질화막을 형성하는 단계;
    상기 게이트 산화막 및 게이트 질화막의 측벽에 측벽 스페이서를 형성하는 단계;
    상기 게이트 질화막을 제거하는 단계;
    상기 질화막이 제거된 영역인 스페이서 측벽 내부에 배리어 금속막을 형성하는 단계;
    상기 배리어 금속막을 포함한 기판 전면에 금속층을 증착하고, 상기 측벽 스페이서 상부까지 평탄화하는 단계;
    상기 게이트 전극과 소오스/드레인 콘택용 플러그를 제외한 금속층의 영역을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1항에 있어서, 상기 게이트 질화막은 가게이트 역할을 함을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1항에 있어서, 상기 게이트 질화막은 습식 식각으로 제거함을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1항에 있어서, 상기 금속층은 텅스텐으로 이루어짐을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 1항에 있어서, 상기 측벽 스페이서는
    상기 게이트 패턴용 게이트 산화막, 게이트 질화막을 포함한 기판 전면에 산화막을 증착한 후 이를 블랭킷 식각하여 상기 게이트 산화막 및 게이트 질화막의 측벽 주변만을 남기는 공정으로 형성함을 특징으로 하는 반도체 소자의 형성 방법.
  6. 게이트 전극용 물질과 소오스/드레인 콘택용 플러그, 금속 배선이 모두 동일 물질로 구성됨을 특징으로 하는 반도체 소자.
  7. 제 6항에 있어서, 상기 물질은 텅스텐으로 함을 특징으로 하는 반도체 소자
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