KR20210002327A - Rram을 위한 상부 전극 배리어층 - Google Patents

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Abstract

본원의 다양한 실시형태는 저항성 랜덤 액세스 메모리(RRAM) 셀에 관한 것으로서, 이 RRAM 셀은 RRAM 셀의 상부 전극으로부터의 질소 또는 기타 적절한 비금속 원소의 RRAM 셀의 활성 금속층으로의 이동을 막도록 구성된 상부 전극 배리어층을 포함한다. 비금속 원소의 이동을 막으면 활성 금속층과 상부 전극 사이에서의 바람직하지 못한 스위칭층의 형성을 방지할 수 있다. 바람직하지 못한 스위칭층은 RRAM 셀의 기생 저항을 증가시키는데, 상부 전극 배리어층은 바람직하지 못한 스위칭층의 형성을 방지함으로써 기생 저항을 줄일 수 있다.

Description

RRAM을 위한 상부 전극 배리어층{TOP-ELECTRODE BARRIER LAYER FOR RRAM}
<관련 출원의 참조>
본 출원은 2019년 6월 27일에 출원한 미국 가출원 번호 제62/867,408호에 대해 우선권을 주장하며, 이 우선권 출원의 내용은 그 전체가 본 명세서에 원용된다.
오늘날의 수많은 전자 디바이스는 비휘발성 메모리를 포함하고 있다. 비휘발성 메모리는 전력 없이도 데이터를 저장할 수 있는 전자 메모리이다. 차세대 비휘발성 메모리의 몇몇의 유망한 후보로는 저항성 랜덤 액세스 메모리(RRAM, resistive random-access memory)가 있다. RRAM는 비교적 간단한 구조를 가지며, CMOS(complementary metal-oxide-semiconductor) 로직 제조 공정과의 호환이 가능하다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 상부 전극 배리어층을 포함하는 저항성 랜덤 액세스 메모리(RRAM) 셀의 일부 실시형태의 단면도를 나타낸다.
도 2는 도 1의 RRAM 셀의 일부 실시형태에 있어서의 다양한 재료에 대한 위치의 함수에 따른 원자 백분율을 기술하는 그래프를 나타낸다.
도 3은 상부 전극 배리어층이 다층막인 도 1의 RRAM 셀의 몇몇 대안적 실시형태의 단면도를 나타낸다.
도 4a 내지 도 4g는 RRAM 셀이 집적 회로 칩의 인터커넥트 구조 내에 있는 도 1의 RRAM 셀의 다양한 실시형태의 단면도를 나타낸다.
도 5a와 도 5b는 RRAM 셀이 개개의 1T1R(one-transistor one-resistor) 셀과 통합되고 개개의 상부 전극 배리어층을 포함하는, 집적 회로 칩의 일부 실시형태의 단면도를 나타낸다.
도 6은 도 5a와 도 5b의 집적 회로 칩의 일부 실시형태의 상부 레이아웃을 나타낸다.
도 7 내지 도 15는 1T1R 셀과 통합되며 상부 전극 배리어층을 포함하는 RRAM 셀을 형성하는 방법의 일부 실시형태의 일련의 단면도를 나타낸다.
도 16은 도 7 내지 도 15의 방법의 일부 실시형태의 블록도를 나타낸다.
도 7 내지 도 21은 상부 전극 배리어층이 U자형 프로파일을 갖는, 도 7 내지 도 15의 방법의 몇몇 대안적 실시형태의 일련의 단면도를 나타낸다.
도 22는 도 17 내지 도 22의 방법의 일부 실시형태의 블록도를 나타낸다.
본 개시내용은 이 개시내용의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
일부 실시형태에서, 저항성 랜덤 액세스 메모리(RRAM)는 하부 전극, 하부 전극 위에 있는 스위칭층, 스위칭층 위에 있는 활성 금속층, 및 활성 금속층 위에 있는 상부 전극층을 포함한다. RRAM 셀의 동작 시에, RRAM 셀은 저저항 상태(LRS, low resistance state)와 고저항 상태(HRS, high resistance state)에 교대로 설정된다. RRAM 셀을 설정하기 위해, 포지티브 극성을 가진 설정 전압이 상부 전극으로부터 하부 전극으로 인가된다. 설정 전압은 활성 금속층의 산화를 유도하며 금속 양이온을 형성한다. 또한, 설정 전압으로부터의 전계가 금속 양이온을 하부 전극 쪽으로 이동시키고 스위칭층에서 금속 필라멘트로 환원시킨다. 금속 필라멘트를 형성하면 스위칭층이 변하여 RRAM 셀이 LRS로 된다. RRAM 셀을 리셋시키기 위해, 네거티브 극성을 가진 리셋 전압이 상부 전극으로부터 하부 전극으로 인가된다. 리셋 전압은 금속 플라멘트를 형성하는 프로세스를 역전시켜서 금속 필라멘트를 분해한다. 금속 필라멘트를 분해하면 스위칭층이 변하여 RRAM 셀이 HRS로 된다.
일부 실시형태에서, 상부 전극은 금속 질화물이거나 금속 질화물을 포함한다. 상부 전극에 금속 질화물을 사용하면 백금, 루테늄, 또는 기타 귀금속보다 비용이 적게 든다. 그러나, 상부 전극의 형성 중에 사용되는 질소 가스 및/또는 상부 전극 중의 질소가 활성 금속층으로 확산될 수 있고 상부 전극과 활성 금속층 사이에 바람직하지 못한 스위층을 형성할 수도 있다. 바람직하지 못한 스위칭층의 금속 필라멘트가 상부 전극으로부터 활성 금속층으로 연장되고 HRS와 LRS 사이에서 스위칭하는 극성이 역전되는 것을 제외하면, 바람직하지 못한 스위칭층은 스위칭층에 대해 전술한 바와 동일한 방식으로 HRS와 LRS 사이에서 변한다. 극성이 역전되기 때문에, 바람직하지 못한 스위칭층은 스위칭층이 LRS일 때에 HRS이며, 그 반대도 가능하다. 이것은 특히 LRS인 경우에 RRAM 셀의 전체 저항을 상승시키는 효과가 있다. 저항의 상승으로 인해, RRAM 셀의 동작 파라미터는 사양에서 벗어날 수도 있고 그리고/또는 RRAM 셀의 스위칭 윈도우(즉, LRS 및 HRS에서의 RRAM 셀의 저항차)가 감소할 수도 있다. 이에, RRAM 셀의 제조 수율 및/또는 신뢰성을 저감시킬 수 있다.
본 출원의 다양한 실시형태는 상부 전극 배리어층을 포함하는 RRAM 셀에 관한 것이다. 일부 실시형태에서, RRAM 셀은 하부 전극, 하부 전극 위의 스위칭층, 스위칭층 위의 활성 금속층, 활성 금속층 위의 상부 전극 배리어층, 및 상부 전극 배리어층 위의 상부 전극을 포함한다. 상부 전극 및 하부 전극 각각은 활성 금속층에 비해 산소에 대한 반응성이 낮고 각각 금속 원소를 포함한다. 또한, 상부 전극은 질소 또는 기타 적절한 비금속 원소를 포함한다. 상부 전극 배리어층은 전도성이며, 상부 전극으로부터의 비금속 원소의 활성 금속으로의 확산을 차단하거나 달리 저감시키도록 구성된다.
적어도 상부 전극이 금속 질화물이거나 금속 질화물을 포함하고 비금속 원소가 질소인 실시형태에서는, 상부 전극과 활성 금속층 사이에 상부 전극층을 배열하는 것이 상부 전극에서 기생 저항을 줄인다. 예를 들어, 상부 전극 배리어층이 없다면, 질소는 활성 금속층으로 확산하고 바람직하지 못한 스위칭을 생성할 수 있다. 이 바람직하지 못한 스위칭층이 HRS로 변경될 수 있고 스위칭층이 LRS로 변경됨으로써, 또 그 반대로 됨으로써, 바람직하지 못한 스위칭층이 기생 저항을 초래할 수 있다. 상부 전극에서의 기생 저항을 줄임으로써, RRAM 셀의 스위칭 윈도우가 확장될 수 있고, RRAM 셀의 신뢰도가 향상될 수 있으며, 제조 수율이 더 높아질 수 있다. 일부 실시형태에서, 상부 전극 배리어층은 LRS 동안에 약 15 킬로옴 내지 약 30 옴까지 RRAM 셀의 기생 저항을 줄인다. 그러나, 기타 적절한 저항 값도 가능하다.
도 1을 참조하면, 상부 전극 배리어층(104)을 포함하는 RRAM 셀(102)의 일부 실시형태의 단면도(100)가 제공된다. 전술한 바와 같이, 상부 전극 배리어층(104)은 상부 전극(106)에서의 기생 저항을 줄이기 위해 상부 전극(106)에서의 질소 또는 기타 적절한 비금속 원소의 확산을 차단하거나 달리 저감시킨다. RRAM 셀(102)은 예컨대 집적 회로(IC) 칩 내의 다른 디바이스와 통합될 수도 있고 그리고/또는 예컨대 양이온 유형의 RRAM 셀 또는 기타 적절한 유형의 RRAM 셀일 수도 있다. 양이온 유형의 RRAM 셀은 PMC(programmable metallization cell) 또는 CBRAM(conductive-bridging random-access memory) 셀이라고 칭해지기도 하는 것을 알아야 한다.
하부 전극(108), 스위칭층(110), 및 활성 금속층(112)이 상부 전극 배리어층(104) 및 상부 전극(106)과 적층되어 RRAM 셀(102)을 규정한다. 스위칭층(110)이 하부 전극(108)을 덮고, 활성 금속층(112)이 스위칭층(110)을 덮으며, 상부 전극 배리어층(104)이 활성 금속층(112)을 덮고, 상부 전극(106)이 상부 전극 배리어층(104)을 덮는다. RRAM 셀(102)의 동작 중에, 스위칭층(110)에서 금속 필라멘트가 반복적으로 형성 및 분해되어 RRAM 셀(102)을 LRS과 HRS 사이에서 변하게 한다. 금속 필라멘트(114)를 형성하는 동안에, 포지티브 극성을 가진 설정 전압이 상부 전극(106)로부터 하부 전극(108)으로 인가된다. 설정 전압은 활성 금속층(112)의 산화를 유도하며 금속 양이온을 형성한다. 또한, 설정 전압으로부터의 전계가 금속 양이온을 스위칭층(110)으로 이동시키고 금속 필라멘트(114)로 환원시킨다. 금속 필라멘트(114)를 분해하는 동안에, 네거티브 극성을 가진 리셋 전압이 상부 전극(106)으로부터 하부 전극(108)으로 인가된다. 리셋 전압은 금속 필라멘트(114)의 산화를 유도하며 금속 양이온을 형성한다. 또한, 리셋 전압으로부터의 전계가 금속 양이온을 활성 금속층(112)으로 이동시키고 활성 금속층(112)으로 환원시킨다.
상부 및 하부 전극(106, 108) 및 활성 금속층(112)은 전도성이다. 그러나, 활성 금속층(112)은 상부 및 하부 전극(106, 108)과 비교해 전기화학적으로 활성이다. 그러나, 상부 및 하부 전극(106, 108)은 활성 금속층(112)에 비해 산소와의 반응성이 낮고 산화에 있어서 활성 금속층(112)보다 더 많은 에너지에 의존한다. 예를 들어, 상부 및 하부 전극(106, 108)은 산화에 있어서 5 이상의 전자 볼트(eV)에 의존할 수 있는 반면, 활성층(112)은 산화에 있어서 3 이하의 eV에 의존할 수 있다. 그러나, 다른 eV 값도 가능하다. 상부 전극(106) 및 하부 전극(108)은 예컨대 티탄 질화물, 탄탈 질화물, 텅스텐 질화물, 기타 적절한 금속 질화물, 기타 적절한 재료, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 활성 금속층(112)은 예컨대 알루미늄, 구리, 은, 니켈, 기타 적절한 금속, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
상부 전극(106)은 금속 원소 및 비금속 원소를 포함한다. 전부가 아닌 일부 실시형태에서, 상부 전극(106)은 금속 원소 및 비금속 원소로 이루어지거나 본질적으로 이루어진다. 비금속 원소는 산소가 금속 원소에 결합할 수 있는 위치를 축소하여 산소 반응성을 줄인다. 그 결과, 상부 전극(106)은 백금, 루테늄 및 기타 고가의 귀금속을 사용하지 않고서 형성될 수 있다. 일부 실시형태에서, 금속 원소의 원자 대 비금속 원소의 원자의 비는 산소가 금속 원소에 결합할 수 있는 위치를 포화시키거나 실질적으로 포화시키도록 약 1:1 내지 1:1.1이다. 일부 실시형태에서, 금속 원소의 원자 백분율은 약 50%이고 그리고/또는 비금속 원소의 원자 백분율은 약 50%이다. 금속 원소는 예컨대 티탄, 텅스텐, 탄탈, 또는 기타 적절한 원소일 수 있고, 그리고/또는 비금속 원소는 예컨대 질소 또는 기타 적절한 원소일 수 있다.
비금속 원소가 산소 반응성을 저하시키고 상부 전극(106)이 보다 적은 비용으로 형성되게 하지만, 비금속 원소는 상부 전극 배리어층(104)이 없다면 기생 저항을 초래할 수 있다. 상부 전극 배리어층(104)은 비금속 원소의 활성 금속층(112)으로의 확산을 차단하거나 달리 느리게 하고, 예컨대 상부 전극(106)을 형성하는데 사용되는 가스에 의해 그리고/또는 상부 전극(106)에 의해 비금속 원소에 노출될 수 있다. 적어도 비금속 원소가 질소이고 활성 금속층(112)이 알루미늄인 실시형태에서, 질소는 활성 금속층(112)으로 확산하게 되면 활성 금속층(112)과 상부 전극(106) 사이에 바람직하지 못한 스위칭층을 생성하게 된다. 바람직하지 못한 스위칭층이 HRS로 변경되고 스위칭층(110)이 LRS로 변경됨으로써, 또 그 반대로 됨으로써, 바람직하지 못한 스위칭층은 기생 저항을 초래할 수 있다. 바람직하지 못한 스위칭층이 HRS로 되고 스위칭층(110)이 LRS이기 때문에, 기생 저항은 스위칭층(110)과 그래서 RRAM 셀(102)가 LRS인 동안에는 더욱 현저해진다. 따라서, 상부 전극 배리어층(104)은 비금속 원소의 활성 금속층(112)으로의 확산을 차단하거나 달리 느리게 함으로써 기생 저항을 줄일 수 있다. 기생 저항을 줄임으로써, RRAM 셀(102)의 스위칭 윈도우가 확장될 수 있고, RRAM 셀(102)의 신뢰도가 향상될 수 있으며, RRAM 셀(102)의 제조 수율이 더 높아질 수 있다.
일부 실시형태에서, 하부 전극(108)은 루테늄, 백금, 기타 적절한 귀금속, 또는 이들의 임의의 조합이거나 이들을 포함한다. 일부 실시형태에서, 하부 전극(108)은 금속 원소 및 비금속 원소를 포함한다. 전부가 아닌 일부 실시형태에서, 하부 전극(108)은 금속 원소 및 비금속 원소로 이루어지거나 본질적으로 이루어진다. 하부 전극(108)의 비금속 원소는 산소가 금속 원소에 결합할 수 있는 위치를 축소하여 하부 전극(108)의 제조 비용 및 산소 반응성을 줄일 수 있다. 일부 실시형태에서, 하부 전극(108)은 상부 전극(106)과 동일한 재료 조성을 갖는다. 일부 실시형태에서, 하부 전극(108)의 금속 원소는 상부 전극(106)의 금속 원소와 동일하고 그리고/또는 하부 전극(108)의 비금속 원소는 상부 전극(106)의 비금속 원소와 동일하다.
상부 전극(106)의 금속 원소 및 하부 전극(108)의 금속 원소는 예컨대 티탄, 탄탈, 텅스텐, 또는 기타 적절한 금속이거나 이들을 포함할 수 있다. 상부 전극(106)의 비금속 원소 및 하부 전극(108)의 비금속 원소는 예컨대 질소 또는 기타 적절한 원소이거나 이들을 포함할 수 있다. 일부 실시형태에서, 상부 전극(106)의 금속 원소는 활성 금속층(112)보다 산소와의 반응성이 높지만, 상부 전극(106)의 비금속 원소는 상부 전극(106)의 산소 반응성을 활성 금속층(112)의 산소 반응성보다 낮게 줄인다.
일부 실시형태에서, 상부 및 하부 전극(106, 108)은 약 150-250 옹스트롬, 약 150-200 옹스트롬, 약 200-250 옹스트롬, 또는 약 200 옹스트롬인 개별 전극 두께(Te)를 갖는다. 그러나, 다른 두께도 가능하다. 일부 실시형태에서, 활성 금속층(112)은 약 10-500 옹스트롬, 약 10-255 옹스트롬, 약 255-500 옹스트롬, 또는 약 400 옹스트롬인 활성 금속 두께(Tam)를 갖는다. 그러나, 다른 두께도 가능하다. 활성 금속층(112)이 너무 얇으면(예컨대 약 10 옹스트롬 또는 기타 적절한 값 미만이면), 활성 금속층(112)은 스위칭층(110)에 금속을 충분히 공급할 수 없다. 활성 금속층(112)이 너무 두꺼우면(예컨대, 약 500 옹스트롬 또는 기타 적절한 값을 초과하면), 활성 금속층(112) 양단의 전압 강하가 너무 커질 수 있고 그래서 신뢰도가 불량해질 수 있다. 부가로 또는 대안으로, 활성 금속층(112)이 너무 두꺼우면(예컨대, 약 500 옹스트롬 또는 기타 적절한 값을 초과하면), 활성 금속층(112)은 기존의 공정과의 통합을 더욱 어렵게 할 수 있다.
스위칭층(110)은 활성 금속층(112)의 산화로부터 야기되는 금속 양이온을 위한 고체 전해질이다. 예를 들어, 활성 금속층(112)이 알루미늄이거나 알루미늄을 포함할 경우, 스위칭층(110)은 알루미늄 양이온을 위한 고체 전해질일 수 있다. 일부 실시형태에서, 스위칭층(110)은 실리콘 산화물(예컨대, SiO2), 하프늄 산화물(예컨대, HfO2), 실리콘 질화물(예컨대, SiNx), 알루미늄 산화물(예컨대, Al2O3), 지르코늄 산화물(예컨대, ZrO2), 기타 적절한 유전체, 또는 이들의 임의의 조합이거나 이들을 포함한다. 또한, 일부 실시형태에서, 스위칭층(110)은 게르마늄 황(예컨대, GeS), 게르마늄 셀레늄(예컨대, GeSe), 게르마늄 텔루륨(예컨대, GeTe), 금속 산화물, 비정질 실리콘, 기타 적절한 전해질, 또는 이들의 조합이거나 이들을 포함한다.
상부 전극 배리어층(104)은 전도성이고, 전술한 바와 같이, 상부 전극(106)의 비금속 원소가 활성 금속층(112)으로 확산되는 것을 차단하거나 달리 느리게 하도록 구성된다. 일부 실시형태에서, 상부 전극 배리어층(104)은 티탄, 탄탈, 텅스텐, 기타 적절한 배리어 재료, 또는 이들의 임의의 조합이거나 이들을 포함한다. 일부 실시형태에서, 상부 전극 배리어층(104)은, 결정립계를 제거하고 상부 전극(106)의 비금속 원소에 대한 확산 경로 복잡성을 증대시키도록 비정질 구조를 갖는다. 대안으로, 일부 실시형태에서, 상부 전극 배리어층(104)은 나노결정 구조를 가지며, 상부 전극 배리어층(104)의 금속 결정입자(metal grain)는 상부 전극(106)의 비금속 원소에 대한 확산 경로 복잡성을 증대시키도록, 원주형 결정입자가 아니라 등축 결정입자(equiaxed grain)이다. 상부 전극(106)의 비금속 원소에 대한 확산 경로 복잡성을 증대시킴으로써, 상부 전극 배리어층(104)을 통한 비금속 원소의 확산이 느려지거나 달리 정지된다.
일부 실시형태에서, 상부 전극 배리어층(104)은 상부 전극(106)의 금속 원소 및/또는 하부 전극(108)의 금속 원소이거나 이들을 포함한다. 전부가 아닌 일부 실시형태에서, 상부 전극 배리어층(104)은 예컨대 상부 전극(106)의 금속 원소, 하부 전극(108)의 금속 원소, 또는 기타 적절한 금속 원소와 같은 단일 금속 원소로 이루어지거나 본질적으로 이루어진다. 일부 실시형태에서, 상부 전극(106)의 상부 표면에서부터 상부 전극 배리어층(104)의 하부 표면까지의 상부 전극 배리어층(104)와 상부 전극(106)의 조합 저항은 약 30 옴, 약 1000 옴 미만, 약 10-100 옴, 또는 기타 적절한 값이다.
일부 실시형태에서, 상부 전극 배리어층(104)은 약 50-100 옹스트롬, 약 50-75 옹스트롬, 약 75-100 옹스트롬, 또는 약 50 옹스트롬의 배리어 두께(Tb)를 갖는다. 그러나, 다른 두께도 가능하다. 상부 전극 배리어층(104)이 너무 얇으면(예컨대, 약 50 옹스트롬 또는 기타 적절한 값 미만이면), 상부 전극 배리어층(104)은 상부 전극 배리어층(104)을 통한 상부 전극(106)의 비금속 원소의 이동을 차단하거나 달리 느리게 할 수 없고, 그래서 상부 전극(106)에서 기생 저항을 줄일 수 없다. 한편, 상부 전극 배리어층(104)이 너무 두꺼우면(예컨대, 약 100 옹스트롬 또는 기타 적절한 값을 초과하면), 상부 전극 배리어층(104)은 RRAM 셀(102)에 너무 많은 저항을 도입하고 RRAM 셀(102)의 동작 파라미터를 사양에서 벗어나게 할 수 있다. 부가로 또는 대안으로, 상부 전극 배리어층(104)이 너무 두꺼우면(예컨대, 약 100 옹스트롬 또는 기타 적절한 값을 초과하면), 상부 전극 배리어층(104)은 기존의 제조 공정과의 통합을 더욱 어렵게 할 수도 있다. 일부 실시형태에서, 배리어 두께(Tb) 대 상부 전극(106)의 전극 두께(Te)의 비는 약 1:2-4이거나 기타 적절한 비이다. 일부 실시형태에서, 배리어 두께(Tb)와 상부 전극(106)의 전극 두께(Te)의 합은 약 250 옹스트롬, 약 200-300 옹스트롬, 또는 기타 적절한 값이다.
도 2를 참조하면, 도 1의 RRAM 셀(102)의 일부 실시형태에 있어서의 다양한 재료에 대한 위치의 함수에 따른 원자 백분율을 기술하는 그래프(200)가 제공된다. 위치는 상부 전극(106)의 상부 표면으로부터의 수직 거리에 대응하며, 예컨대 도 1에서의 라인 A를 따라 취해질 수 있다. 보다시피, 전극(106)은 주로 티탄과 질소로 구성되고, 활성 금속층(112)은 주로 알루미늄으로 구성되며, 상부 전극 배리어층(104)은 주로 티탄으로 구성된다. 또한, 상부 전극(106)에서 상부 전극 배리어층(104)으로 전이하면서 질소의 원자 백분율이 약 0으로 떨어진다. 이와 같이, 상부 전극 배리어층(104)은 상부 전극 배리어층(104)의 바닥을 따라 질소가 없거나 실질적으로 없다. 그래프(200)에서는 특정 원소 및 비율의 원자 백분율을 나타내고 있지만, 대안적 실시형태에서는 다른 원소 및/또는 비율의 원자 백분율도 가능함을 이해해야 한다.
도 3을 참조하면, 상부 전극 배리어층(104)이 다층막인 도 1의 RRAM 셀(102)의 몇몇 대안적 실시형태의 단면도(300)를 나타낸다. 상부 전극 배리어층(104)은 제1 상부 전극 배리어층(104a)을 포함하고, 제1 상부 전극 배리어층(104a)을 덮은 제2 상부 전극 배리어층(104b)을 더 포함한다. 제1 및 제2 상부 전극 배리어층(104a, 104b)은 도 1과 관련해서는 각각 상부 전극 배리어층(104)으로서 설명되지만, 각각 상이한 재료이거나 상이한 재료를 포함한다. 예를 들어, 제1 상부 전극 배리어층(104a)은 탄탈이거나 탄탈을 포함할 수 있고, 제2 상부 전극 배리어층(104b)은 티탄이거나 티탄을 포함할 수 있거나 그 반대도 가능하다. 그러나, 다른 재료도 가능하다.
일부 실시형태에서, 제1 및 제2 상부 전극 배리어층(104a, 104b)은 나노결정 구조를 갖는다. 상기 실시형태에서는, 제1 및 제2 상부 전극 배리어층(104a, 104b)이 상이한 재료이고, 제1 상부 전극 배리어층(104a)의 금속 결정입자는 제2 상부 전극 배리어층(104b)의 금속입자와 정렬되지 않는다. 이 경우, 상부 전극(106)의 비금속 원소의 확산 경로 복잡성이 증대한다. 확산 경로 복잡성을 증대시킴으로써, 상부 전극 배리어층(104)을 통한 비금속 원소의 확산이 느려지거나 달리 정지된다.
도 3은 RRAM 셀(102)이 2개의 개별 상부 전극 배리어층(104a, 104b)을 갖는 것으로서 도시하고 있지만, 대안적 실시형태에서는 더 많은 수의 개별 상부 전극 배리어층도 가능하다. 예를 들어, 제3 상부 전극 배리어층이 제2 상부 전극 배리어층(104b)과 상부 전극(106) 사이에 수직으로 있고 이들과 직접 접촉할 수 있다. 이 예에서, 제3 상부 전극 배리어층은 제1 및 제2 상부 전극 배리어층(104a, 104b)과는 상이한 재료일 수도 있고, 또는 제1 상부 저극 배리어층(104a)과 동일한 재료이거나 이를 포함할 수도 있다. 다른 예로서, 제1 및 제2 상부 전극 배리어층(104a, 104b)이 교대로 반복되어, RRAM 셀(102)은 상부 전극(106)부터 활성 금속층(112)까지 제1 상부 전극 배리어층(104a)의 재료와 제2 상부 전극 배리어층(104b)의 재료를 다수회 교번으로 포함한다. 이 예에서, 제1 상부 전극 배리어층(104a)은 제2 상부 전극 배리어층(104b)과 2회, 3회, 4회 이상 반복될 수 있다.
도 4a를 참조하면, RRAM 셀(102)이 집적 회로 칩의 인터커넥트 구조(402) 내에 있고 RRAM 셀(102)의 하부 전극(108)이 T자형 프로파일을 가진, 도 1의 RRAM 셀(102)의 일부 실시형태의 단면도(400A)가 제공된다. RRAM 셀(102)은 상부 전극 와이어(404t)와 상부 전극 비아(406t) 아래에 있고, 또한 하부 전극 와이어(404b) 위에 있다.
상부 전극 비아(406t)는 상부 전극 와이어(406t)로부터 상부 전극(106)까지 하향 연장된다. (도시하는 바와 같이) 일부 실시형태에서, 상부 전극 비아(406t)는 상부 전극(106)의 상측에 있는 하드 마스크(408)를 통해 연장된다. 대안적 실시형태에서는, 하드 마스크(408)가 생략된다. 하드 마스크(408)는 예컨대 실리콘 질화물 및/또는 기타 적절한 유전체이거나 이들을 포함할 수 있다. 상부 전극 와이어(404t), 하부 전극 와이어(404b), 및 상부 전극 비아(406t)는 예컨대 구리, 알루미늄 구리, 기타 적절한 금속, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
하부 전극(108)은 하부 전극 와이어(404b)로 하향 돌출함으로써, 하부 전극(108)을 하부 전극 와이어(404b)에 전기적으로 결합시키는 하부 전극 비아(410)를 규정한다. 하부 전극(108)은 하부 전극 바디부(108b)와 하부 전극 바디부(108b)의 하면을 수용하는(cupping) 하부 전극 라이너(108l)를 포함한다. 일부 실시형태에서, 하부 전극 라이너(108l)는 하부 전극 바디부(108b)가 형성되는 층의 퇴적을 향상시키기 위한 접착층(adhesion layer)이다. 또한, 일부 실시형태에서, 하부 전극 라이너(108l)는 하부 전극 와이어(404b)의 재료가 하부 전극 바디부(108b)로 확산되는 것을 방지하기 위한 확산 배리어다. 하부 전극 라이너(108l)는 예컨대 탄탈 질화물 및/또는 기타 적절한 전도성 배리어 재료이거나 이들을 포함할 수 있다. 하부 전극 바디부(108b)는 예컨대 티탄 질화물 및/또는 기타 적절한 전도성 재료이거나 이들을 포함할 수 있다.
대안적 실시형태에서는 하부 전극 라이너(108l)가 생략된다. 이러한 대안적 실시형태에서, 하부 전극(108)은 하부 전극(108) 전체가 단일 전도성 재료일 수도 있다. 예를 들어, 하부 전극(108)은 예컨대 탄탈 질화물, 티탄 질화물, 기타 적절한 전도성 재료, 또는 이들의 임의의 조합이거나 이들을 포함할 수도 있다. 단일 전도성 재료의 하부 전극(108)을 형성하면, 화학적 기계 연마(CMP) 또는 기타 적절한 평탄화를 사용하여 하부 전극(108)을 형성할 때에 하부 전극(108)의 상부 표면을 따른 평탄도를 향상시키는데, 하부 전극(108)이 전체적으로 단일 경도와 그래서 전체적으로 단일 제거율을 갖기 때문이다. 이에 RRAM 셀(102)에 걸쳐 전계 균일성을 향상시킨다.
유전체 구조가 RRAM 셀(102)뿐만 아니라 상부 전극 와이어(404t), 상부 전극 비아(406t), 및 하부 전극 와이어(404b)도 둘러싼다. 유전체 구조는 상부 전극(106)의 상부 표면을 따라 하드 마스크(408)를 포함하고, RRAM 셀(102)의 측벽 상에 측벽 스페이서 구조(412)를 더 포함한다. 측벽 스페이서 구조(412)는 RRAM 셀(102)의 양측 상에 각각 한 쌍의 세그먼트를 포함하고, 예컨대 실리콘 질화물 및/또는 기타 적절한 유전체이거나 이들을 포함할 수도 있다. 또한, 유전체 구조는 복수의 금속간 유전체(IMD)층(414), 비아 유전체층(416), 에칭 정지층(418), 및 IMD 라이너(420)를 포함한다.
IMD층(414)은 각각 하부 전극 와이어(404b)와 상부 전극 와이어(404t)를 둘러싼다. IMD층(414)은 예컨대 로우 k 유전체 및/또는 기타 적절한 유전체이거나 이들을 포함할 수 있다. 비아 유전체층(416), 에칭 정지층(418), 및 IMD 라이너(420)는 IMD층들(414) 사이에 적층된다.
비아 유전체층(416)은 RRAM 셀(102)와 하부 전극 와이어(404b) 사이에서, 하부 전극 비아(410)를 둘러싼다. 일부 실시형태에서, 비아 유전체층(416)은 하부 비아 유전체층(416a)과 하부 비아 유전체층(416a)을 덮은 상부 비아 유전체층(416b)을 포함하는 다층막이다. 하부 및 상부 비아 유전체층(416a, 416b)은 상이한 재료이며, 예컨대 각각 실리콘 탄화물 및 실리콘 풍부 산화물이거나 이들을 포함할 수 있다. 그러나, 다른 재료도 가능하다. 대안적 실시형태에서는, 비아 유전체층(416)이 단일층이다.
에칭 정지층(418)은 비아 유전체층(416)을 덮고 RRAM 셀(102)의 상부 주위를 감싼다. 또한, IMD 라이너(420)는 에칭 정지층(418)을 IMD층(414) 중 이웃한 것으로부터 분리시키기 위해 에칭 정지층(418)을 덮고 라이닝한다. IMD 라이너(420)는 예컨대 TEOS(tetraethyl orthosilicate) 산화물 및/또는 기타 적절한 유전체이거나 이들을 포함할 수 있다. 에칭 정지층(418)은 예컨대 실리콘 탄화물 및/또는 기타 적절한 유전체이거나 이들을 포함할 수 있다.
도 4b를 참조하면, 측벽 스페이서 구조(412)의 상부 에지부가 상부 전극 배리어층(104)와 높이가 같은, 도 4a의 RRAM 셀(102)의 몇몇 대안적 실시형태의 단면도(400B)가 제공된다. 이 경우에, 에칭 정지층(418)은 상부 전극 배리어층(104)의 측벽과 접촉한다. 대안적 실시형태에서, 측벽 스페이서 구조(412)의 상부 에지부는 상부 전극(106)과 높이가 같다.
도 4c를 참조하면, 측벽 스페이서 구조(412)가 스위칭층(110) 위에 있는, 도 4a의 RRAM 셀(102)의 몇몇 대안적 실시형태의 단면도(400C)가 제공된다. 또한, 측벽 스페이서 구조(412)는 활성 금속층(112), 상부 전극 배리어층(104), 및 상부 전극(106)의 측벽 각각을 라이닝하지만, 스위칭층(110) 및 하부 전극(108)의 측벽 각각은 라이닝하지 않는다.
도 4d를 참조하면, 측벽 스페이서 구조(412)가 제1 측벽 스페이서 구조(412a) 및 제2 측벽 스페이서 구조(412b)로 대체되는, 도 4a의 RRAM 셀(102)의 몇몇 대안적 실시형태의 단면도(400D)가 제공된다. 제1 측벽 스페이서 구조(412a)는 상부 전극 배리어층(104) 위에 있고 상부 전극(106) 및 하드 마스크(408)의 측벽 각각을 라이닝한다. 그 결과, 상부 전극(106) 및 하드 마스크(408)의 측벽 각각은 상부 전극 배리어층(104)의 측벽으로부터 오프셋된다. 제2 측벽 스페이서 구조(412b)는 제1 측벽 스페이서 구조(412a), 상부 전극 배리어층(104), 활성 금속층(112), 스위칭층(110), 및 하부 전극(108)의 측벽 각각을 라이닝한다. 대안적 실시형태에서, 제2 측벽 스페이서 구조(412b)은 도 4c의 측벽 스페이서 구조(412)와 동일한 방식으로 스위칭층(110) 위에 있다. 제1 측벽 스페이서 구조(412a) 및/또는 제2 측벽 스페이서 구조(412b)는 예컨대 실리콘 질화물 및/또는 기타 적절한 유전체이거나 이들을 포함할 수 있다.
도 4e를 참조하면, 측벽 스페이서 구조(102)의 상부가 하부 전극 비아(410)에 만입되는, 도 4a의 RRAM 셀(102)의 몇몇 대안적 실시형태의 단면도(400E)가 제공된다. 또한, RRAM 셀(102)은 하부 전극 라이너(108l, 도 4a 참조)가 없고, 하부 전극 비아(410)에서의 비아 유전체층(416)의 상부 코너부가 라운딩되어 있거나 달리 만곡되어 있다. 대안적 실시형태에서, RRAM 셀(102)은 도 4a에서와 같이 하부 전극 라이너(108l)를 더 포함하고 그리고/또는 비아 유전체층(416)의 상부 코너부는 도 4a에서와 같다.
도 4f를 참조하면, 상부 전극 배리어층(410)이 생략된 도 4a의 RRAM 셀(102)의 몇몇 대안적 실시형태의 단면도(400F)가 제공된다. 또한, 상부 및 하부 전극(106, 108), 상부 전극 배리어층(104), 스위칭층(110), 및 활성 금속층(112)은 U자형 프로파일을 가지며, 도 4a에서의 여러 피처들이 생략되어 있다. 이들 생략된 피처 중에는 측벽 스페이서 구조(412), 하드 마스크(408), 에칭 정지층(418), 및 IMD 라이너(420)가 있다. 이하에서 볼 수 있듯이, RRAM 셀(102)은 단일 포토리소그래피/에칭 공정에 의해 형성될 수 있으며, 이에 비용을 절감할 수 있다.
도 4g를 참조하면, 상부 전극(106), 상부 전극 배리어층(104), 및 활성 금속층(112)가 U자형 프로파일을 가지며 도 4a에서의 여러 피처들이 생략된, 도 4a의 RRAM 셀(102)의 몇몇 대안적 실시형태의 단면도(400G)가 제공된다. 이들 생략된 피처 중에는 측벽 스페이서 구조(412), 하드 마스크(408), 에칭 정지층(418), 및 IMD 라이너(420)가 있다.
도 4a 내지 도 4g는 도 1의 RRAM 셀(102)의 실시형태를 사용하여 예시되고 있지만, 도 3의 RRAM 셀(102)의 실시형태가 대안으로 사용될 수도 있다. 즉, 도 4a 내지 도 4g의 상부 전극 배리어층(104)은 도 3과 관련하여 예시 및/또는 기술된 다층막일 수도 있다. 도 4b, 도 4d, 및 도 4e의 측벽 스페이서 구조(412)가 하부 전극(108) 및 스위칭층(110)의 측벽을 따라 도시되지만, 대안적으로 측벽 스페이서 구조(412)는 도 4c에서와 같이 하부 전극(108)과 스위칭층(112) 위에 있을 수도 있다. 도 4f와 도 4g는 에칭 정지층(418)과 IMD 라이너(420)가 없는 것이 예시되고 있지만, 대안적으로 에칭 정지층(418)과 IMD 라이너(420)가 존재할 수도 있다. 도 4f와 도 4g는 RRAM 셀(102)을 구성하는 다양한 층이 U자형 프로파일을 갖는 것으로서 예시하고 있지만, 다양한 층은 대안적으로 V자형 프로파일 또는 기타 적절한 프로파일을 가질 수도 있다.
도 5a를 참조하면, RRAM 셀(102)이 개별 상부 전극 배리어층(104)을 포함하고 집적 회로 칩에서 개별 1트랜지스터 1저항기(1T1R) 셀(502)과 통합되는, RRAM 셀(102)의 일부 실시형태의 단면도(500A)가 제공된다. 도 5a의 RRAM 셀(102)은 각각 도 4a의 RRAM 셀(102)에 대해 예시 및 설명한 바와 같다. 1T1R 셀(502)은 개별 드레인 영역(504)와 개별 드레인측 전도성 경로(506)를 포함한다.
드레인 영역(504)은 기판(508)의 도핑 영역이며, 각각 기판(508)의 인접한 부분과는 반대되는 도핑 타입을 갖는다. 또한, 드레인 영역(504)은 트렌치 격리 구조(512)에 의해 서로 전기적으로 분리되며, RRAM 셀(102)을 개별적으로 선택하는데 사용되는 액세스 트랜지스터(512)(부분적으로 도시)를 부분적으로 규정한다. 트렌치 격리 구조(510)는 기판(508)의 상부로 연장되며, 실리콘 산화물 및/또는 기타 적절한 유전체 재료를 포함한다. 트렌치 격리 구조(510)는 예컨대 얕은 트렌치 격리(STI) 구조 또는 기타 적절한 트렌치 격리 구조일 수 있다. 기판(508)은 예컨대, 벌크 실리콘 기판, 실리콘-온-절연체(SOI) 기판, 또는 기타 적절한 반도체 기판일 수 있다.
드레인측 전도성 경로(506)는 드레인 영역(504)을 RRAM 셀(102)에 전기적으로 결합시킨다. 또한, 드레인측 전도성 경로(506)는 복수의 와이어(404)와 복수의 비아(406)를 포함하는 인터커넥트 구조(402)에 의해 규정된다. 복수의 와이어(404)는 상부 전극 와이어(404t)와 하부 전극 와이어(404b)를 포함한다. 일부 실시형태에서, 상부 전극 와이어(404t)는 다른 RRAM 셀들(도시 생략)이 공유하는 비트 라인(BL)에 대응한다. 복수의 비아(406)는 상부 전극 비아(406t)를 포함한다. 기판(508)에 가장 가까운 비아(406)의 높이(level)는 층간 유전체(ILD)층(514) 내에 있는 반면, 나머지 비아(406) 및 와이어(404)의 높이는 ILD층(414) 내에 있다. 와이어(404)와 비아(406)는 예컨대 구리, 알루미늄 구리, 기타 적절한 전도성 재료, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
1T1R 셀(502)의 일 측에 대한 주변 영역(516)이 주변 디바이스(518)(일부만 도시)을 수용한다. 주변 디바이스(518)는 예컨대 금속-산화물-반도체 전계효과 트랜지스터(MOSFET) 또는 기타 적절한 반도체 디바이스일 수 있다. 주변 디바이스(518)는 기판(508) 내에 한 쌍의 소스/드레인 영역(520)(그 중 하나만 도시)를 포함하고, 소스/드레인 영역들(520) 사이에 게이트 구조(도시 생략)를 더 포함한다. 소스/드레인 영역(520)은 기판(508)의 도핑 영역이며, 각각 기판(508)의 인접한 부분과는 반대되는 도핑 타입을 갖는다.
도 5b를 참조하면, 도 5a의 단면도(500A)가 취해지는 축에 직교하는 축을 따른 도 5a의 집적 회로 칩의 일부 실시형태의 단면도(500B)가 제공된다. 1T1R 셀(502)은 개별 RRAM 셀(102), 개별 드레인측 전도성 경로(506), 개별 액세스 트랜지스터(512), 및 개별 소스측 전도성 경로(522)를 포함한다. 도 5b의 RRAM 셀(102)은 각각 도 4a의 RRAM 셀(102)에 대해 예시 및 설명한 바와 같다.
액세스 트랜지스터(512)는 기판(508) 상에서, 기판(508)과 인터커넥트 구조(402) 사이에 있다. 또한, 액세스 트랜지스터(512)는 서로 트렌치 격리 구조(510)에 의해 전기적으로 분리된다. 액세스 트랜지스터(512)는 개별 드레인 영역(504), 개별 소스 영역(524), 개별 게이트 유전체층(527), 및 개별 유전체 전극(528)을 포함한다. 게이트 전극(528)은 각각 게이트 유전체층(527)을 덮고, 일부 실시형태에서, 워드 라인(WL)을 규정한다. 드레인 및 소스 영역(504, 504)은 기판(508)의 도핑 영역이며, 각각 기판(508)의 인접한 부분과는 반대되는 도핑 타입을 갖는다. 드레인 영역(504)은 게이트 전극(528)의 드레인측과 각각 경계를 이루고, 소스 영역(524)은 게이트 전극(528)의 소스측과 각각 경계를 이룬다. 액세스 트랜지스터(512)는 예컨대 MOSFET 또는 기타 적절한 반도체 디바이스일 수 있다.
드레인측 전도성 경로(506)는 드레인 영역(504)을 RRAM 셀(102)에 전기적으로 결합하고, 소스측 전도성 경로(522)는 소스 영역(524)을 소스 라인(SL)에 전기적으로 결합한다. 드레인측 및 소스측 전도성 경로(506, 522)는 인터커넥트 구조(402)에서 복수의 와이어(404)와 복수의 비아(406)에 의해 규정된다.
도 5a와 도 5b는 도 4a의 RRAM 셀 실시형태를 사용하여 예시되고 있지만, 대안적으로 도 1, 도 3, 및 도 4b 내지 도 4g의 RRAM 셀 실시형태를 사용할 수도 있다. 예를 들어, 도 5a의 RRAM 셀(102)은 각각 도 4f에 도시하는 바와 같을 수 있다.
도 6을 참조하면, 도 5a와 도 5b의 집적 회로 칩의 일부 실시형태의 상부 레이아웃(600)이 제공된다. 도 5a와 도 5b의 단면도(500A, 500B)는 각각 라인 B와 C 또는 기타 적절한 위치를 따라 취해질 수 있다. 집적 회로 칩은 복수의 로우 및 복수의 컬럼으로 복수의 RRAM 셀(102)을 포함하고, 이에 따라 RRAM 셀(102)을 규정한다. RRAM 셀(102)은 예를 들어 도 1, 도 3, 도 4a 내지 도 4g, 도 5a, 및 도 5b 중 어느 하나에서 예시 및 설명한 바와 같을 수 있다. 주변 디바이스(518)가 집적 회로 칩의 주변 영역(516)에서 RRAM 어레이(602)를 둘러싼다. 주변 디바이스(518)는 예컨대 트랜지스터 및/또는 기타 적절한 반도체 디바이스일 수도 또는 이들을 포함할 수도 있다. 또한, 주변 디바이스(518)는 예컨대 판독/기록 회로부 및/또는 RRAM 셀(102)을 작동시키기 위한 기타 적절한 회로부를 구현할 수도 있다.
도 7 내지 도 15를 참조하면, RRAM 셀이 개별 상부 전극 배리어층을 포함하고 집적 회로 칩에서 1T1R 셀과 통합되는, RRAM 셀을 형성하는 방법의 일부 실시형태의 일련의 단면도(700-1500)가 제공된다. 단면도(700-1500)는 예컨대 도 6에서 라인 B 또는 기타 적절한 위치를 따라 취해질 수 있다. 또한, 단면도(700-1500)는 예컨대 도 5a에 대응하며 그래서 예컨대 도 5a와 도 5b의 집적 회로 칩에 대해 예시하고 설명한 바와 같을 수 있다.
도 7의 단면도(700)로 나타내는 바와 같이, 트렌치 격리 구조(510)가 기판(508)의 상부로 연장되도록 형성된다. 트렌치 격리 구조(510)는 1T1R 셀(502)이 형성되고 있는 기판(508)의 영역을 개별적으로 둘러싸고 획정한다. 또한, 트렌치 격리 구조(510)는 집적 회로 칩의 주변 영역(516)을 둘러싸고 획정한다.
또한, 도 7의 단면도(700)로 나타내는 바와 같이, 복수의 반도체 디바이스가 기판(508) 상에 형성된다. 복수의 반도체 디바이스는 형성되는 1T1R 셀(502)에 각각 액세스 트랜지스터(512)를 포함하고 액세스 트랜지스터는 1T1R 셀(502)에 대해 개별적이다. 또한, 복수의 반도체 디바이스는 집적 회로 칩의 주변 영역(516)에 주변 디바이스(518)를 포함한다. 액세스 트랜지스터(512)는 기판(508) 내에 개별 드레인 영역(504) 및 개별 소스 영역(도시 생략)을 포함한다. 또한, 액세스 트랜지스터(512)는 개별 게이트 구조(도시 생략)를 포함한다. 게이트 구조는 드레인 영역(504)과 각각 경계를 이루는 개별 드레인측을 가지며, 소스 영역과 각각 경계를 이루는 개별 소스측도 갖는다. 주변 디바이스(518)는 기판(508) 내에 한 쌍의 소스/드레인 영역(520)(그 중 하나만 도시)를 포함하고, 소스/드레인 영역들(520) 사이에서 소스/드레인 영역과 경계를 이루는 게이트 구조(도시 생략)를 더 포함한다.
또한 도 7의 단면도(700)에 나타내는 바와 같이, 인터커넥트 구조(402)가 반도체 디바이스(예컨대, 액세스 트랜지스터(512)와 주변 디바이스(518)) 위에 부분적으로 형성되며 반도체 디바이스에 전기적으로 결합된다. 인터커넥트 구조(402)는 유전체 구조를 포함하고, 유전체 구조 내에 적층된 복수의 와이어(404) 및 복수의 비아(406)를 더 포함한다. 유전체 구조는 ILD층(514)과 ILD층(514) 위의 복수의 IMD층(414)을 포함한다. 복수의 와이어(404)는 인터커네트 구조(402)의 상부 표면을 따라 복수의 하부 전극 와이어(404b)를 포함한다. 하부 전극 와이어(404b)는 형성되는 1T1R 셀(502)에 대해 개별적이며, 형성되는 1T1R 셀(502)에 각각 있다. 또한, 하부 전극 와이어(404b)는 하부 와이어 및 비아에 의해 액세스 트랜지스터(512)의 드레인 영역(504)에 각각 전기적으로 결합된다.
도 8의 단면도(800)로 나타내는 바와 같이, 비아 유전체층(416)이 인터커넥트 구조(402) 상에 퇴적되거나 달리 형성된다. 도면의 간결성을 위해, 인터커넥트 구조(402)의 하부는 본 명세서 및 후속 도면에서 생략된다. 일부 실시형태에서, 비아 유전체층(416)은 하부 비아 유전체층(416a)과 하부 비아 유전체층(416a) 위에 있는 상부 비아 유전체층(416b)을 포함하는 다층막이다. 하부 및 상부 비아 유전체층(416a, 416b)은 상이한 재료이며, 예컨대 각각 실리콘 탄화물 및 실리콘 풍부 산화물이거나 이들을 포함할 수 있다. 그러나, 다른 재료도 가능하다. 대안적 실시형태에서는, 비아 유전체층(416)이 단일층이다.
또한 도 8의 단면도(800)로 나타내는 바와 같이, 비아 유전체층(416)은, 형성되는 1T1R 셀(502)에 대해 개별적이며 형성되는 1T1R 셀(502)에 각각 있는 비아 개구부(802)를 형성하도록 패터닝된다. 비아 개구부(802)는 비아 유전체층(416)을 통해 연장되며 각각 하부 전극 와이어(404b)를 노출시킨다. 패터닝은 예컨대 포토리소그래피/에칭 공정 또는 기타 적절한 패터닝 공정에 의해 수행될 수 있다.
도 9의 단면도(900)로 나타내는 바와 같이, 하부 전극층(902) 및 하부 전극 라이너(108l)가 형성된다. 대안적 실시형태에서는 하부 전극 라이너(108l)가 생략된다. 하부 전극층(902)과 하부 전극 라이너(108l)는 비아 개구부(802)(도 8 참조)를 충전하고, 비아 개구부(802)에 대해 개별적이며 각각 비아 개구부(802) 내에 있는 하부 전극 비아(410)를 규정한다. 하부 전극층(902)은 인터커넥트 구조(402)를 덮고, 하부 전극 라이너(108l)는 비아 유전체층(416) 및 하부 전극 와이어(404b)로부터 하부 전극층(902)를 분리시킨다. 하부 전극층(902)은 산소에 대한 반응성이 낮고, 티탄 질화물 및/또는 기타 적절한 재료이거나 이들을 포함한다. 이러한 저반응성 재료는 예컨대 산소와 반응하는데 5 eV 이상에 의존하는 재료일 수 있다. 하부 전극 라이너(108l)는 예컨대 탄탈 질화물 및/또는 기타 적절한 재료이거나 이들을 포함할 수 있다.
도 9의 단면도(900)로 나타내는 바와 같이, 스위칭층(904)이 하부 전극층(904) 위에 퇴적된다. 스위칭층(904)은 이후에 형성되는 활성 금속층(도시 생략; 도 10 참조)의 산화로부터 야기되는 금속 양이온을 위한 고체 전해질이다. 일부 실시형태에서, 스위칭층(110)은 실리콘 질화물 및/또는 기타 적절한 전해질이거나 이들을 포함한다.
도 10의 단면도(1000)로 나타내는 바와 같이, 활성 금속층(1002), 상부 전극 배리어층(1004), 및 상부 전극층(1006)이 스위칭층(904) 위에 퇴적된다. 상부 전극 배리어층(1004)은 활성 금속층(1002)을 덮고, 상부 전극층(1006)은 상부 전극 배리어층(1004)을 덮는다. 활성 금속층(1002), 상부 전극 배리어층(1004), 및 상부 전극층(1006)은 예컨대 물리적 기상 퇴적(PVD), 화학적 기상 퇴적(CVD), 기타 적절한 퇴적 공정, 또는 이들의 임의의 조합에 의해 퇴적될 수 있다.
활성 금속층(1002)은 전기화학적으로 활성이며 상부 전극층(1006)에 비해 산소에 대한 반응성이 높다. 일부 실시형태에서, 활성 금속층(1002)은 또한 상부 전극 배리어층(1004)에 비해서도 산소에 대한 반응성이 높다. 예를 들어, 활성 금속층(1002)이 알루미늄이거나 알루미늄을 포함하고 상부 전극 배리어층(1004)이 텅스텐이거나 텅스텐을 포함하는 경우, 활성 금속층(1002)은 상부 전극 배리어층(1004)에 비해 산소에 대한 반응성이 높을 수 있다. 대안적 실시형태에서, 활성 금속층(1002)은 상부 전극 배리어층(1004)에 비해 산소에 대한 반응성이 낮다. 예를 들어, 활성 금속층(1002)이 알루미늄이거나 알루미늄을 포함하고 상부 전극 배리어층(1004)이 티탄이거나 티탄을 포함하는 경우, 활성 금속층(1002)은 상부 전극 배리어층(1004)에 비해 산소에 대한 반응성이 낮을 수 있다. 또한, 활성 금속층(1002)은 활성 금속층(1002)이 전기화학적으로 스위칭층(904)에 용해되어 스위칭층(904)을 통해 전도될 수 있는 것이다. 일부 실시형태에서, 활성 금속층(1002)은 알루미늄 및/또는 기타 적절한 재료이거나 이들을 포함한다.
상부 전극층(1006)은 활성 금속층(1002) 및 상부 전극 배리어 층(1004)에 비해 산소에 대한 반응성이 낮다. 또한, 상부 전극층(1006)은 후속 공정 시에 산소가 활성 금속층(1002) 및 상부 전극 배리어층(1004)에 닿는 것을 차단한다. 산소가 이러한 층에 닿게 되면, 활성 금속층(1002) 및/또는 상부 전극 배리어층(1004) 상에 산화물이 형성될 수 있고, 이에 의해 형성되는 RRAM 셀의 저항이 증가할 수 있다. 이러한 증가는 결국 RRAM 셀의 동작 파라미터를 사양에서 벗어나게 할 수도 있고 그리고/또는 제조 수율을 감소시킬 수도 있다. 일부 실시형태에서, 상부 전극층(1006)은 티탄 질화물, 탄탈 질화물, 텅스텐, 기타 적절한 배리어 재료, 또는 이들의 임의의 조합이거나 이들을 포함한다.
상부 전극층(1006)은 금속 원소 및 비금속 원소를 포함한다. 전부가 아닌 일부 실시형태에서, 상부 전극층(1006)은 금속 원소 및 비금속 원소로 이루어지거나 본질적으로 이루어진다. 비금속 원소는 산소가 금속 원소에 결합할 수 있는 위치를 축소하여 산소 반응성을 줄인다. 그 결과, 상부 전극층(1006)은 백금, 루테늄 및 기타 고가의 귀금속을 사용하지 않고서 형성될 수 있다. 일부 실시형태에서, 금속 원소의 원자 대 비금속 원소의 원자의 비는 산소가 금속 원소에 결합할 수 있는 위치를 실질적으로 포화시키도록 약 1:1 내지 1:1.1이다. 일부 실시형태에서, 금속 원소의 원자 백분율은 약 50%이고 그리고/또는 비금속 원소의 원자 백분율은 약 50%이다. 금속 원소는 예컨대 티탄, 텅스텐, 탄탈, 또는 기타 절잘한 원소일 수 있고, 그리고/또는 비금속 원소는 예컨대 질소 또는 기타 적절한 원소일 수 있다.
비금속 원소가 산소 반응성을 저하시키고 상부 전극층(1006)이 보다 적은 비용으로 형성되게 하지만, 비금속 원소는 상부 전극 배리어층(1004)이 없다면 기생 저항을 초래할 수 있다. 예를 들어, 적어도 비금속 원소가 질소이고 활성 금속층(1002)이 알루미늄인 실시형태에서, 질소는 상부 전극 배리어층(1004)이 없다면 활성 금속층(1002)으로 확산될 것이다. 질소는 예컨대 상부 전극층(1006)을 형성하는데 사용되는 질소 가스로부터 그리고/또는 상부 전극층(1006) 그 자체로부터 유래할 수 있다. 이 경우에 활성 금속층(1002)으로 확산된 질소는 활성 금속층(1002)과 상부 전극층(1006) 사이에 바람직하지 못한 스위칭층을 생성하게 되고 그래서 기생 저항을 증가시킬 것이다. 상부 전극 배리어층(1004)은 바람직하지 못한 스위칭층이 형성되는 것을 방지하고 그래서 기생 저항을 줄이기 위해 비금속 원소의 활성 금속층(1002)으로의 확산을 차단하거나 달리 느리게 한다. 기생 저항을 줄임으로써, 형성되는 RRAM 셀의 스위칭 윈도우가 확장될 수 있고, 신뢰도가 향상될 수 있으며, 제조 수율이 더 높아질 수 있다.
일부 실시형태에서, 상부 전극층(1006)은 약 150-250 옹스트롬, 약 150-200 옹스트롬, 약 200-250 옹스트롬, 또는 약 200 옹스트롬인 전극 두께(Te)를 갖는다. 일부 실시형태에서, 활성 금속층(1002)은 약 10-500 옹스트롬, 약 10-255 옹스트롬, 약 255-500 옹스트롬, 또는 약 400 옹스트롬인 활성 금속 두께(Tam)를 갖는다. 그러나, 다른 두께도 가능하다.
상부 전극 배리어층(1004)은 전도성이고, 전술한 바와 같이, 상부 전극층(1006)의 비금속 원소가 활성 금속층(1002)으로 확산되는 것을 차단하거나 달리 느리게 하도록 구성된다. 일부 실시형태에서, 상부 전극 배리어층(1004)은 상부 전극층(1006)의 금속 원소이거나 이것을 포함한다. 전부가 아닌 일부 실시형태에서, 상부 전극 배리어층(1004)은 단일 금속 원소로 이루어지거나 본질적으로 이루어진다. 일부 실시형태에서, 상부 전극 배리어층(1004)은, 결정립계를 제거하고 상부 전극충(1006)의 비금속 원소에 대한 확산 경로 복잡성을 증대시키도록 비정질 구조를 갖는다. 대안으로, 일부 실시형태에서, 상부 전극 배리어층(1004)은 나노결정 구조를 가지며, 상부 전극 배리어층(1004)의 금속 결정입자(metal grain)는 상부 전극(1006)의 비금속 원소에 대한 확산 경로 복잡성을 증대시키도록, 원주형 결정입자가 아니라 등축 결정입자(equiaxed grain)이다. 확산 경로 복잡성을 증대시킴으로써, 상부 전극 배리어층(1004)을 통한 비금속 원소의 확산이 느려지거나 달리 정지된다. 일부 실시형태에서, 상부 전극 배리어층(1004)은 티탄, 탄탈, 텅스텐, 기타 적절한 재료, 또는 이들의 임의의 조합이거나 이들을 포함한다. 일부 실시형태에서, 상부 전극층(1006)의 상부 표면에서부터 상부 전극 배리어층(1004)의 하부 표면까지의 저항은 약 30 옴, 약 1000 옴 미만, 약 10-100 옴, 또는 기타 적절한 값이다.
일부 실시형태에서, 상부 전극 배리어층(1004)은 약 50-100 옹스트롬, 약 50-75 옹스트롬, 약 75-100 옹스트롬, 또는 약 50 옹스트롬의 배리어 두께(Tb)를 갖는다. 그러나, 다른 두께도 가능하다. 상부 전극 배리어층(1004)이 너무 얇으면(예컨대, 약 50 옹스트롬 또는 기타 적절한 값 미만이면), 상부 전극 배리어층(1004)은 상부 전극 배리어층(1004)을 통한 상부 전극(1006)의 비금속 원소의 이동을 차단하거나 달리 느리게 할 수 없다. 한편, 상부 전극 배리어층(1004)이 너무 두꺼우면(예컨대, 약 100 옹스트롬 또는 기타 적절한 값을 초과하면), 상부 전극 배리어층(1004)은 형성되는 RRAM 셀에 너무 많은 저항을 도입할 수 있고 그래서 RRAM 셀의 동작 파라미터를 사양에서 벗어나게 할 수 있다. 부가로 또는 대안으로, 상부 전극 배리어층(1004)이 너무 두꺼우면(예컨대, 약 100 옹스트롬 또는 기타 적절한 값을 초과하면), 상부 전극 배리어층(1004)은 기존의 제조 공정과의 통합을 더욱 어렵게 할 수도 있다. 일부 실시형태에서, 배리어 두께(Tb) 대 상부 전극층(1006)의 전극 두께(Te)의 비는 약 1:2-4이거나 기타 적절한 비이다. 일부 실시형태에서, 배리어 두께(Tb)와 상부 전극층(1006)의 전극 두께(Te)의 합은 약 250 옹스트롬, 약 200-300 옹스트롬, 또는 기타 적절한 값이다.
전술한 바와 같이, 활성 금속층(1002), 상부 전극 배리어층(1004), 및 상부 전극층(1006)은 예컨대 PVD, CVD, 기타 적절한 퇴적 공정, 또는 이들의 임의의 조합에 의해 퇴적될 수 있다. 상부 전극층(1006)이 금속 질화물이거나 금속 질화물을 포함하는 실시형태에서는, 상부 전극층(1006)을 형성하기 위해 질소 가스가 채택될 수 있다. 활성 금속층(1002)을 덮는 상부 전극 배리어층(1004)이 없다면, 질소 가스는 활성 금속층(1002)에 직접 닿고 활성 금속층(1002)으로 확산될 수 있다. 전술한 바와 같이, 이것은 형성되는 RRAM 셀에 대한 기생 저항을 도입하는 바람직하지 못한 스위칭층을 생성하게 된다. 그래서, 상부 전극 배리어층(1004)은 활성 금속층(112)으로 확산될 수 있고 바람직하지 못한 스위칭층을 형성할 수 있는 주위 가스(예컨대, 질소 가스)로부터 활성 금속층(112)을 보호한다.
일부 실시형태에서, 상부 전극 배리어층(1004)과 상부 전극층(1006)은 동일한 PVD 공정 챔버(1008) 내에서 PVD 공정에 의해 함께 형성된다. 이 경우, 상부 전극 배리어층(1004)과 상부 전극층(1006)이 형성되는 반도체 구조는 PVD 공정 챔버(1008) 내에 유지되고, 일부 실시형태에서는 PVD 공정의 시작부터 PVD 공정의 끝까지 정지 상태가 된다. 이것은 상부 전극 배리어층(1004) 및 상부 전극층(1006)의 형성 동안 상부 전극 배리어층(1004) 상에 산화물이 형성되는 것을 막는다. PVD 공정은 상부 전극 배리어층(1004)를 형성하기 위한 제1 PVD 단계를 포함하고, 상부 전극 배리어층(1004) 위에 있는 상부 전극층(1006)을 형성하기 위한 제2 PVD 단계를 더 포함한다.
제1 PVD 단계는 예컨대 질소 가스가 아니라 아르곤 가스를 PVD 공정 챔버(1008)에 흐르게 하면서 약 1-10초(예컨대, 약 3초 또는 기타 적절한 값) 동안 PVD 타겟을 사용한 PVD 퇴적을 포함할 수 있다. 제2 PVD 단계는 예컨대 아르곤 가스와 질소 가스를 PVD 공정 챔버(1008)에 흐르게 하면서 약 5-15초(예컨대, 약 10초 또는 기타 적절한 값) 동안 PVD 타겟을 사용한 PVD 퇴적을 포함할 수 있다. 따라서, 질소 가스는 상부 전극 배리어층(1004)을 형성하는 동안에는 PVD 공정 챔버(1008)에 흐르지 않으며, 그런 다음 상부 전극층(1006)을 형성하는 동안에 PVD 챔버 공정(1008)에 추가된다. 제1 PVD 단계에서의 아르곤 가스의 유량은 예컨대 300 SCCM(standard cubic centimeters per minute), 약 250-350 SCCM, 또는 기타 적절한 유량일 수 있다. 제2 PVD 단계에서의 아르론 가스의 유량은 제1 PVD 단계에서보다 적으며, 예컨대 약 200 SCCM, 약 150-250 SCCM, 또는 기타 적절한 유량일 수 있다. 제2 PVD 단계에서의 질소 가스의 유량은 예컨대 약 80 SCCM, 약 50-150 SCCM, 또는 기타 적절한 유량일 수 있다. 제1 및/또는 제2 PVD 단계 동안 PVD 공정 챔버(1008) 내의 온도는 예컨대 25 섭씨도, 약 20-30 섭씨도, 또는 기타 적절한 온도일 수 있다. PVD 타겟은 예컨대 티탄, 텅스텐, 탄탈, 또는 기타 적절한 재료이거나 이들을 포함할 수 있다.
일부 실시형태에서, 활성 금속층(1002)은 상부 전극 배리어층(1004) 및 상부 전극층(1006)과 인시츄 형성된다. 이것은 활성 금속층(1002) 및 상부 전극층(1006)의 형성 동안 활성 금속층(1002)과 상부 전극 배리어층(1004) 상에 산화물이 형성되는 것을 막는다. 인시츄 형성(in-situ formation)은 예컨대 PVD 공정 챔버(1008) 및/또는 다챔버 공정 툴에 국한될 수도 있다.
인시츄 형성이 다챔버 공정 툴에 국한되는 일부 실시형태에서, 도 9의 구조가 다챔버 공정 툴에 적재된 다음, 다챔버 공정 툴 내에서 활성 금속층(1002), 상부 전극 배리어층(1004), 및 상부 전극층(1006)이 퇴적된다. 이들 실시형태에서, 상부 전극층(1006)의 퇴적이 완료될 때까지 다챔버 공정으로부터 구조가 제거되지 않는다. 다챔버 공정 툴은 예컨대 상부 전극 배리어층(1004)과 상부 전극층(1006)의 퇴적을 위해 PVD 공정 챔버(1008)를 가질 수 있고, 활성 금속층(1002)의 퇴적을 위해 또 다른 PVD 공정 챔버도 가질 수 있다. 인시츄 형성이 PVD 공정 챔버(1008)에 국한되는 일부 실시형태에서, 도 9의 구조가 PVD 공정 챔버(1008)에 적재된 다음, PVD 공정 챔버(1008) 내에서 활성 금속층(1002), 상부 전극 배리어층(1004), 및 상부 전극층(1006)이 퇴적된다. 이들 실시형태에서, 상부 전극층(1006)의 퇴적이 완료될 때까지 PVD 공정 챔버(1008)로부터 구조가 제거되지 않는다. 이들 실시형태 중 적어도 일부에서, PVD 공정 챔버(1008)는 다수의 PVD 타겟을 수용하고 그리고/또는 PVD 공정 챔버(1008) 내의 분위기의 붕괴 없이 PVD 타겟이 변화되게 할 수 있다.
도 11의 단면도(1100)로 나타내는 바와 같이, 형성되는 1T1R 셀(502)에 대해 개별적이며 형성되는 1T1R 셀(502)에 각각 있는 하드 마스크(408)가 형성된다. 이하에서 알 수 있듯이, 하드 마스크(408)는 1T1R 셀(502)의 RRAM 셀을 위한 패턴을 갖는다. 하드 마스크(408)는 상부 전극층(1006) 위에 하드 마스크층을 퇴적하고 후속하여 하드 마스크층을 하드 마스크(408)로 패터닝함으로써 형성될 수 있다. 패터닝은 예컨대 포토리소그래피/에칭 공정 또는 기타 적절한 패터닝 공정에 의해 수행될 수 있다.
도 12의 단면도(1200)로 나타내는 바와 같이, 하드 마스크(408)가 제자리에 있는 상태에서, 에칭이 상부 전극층(1006; 도 11 참조), 상부 전극 배리어층(1004; 도 11 참조), 활성 금속층(1002; 도 11 참조), 스위칭층(904; 도 11 참조), 및 하부 전극층(902; 도 11 참조)에 수행된다. 에칭은 1T1R 셀(502)에 대해 개별적이며 1T1R 셀(502)에 각각 있는 RRAM 셀(102)를 형성하도록 하드 마스크(408)의 패턴을 하부층에 전사한다. RRAM 셀(102)은 개별 상부 전극(106), 개별 상부 전극 배리어층(104), 개별 활성 금속층(112), 개별 스위칭층(110), 및 개별 하부 전극(108)을 포함한다. 개별 상부 전극(108)은 하부 전극 라이너(108l)와 하부 전극 바디부(108b)를 포함한다.
개별 상부 전극(106)과 개별 활성 금속층(112) 사이에 개별 상부 전극 배리어층(104)을 배열함으로써, 기생 저항이 감소할 수 있다. 예를 들어, RRAM 셀(102)의 활성 금속층(112)이 알루미늄이거나 알루미늄을 포함하고 RRAM 셀(102)의 상부 전극(106)이 금속 질화물이거나 금속 질화물을 포함하는 것을 상정한다. 이 예에서, RRAM 셀(102)의 상부 전극 배리어층(104)은 상부 전극(106)의 질소 및/또는 상부 전극(106)의 형성 중에 사용되는 질소 가스가, 활성 금속층(112)으로 확산되는 것을 막고 활성 금속층(112)과 상부 전극(106) 사이에 바람직하지 못한 스위칭층을 형성하는 것을 막는다. 이러한 바람직하지 못한 스위칭층은 RRAM 셀(102)의 전체 저항을 높이는 기생 저항을 도입하게 된다. 이것은 결국 RRAM 셀(102)의 동작 파라미터를 사양에서 벗어나게 할 수 있고 제조 수율을 감소시킬 수 있다. 따라서, 상부 전극 배리어층(104)이 바람직하지 못한 스위칭의 형성을 막기 때문에, 기생 저항은 감소하고 제조 수율은 높아질 수 있다.
도 13의 단면도(1300)로 나타내는 바와 같이, 측벽 스페이서 구조(412)가 RRAM 셀(102)의 측벽 상에 형성된다. 또한, 에칭 정지층(418), IMD 라이너(420), 및 추가 IMD층(414)이 RRAM 셀(102) 및 측벽 스페이서 구조(412) 위에 퇴적된다. IMD 라이너(420)는 에칭 정지층(418)을 덮고, 추가 IMD층(414)은 IMD 라이너(420)를 덮는다.
도 14의 단면도(1400)로 나타내는 바와 같이, 복수의 추가 와이어(404)와 복수의 추가 비아(406)가 RRAM 셀(102) 위에 형성되고, RRAM 셀(102) 위에서 추가 IMD층(414)에 리세싱된다. 복수의 추가 와이어(404)는 각각 RRAM 셀(102) 위에 있는 상부 전극 와이어(404t)를 포함하고, 복수의 추가 비아(406)는 상부 전극 와이어(404t)로부터 RRAM 셀(102)까지 연장되는 상부 전극 비아(406t)를 포함한다.
도 15의 단면도(1500)로 나타내는 바와 같이, 스위칭층(110)에 대해 개별적이며 각각 스위칭층(110)에 있는 금속 필라멘트(114)가 형성된다. 형성은 예컨대 RRAM 셀(102)의 각각의 양단에 형성 전압을 인가하는 것을 포함할 수 있다. 예를 들어, RRAM 셀의 하부 전극(108)은 상부 전극(106)이 바이어싱되는 동안에 접지될 수 있다. 그러나, 금속 필라멘트(114)를 형성하는 다른 공정도 가능하다.
도 7 내지 도 15는 방법에 대해 기술되고 있지만, 도 7 내지 도 15에 도시하는 구조는 이러한 방법에 제한되는 것이 아니라, 이 방법과 별개로 독립적일 수 있음이 이해될 것이다. 도 7 내지 도 15는 일련의 단계(act)로서 설명되고 있지만, 다른 실시형태에서는 단계의 순서가 변경될 수 있음이 이해될 것이다. 도 7 내지 도 15는 특정 세트의 단계로서 도시되고 설명되고 있지만, 다른 실시형태에서는 도시 및/또는 설명한 일부 단계가 생략될 수도 있음이 이해될 것이다. 또한, 다른 실시형태에서는 도시 및/또는 설명하지 않은 단계도 포함될 수 있다. 도 7 내지 도 15는 도 5a의 RRAM 셀(102)의 실시형태로 방법을 예시하고 있지만, 방법의 대안적 실시형태는 도 1, 도 3 및 도 4a 내지 도 4e 중 어느 하나 또는 이들의 조합의 RRAM 셀(102)의 실시형태로도 수행될 수 있다.
일부 실시형태에서, 도 4c의 RRAM 셀(102)의 실시형태로 방법을 수행하기 위해서, 도 12에서의 에칭이 스위칭층(904)에서 정지한다. 이것은 개별 상부 전극(106), 개별 상부 전극 배리어층(104), 및 개별 활성 금속층(112)을 형성하는데, 각각의 예는 도 4c에 도시되어 있다. 그런 다음 측벽 스페이서 구조(412)가 도 13에 설명한 바와 같이 형성된다. 또한, 하드 마스크(408)와 측벽 스페이서 구조(412)를 마스크로서 사용하여 스위칭층(904)와 하부 전극층(902)에 추가 에칭이 선택적으로 수행된다. 추가 에칭은 도 13에서의 측벽 스페이서 구조(412)의 형성과 도 13에서의 에칭 정지층(418)의 퇴적 사이에 수행된다. 추가 에칭은 개별 스위칭층(110)과 개별 하부 전극(108)을 형성하는데, 각각의 예는 도 4c에 도시되어 있다. 추가 에칭 후에, 방법은 전술한 바와 같이 도 13에서의 에칭 정지층(418)의 퇴적으로부터 진행된다.
일부 실시형태에서, 도 4d의 RRAM 셀(102)의 실시형태로 방법을 수행하기 위해서, 도 12에서의 에칭이 상부 전극 배리어층(1004)에서 정지한다. 이것은 개별 상부 전극(106)을 형성하는데, 각각의 예는 도 4d에 도시되어 있다. 그런 다음 제1 측벽 스페이서 구조(412a)가 상부 전극(106) 및 하드 마스크(408)의 측벽 상에 형성되는데, 그 예는 도 4d에 도시되어 있다. 또한, 하드 마스크(408)와 재1 측벽 스페이서 구조(412a)를 마스크로서 사용하여 상부 전극 배리어층(1004), 활성 금속층(1002), 스위칭층(904), 및 하부 전극층(902)에 추가 에칭이 선택적으로 수행된다. 추가 에칭은 도 13에서의 제1 측벽 스페이서 구조(412a)의 형성과 측벽 스페이서 구조(412)의 형성 사이에 수행된다. 추가 에칭은 개별 상부 전극 배리어층(104), 개별 활성 금속층(112), 개별 스위칭층(110), 및 개별 하부 전극(108)을 형성하는데, 각각의 예는 도 4d에 도시되어 있다. 추가 에칭 후에, 방법은 전술한 바와 같이 도 13에서의 측벽 스페이서 구조(412)의 형성으로부터 진행된다. 이들 실시형태에서, 도 13에서 형성되는 측벽 스페이서 구조(412)는 보다 적절하게 제2 측벽 스페이서 구조(412b)라고도 지칭될 수 있으며, 그것의 예는 도 4d에 도시되어 있다.
도 16을 참조하면, 도 7 내지 도 15의 방법의 일부 실시형태의 블록도(1600)가 제공된다.
1602에서, 인터커넥트 구조가 기판 위에 부분적으로 형성되며, 인터커넥트 구조는 하부 전극 와이어를 포함한다. 예를 들어 도 7을 참조하면 된다.
1604에서, 비아 유전체층이 인터커넥트 구조 위에 형성된다. 예를 들어 도 8을 참조하면 된다.
1606에서, 비아 유전체층을 통해 하부 전극 와이어까지 연장되는 하부 전극 비아가 형성된다. 예를 들어 도 8과 도 9를 참조하면 된다.
1608에서, 메모리 막이 비아 유전체층과 하부 전극 비아 상에 형성되며, 메모리 막은 스위칭층, 스위칭층 위의 활성 금속층, 활성 금속층 위의 상부 전극 배리어층, 및 상부 전극 배리어층 위의 상부 전극층을 포함하고, 상부 전극 배리어층은 상부 전극층의 재료가 활성 금속층으로 확산되는 것을 막는다. 예를 들어 도 9와 도 10을 참조하면 된다.
1610에서, 메모리 막은, 하부 전극 비아를 덮고 하부 전극 비아에 전기적으로 결합되는 메모리 셀을 형성하도록 패터닝된다. 예를 들어 도 11과 도 12를 참조하면 된다.
1612에서, 메모리 셀 주위에 인터커넥트 구조가 완성된다. 예를 들어 도 13과 도 14를 참조하면 된다.
1614에서, 형성 전압이 메모리 셀 양단에 인가되어 스위칭층에 금속 필라멘트를 형성한다. 예를 들어 도 15를 참조하면 된다.
도 16의 블록도(1600)가 일련의 단계(act) 또는 이벤트로서 예시되고 설명되지만, 예시하는 그러한 단계 또는 이벤트의 순서가 제한적인 의미로서 해석되어서는 안 되는 것이 이해될 것이다. 예를 들어, 일부 단계가 본 명세서에 예시 및/또는 설명한 것과는 상이한 순서로 그리고/또는 그 설명한 것과는 별개로 다른 단계 또는 이벤트와 동시에 일어날 수 있다. 또한, 예시하는 단계 전부가, 본 명세서에 설명하는 하나 이상의 양태 또는 실시하는데 필요한 것은 아니며, 본 명세서에 나타내는 작용 중 하나 이상은 하나 이상의 개별 단계 및/또는 페이즈에서 수행될 수도 있다.
도 17 내지 도 21을 참조하면, 도 4f의 RRAM 셀(102)의 실시형태로 방법이 수행되는, 도 7 내지 도 15의 방법의 몇몇 대안적 실시형태의 일련의 단면도(1700-2100)가 제공된다. 도 7 내지 도 15의 단면도(700-1500)와 같이, 단면도(1700-2100)는 예컨대 도 6에서 라인 B 또는 기타 적절한 위치를 따라 취해질 수 있다.
도 17의 단면도(1700)로 나타내는 바와 같이, 인터커넥트 구조(402)가 부분적으로 형성된다. 인터커넥트 구조(402)는 유전체 구조, 복수의 와이어(404) 및 복수의 비아(도시 생략)를 더 포함한다. 유전체 구조는 복수의 IMD층(414)을 포함하고, IMD층들(414) 사이에 비아 유전체층(416)을 더 포함한다. 일부 실시형태에서, 비아 유전체층(416)은 하부 비아 유전체층(416a)과 하부 비아 유전체층(416a)을 덮는 상부 비아 유전체층(416b)을 포함하는 다층막이다. 대안적 실시형태에서는, 비아 유전체층(416)이 단일층이다. 또한, 와이어(404)와 비아는 유전체 구조에 교대로 적층되어 전도성 경로를 규정한다. 인터커넥트 구조(402)는 예컨대 도 7과 관련하여 예시 및 설명한 바와 같이 부분적으로 형성될 수도 있다. 도면의 간결성을 위해 인터커넥트 구조(402)의 상측 부분만 도시하는 것을 알아야 한다. 인터커넥트 구조(402)의 나머지 부분은 예컨대 도 7에 도시하는 바와 같을 수 있다. 또한 도시하지는 않지만, 인터커넥트 구조(402)가 기판 및 반도체 디바이스 위에 있고 이들에 전기적으로 결합되는 것을 알아야 한다. 기판 및/또는 반도체 디바이스는 예컨대 도 7에 도시하는 바와 같을 수도 있고 그리고/또는 도 7과 관련하여 설명한 바와 같이 형성될 수도 있다.
도 18의 단면도(1800)로 나타내는 바와 같이, 비아 유전체층(416)과 비아 유전체층(416) 위에 있는 IMD층(414)은, 형성되는 1T1R 셀(502)에 대해 개별적이며 형성되는 1T1R 셀(502)에 각각 있는 메모리 셀 개구부(1802)를 형성하도록 패터닝된다. 패터닝은 예컨대 포토리소그래피/에칭 공정 또는 기타 적절한 패터닝 공정에 의해 수행될 수 있다.
도 19의 단면도(1900)로 나타내는 바와 같이, 하부 전극층(902), 스위칭층(904), 활성 금속층(1002), 상부 전극 배리어층(1004), 및 상부 전극층(1006)이 퇴적되어 메모리 셀 개구부(1802)(도 18 참조)를 라이닝한다. 하부 전극층(902), 스위칭층(904), 활성 금속층(1002), 상부 전극 배리어층(1004), 및 상부 전극층(1006)은 예컨대 도 9 및 도 10과 관련하여 설명한 바와 같을 수 있고, 예컨대 도 9 및 도 10과 관련하여 설명한 바와 같이 형성될 수 있다. 예를 들어, 상부 전극 배리어층(1004)과 상부 전극층(1006)은 PVD 공정에 의해 함께 퇴적될 수 있고, 그 예는 도 10과 관련하여 설명하였다. 다른 예로서, 활성 금속층(1002), 상부 전극 배리어층(1004), 및 상부 전극층(1006)은 공통 공정 챔버(예컨대, 도 10의 PVD 공정 챔버(1008)) 내에서 그리고/또는 공통 다챔버 공정 툴 내에서 인시츄 퇴적될 수 있다.
도 20의 단면도(2000)로 나타내는 바와 같이, 1T1R 셀(502)에 대해 개별적이며 각각 1T1R(502)에 있는 RRAM 셀(102)을 형성하기 위해 하부 전극층(902; 도 19 참조), 스위칭층(904; 도 19 참조), 활성 금속층(1002; 도 19 참조), 상부 전극 배리어층(1004; 도 19 참조), 및 상부 전극층(1006; 도 19 참조)에 평탄화가 수행된다. RRAM 셀(102)은 개별 상부 전극(106), 개별 상부 전극 배리어층(104), 개별 활성 금속층(112), 개별 스위칭층(110), 및 개별 하부 전극(108)을 포함한다. 평탄화는 예컨대 CMP 또는 기타 적절한 평탄화이거나 이들을 포함할 수 있다.
평탄화가 도 18에서의 패터닝으로부터 RRAM 셀(102)의 다양한 층으로 패턴을 전사하기 때문에, RRAM 셀(102)은 단일 포토리소그래피/에칭 공정에 의해 형성될 수 있다. 이것이 도 7 내지 도 15에서 RRAM 셀(102)을 형성하는데 사용할 수 있는 다중 포토리소그래피/에칭 공정(예컨대, 각각 도 8 및 도 9에서)과 대조되는 점이다. 포토리소그래피/에칭 공정의 수를 줄임으로써, 비용이 삭감된다.
도 21의 단면도(2100)로 나타내는 바와 같이, 추가 IMD층(414)이 RRAM 셀(102) 위에 퇴적된다. 또한, 복수의 추가 와이어(404)와 복수의 추가 비아(406)가 RRAM 셀(102) 위에 형성되고, RRAM 셀(102) 위에서 추가 IMD층(414)에 리세싱된다. 복수의 추가 와이어(404)와 복수의 추가 비아(406)는 예컨대 도 13 및 도 14에 관련하여 설명한 바와 같이 형성될 수 있다.
또한, 도 21의 단면도(2100)로 나타내는 바와 같이, 스위칭층(110)에 대해 개별적이며 각각 스위칭층(110)에 있는 금속 필라멘트(114)가 형성된다. 그 형성은, 예컨대 도 15와 관련하여 설명한 바와 같을 수 있다.
도 17 내지 도 21는 방법을 참조하여 설명되었지만, 도 17 내지 도 21에 도시하는 구조는 이러한 방법에 제한되는 것이 아니라, 이 방법과 별개로 독립적일 수 있음이 이해될 것이다. 도 17 내지 도 21은 일련의 단계(act)로서 설명되고 있지만, 다른 실시형태에서는 단계의 순서가 변경될 수 있음이 이해될 것이다. 도 17 내지 도 21은 특정 세트의 단계로서 도시되고 설명되고 있지만, 다른 실시형태에서는 도시 및/또는 설명한 일부 단계가 생략될 수도 있음이 이해될 것이다. 또한, 다른 실시형태에서는 도시 및/또는 설명하지 않은 단계도 포함될 수 있다. 도 7 내지 도 21은 도 4f의 RRAM 셀(102)의 실시형태로 방법을 예시하고 있지만, 방법의 대안적 실시형태는 도 1, 도 3 및 도 4g의 RRAM 셀(102)의 실시형태로도 수행될 수 있다.
일부 실시형태에서는, 도 4g의 RRAM 셀(102)의 실시형태로 방법을 수행하기 위해, 도 8 및 도 9의 단계는 도 17에서의 비아 유전체층(416)의 퇴적과 비아 유전체층(416) 위에의 IMD층(414)의 퇴적 사이에서 수행된다. 또한, 결과적인 하부 전극층(902)과 결과적인 스위칭층(904)은 도 17에서의 비아 유전체층(416)의 퇴적과 비아 유전체층(416) 위에의 IMD층(414)의 퇴적 사이에서 패터닝된다. 패터닝은 도 12에서 예를 볼 수 있는 개별 하부 전극(108)과 개별 스위칭층(110)을 형성하고, 예컨대 포토리소그래피/에칭 공정 또는 기타 적절한 패터닝 공정에 의해 수행될 수 있다. 도 17에서 비아 유전체층(416) 위에 IMD층(414)를 퇴적한 후에, IMD층(414)의 상부에 평탄화가 수행된다. 또한, 방법은 전술한 바와 같이 도 18에서의 IMD층(414)의 패터닝으로부터 진행된다. 그러나, 도 18의 패터닝이 하부 전극 와이어(404b)를 노출시키는 것 대신에, 패터닝은 개별 스위칭층(110)을 노출시킨다.
도 22를 참조하면, 도 17 내지 도 21의 방법의 일부 실시형태의 블록도(2200)가 제공된다.
2202에서, 인터커넥트 구조가 기판 위에 부분적으로 형성되며, 인터커넥트 구조는 하부 전극 와이어를 포함한다. 예를 들어 도 17을 참조하면 된다.
2204에서, 비아 유전체층과 IMD층이 인터커넥트 구조 위에 적층되어 형성된다. 예를 들어 도 17을 참조하면 된다.
2206에서, 비아 유전체층과 IMD층은 하부 전극 와이어 위에 있고 하부 전극 와이어를 노출시키는 메모리 셀 개구부를 형성하도록 패터닝된다. 예를 들어 도 18를 참조하면 된다.
2208에서, 메모리 막이 IMD층 상에 퇴적되고 메모리 셀 개구부를 충전하며, 메모리 막은 스위칭층, 스위칭층 위의 활성 금속층, 활성 금속층 위의 상부 전극 배리어층, 및 상부 전극 배리어층 위의 상부 전극층을 포함하고, 상부 전극 배리어층은 상부 전극층의 재료가 활성 금속층으로 확산되는 것을 막는다. 예를 들어 도 19를 참조하면 된다.
2210에서, 메모리 막의 상부 표면이 IMD층의 상부 표면과 거의 같은 높이가 될 때까지 메모리 막에 평탄화가 수행된다. 예를 들어 도 20을 참조하면 된다.
2212에서, 메모리 셀 주위에 인터커넥트 구조가 완성된다. 예를 들어 도 21을 참조하면 된다.
2214에서, 형성 전압이 메모리 셀 양단에 인가되어 스위칭층에 금속 필라멘트를 형성한다. 예를 들어 도 21를 참조하면 된다.
도 22의 블록도(2200)가 일련의 단계(act) 또는 이벤트로서 예시되고 설명되지만, 예시하는 그러한 단계 또는 이벤트의 순서가 제한적인 의미로서 해석되어서는 안 되는 것이 이해될 것이다. 예를 들어, 일부 단계가 본 명세서에 예시 및/또는 설명한 것과는 상이한 순서로 그리고/또는 그 설명한 것과는 별개로 다른 단계 또는 이벤트와 동시에 일어날 수 있다. 또한, 예시하는 단계 전부가, 본 명세서에 설명하는 하나 이상의 양태 또는 실시하는데 필요한 것은 아니며, 본 명세서에 나타내는 작용 중 하나 이상은 하나 이상의 개별 단계 및/또는 페이즈에서 수행될 수도 있다.
일부 실시형태에서, 본 개시내용은 하부 전극과, 상기 하부 전극 위의 스위칭층과, 상기 스위칭층 위의 활성 금속층과, 상기 활성 금속층 위의 상부 전극으로서, 상기 상부 전극은 금속 원소와 비금속 원소를 포함하고, 상기 상부 전극은 상기 활성 금속층보다 산소에 대한 반응성이 낮은, 상기 상부 전극과, 상기 상부 전극과 상기 활성 금속층 사이의 배리어층을 포함하는 RRAM 셀을 제공하며, 상기 배리어층은 상기 상부 전극으로부터의 상기 비금속 원소의 상기 활성 금속층으로의 확산을 막도록 구성된다. 일부 실시형태에서, 상기 배리어층은 상기 금속 원소로 본질적으로 이루어진다. 일부 실시형태에 있어서, 상기 비금속 원소는 질소이다. 일부 실시형태에서, 상기 상부 전극은 티탄 질화물, 탄탈 질화물, 또는 텅스텐 질화물을 포함하고, 상기 활성 금속층은 알루미늄을 포함하며, 상기 배리어층은 티탄, 탄탈, 또는 텅스텐으로 본질적으로 이루어진다. 일부 실시형태에서, 상기 배리어층의 두께는 약 50 내지 100 옹스트롬 사이이다. 일부 실시형태에서, 상기 상부 전극에서의 상기 금속 원소의 원자와 상기 상부 전극에서의 상기 비금속 원소의 원자의 비는 약 1:1 내지 약 1:1.1이다. 일부 실시형태에서, 상기 배리어층은 상기 활성 금속층보다 산소와의 반응성이 더 높다. 일부 실시형태에서, 상기 배리어층은 상기 활성 금속층보다 산소와의 반응성이 더 낮다. 일부 실시형태에서, 상기 활성 금속층은 다수 원소(majority element)를 포함하고, 상기 RRAM 셀은 상기 스위칭층에 전도성 필라멘트를 더 포함하며, 상기 전도성 필라멘트는 상기 다수 원소로 본질적으로 이루어진다.
일부 실시형태에서, 본 개시내용은 기판과, 상기 기판 위의 메모리 셀을 포함하는 집적 칩을 제공하고, 상기 메모리 셀은, 하부 전극과, 상기 하부 전극 위의 고체 전해질층과, 상기 고체 전해질층 위의 금속층으로서, 상기 고체 전해질층에서 전기화학적으로 용해되도록 구성되는 상기 금속층과, 상기 금속층 위의 상부 전극으로서, 금속 질화물을 포함하는 상기 상부 전극과, 상기 상부 전극과 상기 금속층 사이에서 상기 상부 전극 및 상기 금속층과 직접 접촉하는 배리어층을 포함하며, 상기 배리어층은 티탄, 탄탈, 또는 텅스텐을 포함하고, 상기 배리어층은 상기 배리어층의 하부를 따라 실질적으로 질소가 없다. 일부 실시형태에서, 상기 배리어층은 U자형 프로파일을 갖는다. 일부 실시형태에 있어서, 상기 배리어층의 폭은 상기 금속층의 폭보다 작다. 일부 실시형태에서, 상기 집적 칩은 상기 하부 전극 아래에 있는 와이어와, 상기 와이어와 상기 메모리 셀 사이의 비아 유전체층을 더 포함하고, 상기 하부 전극은, 상기 비아 유전체층 위에 있고 상기 비아 유전체층을 통해 상기 와이어로 돌출하는 T자형 프로파일을 갖는다. 일부 실시형태에서, 상기 상부 전극에서의 금속 원소의 원자 백분율은 약 50%이고, 상기 상부 전극에서의 질소의 원자 백분율은 약 50%이다.
일부 실시형태에서, 본 개시내용은 방법을 제공하며, 상기 방법은 전도성 와이어 위에서 상기 전도성 와이어에 전기적으로 결합되는 하부 전극층을 퇴적하는 단계와, 상기 하부 전극층 위에 유전체층을 퇴적하는 단계와, 상기 유전체층 위에 금속층을 퇴적하는 단계와, 상기 금속층 위에 전도성 배리어층을 퇴적하는 단계와, 상기 전도성 배리어층 위에 상부 전극층을 퇴적하는 단계로서, 상기 상부 전극층은 금속 원소와 비금속 원소를 포함하며, 상기 상부 전극층을 퇴적하는 단계는 상기 비금속 원소를 포함하는 가스에 상기 전도성 배리어층을 노출시키고, 상기 전도성 배리어층은 상기 가스로부터의 상기 비금속 원소의 상기 금속층으로의 확산을 막는 것인, 상기 상부 전극층을 퇴적하는 단계와, 메모리 셀을 형성하도록 상기 하부 및 상부 전극층, 상기 유전체층, 상기 전도성 배리어층, 및 상기 금속층을 패터닝하는 단계를 포함한다. 일부 실시형태에서, 상기 상부 전극층, 상기 전도성 배리어층, 및 상기 금속층은 동일한 다챔버 공정 툴에서 인시츄로 퇴적된다. 일 실시형태에서, 상기 전도성 배리어층과 상기 상부 전극층은 공통 금속 타겟과 공통 공정 챔버를 사용하여 PVD에 의해 함께 퇴적된다. 일부 실시형태에서, 상기 가스는 상기 전도성 배리어층의 퇴적 중에는 상기 공통 공정 챔버에 존재하지 않으며, 후속하여 상기 상부 전극층의 퇴적 중에 상기 공통 공정 챔버에 추가된다. 일부 실시형태에서, 상기 방법은 상기 메모리 셀 양단에 형성 전압을 인가하는 단계를 더 포함하고, 상기 인가에 의해 상기 금속층으로부터 상기 유전체층으로 금속 양이온이 이동하게 되고 또한 상기 금속 양이온으로부터 상기 유전체층에 금속 필라멘트가 형성된다. 일부 실시형태에서, 상기 방법은 상기 전도성 와이어를 덮는 제2 유전체층을 퇴적하는 단계와, 상기 전도성 와이어 위에 있고 상기 전도성 와이어를 노출시키는 개구부를 형성하도록 상기 제2 유전체층을 패터닝하는 단계를 더 포함하고, 상기 하부 및 상부 전극층과, 상기 유전체층과, 상기 전도성 배리어층과, 상기 금속층이 퇴적되어 상기 제2 유전체층을 덮고 상기 개구부를 라이닝하며, 상기 하부 및 상부 전극층, 상기 유전체층, 상기 전도성 배리어층, 및 상기 금속층을 패터닝하는 단계는 상기 하부 및 상부 전극층 및 상기 전도성 배리어층에의 평탄화를 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 저항성 랜덤 액세스 메모리(RRAM, resistive random-access memory) 셀에 있어서,
하부 전극과,
상기 하부 전극 위의 스위칭층과,
상기 스위칭층 위의 활성 금속층과,
상기 활성 금속층 위의 상부 전극으로서, 상기 상부 전극은 금속 원소와 비금속 원소를 포함하고, 상기 상부 전극은 상기 활성 금속층보다 산소에 대한 반응성이 낮은, 상기 상부 전극과,
상기 상부 전극과 상기 활성 금속층 사이의 배리어층을 포함하며, 상기 배리어층은 상기 상부 전극으로부터의 상기 비금속 원소의 상기 활성 금속층으로의 확산을 막도록 구성되는, RRAM 셀.
2. 제1항에 있어서, 상기 배리어층은 본질적으로 상기 금속 원소로 이루어지는, RRAM 셀.
3. 제1항에 있어서, 상기 비금속 원소는 질소인, RRAM 셀.
4. 제1항에 있어서, 상기 상부 전극은 티탄 질화물, 탄탈 질화물, 또는 텅스텐 질화물을 포함하고, 상기 활성 금속층은 알루미늄을 포함하며, 상기 배리어층은 본질적으로 티탄, 탄탈, 또는 텅스텐으로 이루어지는, RRAM 셀.
5. 제1항에 있어서, 상기 배리어층의 두께는 약 50 내지 100 옹스트롬 사이인, RRAM 셀.
6. 제1항에 있어서, 상기 상부 전극에서의 상기 금속 원소의 원자와 상기 상부 전극에서의 상기 비금속 원소의 원자의 비는 약 1:1 내지 약 1:1.1인, RRAM 셀.
7. 제1항에 있어서, 상기 배리어층은 상기 활성 금속층보다 산소와의 반응성이 더 높은, RRAM 셀.
8. 제1항에 있어서, 상기 배리어층은 상기 활성 금속층보다 산소와의 반응성이 더 낮은, RRAM 셀.
9. 제1항에 있어서, 상기 활성 금속층은 다수 원소(majority element)를 포함하고, 상기 RRAM 셀은,
상기 스위칭층에 전도성 필라멘트를 더 포함하며, 상기 전도성 필라멘트는 본질적으로 상기 다수 원소로 이루어지는, RRAM 셀.
10. 집적 칩에 있어서,
기판과,
상기 기판 위의 메모리 셀을 포함하며, 상기 메모리 셀은,
하부 전극과,
상기 하부 전극 위의 고체 전해질층과,
상기 고체 전해질층 위의 금속층으로서, 상기 고체 전해질층에서 전기화학적으로 용해되도록 구성되는 상기 금속층과,
상기 금속층 위의 상부 전극으로서, 금속 질화물을 포함하는 상기 상부 전극과,
상기 상부 전극과 상기 금속층 사이에서 상기 상부 전극 및 상기 금속층과 직접 접촉하는 배리어층을 포함하며, 상기 배리어층은 티탄, 탄탈, 또는 텅스텐을 포함하고, 상기 배리어층은 상기 배리어층의 하부를 따라 실질적으로 질소가 없는, 집적 칩.
11. 제10항에 있어서, 상기 배리어층은 U자형 프로파일을 갖는, 집적 칩.
12. 제10항에 있어서, 상기 배리어층의 폭은 상기 금속층의 폭보다 작은, 집적 칩.
13. 제10항에 있어서,
상기 하부 전극 아래에 있는 와이어와,
상기 와이어와 상기 메모리 셀 사이의 비아 유전체층을 더 포함하고, 상기 하부 전극은, 상기 비아 유전체층 위에 있고 상기 비아 유전체층을 통해 상기 와이어로 돌출하는 T자형 프로파일을 갖는, 집적 칩.
14. 제10항에 있어서, 상기 상부 전극에서의 금속 원소의 원자 백분율은 약 50%이고, 상기 상부 전극에서의 질소의 원자 백분율은 약 50%인, 집적 칩.
15. 방법에 있어서,
전도성 와이어 위에서 상기 전도성 와이어에 전기적으로 결합되는 하부 전극층을 퇴적하는 단계와,
상기 하부 전극층 위에 유전체층을 퇴적하는 단계와,
상기 유전체층 위에 금속층을 퇴적하는 단계와,
상기 금속층 위에 전도성 배리어층을 퇴적하는 단계와,
상기 전도성 배리어층 위에 상부 전극층을 퇴적하는 단계로서, 상기 상부 전극층은 금속 원소와 비금속 원소를 포함하며, 상기 상부 전극층을 퇴적하는 단계는 상기 비금속 원소를 포함하는 가스에 상기 전도성 배리어층을 노출시키고, 상기 전도성 배리어층은 상기 가스로부터의 상기 비금속 원소의 상기 금속층으로의 확산을 막는 것인, 상기 상부 전극층을 퇴적하는 단계와,
메모리 셀을 형성하도록 상기 하부 및 상부 전극층, 상기 유전체층, 상기 전도성 배리어층, 및 상기 금속층을 패터닝하는 단계를 포함하는, 방법.
16. 제15항에 있어서, 상기 상부 전극층, 상기 전도성 배리어층, 및 상기 금속층은 동일한 다챔버 공정 툴에서 인시츄로 퇴적되는, 방법.
17. 제15항에 있어서, 상기 전도성 배리어층과 상기 상부 전극층은 공통 금속 타겟과 공통 공정 챔버를 사용하여 물리적 기상 퇴적(PVD)에 의해 함께 퇴적되는, 방법.
18. 제17항에 있어서, 상기 가스는 상기 전도성 배리어층의 퇴적 중에는 상기 공통 공정 챔버에 존재하지 않으며, 후속하여 상기 상부 전극층의 퇴적 중에 상기 공통 공정 챔버에 추가되는, 방법.
19. 제15항에 있어서,
상기 메모리 셀 양단에 형성 전압을 인가하는 단계를 더 포함하고, 상기 인가에 의해 상기 금속층으로부터 상기 유전체층으로 금속 양이온이 이동하게 되고 또한 상기 금속 양이온으로부터 상기 유전체층에 금속 필라멘트가 형성되는, 방법.
20. 제15항에 있어서,
상기 전도성 와이어를 덮는 제2 유전체층을 퇴적하는 단계와,
상기 전도성 와이어 위에 있고 상기 전도성 와이어를 노출시키는 개구부를 형성하도록 상기 제2 유전체층을 패터닝하는 단계를 더 포함하고, 상기 하부 및 상부 전극층과, 상기 유전체층과, 상기 전도성 배리어층과, 상기 금속층이 퇴적되어 상기 제2 유전체층을 덮고 상기 개구부를 라이닝하며, 상기 하부 및 상부 전극층, 상기 유전체층, 상기 전도성 배리어층, 및 상기 금속층을 패터닝하는 단계는 상기 하부 및 상부 전극층 및 상기 전도성 배리어층에의 평탄화를 포함하는, 방법.

Claims (10)

  1. 저항성 랜덤 액세스 메모리(RRAM, resistive random-access memory) 셀에 있어서,
    하부 전극과,
    상기 하부 전극 위의 스위칭층과,
    상기 스위칭층 위의 활성 금속층과,
    상기 활성 금속층 위의 상부 전극으로서, 상기 상부 전극은 금속 원소와 비금속 원소를 포함하고, 상기 상부 전극은 상기 활성 금속층보다 산소에 대한 반응성이 더 낮은, 상기 상부 전극과,
    상기 상부 전극과 상기 활성 금속층 사이의 배리어층
    을 포함하며, 상기 배리어층은 상기 상부 전극으로부터의 상기 비금속 원소의 상기 활성 금속층으로의 확산을 막도록 구성되는, RRAM 셀.
  2. 제1항에 있어서, 상기 배리어층은 상기 금속 원소로 이루어지는, RRAM 셀.
  3. 제1항에 있어서, 상기 비금속 원소는 질소인, RRAM 셀.
  4. 제1항에 있어서, 상기 상부 전극은 티탄 질화물, 탄탈 질화물, 또는 텅스텐 질화물을 포함하고, 상기 활성 금속층은 알루미늄을 포함하며, 상기 배리어층은 티탄, 탄탈, 또는 텅스텐으로 이루어지는, RRAM 셀.
  5. 제1항에 있어서, 상기 배리어층은 상기 활성 금속층보다 산소와의 반응성이 더 높거나 더 낮은, RRAM 셀.
  6. 제1항에 있어서, 상기 활성 금속층은 다수 원소(majority element)를 포함하고, 상기 RRAM 셀은,
    상기 스위칭층에 전도성 필라멘트를 더 포함하며, 상기 전도성 필라멘트는 상기 다수 원소로 이루어지는, RRAM 셀.
  7. 집적 칩에 있어서,
    기판과,
    상기 기판 위의 메모리 셀
    을 포함하며,
    상기 메모리 셀은,
    하부 전극과,
    상기 하부 전극 위의 고체 전해질층과,
    상기 고체 전해질층 위의 금속층으로서, 상기 고체 전해질층에서 전기화학적으로 용해되도록 구성되는 상기 금속층과,
    상기 금속층 위의 상부 전극으로서, 금속 질화물을 포함하는 상기 상부 전극과,
    상기 상부 전극과 상기 금속층 사이에서 상기 상부 전극 및 상기 금속층과 직접 접촉하는 배리어층
    을 포함하며, 상기 배리어층은 티탄, 탄탈, 또는 텅스텐을 포함하고, 상기 배리어층은 상기 배리어층의 하부를 따라 질소가 없는, 집적 칩.
  8. 제7항에 있어서, 상기 배리어층은 U자형 프로파일을 갖는, 집적 칩.
  9. 제7항에 있어서, 상기 배리어층의 폭은 상기 금속층의 폭보다 작은, 집적 칩.
  10. 방법에 있어서,
    전도성 와이어 위에서 상기 전도성 와이어에 전기적으로 결합되는 하부 전극층을 퇴적하는 단계와,
    상기 하부 전극층 위에 유전체층을 퇴적하는 단계와,
    상기 유전체층 위에 금속층을 퇴적하는 단계와,
    상기 금속층 위에 전도성 배리어층을 퇴적하는 단계와,
    상기 전도성 배리어층 위에 상부 전극층을 퇴적하는 단계로서, 상기 상부 전극층은 금속 원소와 비금속 원소를 포함하며, 상기 상부 전극층을 퇴적하는 단계는 상기 비금속 원소를 포함하는 가스에 상기 전도성 배리어층을 노출시키고, 상기 전도성 배리어층은 상기 가스로부터의 상기 비금속 원소의 상기 금속층으로의 확산을 막는 것인, 상기 상부 전극층을 퇴적하는 단계와,
    메모리 셀을 형성하도록 상기 하부 전극층 및 상부 전극층, 상기 유전체층, 상기 전도성 배리어층, 및 상기 금속층을 패터닝하는 단계
    를 포함하는, 방법.
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