CN112151673A - Rram、集成芯片及其形成方法 - Google Patents

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吴启明
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Abstract

本发明的各个实施例针对电阻式随机存取存储器(RRAM)单元，该RRAM单元包括：顶电极阻挡层，被配置为阻挡氮或一些其它合适的非金属元素从RRAM单元的顶电极至RRAM单元的有源金属层的移动。阻挡非金属元素的移动可以防止有源金属层和顶电极之间的不期望的切换层的形成。不期望的切换层将增加RRAM单元的寄生电阻，从而使得顶电极阻挡层可以通过防止不期望的切换层的形成来减小寄生电阻。本发明的实施例还涉及集成芯片及其形成方法。

Description

RRAM、集成芯片及其形成方法
技术领域
本发明的实施例涉及RRAM、集成芯片及其形成方法。
背景技术
许多现代电子器件包括非易失性存储器。非易失性存储器是能够在没有电源的情况下存储数据的电子存储器。下一代非易失性存储器的一些有希望的候选者包括电阻式随机存取存储器(RRAM)。RRAM具有相对简单的结构，并且与互补金属氧化物半导体(CMOS)逻辑制造工艺兼容。
发明内容
本发明的一些实施例提供了一种电阻式随机存取存储器(RRAM)单元，包括：底电极；切换层，位于所述底电极上方；有源金属层，位于所述切换层上方；顶电极，位于所述有源金属层上方，其中，所述顶电极包括金属元素和非金属元素，并且其中，所述顶电极对氧的反应性低于所述有源金属层；以及阻挡层，位于所述顶电极和所述有源金属层之间，其中，所述阻挡层是导电的并且被配置为阻挡所述非金属元素从所述顶电极至所述有源金属层的扩散。
本发明的另一些实施例提供了一种一种集成芯片，包括：衬底；以及存储单元，位于所述衬底上方，并且包括：底电极；以及固体电解质层，位于所述底电极上方；金属层，位于所述固体电解质层上方并被配置为电化学溶解在所述固体电解质层中；顶电极，位于所述金属层上方并且包括金属氮化物的；以及阻挡层，位于所述顶电极和所述金属层之间并且直接接触所述顶电极和所述金属层，其中，所述阻挡层包括钛、钽或钨，并且其中，所述阻挡层沿所述阻挡层的底部不含氮。
本发明的又一些实施例提供了一种形成集成芯片的方法，包括：在导线上方沉积电耦接至所述导线的底电极层；在所述底电极层上方沉积介电层；在所述介电层上方沉积金属层；在所述金属层上方沉积导电阻挡层；在所述导电阻挡层上方沉积顶电极层，其中，所述顶电极层包括金属元素和非金属元素，其中，所述顶电极层的沉积使所述导电阻挡层暴露于包含所述非金属元素的气体中，并且其中，所述导电阻挡层阻止所述非金属元素从气体扩散至所述金属层；图案化所述底电极层和所述顶电极层、所述介电层、所述导电阻挡层和所述金属层以形成存储单元。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了包括顶电极阻挡层的电阻式随机存取存储器(RRAM)单元的一些实施例的截面图。
图2示出了在图1的RRAM单元的一些实施例中，描述原子百分比作为各种材料的位置的函数的曲线图。
图3示出了图1的RRAM单元的一些可选实施例的截面图，其中，顶电极阻挡层是多层膜。
图4A至图4G示出了图1的RRAM单元的各个实施例的截面图，其中，RRAM单元位于集成电路芯片的互连结构中。
图5A和图5B示出了集成电路芯片的一些实施例的截面图，其中RRAM单元与单独的一晶体管一电阻器(1T1R)单元集成并且包括单独的顶电极阻挡层。
图6示出了图5A和图5B的集成电路芯片的一些实施例的顶视图。
图7至图15示出了用于形成与1T1R单元集成并且包括顶电极阻挡层的RRAM单元的方法的一些实施例的一系列截面图。
图16示出了图7至图15的方法的一些实施例的框图。
图17至图21示出了图7至图15的方法的一些可选实施例的一系列截面图，其中，顶电极阻挡层具有U形轮廓。
图22示出了图17至图21的方法的一些实施例的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在一些实施例中，电阻式随机存取存储器(RRAM)单元包括底电极、位于底电极上面的切换层、位于切换层上面的有源金属层以及位于有源金属层上面的顶电极层。在RRAM单元的操作期间，RRAM单元被交替地设置为低电阻状态(LRS)并且被复位为高电阻状态(HRS)。为了设置RRAM单元，从顶电极至底电极施加具有正极性的设置电压。设置电压引起有源金属层的氧化并形成金属阳离子。此外，来自设置电压的电场使金属阳离子向底电极迁移并在切换层中还原成金属丝。形成金属丝将切换层并且由此RRAM单元变为LRS。为了复位RRAM单元，从顶电极至底电极施加具有负极性的复位电压。复位电压使金属丝形成并由此溶解金属丝的工艺反向。溶解金属丝会改变切换层，并且由此使RRAM单元变为HRS。
在一些实施例中，顶电极是或包括金属氮化物。对顶电极使用金属氮化物比铂、钌或其它一些贵金属便宜。然而，在顶电极的形成期间使用的氮气和/或顶电极中的氮可能扩散到有源金属层中，并在顶电极和有源金属层之间形成不期望的切换层。不期望的切换层以与上述切换层相同的方式在HRS和LRS之间改变，除了不期望的切换层的金属丝从顶电极延伸到有源金属层，以及用于在HRS和LRS之间切换的极性相反之外。由于极性相反，所以当切换层处于LRS时，不期望的切换层处于HRS，反之亦然。这具有增加RRAM单元的整体电阻的效果，尤其是处于LRS时。由于电阻增加，RRAM单元的工作参数可能超出范围和/或RRAM单元的切换窗口(即，处于LRS和HRS的RRAM单元的电阻之间的差异)可能减小。这进而可能降低RRAM单元的制造良率和/或可靠性。
本申请的各个实施例针对包括顶电极阻挡层的RRAM单元。在一些实施例中，RRAM单元包括底电极、位于底电极上方的切换层、位于切换层上方的有源金属层、位于有源金属层上方的顶电极阻挡层以及位于顶电极阻挡层上方的顶电极。顶电极和底电极对氧的反应性均低于有源金属层，并且每个均包含金属元素。此外，顶电极包括氮或一些其它合适的非金属元素。顶电极阻挡层是导电的，并且被配置为阻挡或以其它方式减少非金属元素从顶电极到有源金属层的扩散。
在顶电极是或包括金属氮化物并且非金属元素是氮的至少实施例中，将顶电极阻挡层布置在顶电极和有源金属层之间可以减小顶电极处的寄生电阻。例如，在没有顶电极阻挡层的情况下，氮可能扩散到有源金属层中并产生不期望的切换层。该不期望的切换层可以变为HRS，而切换层变为LRS，反之亦然，由此不期望的切换层可能导致寄生电阻。通过减小顶电极处的寄生电阻，可以扩大RRAM单元的切换窗口，可以改善RRAM单元的可靠性，并且制造良率可以更高。在一些实施例中，当处于LRS时，顶电极阻挡层将RRAM单元的寄生电阻从约15千欧减小至约30欧。但是，其它合适的电阻值也是可以的。
参考图1，提供了包括顶电极阻挡层104的RRAM单元102的一些实施例的截面图100。如上所述，顶电极阻挡层104阻挡或以其它方式减少氮或一些其它合适的非金属元素在顶电极106中的扩散，以减小顶电极106处的寄生电阻。RRAM单元102例如可以与集成电路(IC)芯片中的其它器件集成和/或例如可以是阳离子型RRAM单元或某种其它合适类型的RRAM单元。注意，阳离子型RRAM单元有时被称为可编程金属化单元(PMC)或导电桥随机存取存储器(CBRAM)单元。
底电极108、切换层110和有源金属层112与顶电极阻挡层104和顶电极106堆叠以限定RRAM单元102。切换层110位于底电极108上面，有源金属层112位于切换层110上面，顶电极阻挡层104位于有源金属层112上面，并且顶电极106位于顶电极阻挡层104上面。在RRAM单元102工作期间，金属丝114重复形成并溶解在切换层110中，以在RRS和HRS之间改变RRAM单元102。在形成金属丝114时，从顶电极106至底电极108施加具有正极性的设置电压。设置电压引起有源金属层112的氧化并形成金属阳离子。此外，来自设置电压的电场使金属阳离子迁移到切换层110并还原成金属丝114。在溶解金属丝114时，从顶电极106至底电极108施加具有负极性的复位电压。复位电压使金属丝114氧化并形成金属阳离子。此外，来自复位电压的电场使金属阳离子迁移到有源金属层112并还原成有源金属层112。
顶电极106和底电极108以及有源金属层112是导电的。然而，与顶电极106和底电极108相比，有源金属层112具有电化学活性。因此，顶电极106和底电极108具有比有源金属层112更低的氧反应性，并且比有源金属层112依赖更多的能量进行氧化。例如，顶电极106和底电极108可以依赖5个或更多的电子伏特(eV)来氧化，而有源金属层112可以依赖3个或更少eV来氧化。但是，其它eV值也是可以的。顶电极106和/或底电极108可以例如是或包括氮化钛、氮化钽、氮化钨、一些其它合适的金属氮化物、一些其它合适的材料或前述的任何组合。有源金属层112可以例如是或包括铝、铜、银、镍、一些其它合适的金属或前述的任何组合。
顶电极106包括金属元素和非金属元素。在一些但不是全部实施例中，顶电极106由金属元素和非金属元素组成或基本由金属元素和非金属元素组成。非金属元素减少了氧可能结合到金属元素的位置，并且由此降低了氧反应性。因此，可以不使用铂、钌和其它昂贵的贵金属来形成顶电极106。在一些实施例中，金属元素的原子与非金属元素的原子的比率在约1:1和1:1.1之间，以使氧可结合至金属元素的位置饱和或基本饱和。在一些实施例中，金属元素的原子百分比为约50％和/或非金属元素的原子百分比为约50％。金属元素可以例如是钛、钨、钽或其它合适的元素，和/或非金属元素可以例如是氮或其它合适的元素。
尽管非金属元素降低了氧反应性并允许以较少的成本形成顶电极106，但是如果不使用顶电极阻挡层104，则非金属元素可能产生寄生电阻。顶电极阻挡层104阻止或减慢非金属元素向有源金属层112中的扩散，并且例如可以通过用于形成顶电极106的气体和/或通过顶电极106暴露于非金属元素。在其中非金属元素是氮并且有源金属层112是铝的至少实施例中，如果允许氮扩散到有源金属112中，则氮将在有源金属层112和顶电极106之间产生不期望的切换层。不期望的切换层将变为HRS，而切换层110将变为LRS，反之亦然，由此不期望的切换层将导致寄生电阻。因为当切换层110处于LRS时不期望的切换层将处于HRS，所以当切换层110以及因此RRAM单元102处于LRS时，寄生电阻将更加显著。因此，顶电极阻挡层104可以通过阻止或减慢非金属元素向有源金属层112中的扩散来减小寄生电阻。通过减小寄生电阻，可以扩大RRAM单元102的切换窗口，可以改善RRAM单元102的可靠性，并且RRAM单元102的制造良率可以更高。
在一些实施例中，底电极108是或包括钌、铂、一些其它合适的贵金属或前述的任何组合。在一些实施例中，底电极108包括金属元素和非金属元素。在一些但不是全部实施例中，底电极108由金属元素和非金属元素组成或基本由金属元素和非金属元素组成。底电极108的非金属元素可以减少氧可以结合到金属元素的位置，以降低底电极108的氧反应性和制造费用。在一些实施例中，底电极108具有与顶电极106相同的材料组成。在一些实施例中，底电极108的金属元素与顶电极106的金属元素相同和/或底电极108的非金属元素与顶电极106的非金属元素相同。
顶电极106的金属元素和/或底电极108的金属元素可以例如是或包括钛、钽、钨或一些其它合适的金属。顶电极106的非金属元素和/或底电极108的非金属元素可以例如是氮或其它合适的元素。在一些实施例中，顶电极106的金属元素与氧的反应性大于有源金属层112，但是顶电极106的非金属元素将顶电极106的氧反应性降低到小于有源金属层112的氧反应性。
在一些实施例中，顶电极106和底电极108具有约150-250埃、约150-200埃、约200-250埃或约200埃的单独的电极厚度Te。但是，其它厚度也是可以的。在一些实施例中，有源金属层112的有源金属厚度Tam为约10-500埃、约10-255埃、约255-500埃或约400埃。但是，其它厚度也是可以的。如果有源金属层112太薄(例如，小于约10埃或一些其它合适的值)，则有源金属层112可能无法将有源金属充分地供应到切换层110。如果有源金属层112太厚(例如，大于约500埃或一些其它合适的值)，有源金属层112上的电压降可能很高，并且由此可靠性可能较差。另外地或可选地，如果有源金属层112太厚(例如，大于约500埃或一些其它合适的值)，则有源金属层112可能使得与现有工艺的集成更加困难。
切换层110是用于由有源金属层112的氧化产生的金属阳离子的固体电解质。例如，在有源金属层112是铝或包含铝的情况下，切换层110可以是用于铝阳离子的固体电解质。在一些实施例中，切换层110是或包括氧化硅(例如，SiO2)、氧化铪(例如，HfO2)、氮化硅(例如，SiNx)、氧化铝(例如，Al2O3)、氧化锆(例如，ZrO2)、一些其它合适的电介质或上述的任何组合。此外，在一些实施例中，切换层110是或包括锗硫(例如，GeS)、锗硒(例如，GeSe)、锗碲(例如，GeTe)、金属氧化物、非晶硅、一些其它合适的电解质或上述的任何组合。
顶电极阻挡层104是导电的，并且如上所述，被配置为阻止或减慢顶电极106的非金属元素扩散到有源金属层112。在一些实施例中，顶电极阻挡层104是或包括钛、钽、钨、一些其它合适的阻挡材料或前述的任何组合。在一些实施例中，顶电极阻挡层104具有非晶结构，以消除晶界并增加顶电极106的非金属元素的扩散路径复杂性。可选地，在一些实施例中，顶电极阻挡层104具有纳米晶体结构，并且顶电极阻挡层104的金属晶粒是等轴晶粒而不是柱状晶粒，以增加顶电极106的非金属元素的扩散路径复杂性。通过增加顶电极106的非金属元素的路径复杂性，非金属元素通过顶电极阻挡层104的扩散被减慢或以其它方式停止。
在一些实施例中，顶电极阻挡层104是或包括顶电极106的金属元素和/或底电极108的金属元素。在一些但不是全部实施例中，顶电极阻挡层104由单个金属元素组成或基本由单个金属元素组成，诸如例如顶电极106的金属元素、底电极108的金属元素或某些其它合适的金属元素。在一些实施例中，从顶电极106的顶面到顶电极阻挡层104的底面的顶电极阻挡层104和顶电极106的组合电阻为约30欧姆、小于约1000欧姆、约10-100欧姆或某些其它合适的值。
在一些实施例中，顶电极阻挡层104具有约50-100埃、约50-75埃、约75-100埃或约50埃的阻挡厚度Tb。但是，其它厚度也是可以的。如果顶电极阻挡层104太薄(例如，小于约50埃或某些其它合适的值)，则顶电极阻挡层104可能无法阻挡或以其它方式减慢顶电极106的非金属元素通过顶电极阻挡层104的迁移，并且可能由此无法减小顶电极106处的寄生电阻。另一方面，如果顶电极阻挡层104太厚(例如，大于约100埃或某些其它合适的值)，则顶电极阻挡层104可能会向RRAM单元102引入太多电阻，并使RRAM单元102的工作参数超出规范。另外地或可选地，如果顶电极阻挡层104太厚(例如，大于约100埃或某些其它合适的值)，则顶电极阻挡层104可能使得与现有制造工艺集成更加困难。在一些实施例中，阻挡厚度Tb与顶电极106的电极厚度Te的比率为约1:2-4或一些其它合适的比率。在一些实施例中，阻挡厚度Tb和顶电极106的电极厚度Te的总和小于约250埃、约200-300埃或某些其它合适的值。
参照图2，提供了描述在图1的RRAM单元102的一些实施例中，原子百分比作为各种材料的位置的函数的曲线图200。该位置对应于距顶电极106的顶面的垂直距离，并且可以例如沿图1中的线A截取。如图所示，顶电极106主要由钛和氮构成，即有源金属层112主要由铝构成，并且顶电极阻挡层104主要由钛构成。此外，当从顶电极106过渡到顶电极阻挡层104时，氮的原子百分比下降到约零。因此，沿着顶电极阻挡层104的底部，顶电极阻挡层104没有或基本没有氮。尽管由曲线图200示出了特定的元素和原子百分比的比率，但是应当理解，在可选实施例中，其它元素和/或原子百分比的比率也是可以的。
参考图3，提供了图1的RRAM单元102的一些可选实施例的截面图300，其中，顶电极阻挡层104是多层膜。顶电极阻挡层104包括第一顶电极阻挡层104a，并且还包括位于第一顶电极阻挡层104a上面的第二顶电极阻挡层104b。第一顶电极阻挡层104a和第二顶电极阻挡层104b均与参照图1描述的顶电极阻挡层104相同，但是每一个都是或包括不同的材料。例如，第一顶电极阻挡层104a可以是或包括钽，并且第二顶电极阻挡层104b可以是或包括钛，反之亦然。但是，其它材料也是可以的。
在一些实施例中，第一顶电极阻挡层104a和第二顶电极阻挡层104b具有纳米晶体结构。在这样的实施例中，因为第一顶电极阻挡层104a和第二顶电极阻挡层104b是不同的材料，所以第一顶电极阻挡层104a的金属晶粒与第二顶电极阻挡层104b的金属晶粒不对准。这样，增加了顶电极106的非金属元素的扩散路径复杂度。通过增加扩散路径的复杂性，非金属元素通过顶电极阻挡层104的扩散被减慢或以其它方式停止。
尽管图3将RRAM单元102示出为具有两个单独的顶电极阻挡层104a、104b，但是在可选实施例中，可以使用更多的单独的顶电极阻挡层。例如，第三顶电极阻挡层可以垂直位于第二顶电极阻挡层104b和顶电极106之间并且直接接触第二顶电极阻挡层104b和顶电极106。在该实例中，第三顶电极阻挡层可以是与第一顶电极阻挡层104a和第二顶电极阻挡层104b不同的材料或可以是或包括例如与第一顶电极阻挡层104a相同的材料。作为另一实例，第一顶电极阻挡层104a和第二顶电极阻挡层104b可以交替重复，使得RRAM单元102从顶电极106到有源金属层112在第一顶电极阻挡层104a的材料与第二顶电极阻挡层104b的材料之间交替多次。在该实例中，第一顶电极阻挡层104a可以与第二顶电极阻挡层104b重复2、3、4或更多次。
参考图4A，提供了图1的RRAM单元102的一些实施例的截面图400A，其中，RRAM单元102位于集成电路芯片的互连结构402中，并且RRAM单元102的底电极108具有T形轮廓。RRAM单元102位于顶电极线404t和顶电极通孔406t下面，并且进一步位于底电极线404b上面。
顶电极通孔406t从顶电极线404t向下延伸到顶电极106。在一些实施例中(如图所示)，顶电极通孔406t延伸穿过顶电极106顶上的硬掩模408。在可选实施例中，省略硬掩模408。硬掩模408可以是或包括例如氮化硅和/或一些其它合适的电介质。顶电极线404t、底电极线404b和顶电极通孔406t可以是或包括例如铜、铝铜、一些其它合适的金属或前述的任何组合。
底电极108向下突出至底电极线404b，从而限定了将底电极108电耦接至底电极线404b的底电极通孔410。底电极108包括底电极体108b和罩住底电极体108b的下侧的底电极衬垫108l。在一些实施例中，底电极衬垫108l是粘合层，以增强形成底电极体108b的层的沉积。此外，在一些实施例中，底电极衬垫108l是扩散阻挡层，以防止底电极线404b的材料扩散到底电极体108b。底电极衬垫108l可以是或包括例如氮化钽和/或一些其它合适的导电阻挡材料。底电极体108b可以是或包括例如氮化钛和/或一些其它合适的导电材料。
在可选实施例中，省略了底电极衬垫108l。在这样的可选实施例中，底电极108可以是整个底电极108中的单一导电材料。例如，底电极108可以是或包括氮化钽、氮化钛、一些其它合适的导电材料，或上述的任何组合。当底电极108使用化学机械抛光(CMP)或一些其它合适的平坦化来形成底电极108时，由单一导电材料形成底电极108改善了沿着底电极108的顶面的平坦度，因为底电极108整个具有单一硬度，并且由此整个具有单一去除速率。这进而改善了横跨RRAM单元102的电场均匀性。
介电结构围绕RRAM单元102以及顶电极线404t、顶电极通孔406t和底电极线404b。介电结构包括沿着顶电极106的顶面的硬掩模408，并且还包括位于RRAM单元102的侧壁上的侧壁间隔件结构412。侧壁间隔件结构412包括分别位于RRAM单元102的相对侧上的一对段并且可以是或包括例如氮化硅和/或一些其它合适的电介质。可选地，介电结构包括多个金属间介电(IMD)层414、通孔介电层416、蚀刻停止层418和IMD衬垫420。
IMD层414分别围绕底电极线404b和顶电极线404t。IMD层414可以是或包括例如极低k电介质和/或一些其它合适的电介质。通孔介电层416、蚀刻停止层418和IMD衬垫420堆叠在IMD层414之间。
通孔介电层416围绕底电极通孔410、位于RRAM单元102和下电极线404b之间。在一些实施例中，通孔介电层416是多层膜，其包括下部通孔介电层416a和位于下部通孔介电层416a上面的上部通孔介电层416b。下部通孔介电层416a和上部通孔介电层416b是不同的材料，并且可以例如分别是或包括碳化硅和富硅氧化物。但是，其它材料也是可以的。在可选实施例中，通孔介电层416是单层。
蚀刻停止层418覆盖通孔介电层416并包裹在RRAM单元102的顶部周围。此外，IMD衬垫420覆盖并内衬蚀刻停止层418，以将蚀刻停止层418与相邻的一个IMD层414分隔开。IMD衬垫420可以是或包括例如正硅酸乙酯(TEOS)氧化物和/或一些其它合适的电介质。蚀刻停止层418可以是或包括例如碳化硅和/或一些其它合适的电介质。
参考图4B，提供了图4A的RRAM单元102的一些可选实施例的截面图400B，其中，侧壁间隔件结构412的顶部边缘与顶电极阻挡层104齐平。因此，蚀刻停止层418接触顶电极阻挡层104的侧壁。在可选实施例中，侧壁间隔件结构412的顶部边缘与顶电极106齐平。
参考图4C，提供了图4A的RRAM单元102的一些可选实施例的截面图400C，其中，侧壁间隔件结构412位于切换层110上面。此外，侧壁间隔件结构412分别内衬有源金属层112、顶电极阻挡层104和顶电极106的侧壁，但不分别内衬切换层110和底电极108的侧壁。
参考图4D，提供了图4A的RRAM单元102的一些可选实施例的截面图400D，其中，侧壁间隔件结构412由第一侧壁间隔件结构412a和第二侧壁间隔件结构412b替换。第一侧壁间隔件结构412a位于顶电极阻挡层104上面，并且分别内衬顶电极106和硬掩模408的侧壁。因此，顶电极106和硬掩模408的侧壁分别偏移顶电极阻挡层104的侧壁。第二侧壁间隔件结构412b分别内衬第一侧壁间隔件结构412a、顶电极阻挡层104、有源金属层112、切换层110和底电极108的侧壁。在可选实施例中，第二侧壁间隔件结构412b以与图4C的侧壁间隔件结构412相同的方式位于切换层110上面。第一侧壁间隔件结构412a和/或第二侧壁间隔件结构412b可以是或包括例如氮化硅和/或一些其它合适的电介质。
参考图4E，提供了图4A的RRAM单元102的一些可选实施例的截面图400E，其中，RRAM单元102的顶部在底电极通孔410处凹入。此外，RRAM单元102不具有底电极衬垫108l(见图4A)，并且在底电极通孔410处的通孔介电层416的顶角是圆化的或以其它方式弯曲的。在可选实施例中，RRAM单元102还包括如图4A所示的底电极衬垫108l和/或通孔介电层416的顶角如图4A所示。
参考图4F，提供了图4A的RRAM单元102的一些可选实施例的截面图400F，其中省略了底电极通孔410。此外，顶电极106和底电极108、顶电极阻挡层104、切换层110和有源金属层112具有U形轮廓，并且省略了图4A中的若干部件。这些省略的部件是侧壁间隔件结构412、硬掩模408、蚀刻停止层418和IMD衬垫420。如下所述，RRAM单元102可以通过单个光刻/蚀刻工艺形成，从而降低了成本。
参考图4G，提供了图4A的RRAM单元102的一些可选实施例的截面图400G，其中，顶电极106、顶电极阻挡层104和有源金属层112具有U形轮廓，并且省略了图4A中的若干部件。这些省略的部件是侧壁间隔件结构412、硬掩模408、蚀刻停止层418和IMD衬垫420。
虽然使用图1中的RRAM单元102的实施例示出了图4A至图4G，但是可以可选地使用图3中的RRAM单元102的实施例。也就是说，图4A至图4G的顶电极阻挡层104可以是参照图3示出和描述的多层膜。虽然沿着底电极108和切换层110的侧壁示出了图4B、图4D和图4E中的侧壁间隔件结构412，但是侧壁间隔件结构412可以可选地如图4C所示位于底电极108和切换层110上面。虽然图4F和图4G示出为没有蚀刻停止层418和IMD衬垫420，但是可以可选地存在蚀刻停止层418和/或IMD衬垫420。虽然图4F和图4G示出了构成RRAM单元102的各个层具有U形轮廓，但是各个层可选地具有V形轮廓或一些其它合适的轮廓。
参照图5A，提供了RRAM单元102的一些实施例的截面图500A，其中，RRAM单元102包括单独的顶电极阻挡层104，并且与单独的一晶体管一电阻器(1T1R)单元502集成在集成电路芯片中。图5A的RRAM单元102的每个如图4A的RRAM单元102示出和描述的。1T1R单元502包括单独的漏极区域504和单独的漏极侧导电路径506。
漏极区域504是衬底508的掺杂区域，并且每个具有与衬底508的邻接区域相反的掺杂类型。此外，漏极区域504通过沟槽隔离结构510彼此电隔离并且部分地限定用于分别选择RRAM单元102的存取晶体管512(部分示出)。沟槽隔离结构510延伸到衬底508的顶部，并且包括氧化硅和/或一些其它合适的介电材料。沟槽隔离结构510可以例如是浅沟槽隔离(STI)结构或一些其它合适的沟槽隔离结构。衬底508可以例如是体硅衬底、绝缘体上硅(SOI)衬底或一些其它合适的半导体衬底。
漏极侧导电路径506将漏极区域504电耦接至RRAM单元102。此外，漏极侧导电路径506由互连结构402限定，互连结构402包括多条线404和多个通孔406。多条线404包括顶电极线404t和底电极线404b。在一些实施例中，顶电极线404t对应于由其它RRAM单元(未示出)共享的位线BL。多个通孔406包括顶电极通孔406t。通孔406的最接近衬底508的层级位于层间介电(ILD)层514中，而通孔406和线404的剩余层级位于IMD层414中。线404和通孔406可以是或包括例如、铜、铝、铝铜、一些其它合适的导电材料或上述的任何组合。
至1T1R单元502一侧的外围区域516容纳外围器件518(仅部分示出)。外围器件518可以例如是金属氧化物半导体场效应晶体管(MOSFET)或一些其它合适的半导体器件。外围器件518包括位于衬底508中的一对源极/漏极区域520(仅示出了一个)，并且还包括位于源极/漏极区域520之间的栅极结构(未示出)。源极/漏极区域520是衬底508的掺杂区域，并且每个均具有与衬底508的邻接区域相反的掺杂类型。
参考图5B，提供了图5A的集成电路芯片的一些实施例的截面图500B，沿着与垂直于图5A的截面图500A的轴线正交的轴线截取。1T1R单元502包括单独的RRAM单元102、单独的漏极侧导电路径506、单独的存取晶体管512和单独的源极侧导电路径522。图5B的RRAM单元102每个如图4A的RRAM单元102示出和描述的。
存取晶体管512位于衬底508上、衬底508和互连结构402之间。此外，存取晶体管512通过沟槽隔离结构510彼此电隔离。存取晶体管512包括单独的漏极区域504、单独的源极区域524、单独的栅极介电层526和单独的栅电极528。栅电极528分别位于栅极介电层526上面，并且在一些实施例中，限定字线WL。漏极区域504和源极区域524是衬底508的掺杂区域，并且每个具有与衬底508的邻接区域相反的掺杂类型。漏极区域504分别邻接栅电极528的漏极侧，并且源极区域524分别邻接栅电极528的源极侧。存取晶体管512可以是例如MOSFET或其它合适的半导体器件。
漏极侧导电路径506将漏极区域504电耦接至RRAM单元102，并且源极侧导电路径522将源极区域524电耦接至源极线SL。漏极侧导电路径506和源极侧导电路径522由互连结构402中的多条线404和多个通孔406限定。
虽然图使用图4A中的RRAM单元实施例示出了图5A和图5B，但是可以可选地使用图1、图3和图4B至图4G的任何一个中的RRAM单元实施例。例如，图5A和图5B的RRAM单元102的每个均可以如图4F中示出的。
参考图6，提供了图5A和图5B的集成电路芯片的一些实施例的顶部布局600。图5A的截面图500A和图5B的截面图500B可以分别例如沿着线B和C或其它合适的位置截取。集成电路芯片包括多行和多列的多个RRAM单元102，从而限定了RRAM阵列602。RRAM单元102可以例如是如图1、图3、图4A至图4G、图5A和图5B中的任何一个示出和描述的。外围器件518在集成电路芯片的外围区域516处围绕RRAM阵列602。外围器件518可以例如是或包括晶体管和/或其它合适的半导体器件。此外，外围器件518可以例如实现用于操作RRAM单元102的读出/写入电路和/或其它合适的电路。
参照图7至图15，提供了用于形成RRAM单元的方法的一些实施例的一系列截面图700-1500，其中，RRAM单元包括单独的顶电极阻挡层并且与1T1R单元集成在集成电路芯片中。截面图700-1500可以例如沿着图6中的线B或其它合适的位置截取。此外，截面图700-1500可以例如对应于图5A，并且因此可以例如是如示出和描述的图5A和图5B的集成电路芯片。
如图7的截面图700所示，沟槽隔离结构510形成为延伸到衬底508的顶部。沟槽隔离结构510分别围绕并界定衬底508的将形成1T1R单元502的区域。此外，沟槽隔离结构510围绕并界定集成电路芯片的外围区域516。
还通过图7的截面图700示出的，在衬底508上形成多个半导体器件。多个半导体器件包括单独的并且分别处于待形成的1T1R单元502处的存取晶体管512。此外，多个半导体器件包括位于集成电路芯片的外围区域516处的外围器件518。存取晶体管512包括位于衬底508中的单独的漏极区域504和单独的源极区域(未示出)。此外，存取晶体管512包括单独的栅极结构(未示出)。栅极结构具有分别邻接漏极区域504的单独的漏极侧，并且还具有分别邻接源极区域的单独的源极侧。外围器件518包括位于衬底508中的一对源极/漏极区域520(仅示出了一个)，并且还包括位于源极/漏极区域520之间并邻接源极/漏极区域520的栅极结构(未示出)。
还通过图7的截面图700示出的，互连结构402部分地形成在半导体器件(例如，存取晶体管512和外围器件518)上方并电耦接至半导体器件。互连结构402包括介电结构，并且还包括堆叠在介电结构中的多条线404和多个通孔406。介电结构包括ILD层514和位于ILD层514上方的多个IMD层414。多条线404包括沿着互连结构402的顶面的多条底电极线404b。底电极线404b是单独的并且分别处于待形成的1T1R单元502处。此外，底电极线404b通过下面的线和通孔分别电耦接至存取晶体管512的漏极区域504。
如图8的截面图800所示，在互连结构402上沉积或以其它方式形成通孔介电层416。注意，为了绘制紧凑性，此处以及后续附图省略了互连结构402的下部。在一些实施例中，通孔介电层416是多层膜，其包括下部通孔介电层416a和位于下部通孔介电层416a上面的上部通孔介电层416b。下部通孔介电层416a和上部通孔介电层416b是不同的材料，并且可以例如分别是或包括碳化硅和富硅氧化物。但是，其它材料也是可以的。在可选实施例中，通孔介电层416是单层。
还通过图8的截面图800示出的，图案化通孔介电层416，以形成单独的并且分别处于待形成的1T1R单元502处的通孔开口802。通孔开口802延伸穿过通孔介电层416并分别暴露底电极线404b。图案化可以例如通过光刻/蚀刻工艺或一些其它合适的图案化工艺来实施。
如图9的截面图900所示，形成了底电极层902和底电极衬垫108l。在可选实施例中，省略了底电极衬垫108l。底电极层902和底电极衬垫108l填充通孔开口802(见图8)，并且限定单独的并且分别位于通孔开口802中的底电极通孔410。底电极层902覆盖互连结构402，并且底电极衬垫108l将底电极层902与通孔介电层416和底电极线404b分隔开。底电极层902对氧具有低反应性，并且是或包括氮化钛和/或一些其它合适的材料。这样的低反应性材料可以例如是取决于与氧反应的5eV以上的材料。底电极衬垫108l可以例如是或包括氮化钽和/或一些其它合适的材料。
还通过图9的截面图900示出的，在底电极层902上方沉积切换层904。切换层904是用于金属阳离子的固体电解质，该固体电解质由此后形成的有源金属层(未示出；见图10)的氧化产生。在一些实施例中，切换层904是或包括氮化硅和/或一些其它合适的电解质。
如图10的截面图1000所示，在切换层904上方沉积有源金属层1002、顶电极阻挡层1004和顶电极层1006。顶电极阻挡层层1004位于有源金属层1002上面，并且顶电极层1006位于顶电极阻挡层1004上面。有源金属层1002、顶电极阻挡层1004和顶电极层1006可以例如通过物理气相沉积(PVD)、化学气相沉积(CVD)、一些其它合适的沉积工艺或前述的任何组合来沉积。
有源金属层1002具有电化学活性，并且相对于顶电极层1006对氧具有较高反应性。在一些实施例中，有源金属层1002相对于顶电极阻挡层1004也对氧具有较高反应性。例如，当有源金属层1002是或包括铝并且顶电极阻挡层1004是钨或包括钨时，有源金属层1002相对于顶电极阻挡层1004可以对氧具有较高反应性。在可选实施例中，有源金属层1002相对于顶电极阻挡层1004对氧具有较低反应性。例如，当有源金属层1002是或包括铝而顶电极阻挡层1004是或包括钛时，有源金属层1002相对于顶电极阻挡层1004对氧可以具有更低反应性。此外，有源金属层1002使得有源金属层1002可以被电化学地溶解到切换层904中并且通过切换层904传导。在一些实施例中，有源金属层1002是或包括铝和/或一些其它合适的材料。
与有源金属层1002和顶电极阻挡层1004相比，顶电极层1006对氧具有较低反应性。此外，顶电极层1006在随后的处理期间阻止氧到达有源金属层1002和顶电极阻挡层1004。如果氧要到达这样的层，则可以在有源金属层1002和/或顶电极阻挡层1004上形成氧化物，从而增加了待形成的RRAM单元的电阻。这样的增加又可能使RRAM单元的工作参数超出范围和/或可能降低制造良率。在一些实施例中，顶电极层1006是或包括氮化钛、氮化钽、氮化钨、一些其它合适的材料或前述的任何组合。
顶电极层1006包括金属元素和非金属元素。在一些但不是全部实施例中，顶电极层1006由金属元素和非金属元素组成或基本由金属元素和非金属元素组成。非金属元素减少了氧可能结合到金属元素的位置，并且因此降低了氧反应性。因此，可以在不使用铂、钌和其它昂贵的贵金属的情况下形成顶电极层1006。在一些实施例中，金属元素的原子与非金属元素的原子的比率在约1:1和1:1.1之间，以基本饱和氧可以结合到金属元素的位置。在一些实施例中，金属元素的原子百分比为约50％和/或非金属元素的原子百分比为约50％。金属元素可以例如是钛、钨、钽或其它合适的元素，和/或非金属元素可以例如是氮或一些其它合适的元素。
尽管非金属元素降低了氧反应性并允许以较少的成本形成顶电极层1006，但是如果不使用顶电极阻挡层1004，则非金属元素可能会导致寄生电阻。在其中非金属元素是氮并且有源金属层1002是铝的至少实施例中，如果不使用顶电极阻挡层1004，则氮将扩散到有源金属层1002中。例如，氮可以源自用于形成顶电极层1006的氮气和/或来自顶电极层1006本身。扩散到有源金属层1002中的氮又会在有源金属层1002和顶电极层1006之间形成不期望的切换层，并因此会增加寄生电阻。顶电极阻挡层1004阻挡或减慢非金属元素向有源金属层1002中的扩散，以防止形成不期望的切换层，并且由此减小寄生电阻。通过减小寄生电阻，可以扩大形成的RRAM单元的切换窗口，可以提高可靠性，并且制造良率可以更高。
在一些实施例中，顶电极层1006具有约150-250埃、约150-200埃、约200-250埃或约200埃的电极厚度Te。在一些实施例中，有源金属层1002具有约10-500埃、约10-255埃、约255-500埃或约400埃的有源金属厚度Tam。但是，其它厚度也是可以的。
顶电极阻挡层1004是导电的，并且如上所述，被配置为阻止或以其它方式减慢顶电极层1006的非金属元素扩散到有源金属层1002。顶电极阻挡层1004是或包括顶电极层1006的金属元素。在一些但不是全部实施例中，顶电极阻挡层1004由单一金属元素组成或基本由单一金属元素组成。在一些实施例中，顶电极阻挡层1004具有非晶结构，以消除晶界并增加顶电极层1006的非金属元素的扩散路径复杂性。可选地，在一些实施例中，电极阻挡层1004具有纳米晶体结构，并且顶电极阻挡层1004的金属晶粒是等轴晶粒而不是柱状晶粒，以增加顶电极层1006的非金属元素的扩散路径复杂性。通过增加扩散路径的复杂性，非金属元素通过顶电极阻挡层1004的扩散减慢或以其它方式停止。在一些实施例中，顶电极阻挡层1004是或包括钛、钽、钨、一些其它合适的材料或前述的任何组合。在一些实施例中，从顶电极层1006的顶面到顶电极阻挡层1004的底面的电阻为约30欧姆、小于约1000欧姆、约10-100欧姆或一些其它合适的值。
在一些实施例中，顶电极阻挡层1004具有约50-100埃、约50-75埃、约75-100埃或约50埃的阻挡厚度Tb。但是，其它厚度也是可以的。如果顶电极阻挡层1004太薄(例如，小于约50埃或一些其它合适的值)，则顶电极阻挡层1004可能无法阻挡或以其它方式减慢顶电极层1006的非金属元素通过顶电极阻挡层1004的迁移。另一方面，如果顶电极阻挡层1004太厚(例如，大于约100埃或一些其它合适的值)，则顶电极阻挡层1004可能会在待形成的RRAM单元中引入过多的电阻，并且由此可能会使RRAM单元的工作参数超出规范。另外地或可选地，如果顶电极阻挡层1004太厚(例如，大于约100埃或一些其它合适的值)，则顶电极阻挡层1004可能使得与现有制造工艺的集成更加困难。在一些实施例中，阻挡厚度Tb与顶电极层1006的电极厚度Te的比率是约1:2-4或一些其它合适的比率。在一些实施例中，顶电极层1006的阻挡厚度Tb和电极厚度Te的总和小于约250埃、约200-300埃或一些其它合适的值。
如上所述，例如，可以通过PVD、CVD、一些其它合适的沉积工艺或上述的任何组合来沉积有源金属层1002、顶电极阻挡层1004和顶电极层1006。在顶电极层1006是或包括金属氮化物的实施例中，可以使用氮气来形成顶电极层1006。在没有顶电极阻挡层1004覆盖有源金属层1002的情况下，氮气可以直接撞击在有源金属层1002上并且扩散至有源金属层1002中。如上所述，这将产生对待形成的RRAM单元引入寄生电阻的不期望的切换层。因此，顶电极阻挡层1004保护有源金属层112不受可能扩散到有源金属层112中并产生不期望的切换层的周围气体(例如，氮气)的影响。
在一些实施例中，顶电极阻挡层1004和顶电极层1006通过PVD工艺在同一PVD处理室1008内一起形成。因此，其上形成顶电极阻挡层1004和顶电极层1006的半导体结构保留在PVD处理室1008内，并且在一些实施例中，从PVD处理的开始到PVD处理的结束保持静止。这防止在顶电极阻挡层1004和顶电极层1006的形成之间在顶电极阻挡层1004上形成氧化物。PVD工艺包括第一PVD步骤以形成顶电极阻挡层1004，并且进一步包括第二PVD步骤以形成位于顶电极阻挡层1004上面的顶电极层1006。
第一PVD步骤可以例如包括：使用PVD靶进行PVD沉积约1-10秒(例如，约3秒或一些其它合适的值)，同时将氩气而不是氮气流入到PVD处理室1008中。第二PVD步骤可以例如包括：使用PVD靶进行PVD沉积约5-15秒(例如，约10秒或一些其它合适的值)，同时将氩气和氮气都流入到PVD处理室1008中。因此，在形成顶电极阻挡层1004时，氮气不会流入PVD处理室1008中，以及然后在形成顶电极层1006时将氮气添加到PVD处理室1008中。在第一PVD步骤期间用于氩气的流速可以例如为约300标准立方厘米每分钟(SCCM)、约250-350SCCM或一些其它合适的流速。在第二PVD步骤期间用于氩气的流速小于在第一PVD步骤期间用于氩气的流速，并且可以例如为约200SCCM、约150-250SCCM或一些其它合适的流速。在第二PVD步骤期间，用于氮气的流速可以例如为约80标准SCCM、约50-150SCCM或一些其它合适的流速。在第一和/或第二PVD步骤期间，PVD处理室1008内的温度可以例如为约25摄氏度、约20-30摄氏度或一些其它合适的温度。PVD靶可以例如是或包括钛、钨、钽或一些其它合适的材料。
在一些实施例中，有源金属层1002与顶电极阻挡层1004和顶电极层1006原位形成。这防止了氧化物在有源金属层1002和顶电极层1006的形成之间形成在有源金属层1002和顶电极阻挡层1004上。原位形成可以例如位于PVD处理室1008和/或多室处理工具中。
在其中原位形成局限于多室处理工具的一些实施例中，将图9的结构加载到多室处理工具，并且然后在多室处理工具内沉积有源金属层1002、顶电极阻挡层1004和顶电极层1006。在这些实施例中，直至完成顶电极层1006的沉积之后，才从多室工艺去除该结构。多室处理工具可以例如具有用于沉积顶电极阻挡层1004和顶电极层1006的PVD处理室1008，并且可以进一步具有用于沉积有源金属层1002的另一PVD处理室。在其中原位形成局限于PVD处理室1008的一些实施例中，将图9的结构加载到PVD处理室1008，并且然后在PVD处理室1008内沉积有源金属层1002、顶电极阻挡层1004和顶电极层1006。在这些实施例中，直到完成顶电极层1006的沉积之后，才从PVD处理室1008去除该结构。在这些实施例中的至少一些实施例中，PVD处理室1008可容纳多个PVD靶和/或允许PVD靶被改变而不会破坏PVD处理室1008内的气氛。
如图11的截面图1100所示，硬掩模408单独形成并且分别形成在待形成的1T1R单元502处。如下所述，硬掩模408具有用于1T1R单元502的RRAM单元的图案。例如，可以通过在顶电极层1006上方沉积硬掩模层并随后将硬掩模层图案化成硬掩模408来形成硬掩模408。例如，可以通过光刻/蚀刻工艺或一些其它合适的图案化工艺来实施图案化。
如图12的截面图1200所示，利用位于适当位置的硬掩模408，对顶电极层1006(见图11)、顶电极阻挡层1004(见图11)、有源金属层1002(见图11)、切换层904(见图11)和底电极层902(见图11)实施蚀刻。蚀刻将硬掩模408的图案转印至下面的层，以形成单独的并且分别位于1T1R单元502处的RRAM单元102。RRAM单元102包括单独的顶电极106、单独的顶电极阻挡层104、单独的有源金属层112、单独的切换层110和单独的底电极108。单独的底电极108包括底电极衬垫108l和底电极体108b。
通过将单独的顶电极阻挡层104布置在单独的顶电极106和单独的有源金属层112之间，可以减小寄生电阻。例如，假设RRAM单元102的有源金属层112是或包括铝，并且RRAM单元102的顶电极106是或包括金属氮化物。在该实例中，RRAM单元102的顶电极阻挡层104阻止顶电极106的氮和/或在顶电极106的形成期间使用的氮气扩散到有源金属层112并在有源金属层112和顶电极106之间形成不期望的切换层。这样的不期望的切换层将引入寄生电阻，该寄生电阻增加了RRAM单元102的总电阻。这进而可能使RRAM单元102的工作参数超出范围，并可能降低制造良率。因此，由于顶电极阻挡层104停止了不期望的切换层的形成，因此降低了寄生电阻并且制造良率可以较高。
如图13的截面图1300所示，在RRAM单元102的侧壁上形成侧壁间隔件结构412。此外，在RRAM单元102和侧壁间隔件结构412上方沉积蚀刻停止层418、IMD衬垫420和附加的IMD层414。IMD衬垫420位于蚀刻停止层418上面，并且附加的IMD层414位于IMD衬垫420上面。
如图14的截面图1400所示，在RRAM单元102上方形成凹进至RRAM单元102之上的附加IMD层414中的多条附加线404和多个附加通孔406。多条附加线404包括分别位于RRAM单元102上面的顶电极线404t，并且多个附加通孔406包括从顶电极线404t延伸到RRAM单元102的顶电极通孔406t。
如图15的截面图1500所示，形成了单独的并且分别位于切换层110中的金属丝114。该形成可以例如包括在每个RRAM单元102上施加形成电压。例如，可以在顶电极106偏置时使RRAM单元102的底电极108接地。但是，用于形成金属丝114的其它工艺也是可以的。
虽然图7至图15参考方法进行描述，但是应该理解，图7至图15所示的结构不限于方法，而是可以独立于方法而单独存在。虽然图7至图15描述为一系列步骤，但是应该理解，在其它实施例中，步骤的顺序可以改变。虽然图7至图15示出和描述为具体的一组步骤，但是在其它实施例中，可以省略示出和/或描述的一些步骤。此外，在其它实施例中，可以包括未示出和/或描述的步骤。虽然图7至图15用图5A中的RRAM单元102的实施例示出了方法，但是可以用图1、图3和图4A至图4E的任何一个或组合中的RRAM单元102的实施例来实施方法的可选实施例。
在一些实施例中，为了实施利用图4C中的RRAM单元102的实施例的方法，图12的蚀刻在切换层904处停止。这形成了单独的顶电极106、单独的顶电极阻挡层104和单独的有源金属层112，每个的实例都在图4C中示出。然后，如图13处描述的形成侧壁间隔件结构412。此外，使用硬掩模408和侧壁间隔件结构412作为掩模，对切换层904和底电极层902选择性地实施附加蚀刻。在图13处的侧壁间隔件结构412的形成与图13处的蚀刻停止层418的沉积之间实施附加蚀刻。附加蚀刻形成单独的切换层110和单独的底电极108，每个的实例都在图4C中示出。在附加蚀刻之后，该方法从图13处的蚀刻停止层418的沉积如上所述地进行。
在一些实施例中，为了实施利用图4D中的RRAM单元102的实施例的方法，图12处的蚀刻在顶电极阻挡层1004处停止。这形成了单独的顶电极106，每个电极的实例都在图4D中示出。然后在硬掩模408和顶电极106的侧壁上形成第一侧壁间隔件结构412a，其的实例在图4D中示出。此外，使用硬掩模408和第一侧壁间隔件结构412a作为掩模，对顶电极阻挡层1004、有源金属层1002、切换层904和底电极层902选择性地实施附加蚀刻。在第一侧壁间隔件结构412a的形成与图13中的侧壁间隔件结构412的形成之间实施附加蚀刻。附加蚀刻形成单独的顶电极阻挡层104、单独的有源金属层112、单独的切换层110以及单独的底电极108，每个的实例都在图4D中示出。在附加蚀刻之后，该方法从图13的侧壁间隔件结构412的形成如上所述地进行。在这些实施例中，可以将在图13处形成的侧壁间隔件结构412更恰当地称为第二侧壁间隔件结构412b，其实例在图4D中示出。
参考图16，提供了图7至图15的方法的一些实施例的框图1600。
在1602中，在衬底上方部分地形成互连结构，其中该互连结构包括底电极线。见例如图7。
在1604中，在互连结构上方形成通孔介电层。见例如图8。
在1606中，形成延伸穿过通孔介电层至底电极线的底电极通孔。见例如图8和图9。
在1608中，在通孔介电层和底电极通孔上形成存储器膜，其中，存储器膜包括切换层、位于切换层上方的有源金属层、位于有源金属层上方的顶电极阻挡层，以及位于顶电极阻挡层上方的顶电极层，并且其中，顶电极阻挡层阻挡顶电极层的材料扩散到有源金属层。见例如图9和图10。
在1610中，图案化存储器膜以形成位于底电极通孔上面并且电耦接至底电极通孔的存储单元。见例如图11和图12。
在1612中，完成存储单元周围的互连结构。见例如图13和图14。
在1614中，在存储单元上施加形成电压以在切换层中形成金属丝。见例如图15。
虽然图16的框图1600在此处示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的，并且此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
参考图17至图21，提供了图7至图15的方法的一些可选实施例的一系列截面图1700-2100，其中，利用图4F中的RRAM单元102的实施例来实施该方法。如与图7至图15中的截面图700-1500一样，截面图1700-2100可以例如沿着图6中的线B或一些其它合适的位置截取。
如图17的截面图1700所示，部分地形成互连结构402。互连结构402包括介电结构，多条线404和多个通孔(未示出)。介电结构包括多个IMD层414，并且还包括位于IMD层414之间的通孔介电层416。在一些实施例中，通孔介电层416是包括下部通孔介电层416a和位于下部通孔介电层416a上面的上部通孔介电层416b的多层膜。在可选实施例中，通孔介电层416是单层。此外，线404和通孔交替地堆叠在介电结构中以限定导电路径。互连结构402可以例如如参考图7示出和描述的部分地形成。注意，为了绘图紧凑性，仅示出了互连结构402的上部。互连结构402的其余部分可以例如如图7所示。还要注意，尽管未示出，互连结构402位于衬底和半导体器件上面并电耦接至衬底和半导体器件。衬底和/或半导体器件可以例如如图7所示，和/或可以例如如参考图7描述的形成。
如图18的截面图1800所示，图案化通孔介电层416和通孔介电层416顶上的IMD层414，以形成单独的并且分别位于待形成的1T1R单元502处的存储单元开口1802。图案化例如可以通过光刻/蚀刻工艺或一些其它合适的图案化工艺来实施。
如图19的截面图1900所示，沉积内衬存储单元开口1802(见图18)的底电极层902、切换层904、有源金属层1002、顶电极阻挡层1004和顶电极层1006。底电极层902、切换层904、有源金属层1002、顶电极阻挡层1004和顶电极层1006例如可以是参考图9和图10描述的，并且可以例如如参考图9和图10描述的形成。例如，可以通过PVD工艺将顶电极阻挡层1004和顶电极层1006沉积在一起，其实例参考图10描述。例如，可以在共用处理室(例如，图10的PVD处理室1008)内和/或共用多室处理工具内原位沉积有源金属层1002、顶电极阻挡层1004和顶电极层1006。
如图20的截面图2000所示，对底电极层902(见图19)、切换层904(见图19)、有源金属层1002(见图19)、顶电极阻挡层1004(见图19)和顶电极层1006(见图19)实施平坦化形成单独并且分别位于1T1R单元502处的RRAM单元102。单元102包括单独的顶电极106、单独的顶电极阻挡层104、单独的有源金属层112、单独的切换层110和单独的底电极108。平坦化例如可以是或包括CMP或一些其它合适的平坦化。
因为平坦化将来自图18处的图案化的图案转印到RRAM单元102的各个层，所以可以通过单个光刻/蚀刻工艺来形成RRAM单元102。这与可用于形成图7至图15的RRAM单元102的多个光刻/蚀刻工艺(例如分别在图8和图11处)相反。通过减少光刻/蚀刻工艺的数量，减小了成本。
如图21的截面图2100所示，在RRAM单元102上方沉积附加IMD层414。此外，多条附加线404和多个附加通孔406形成在RRAM单元102上方，凹进至RRAM单元102之上的附加IMD层414中。多条附加线404和多个附加通孔406例如可以如参考图13和图14描述的形成。
还通过图21的截面图2100示出，形成了单独的并且分别位于切换层110中的金属丝114。例如，该形成可以如参考图15描述的实施。
虽然图17至图21参考方法进行描述，但是应该理解，图17至图21所示的结构不限于方法，而是可以独立于方法而单独存在。虽然图17至图21描述为一系列步骤，但是应该理解，在其它实施例中，步骤的顺序可以改变。虽然图17至图21示出和描述为具体的一组步骤，但是在其它实施例中，可以省略示出和/或描述的一些步骤。此外，在其它实施例中，可以包括未示出和/或描述的步骤。虽然图17至图21用图4F中的RRAM单元102的实施例示出了方法，但是可以用图1、图3和图4G的RRAM单元102的实施例来实施方法的可选实施例。
在一些实施例中，为了实施利用图4G中的RRAM单元102的实施例的方法，可以在图17中的通孔介电层416的沉积和通孔介电层416的顶上的IMD层414的沉积之间实施图8和图9处的步骤。此外，在图17的通孔介电层416的沉积和通孔介电层416的顶上的IMD层414的沉积之间图案化产生的底电极层902和产生的切换层904。图案化形成单独的底电极108和单独的切换层110，其实例在图12中可见，并且可以例如通过光刻/蚀刻工艺或一些其它合适的图案化工艺来实施。在图17中沉积通孔介电层416顶上的IMD层414之后，对IMD层414的顶部实施图案化。此外，该方法从图18中的IMD层414的图案化如上所述进行。然而，代替暴露底电极线404b的图18中的图案化，该图案化暴露单独的切换层110。
参考图22，提供了图17至图21的方法的一些实施例的框图2200。
在2202中，在衬底上方部分地形成互连结构，其中，该互连结构包括底电极线。见例如图17。
在2204中，在互连结构上方堆叠地形成通孔介电层和IMD层。见例如图17。
在2206中，图案化通孔介电层和IMD层，以形成位于底电极线上面并暴露底电极线的存储单元开口。见例如图18。
在2208中，将存储器膜沉积在IMD层上并填充存储单元开口，其中存储器膜包括切换层、位于切换层上方的有源金属层、位于有源金属层上方的顶电极阻挡层，以及位于顶电极阻挡层上方的顶电极层，并且其中，顶电极阻挡层阻挡顶电极层的材料扩散至有源金属层。见例如图19。
在2210中，对存储器膜实施平坦化，直至存储器膜的顶面与IMD层的顶面大致齐平。见例如图20。
在2212中，完成存储单元周围的互连结构。见例如图21。
在2214中，在存储单元上施加形成电压以在切换层中形成金属丝。见例如图21。
虽然图22的框图2200在此处示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的，并且此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
在一些实施例中，本公开提供了RRAM单元，该RRAM单元包括：底电极；位于底电极上方的切换层；位于切换层上方的有源金属层；位于有源金属层上方的顶电极，其中，顶电极包括金属元素和非金属元素，并且其中，顶电极对氧的反应性低于有源金属层；以及位于顶电极和有源金属层之间的阻挡层，其中，该阻挡层是导电的并且被配置为阻挡非金属元素从顶电极至有源金属层的扩散。在一些实施例中，阻挡层基本由金属元素组成。在一些实施例中，非金属元素是氮。在一些实施例中，顶电极包括氮化钛、氮化钽或氮化钨，有源金属层包括铝，并且阻挡层基本由钛、钽或钨组成。在一些实施例中，阻挡层的厚度在约50-100埃之间。在一些实施例中，顶电极中的金属元素的原子与顶电极中的非金属元素的原子的比率为约1:1至约1:1.1。在一些实施例中，阻挡层与氧的反应性高于有源金属层。在一些实施例中，阻挡层与氧的反应性低于有源金属层。在一些实施例中，有源金属层包括多数元素，其中RRAM单元还包括位于切换层中的导电丝，并且其中导电丝基本由多数元素组成。
在一些实施例中，本公开提供了集成芯片，包括：衬底；以及存储单元位于所述衬底上方，并且该存储单元包括：底电极；以及位于底电极上方的固体电解质层；金属层位于固体电解质层上方并被配置为电化学溶解在固体电解质层中；位于金属层上方并且包括金属氮化物的顶电极；以及位于顶电极和金属层之间并且直接接触顶电极和金属层的阻挡层，其中，该阻挡层包括钛、钽或钨，并且其中，该阻挡层沿该阻挡层的底部基本不含氮。在一些实施例中，阻挡层具有U形轮廓。在一些实施例中，阻挡层的宽度小于金属层的宽度。在一些实施例中，集成芯片还包括：位于底电极下方的线；以及位于线和存储单元之间的通孔介电层，其中，底电极具有T形轮廓，该T形轮廓位于通孔介电层上面并且穿过通孔介电层突出至线。在一些实施例中，顶电极中的金属元素的原子百分比为约50％，其中，该顶电极中的氮的原子百分比为约50％。
在一些实施例中，本公开提供了方法，该方法包括：在导线上方沉积电耦接至导线的底电极层；在底电极层上方沉积介电层；在介电层上方沉积金属层；在金属层上方沉积导电阻挡层；在导电阻挡层上方沉积顶电极层，其中，顶电极层包括金属元素和非金属元素，其中，顶电极层的沉积使导电阻挡层暴露于包含非金属元素的气体中，并且其中，导电阻挡层阻止非金属元素从气体扩散至金属层；图案化底电极层和顶电极层、介电层、导电阻挡层和金属层以形成存储单元。在一些实施例中，顶电极层、导电阻挡层和金属层在相同的多室处理工具中原位沉积。在一些实施例中，使用公用金属靶和公用处理室通过PVD将导电阻挡层和顶电极层沉积在一起。在一些实施例中，在沉积导电阻挡层期间，共用处理室不存在气体，并且随后在顶电极层的沉积期间将气体添加到共用处理室中。在一些实施例中，该方法还包括在存储单元上施加形成电压，其中，该施加使得金属阳离子从金属层迁移到介电层，并且进一步使得在介电层中由金属阳离子形成金属丝。在一些实施例中，该方法还包括：沉积覆盖导线的第二介电层；以及图案化第二介电层以形成位于导线上方并暴露导线的开口，其中，底电极层和顶电极层、介电层、导电阻挡层和金属层沉积为覆盖第二介电层并内衬开口，其中，底电极层和顶电极层、介电层、导电阻挡层和金属层的图案化包括对底电极层和顶电极层以及导电阻挡层的平坦化。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种电阻式随机存取存储器(RRAM)单元，包括：
底电极；
切换层，位于所述底电极上方；
有源金属层，位于所述切换层上方；
顶电极，位于所述有源金属层上方，其中，所述顶电极包括金属元素和非金属元素，并且其中，所述顶电极对氧的反应性低于所述有源金属层；以及
阻挡层，位于所述顶电极和所述有源金属层之间，其中，所述阻挡层是导电的并且被配置为阻挡所述非金属元素从所述顶电极至所述有源金属层的扩散。
2.根据权利要求1所述的电阻式随机存取存储器单元，其中，所述阻挡层由所述金属元素组成。
3.根据权利要求1所述的电阻式随机存取存储器单元，其中，所述非金属元素是氮。
4.根据权利要求1所述的电阻式随机存取存储器单元，其中，所述顶电极包括氮化钛、氮化钽或氮化钨，所述有源金属层包括铝，并且所述阻挡层由钛、钽或钨组成。
5.根据权利要求1所述的电阻式随机存取存储器单元，其中，所述阻挡层的厚度在50-100埃之间。
6.根据权利要求1所述的电阻式随机存取存储器单元，其中，所述顶电极中的所述金属元素的原子与所述顶电极中的所述非金属元素的原子的比率为1:1至1:1.1。
7.根据权利要求1所述的电阻式随机存取存储器单元，其中，所述阻挡层与氧的反应性高于所述有源金属层。
8.根据权利要求1所述的电阻式随机存取存储器单元，其中，所述阻挡层与氧的反应性低于所述有源金属层。
9.一种集成芯片，包括：
衬底；以及
存储单元，位于所述衬底上方，并且包括：
底电极；以及
固体电解质层，位于所述底电极上方；
金属层，位于所述固体电解质层上方并被配置为电化学溶解在所述固体电解质层中；
顶电极，位于所述金属层上方并且包括金属氮化物的；以及
阻挡层，位于所述顶电极和所述金属层之间并且直接接触所述顶电极和所述金属层，其中，所述阻挡层包括钛、钽或钨，并且其中，所述阻挡层沿所述阻挡层的底部不含氮。
10.一种形成集成芯片的方法，包括：
在导线上方沉积电耦接至所述导线的底电极层；
在所述底电极层上方沉积介电层；
在所述介电层上方沉积金属层；
在所述金属层上方沉积导电阻挡层；
在所述导电阻挡层上方沉积顶电极层，其中，所述顶电极层包括金属元素和非金属元素，其中，所述顶电极层的沉积使所述导电阻挡层暴露于包含所述非金属元素的气体中，并且其中，所述导电阻挡层阻止所述非金属元素从气体扩散至所述金属层；
图案化所述底电极层和所述顶电极层、所述介电层、所述导电阻挡层和所述金属层以形成存储单元。
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