KR20080080404A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

플러그(35)가 매립된 절연막(31) 위에 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)과 칼코게나이드로 이루어지는 고체 전해질 영역(46)과 상부 전극 영역(47)이 순서대로 형성되어 있다. 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)은, 돔 형상의 전극 부분(43)과, 전극 부분(43)의 주위를 매립하는 절연막(44)으로 이루어지고, 플러그(34) 위에 적어도 하나의 전극 부분(43)이 존재하고 있다. 전극 부분(43)은, 산화 탄탈과 같은 전계가 인가되어도 안정된 제1 구성물로 이루어지는 제1 부분과, 구리 또는 은과 같은 전계의 인가에 의해 고체 전해질 영역(42) 내로 확산해서 이동하기 쉬운 제2 구성물로 이루어지는 제2 부분으로 이루어진다. 전극 부분(43)으로부터 공급된 제2 구성물이 고체 전해질 영역(46) 내를 이동함으로써 정보가 기억된다.
구성물 방출 셀, 고체 전해질 영역, 산화 탄탈, 절연막, 칼코게나이드

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE, AND ITS MANUFACTURING METHOD}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 불휘발성의 기억 소자를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
극성 메모리(polarized memory) 혹은 고체 전해질 메모리라고 불리는 불휘발성 메모리가 알려져 있다(예를 들면, 비특허 문헌 1 및 비특허 문헌 2 참조). 이것은, 기억 소자에 인가되는 전압의 방향에 따라서, 기억 소자의 저항이 변화됨으로써 기억 정보가 기입되는 메모리이다. 이 메모리는, 저항값을 신호로서 이용하기 때문에, 판독 신호가 크고, 센스 동작이 용이하다. 기억 장치의 구성은, 재기입 전압의 극성 이외에는 상변화 메모리와 동일하다.
상변화 메모리에 대해서는, 예를 들면 미국 특허 제5,883,827호 명세서(특허 문헌 1) 등에 기재되어 있다.
상기 미국 특허 제5,883,827호 명세서(특허 문헌 1)의 도 12의 상변화 메모리의 구성에 따르면, 해당 상변화 메모리는, 메모리 어레이와 로우(행) 디코더 XDEC, 비트(열) 디코더 YDEC, 판독 회로 RC, 기입 회로 WC로 구성된다. 메모리 어레이는, 워드선 WLp(p=1, …, n)와 데이터선 DLr(r=1, …, m)의 각 교점에 메모리 셀 MCpr이 배치되어 이루어진다. 각 메모리 셀은, 직렬 접속된 기억 소자 R과 선택 트랜지스터 QM이, 비트선 DL과 접지 전위 사이에 삽입된 구성이다. 워드선 WL이 선택 트랜지스터의 게이트에, 비트 선택선 YSr(r=1, …, m)이 대응하는 비트 선택 스위치 QAr에 각각 접속된다.
이러한 구성에 의해, 로우 디코더 XDEC에서 선택된 워드선 상의 선택 트랜지스터가 도통하고, 또한 비트 디코더 YDEC에서 선택된 비트 선택선에 대응하는 비트 선택 스위치가 도통함으로써, 선택 메모리 셀 내에 전류 경로가 형성되어, 공통 비트선 I/O에 판독 신호가 발생된다. 선택 메모리 셀 내의 저항값은, 기억 정보에 따라 차가 있으므로, 공통 비트선 I/O에 출력되는 전압은 기억 정보에 따라 차가 생긴다. 이 차를 판독 회로 RC에서 판별함으로써, 선택 메모리 셀의 기억 정보가 판독된다.
[특허 문헌 1] 미국 특허 제5,883,827호 명세서
[비특허 문헌 1] 티·사카모토(T.Sakamoto), 에스·가에리야마(S.Kaeriyama), 에이치·스나무라(H.Sunamura), 엠·미즈노(M.Mizuno), 에이치·가와우라(H.Kawaura), 티·하세가와(T.Hasegawa), 케이·테라베(K.Terabe), 티·나까야마(T.Nakayama), 엠·아오노(M.Aono), 「아이 트리플 인터내셔널 솔리드-스테이트 서킷 컨퍼런스 2004(IEEE International Solid-State Circuits Conference(ISSCC))2004)」, 다이제스트(Digest), (미국), 2004년, p.16.3
[비특허 문헌 2]엠·엔·고지끼(M.N.Kozicki), 시·고파란(C.Gopalan), 엠·발라크리슈난(M.Balakrishnan), 엠·박(M.Park), 엠·미트코바(M.Mitkova), 「프로 시딩 논-볼라타일 메모리 테크놀로지 심포지엄 2004(Proc. Non-Volatile Memory Technology Symposium(NVMTS)2004) 」, (미국), 2004년, p.10∼17
<발명의 개시>
<발명이 해결하고자 하는 과제>
본 발명자의 검토에 따르면, 다음의 것을 알 수 있다.
금속을 전극으로 하고, 칼코게나이드를 고체 전해질로 하여 전극 사이에 고체 전해질을 배치한 금속-칼코게나이드 고체 전해질 메모리는, 이온 이동이 메모리 메카니즘으로서, Ag, Cu 등의 플러스 이온의 농도가 높은 저저항의 도전 패스가 칼코게나이드층 혹은 산화물층 내에 형성된다. 전극 사이의 전압을 제어함으로써, 금속의 전극으로부터 고체 전해질에 확산한 금속 이온에 의한 도전 패스를 제어해서 저항값을 변화시킬 수 있어, 불휘발 메모리성이 있다. 그러나, 메모리의 재기입을 반복하면, 금속의 전극으로부터 금속 이온이 고체 전해질에 확산해서 전극의 형상이 변화되게 되어, 재기입 특성이 안정되지 않고, 저항이 재기입마다 변동할 가능성이 있다. 또한, 메모리의 재기입을 반복하면, 전극으로부터의 확산에 의해 고체 전해질 내의 Ag, Cu 등의 농도가 지나치게 높아져서, ON과 OFF의 중간의 저항으로 변화되지 않게 될 가능성이 있다. 이들은, 정보의 기억이 가능한 반도체 장치의 성능을 저하시킨다.
본 발명의 목적은, 정보의 기억이 가능한 반도체 장치의 성능을 향상시킬 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨 부 도면으로부터 명백해질 것이다.
<발명을 해결하기 위한 수단>
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 장치는, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 셀과, 상기 제2 구성물 방출 셀에 근접한 고체 전해질 영역을 갖고, 상기 제2 구성물 방출 셀로부터 공급된 상기 제2 구성물이 상기 고체 전해질 영역 내를 이동해서 물리 특성이 변화됨으로써 정보를 기억하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은, 제2 구성물 방출 셀과, 상기 제2 구성물 방출 셀에 근접한 고체 전해질 영역을 갖고, 상기 제2 구성물 방출 셀로부터 공급된 원소가 상기 고체 전해질 영역 내를 이동함으로써 물리 특성이 변화되어 정보를 기억하는 반도체 장치의 제조 방법으로서，(a) 반도체 기판을 준비하는 공정, (b) 상기 반도체 기판 위에, 상기 제2 구성물 방출 셀 형성용의 제1 재료막을 형성하는 공정, (c) 그 중 적어도 하나가 상기 제2 구성물 방출 셀로 되는 복수의 부분으로, 상기 제1 재료막을 분할하는 공정, (d) 상기 (c) 공정 후, 상기 반도체 기판 위에 상기 제2 구성물 방출 셀을 덮도록 제1 절연 영역을 형성하는 공정, (e) 상기 제2 구성물 방출 셀에 근접한 상기 제1 절연 영역을 제거하고, 상기 제2 구성물 방출 셀의 주위에 상기 제1 절연 영역을 남기는 공정, (f) 상기 (e) 공정 후, 상기 제2 구성물 방출 셀 및 상기 제1 절연 영역 위에 상기 고체 전해질 영역을 형성하는 공정을 갖는 것이다.
상기한 물리 특성이 변화된다고 하는 것은, 예를 들면 상기 구성을 양측으로부터 사이에 둔 전극 사이의 전기 저항이 변화되는 것, 전기 용량이 변화되는 것 등을 나타낸다. 전기 저항이 변화되는 것이 보다 바람직하다.
<발명의 효과>
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
정보의 기억이 가능한 반도체 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 형태의 반도체 장치의 메모리 영역의 메모리 어레이의 구조의 예를 도시하는 회로도.
도 2는 도 1의 어레이 구성에 대응하는 평면 레이아웃을 도시하는 평면도.
도 3은 본 발명의 일 실시 형태의 반도체 장치의 주요부 단면도.
도 4는 도 3의 반도체 장치의 저항 소자 근방 영역의 주요부 단면도.
도 5는 도 4의 저항 소자의 주요부 단면도.
도 6은 고체 전해질 영역의 상태와 저항 소자의 저항값의 관계를 나타내는 표.
도 7은 본 발명의 다른 실시 형태의 반도체 장치의 저항 소자 근방 영역의 주요부 단면도.
도 8은 메모리 어레이의 판독 동작 타이밍을 도시하는 설명도.
도 9는 메모리 어레이의 기입 동작 타이밍을 도시하는 설명도.
도 10은 본 발명의 일 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도.
도 11은 도 10에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 12는 도 11에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 13은 도 12에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 14는 도 13에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 15는 도 14에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 16은 도 15에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 17은 도 16에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 18은 도 17에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 19는 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출층의 형성 공정 중의 주요부 단면도.
도 20은 도 19에 후속하는 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출층의 형성 공정 중의 주요부 단면도.
도 21은 도 20에 후속하는 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출층의 형성 공정 중의 주요부 단면도.
도 22는 도 21에 후속하는 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출층의 형성 공정 중의 주요부 단면도.
도 23은 도 22에 후속하는 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출층의 형성 공정 중의 주요부 단면도.
도 24는 도 23에 후속하는 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출층의 형성 공정 중의 주요부 단면도.
도 25는 도 24에 후속하는 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출층의 형성 공정 중의 주요부 단면도.
도 26은 본 발명의 다른 실시 형태의 반도체 장치의 주요부 단면도.
도 27은 본 발명의 다른 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도.
도 28은 도 27에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 29는 도 28에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 30은 도 29에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면 도.
도 31은 도 30에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 32는 도 31에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 33은 본 발명의 다른 실시 형태의 반도체 장치의 주요부 단면도.
도 34는 본 발명의 다른 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도.
도 35는 도 34에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 36은 도 35에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 37은 도 36에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 38은 도 37에 후속하는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
<발명을 실시하기 위한 최량의 형태>
이하의 실시 형태에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것은 아니고, 한쪽은 다른쪽의 일부 또는 전부의 변형예, 상세, 보충 설 명 등의 관계에 있다. 또한，이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이라도 이하라도 된다. 또한，이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이다라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복된 설명은 생략한다. 또한，이하의 실시 형태에서는, 특별히 필요할 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙으로 하여 반복하지 않는다.
또한, 실시 형태에서 이용하는 도면에서는, 단면도이어도 도면을 보기 쉽게 하기 위해서 해칭을 생략하는 경우도 있다. 또한, 평면도이어도 도면을 보기 쉽게 하기 위해서 해칭을 붙이는 경우도 있다.
[실시 형태 1]
본 실시 형태의 반도체 장치 및 그 제조 방법을 도면을 참조하여 설명한다.
본 실시 형태의 반도체 장치는, 불휘발성 메모리(불휘발성 기억 소자)를 갖는 반도체 장치이며, 불휘발성 메모리의 메모리 셀 어레이가 형성된 메모리 영역을 갖고 있다.
이 메모리 영역의 메모리 어레이의 구조의 예를, 도 1의 회로도를 참조하여 설명한다.
도 1에 도시되는 메모리 어레이의 구조는, NOR형으로서 알려진 것이며, 판독을 고속으로 행할 수 있기 때문에, 시스템 프로그램의 저장에 알맞고, 예를 들면, 단체 메모리칩, 혹은 마이크로컴퓨터 등의 논리 LSI 혼재용으로서 이용된다. 또한, 메모리 셀이 공통의 소스선 CSL에 각각 접속되어 있고, 이 공통 소스선 CSL이 전원 전압 VDD와 접지 전압 VSS의 중간 전압으로 고정되어 있는 것에 특징이 있다. 도 1에서는, 도면이 번잡해지는 것을 방지하기 위해서, WL1 내지 WL4의 워드선 4개, BL1 내지 BL4의 비트선 4개의, 어레이의 일부를 나타내는 것에 그치고 있다. MC11 내지 MC14는, WL1에 접속된 4개의 메모리 셀을 나타낸다. 마찬가지로, MC21 내지 MC24, MC31 내지 MC34, MC41 내지 MC44는, 각각, WL2로부터 WL4에 접속된 메모리 셀을 나타낸다. BL1은, MC11 내지 MC41의 메모리 셀이 접속된 비트선이다. 마찬가지로, MC12 내지 MC42, MC13 내지 MC43, MC14 내지 MC44의 메모리 셀은, 각각, 비트선 BL2, BL3 및 BL4에 접속된다.
각 메모리 셀은, 1개의 MISFET(후술하는 MISFETQM1, QM2의 한쪽에 대응)와, 거기에 직렬로 접속된 기억 소자(메모리 재료) MR(후술하는 고체 전해질 영역(46) 또는 고체 전해질 영역(46)을 포함하는 저항 소자(48)에 대응)이, 비트선 BL1 내지 BL4와 공통 소스선 CSL 사이에 삽입된 구성이다. 공통 소스선 CSL은, 전원 전압 VDD와 접지 전압 VSS의 중간 전압(예를 들면, 도 1에서는 VDD/2)으로 고정되어 있다. 각각의 워드선(WL1∼WL4)은, 각 메모리 셀을 구성하는 MISFET의 게이트 전극에 접속되어 있다. 각각의 비트선(BL1∼BL4)은, 각 메모리 셀을 구성하는 기억 소자(메모리 재료) MR에 접속되어 있다. 워드선 WL1∼WL4를 구동하는 것은, 각각, 워드 드라이버 WD1∼WD4이다. 어느 워드 드라이버 WD1∼WD4를 선택할지는, X 어드레스 디코더(로우 디코더) XDEC로부터의 신호로 결정된다.
워드 드라이버 WD1∼WD4의 각각은, 1개의 p채널형 MISFET(이하 pMISFET라고 부름)와 1개의 n채널형 MISFET(이하 nMISFET라고 부름)로 구성된 공지의 인버터 회로와 동일한 회로 구성이다. 각 워드 드라이버 WD1∼WD4를 구성하는 pMISFET의 소스에는 승압 전압 VDH(자세하게는 후술하지만, 예를 들면, 적어도 nMISFET의 임계 전압만큼 전원 전압 VDD보다 높은 전압)가 공급되고, nMISFET의 소스는 접지된다. QC1은 비트선 BL1을 공통 소스선 CSL과 동일한 전압(여기서, VDD/2)으로 구동하기 위한 nMISFET이며, 프리차지 인에이블 신호 PC에서 제어된다. 마찬가지로, QC2 내지 QC4는, 비트선 BL2 내지 BL4를 프리차지 하기 위한 nMISFET이다. QD1은, 비트선 BL1을 센스 앰프 SA 혹은 재기입 회로 PRGCA에 접속하기 위한 nMISFET이다. 마찬가지로, QD2 내지 QD4는, 각각, 비트선 BL2 내지 BL4를 센스 앰프 SA 혹은 재기입 회로 PRGCA에 접속하기 위한 nMISFET이다. 각 트랜지스터(QD1∼QD4)는, 어드레스 입력에 따라서, 비트 디코더 YDEC1 또는 비트 디코더 YDEC2를 통해서 선택된다. 이 예에서는, 비트 디코더 YDEC1과 Y비트 디코더 DEC2는 비트선 2개 걸러서, 선택 하는 비트선을 교대로 담당한다. 판독에 의한 출력은, 센스 앰프 SA에서 검출된다. 또한, 기입 데이터는, 재기입 회로 PRGCA에 의해 입력된다. 또한, 게이트 전극에 승압 전압 VDH가 인가되는 트랜지스터 QC1∼QC4, QD1∼QD4, 메모리 셀 MC11∼MC44 내에서의 선택 트랜지스터는, 내압을 고려하여, 게이트 산화막 두께가 주변 트랜지스터보다도 비교적 두껍게 형성되어 있다.
도 2에, 도 1의 어레이 구성에 대응하는 평면 레이아웃(평면도)을 도시한다.
도 2에서, FL은 활성 영역, M1은 제1 금속층(후술하는 배선(27)에 대응), M2는 제2 금속층(후술하는 배선(62)에 대응), 게이트 전극 패턴 FG는 실리콘 기판 위에 형성된 트랜지스터의 게이트 전극으로서 이용되는 층(후술하는 게이트 전극(6a, 6b, 6c) 등을 구성하는 도체막 패턴에 대응), FCT는, FL 상면과 M1 하면을 연결하는 컨택트 홀(후술하는 컨택트 홀(22)에 대응), R(후술하는 저항 소자(48)에 대응)은 기억 소자(후술하는 고체 전해질 영역(46)에 대응)와 그 상부 전극층(후술하는 상부 전극층(47)에 대응)과의 적층막, SCT는 M1 상면과 R의 하면을 연결하는 컨택트 홀(후술하는 쓰루홀(34)에 대응), TCT는 M1 상면과 M2 하면을 연결하는 컨택트 홀(후술하는 쓰루홀(55)에 대응)이다.
R은, 동일 비트선에 접속되는 메모리 셀 사이에서, TCT를 통해서 M2에 끌어 올려진다. 이 M2가 각각의 비트선으로서 이용된다. 워드선 WL1 내지 WL4는 FG로 형성하고 있다. FG에는, 폴리실리콘과 실리사이드(실리콘과 고융점 금속과의 합금)와의 적층 등을 이용한다. 메모리 셀 MC11을 구성하는 1개의 MISFET가, QM1이다. MC21을 구성하는 MISFETQM2는, QM1과 소스 영역을 공유하고 있다. 도 2에 도 시되는 바와 같이, 다른 셀을 구성하는 MISFET도, 이에 따른다. 비트선 BL1 내지 BL4는, 메모리 어레이 외주에 배치된 트랜지스터(MISFET) QD1 내지 QD4의 소스측에 접속된다. QD1과 QD2의 드레인 영역, 및 QD3과 QD4의 드레인 영역은 공통이다. 이들 트랜지스터는, 각 비트선의 프리차지를 행하는 기능을 갖는다. 동시에, YDEC1 혹은 YDEC2로부터의 신호를 받아, 지정된 비트선을 선택하는 기능도 갖는다. 도 2에서는 n채널형이다. 각 블록을 구성하는 회로 소자는, 특별히 제한되지 않지만, 전형적으로는 CMISFET(Complementary MISFET: 상보형 MIS 트랜지스터) 등의 반도체 집적 회로 기술에 의해, 단결정 실리콘과 같은 1개의 반도체 기판 위에 형성된다. 또한, 칼코게나이드 재료 등이 집적 회로의 작성 기술에 하이브리드해서 작성된다. 이들 패턴의 패터닝에는, 주지의 광 리소그래피와 드라이 에칭을 이용할 수 있다. 이들 제조 공정에 대해서는 나중에 보다 상세하게 설명한다.
또한, 도 2에서는，R(기억 소자)이 비트선 방향으로 패터닝된 레이아웃의 예가 도시되어 있다. 그러나, 레이아웃은 이에 한정되는 것은 아니고, 다양한 레이아웃이 가능하다. 예를 들면, R의 기억 소자(후술하는 고체 전해질 영역(46)에 대응)로부터 보아 비트선에 대향하는 전극이 VDD/2로 고정되어 있으므로, 다이내믹 랜덤 액세스 메모리 등과 같이 1매 판 형상으로 하는 것도 가능하다. 이 경우, 패터닝 공정을 간략할 수 있으므로, 제조 코스트를 삭감할 수 있다.
다음으로, 본 실시 형태의 반도체 장치의 구조에 대해서, 보다 상세하게 설명한다.
도 3은, 본 실시 형태의 반도체 장치의 주요부 단면도이다. 도 3에서는, 메 모리 영역(1A)의 단면(주요부 단면)과 주변 회로 영역(논리 회로 영역)(1B)의 단면(주요부 단면)이 도시되어 있다. 메모리 영역(1A)은, 본 실시 형태의 불휘발성 메모리(불휘발성 기억 소자)의 메모리 셀이 형성된 영역의 일부에 대응한다. 주변 회로 영역(1B)은, 반도체 장치의 주변 회로 영역의 일부(n채널형 MISFET 및 p채널형 MISFET가 형성되는 영역)에 대응하고, 주변 회로를 구성하는 MISFET(주변 회로 영역(1B)에 형성되는 MISFET) 등에 의해, X 디코더 회로, Y 디코더 회로, 센스 앰프 회로(메모리 셀의 센스 앰프 회로), 입출력 회로, 논리 회로(로직의 논리 회로, CPU 또는 MPU 등의 논리 회로) 등이 형성된다. 또한, 도 3에서는, 이해를 간단히 하기 위해서, 메모리 영역(1A)의 단면과 주변 회로 영역(1B)을 인접해서 나타내고 있지만, 메모리 영역(1A)의 단면과 주변 회로 영역(1B)과의 위치 관계는 필요에 따라서 변경할 수 있다.
도 3에 도시되는 바와 같이, 예를 들면 p형의 단결정 실리콘 등으로 이루어지는 반도체 기판(반도체 웨이퍼)(1)의 주면에 절연체로 이루어지는 소자 분리 영역(2)이 형성되어 있고, 이 소자 분리 영역(2)에서 분리된 활성 영역에는 p형 웰(3a, 3b) 및 n형 웰(4)이 형성되어 있다. 이 중, p형 웰(3a)은 메모리 영역(1A)에 형성되고, p형 웰(3b) 및 n형 웰(4)은 주변 회로 영역(1B)에 형성되어 있다.
메모리 영역(1A)의 p형 웰(3a) 위에는 n채널형의 MISFET(Metal Insulator Semiconductor Field Effect Transistor) QM1, QM2가 형성되어 있다. 주변 회로 영역(1B)의 p형 웰(3b) 위에는 n채널형의 MISFET(Metal Insulator Semiconductor Field Effect Transistor) QN이 형성되고, 주변 회로 영역(1B)의 n형 웰(4) 위에는 p채널형의 MISFET(Metal Insulator Semiconductor Field Effect Transistor) QP가 형성되어 있다.
메모리 영역(1A)의 MISFETQM1, QM2는, 메모리 영역(1A)의 메모리 셀 선택용의 MISFET(트랜지스터)이다. MISFETQM1, QM2는, p형 웰(3a)의 상부에 서로 이격해서 형성되어 있고, 각각, p형 웰(3a)의 표면의 게이트 절연막(5a)과, 게이트 절연막(5a)에 근접한 게이트 전극(6a)을 갖고 있다. 게이트 전극(6a)의 측벽 위에는 산화 실리콘, 질화 실리콘막 혹은 그들의 적층막 등으로 이루어지는 사이드월(측벽 절연막, 측벽 스페이서)(8a)이 형성되어 있다.
p형 웰(3a) 내에는, MISFETQM1의 드레인 영역으로서의 반도체 영역(n형 반도체 영역, n형 불순물 확산층)(10)과 MISFETQM2의 드레인 영역으로서의 반도체 영역(n형 반도체 영역, n형 불순물 확산층)(11)이, MISFETQM1, QM2의 소스 영역으로서의 반도체 영역(n형 반도체 영역, n형 불순물 확산층)(12)이 형성되어 있다. 각 반도체 영역(10, 11, 12)은, LDD(Lightly Doped Drain) 구조를 갖고 있고, n-형 반도체 영역(7a)과, n-형 반도체 영역(7a)보다도 불순물 농도가 높은 n+형 반도체 영역(9a)에 의해 형성되어 있다. n-형 반도체 영역(7a)은, 사이드월(8a) 아래의 p형 웰(3a)에 형성되고, n+형 반도체 영역(9a)은, 게이트 전극(6a) 및 사이드월(8a)의 외측의 p형 웰(3a)에 형성되어 있고, n+형 반도체 영역(9a)은, n-형 반도체 영역(7a)의 분만큼 채널 영역으로부터 이격하는 위치의 p형 웰(3a)에 형성되어 있다. 반도체 영역(12)은, 동일한 소자 활성 영역에 형성된 인접하는 MISFETQM1, QM2에 공유되어 공통의 소스 영역으로 되어 있다. 또한, 본 실시 형태에서는，MISFETQM1, QM2의 소스 영역을 공통으로 한 경우에 대해 설명하지만, 다른 형태로서 드레인 영역을 공통으로 할 수도 있고, 이 경우, 반도체 영역(12)이 드레인 영역으로 되고, 반도체 영역(10, 11)이 소스 영역으로 된다.
주변 회로 영역(1B)에 형성된 MISFETQN도 MISFETQM1, QM2와 거의 마찬가지의 구성을 갖고 있다. 즉, MISFETQN은, p형 웰(3b)의 표면의 게이트 절연막(5b)과, 게이트 절연막(5b)에 근접한 게이트 전극(6b)을 갖고 있고, 게이트 전극(6b)의 측벽 위에는 산화 실리콘 등으로 이루어지는 사이드월(측벽 절연막, 측벽 스페이서)(8b)이 형성되어 있다. 사이드월(8b) 아래의 p형 웰(3b) 내에는 n-형 반도체 영역(7b)이 형성되고, n-형 반도체 영역(7b)의 외측에는 n-형 반도체 영역(7b)보다도 불순물 농도가 높은 n+형 반도체 영역(9b)이 형성되어 있다. n-형 반도체 영역(7b) 및 n+형 반도체 영역(9b)에 의해, MISFETQN의 LDD 구조를 갖는 소스·드레인 영역이 형성된다.
주변 회로 영역(1B)에 형성된 MISFETQP는, n형 웰(4)의 표면의 게이트 절연막(5c)과, 게이트 절연막(5c)에 근접한 게이트 전극(6c)을 갖고 있고, 게이트 전극(6c)의 측벽 위에는 산화 실리콘 등으로 이루어지는 사이드월(측벽 절연막, 측벽 스페이서)(18c)이 형성되어 있다. 사이드월(8c) 아래의 n형 웰(4) 내에는 p-형 반 도체 영역(7c)이 형성되고, p-형 반도체 영역(7c)의 외측에는 p-형 반도체 영역(7c)보다도 불순물 농도가 높은 p+형 반도체 영역(9c)이 형성되어 있다. p-형 반도체 영역(7c) 및 p+형 반도체 영역(9c)에 의해, MISFETQP의 LDD 구조를 갖는 소스·드레인 영역이 형성된다.
게이트 전극(6a, 6b, 6c), n+형 반도체 영역(9a, 9b) 및 p+형 반도체 영역(9c)의 표면에는, 각각 금속 실리사이드층(예를 들면 코발트 실리사이드(CoSi2)층)(15)이 형성되어 있다. 이에 의해，n+형 반도체 영역(9a, 9b) 및 p+형 반도체 영역(9c) 등의 확산 저항과, 컨택트 저항을 저저항화할 수 있다.
반도체 기판(1) 위에는, 게이트 전극(6a, 6b, 6c)을 덮도록 절연막(층간 절연막)(21)이 형성되어 있다. 절연막(21)은, 예를 들면, 산화 실리콘막, 혹은 질화 실리콘막과 그에 근접한 산화 실리콘막과의 적층막 등으로 이루어지고, 절연막(21)의 상면은, 메모리 영역(1A)과 주변 회로 영역(1B)에서 그 높이가 거의 일치하도록, 평탄하게 형성되어 있다.
절연막(21)에는, 절연막(21)을 관통하는 컨택트 홀(개구부, 접속 구멍)(22)이 형성되어 있고, 컨택트 홀(22) 내에는 플러그(컨택트 전극)(23)가 형성되어 있다. 플러그(23)는, 컨택트 홀(22)의 저부 및 측벽 위에 형성된 티탄막, 질화 티탄막 혹은 그들의 적층막 등으로 이루어지는 도전성 배리어막(23a)과, 도전성 배리어막(23a) 위에 컨택트 홀(22) 내를 매립하도록 형성된 텅스텐(W)막(주도체막)(23b) 으로 이루어진다. 컨택트 홀(22) 및 플러그(23)는, n+형 반도체 영역(19a, 19b) 및 p+형 반도체 영역(19c) 위나 게이트 전극(16a, 16b, 16c) 위에 형성되어 있다. 컨택트 홀(22)의 저부에서는，n+형 반도체 영역(19a, 19b), p+형 반도체 영역(19c) 또는 게이트 전극(16a, 16b, 16c)(에 근접한 금속 실리사이드층(15))이 노출되고, 거기에 플러그(23)가 전기적으로 접속되어 있다.
플러그(23)가 매립된 절연막(21) 위에는, 예를 들면 산화 실리콘막 등으로 이루어지는 절연막(24)이 형성되어 있고, 절연막(24)에 형성된 배선 홈(개구부) 내에 제1 층배선으로서의 배선(제1 배선층)(27)이 형성되어 있다. 배선(27)은, 배선 홈의 저부 및 측벽 위에 형성된 티탄막, 질화 티탄막 혹은 그들의 적층막 등으로 이루어지는 도전성 배리어막(26a)과, 도전성 배리어막(26a) 위에 배선 홈 내를 매립하도록 형성된 텅스텐막 등으로 이루어지는 주도체막(26b)에 의해 형성되어 있다. 배선(27)은, 플러그(23)를 통해서, n+형 반도체 영역(9a, 9b), p+형 반도체 영역(9c) 또는 게이트 전극(6a, 6b, 6c) 등과 전기적으로 접속되어 있다. 메모리 영역(1A)에서, MISFETQM1, QM2의 소스용의 반도체 영역(22)(n+형 반도체 영역(19a))에 플러그(23)를 통해서 접속된 배선(27)에 의해, 소스 배선(27b)이 형성되어 있다.
배선(27)이 매립된 절연막(24) 위에는, 예를 들면 산화 실리콘막 등으로 이루어지는 절연막(층간 절연막)(31)이 형성되어 있다. 절연막(31)의 상면에는, 박리 방지막(32)이 형성되어 있다. 박리 방지막(계면 박리 방지층)(32)은, 예를 들 면 천이 금속의 산화물(산화 탄탈 등), 예를 들면 Ta2O5에 가까운 조성의 재료로 이루어진다.
메모리 영역(1A)에서, 절연막(31) 및 박리 방지막(32)에는, 그들을 관통하는 쓰루홀(개구부, 접속 구멍, 관통 구멍)(34)이 형성되어 있고, 쓰루홀(34) 내에는 플러그(컨택트 전극, 도전체부)(35)가 형성되어 있다. 플러그(35)는, 쓰루홀(34)의 저부 및 측벽 위에 형성된 티탄막, 질화 티탄막 혹은 그들의 적층막 등으로 이루어지는 도전성 배리어막(35a)과, 도전성 배리어막(35a) 위에 쓰루홀(34) 내를 매립하도록 형성된 텅스텐(W)막(주도체막)(35b)으로 이루어진다. 따라서, 플러그(35)는, 층간 절연막(절연막(31))의 개구부(쓰루홀(34)) 내에 형성된(매립된) 도전체부이며, 원주, 각주, 원통 또는 각통형 등의 플러그 형상의 전극(도전성 플러그)이다. 쓰루홀(34) 및 플러그(35)는, 배선(27) 내, 메모리 영역(1A)의 MISFETQM1, QM2의 드레인용의 반도체 영역(10, 11)(n+형 반도체 영역(9a))에 플러그(23)를 통해서 접속된 배선(27a) 위에 형성되고, 이 배선(27a)과 플러그(35)는 전기적으로 접속되어 있다.
메모리 영역(1A)에서, 플러그(35)가 매립된 절연막(31) 및 박리 방지막(32)의 적층막 위에는, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(확산 원소 공급층, 금속 원소 공급층, 하부 전극층)(45)과, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)에 근접한 고체 전해질 영역(기억층, 고체 전해질 재료층, 고체 전해질층, 기록층)(46)과, 고체 전해질 영역(46)에 근접 한 상부 전극(상부 전극막, 상부 전극층, 금속막, 상부 전극 영역)(47)으로 이루어지는 저항 소자(메모리 소자, 기억 소자)(48)가 형성되어 있다. 즉, 저항 소자(48)는, 아래부터 순서대로, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45), 고체 전해질 영역(46) 및 상부 전극(47)으로 이루어지는 적층 패턴에 의해 형성되어 있다. 저항 소자(48)는, 예를 들면 스트라이프 형상의 패턴으로 형성되어 있다. 저항 소자(48)는, 불휘발성의 메모리 소자(기억 소자)로 된다. 또한, 고체 전해질 영역(46)은, 불휘발성 메모리의 정보의 기록층(기억층, 기억 소자, 불휘발성의 기억 소자)이다.
상세한 것은 후술하지만, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)은, 예를 들면, 구리(Cu)와 탄탈(Ta)과 산소에 의해 구성되는 Cu-Ta-O막(후술하는 재료막(41)에 대응) 등을 돔 형상의 전극 부분(43)(이하에서는 「돔 형상의 전극 부분(43)」을 간단히 「전극 부분(43)」 또는 「돔 형상 부분(43)」이라고도 칭하는 경우도 있음)에 가공하고, 돔 형상의 전극 부분(43)의 주위를 절연막(후술하는 절연막(44, 44a)에 대응)으로 매립하고, 돔 형상의 전극 부분(43)의 표면이 절연막의 표면으로부터 노출되도록 한 것이다. 고체 전해질 영역(46)은, 칼코게나이드 재료로 이루어진다. 칼코게나이드 재료 대신에, 전해질로서 기능할 수 있는 산화물 재료, 유기물을 이용하는 것도 가능하다. 상부 전극(47)은, 금속 재료와 같은 도전체 재료로 이루어지고, 예를 들면 텅스텐(W)막 또는 텅스텐 합금막 등에 의해 형성할 수 있다.
상부 전극(47)도 상기와 마찬가지의 돔 형상으로 미소화되어 있거나, 고체 전해질 영역(46)과 상부 전극(47) 사이에 돔 형상의 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)을 다시 형성하여, 고체 전해질 영역(46)의 양측에 돔 형상 부분(43)이 대향하고 있는 구조로 하여도 된다. 이에 의해, 아래의 돔 형상 부분으로부터 방출되어 고체 전해질 영역(46)과 상부 전극(47) 사이에 도달한 제2 구성물은, 위의 돔 형상 부분으로 들어가서 안정화된다. 위와 아래의 돔 형상 부분의 조성은 동일하여도 동작하지만, 바꾸는 쪽이 바람직하다. 소자는 상기한 바와 같이 웨이퍼(반도체 기판(1))의 주면에 직교하는 방향, 즉 두께 방향으로 쌓아 올리는 대신에, 웨이퍼(반도체 기판)의 주면에 평행한 평면 내에서 각 부분이 서로 접하도록 구성하여도 된다. 저항 소자(48)의 구성에 대해서는, 나중에 보다 상세하게 설명한다.
저항 소자(48)의 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출층(45)(의 전극 부분(43))의 하부(하면)는, 플러그(35)와 전기적으로 접속되어 있고, 플러그(35), 배선(27a) 및 플러그(23)를 통해서, 메모리 영역(1A)의 메모리 셀 선택용의 MISFETQM1, QM2의 반도체 영역(10, 11)(드레인 영역, n+형 반도체 영역(9a))과 전기적으로 접속되어 있다. 따라서, 플러그(35)는, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)(의 전극 부분(43))의 하면측과 전기적으로 접속되어 있다.
또한, 박리 방지막(32)은, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출층(45), 고체 전해질 영역(고체 전해질층)(46) 및 상부 전극(상부 전극 층)(47)의 적층막과 절연막(31) 사이에 개재해서 양자의 밀착성(접착성)을 향상시키고, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출층(45), 고체 전해질 영역(고체 전해질층)(46) 및 상부 전극(상부 전극층)(47)의 적층막이 절연막(31)으로부터 박리되는 것을 방지하도록 기능할 수 있다. 박리 방지막(32)은, 불필요하면, 그 형성을 생략할 수도 있다.
저항 소자(48)의 상면 위, 즉 상부 전극(47)의 상면 위에는, 절연막(51)이 형성되어 있다. 절연막(51)은, 예를 들면 산화 실리콘막 등으로 이루어지고, 저항 소자(48)를 패터닝할 때의 하드 마스크(에칭 마스크)로서 사용한 절연막이다. 이 때문에, 절연막(51)은, 저항 소자(48)와 동일한 패턴으로 형성되어 있고, 예를 들면 저항 소자(48)와 마찬가지의 스트라이프 형상으로 형성되어 있다. 포토레지스트 패턴을 이용해서 저항 소자(48)를 패터닝한 경우 등에는, 절연막(51)의 형성을 생략할 수도 있다.
절연막(31) 및 박리 방지막(32)의 적층막 위에, 저항 소자(48) 및 절연막(51)을 덮도록, 예를 들면 산화 실리콘막 등으로 이루어지는 절연막(층간 절연막)(52)이 형성되어 있다. 절연막(52)의 상면은, 메모리 영역(1A)과 주변 회로 영역(1B)에서 그 높이가 거의 일치하도록, 평탄하게 형성되어 있다.
메모리 영역(1A)에서, 절연막(51, 52)에 쓰루홀(개구부, 접속 구멍, 관통 구멍)(53)이 형성되고, 쓰루홀(53)의 저부에서 저항 소자(48)의 상부 전극층(47)의 적어도 일부가 노출되어 있다. 쓰루홀(53) 내에는 플러그(컨택트 전극, 도전체부)(54)가 형성되어 있다. 플러그(54)는, 쓰루홀(53)의 저부 및 측벽 위에 형성된 티탄막, 질화 티탄막 혹은 그들의 적층막 등으로 이루어지는 도전성 베리어막(57a)과, 도전성 배리어막(57a) 위에 쓰루홀(53) 내를 매립하도록 형성된 텅스텐(W)막(주도체막)(57b)으로 이루어진다. 텅스텐막(57b) 대신에 알루미늄막 등을 이용할 수도 있다. 쓰루홀(53) 및 플러그(54)는, 저항 소자(48)의 상부에 형성되어 있고, 플러그(54)는 저항 소자(48)의 상부 전극층(47)과 전기적으로 접속되어 있다. 따라서, 플러그(54)는, 층간 절연막인 절연막(52)의 개구부(쓰루홀(53)) 내에 형성되고(매립되고), 상부 전극층(47)과 전기적으로 접속된 도전체부이며, 원주, 각주, 원통 또는 각통형 등의 플러그 형상의 전극(도전성 플러그)이다.
주변 회로 영역(1B)에서, 절연막(31), 박리 방지막(32) 및 절연막(52)에, 그들을 관통하는 쓰루홀(개구부, 접속 구멍, 관통 구멍)(55)이 형성되고, 쓰루홀(55)의 저부에서 배선(27)의 상면이 노출되어 있다. 쓰루홀(55) 내에는 플러그 (컨택트 전극)(56)가 형성되어 있다. 플러그(56)는, 쓰루홀(55)의 저부 및 측벽 위에 형성된 티탄막, 질화 티탄막 혹은 그들의 적층막 등으로 이루어지는 도전성 배리어막(57a)과, 도전성 배리어막(57a) 위에 쓰루홀(55) 내를 매립하도록 형성된 텅스텐막(주도체막)(57b)으로 이루어진다. 쓰루홀(55) 및 플러그(56)는, 배선(27)과 전기적으로 접속되어 있다.
플러그(54, 56)가 매립된 절연막(52) 위에는, 제2 층배선으로서의 배선(제2 배선층)(62)이 형성되어 있다. 배선(62)은, 예를 들면, 티탄막, 질화 티탄막 혹은 그들의 적층막 등으로 이루어지는 도전성 배리어막(61a)과, 도전성 배리어막(61a)에 근접한 알루미늄(Al)막 또는 알루미늄 합금막(주도체막)(61b)으로 이루어진다. 알루미늄 합금막(61b) 위에 도전성 배리어막(61a)과 마찬가지의 도전성 배리어막을 더 형성해서 배선(62)을 구성할 수도 있다.
메모리 영역(1A)에서, 배선(62) 내의 배선(비트선)(62a)은, 플러그(54)를 통해서 저항 소자(48)의 상부 전극층(47)에 전기적으로 접속되어 있다. 따라서, 메모리 영역(1A)의 비트선(상기 비트선 BL1, BL2, BL3, BL4에 대응)을 구성하는 배선(62a)은, 플러그(54), 저항 소자(48), 플러그(35), 배선(27a) 및 플러그(23)를 통해서, 메모리 영역(1A)의 메모리 셀 선택용의 MISFETQM1, QM2의 반도체 영역(드레인 영역)(20, 21)(n+형 반도체 영역(19a))에 전기적으로 접속되어 있다.
주변 회로 영역(1B)에서, 배선(62)은, 플러그(56)를 통해서 배선(27)과 전기적으로 접속되고, 또한 플러그(23)를 통해서 MISFETQN의 n+형 반도체 영역(9b)이나 MISFETQP의 p+형 반도체 영역(9c)과 전기적으로 접속되어 있다.
절연막(52) 위에, 배선(62)을 덮도록, 층간 절연막으로서의 절연막(도시하지 않음)이 형성되고, 또한 상층의 배선층(제3 층배선 이후의 배선) 등이 형성되지만, 여기에서는 도시 및 그 설명은 생략한다.
이와 같이, 반도체 기판(1)에, 메모리 영역(1A)의 메모리(불휘발성 메모리, 메모리 셀)와 주변 회로 영역(1B)의 MISFET를 포함하는 반도체 집적 회로가 형성되어, 본 실시 형태의 반도체 장치가 구성되어 있다.
상기한 바와 같이, 저항 소자(48)과, 저항 소자(48)에 접속된 메모리 셀 트랜지스터(메모리 셀 선택용 트랜지스터)로서의 MISFETQM1, QM2에 의해, 불휘발성 메모리의 메모리 셀이 구성되어 있다. MISFETQM1, QM2의 게이트 전극(6a)은, 워드선(상기 워드선 WL1∼WL4에 대응)에 전기적으로 접속되어 있다. 저항 소자(48)의 상면측(상부 전극층(47)의 상면측)은, 플러그(54)를 통해서 상기 배선(62a)으로 이루어지는 비트선(상기 비트선 BL1∼BL4에 대응)에 전기적으로 접속되어 있다. 저항 소자(48)의 하면측(제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출층(45)의 하면측)은, 플러그(35), 배선(27a) 및 플러그(23)를 통해서, MISFETQM1, QM2의 드레인용의 반도체 영역(10, 11)에 전기적으로 접속되어 있다. MISFETQM1, QM2의 소스용의 반도체 영역(12)은, 플러그(23)를 통해서, 소스 배선(27b)(소스선)에 전기적으로 접속되어 있다.
또한, 본 실시 형태에서는, 메모리 셀 트랜지스터(메모리 셀 선택용 트랜지스터)로서 n채널형의 MISFETQM1, QM2를 이용한 경우에 대해서 나타내고 있지만, 다른 형태로서, n채널형의 MISFETQM1, QM2 대신에, 다른 전계 효과형 트랜지스터, 예를 들면 p채널형의 MISFET 등을 이용할 수도 있다. 단, 메모리 셀 트랜지스터로서는, 고집적화의 관점으로부터 MISFET를 이용하는 것이 바람직하고, p채널형의 MISFET에 비하여, 온 상태에서의 채널 저항이 작은 n채널형의 MISFETQM1, QM2가 보다 바람직하다.
또한, 본 실시 형태에서는, 저항 소자(48)를, 플러그(35), 배선(27(27a)) 및 플러그(23)를 통해서 메모리 영역(1A)의 MISFETQM1, QM2의 드레인(반도체 영역(10, 11))에 전기적으로 접속하고 있지만, 다른 형태로서, 저항 소자(48)를, 플러그(35), 배선(27(27a)) 및 플러그(23)를 통해서 메모리 영역(1A)의 MISFETQM1, QM2 의 소스에 전기적으로 접속할 수도 있다. 즉, 저항 소자(48)를, 플러그(35), 배선(27(27a)) 및 플러그(23)를 통해서 메모리 영역(1A)의 MISFETQM1, QM2의 소스 또는 드레인의 한쪽에 전기적으로 접속하면 된다. 단, 메모리 영역(1A)의 MISFETQM1, QM2의 소스보다도 드레인을 플러그(23), 배선(27(27a)) 및 플러그(35)를 통해서 저항 소자(48)에 전기적으로 접속한 쪽이, 불휘발성 메모리로서의 기능을 고려하면, 보다 바람직하다.
다음으로, 본 실시 형태의 반도체 장치의 기억 소자(메모리 소자)인 상기 저항 소자(48)에 대해서, 보다 상세하게 설명한다. 도 4는, 도 3의 반도체 장치의 저항 소자(48) 근방을 도시하는 주요부 단면도이다. 도 5는, 저항 소자(48)의 주요부 단면도(부분확대 단면도, 모식도)이며, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)의 전극 부분(43)과 거기에 근접한 고체 전해질 영역(46) 및 상부 전극(47)의 상태가 모식적으로 도시되어 있다. 또한, 도 5는, 단면도이지만, 도면을 보기 쉽게 하기 위해서, 해칭을 생략하고 있다.
도 4에도 도시되는 바와 같이, 기억 소자로서 기능하는 저항 소자(48)는, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)과, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)에 근접한 고체 전해질 영역(46)과, 고체 전해질 영역(46)에 근접한 상부 전극(47)에 의해 형성되어 있다. 또한, 도 4에서는, 플러그(35)가 매립된 절연막(71) 위에 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45), 고체 전해질 영역(46) 및 상부 전극(47)이 형성되고, 또한 그 위에 절연막(72)이 형성되어 있다. 도 4의 절연막(71)은, 도 3의 절연막(31)에 대응하고, 도 4의 절연막(72)은, 도 3의 절연막(51, 52)에 대응한다. 또한, 도 4에서는, 박리 방지막(32)은, 절연막(71)에 포함시켜서 도시하고 있다.
제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45), 고체 전해질 영역(46) 및 상부 전극(47)은, 플러그(35) 위를 통과하는 패턴으로 되어 있다. 플러그(35)와 상부 전극(47) 사이의 전류 경로는, 플러그(35)의 상방 영역의 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)(전극 부분(43)) 및 고체 전해질 영역(46)이며, 플러그(35)로부터 떨어진 위치의 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45) 및 고체 전해질 영역(46)은 전류 경로로서는, 대부분 기능하지 않는다. 이 때문에, 플러그(35)의 상방의 영역의 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)(전극 부분(43)), 고체 전해질 영역(46) 및 상부 전극(47)에 의해, 저항 소자(48)가 형성된다. 이 때문에, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45), 고체 전해질 영역(46) 및 상부 전극(47)의 적층 패턴을 상기 도 3과 같이 복수의 플러그(35) 위를 통과하도록 하는 스트라이프 패턴으로 하였다고 하여도, 각 플러그(35)의 상방 영역의 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)(전극 부분(43)), 고체 전해질 영역(46) 및 상부 전극(47)에 의해, 플러그(35)마다 저항 소자(48)를 형성할 수 있다. 또한, 메모리 셀마다(플러그(35)마다), 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45), 고체 전해질 영역(46) 및 상부 전극(47)의 적층 패턴을 분할하여, 저항 소자(48)를 독립된 패턴으로 할 수도 있다.
제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)은, 돔 형상의 전극 부분(방출 부분, 돔 형상 부분, 제2 구성물 방출 부분, 제2 구성물 방출 셀)(43)이 주위를 절연물 영역(절연막(44))에서 매립된 구조를 갖고 있다. 돔 형상의 전극 부분(43)의 주위를 매립하는 절연막(절연물 영역)(44)은, 예를 들면 산화 실리콘 또는 산화 알루미늄 등의 절연체로 이루어진다. 전극 부분(43)의 꼭대기부(상면, 상부)는, 절연막(44)의 표면(상면)으로부터 노출되어 있다. 또한, 본 실시 형태에서는, 기둥 형상(예를 들면 원주 형상 또는 각주 형상), 돌기 형상, 볼록 형상 혹은 반구 형상과 같은 형상을 돔 형상이라고 칭하고 있다. 전극 부분(43)의 꼭대기부가 고체 전해질 영역(46)과 대향(인접)하고, 돔 형상 부분(43)의 고체 전해질 영역(46)과 대향하는 측(전극 부분(43)의 꼭대기부)과는 반대측, 여기에서는 전극 부분(43)의 하부가, 플러그(35)에 대향(인접)해서 전기적으로 접속되어 있다. 절연막(44)은, 절연체로 이루어지므로, 전류 경로로서는 기능하지 않는다.
도 5에 모식적으로 도시되는 바와 같이, 돔 형상 부분(돔 형상의 전극 부분, 제2 구성물 방출 부분, 제2 구성물 방출 셀)(43)은, 제1 구성물로 이루어지는 제1 부분(43a)과, 제2 구성물로 이루어지는 제2 부분(43b)에 의해 구성(형성)되어 있다. 또한, 도 5에서는, 제1 부분(43a)을 정팔각형으로, 제2 부분(43b)을 정사각형으로 모식적으로 도시하고 있지만, 이 형상은 개념적인 것이며, 각 부분(43a, 43b)의 실제의 형상은 이에 한정되지 않는다.
돔 형상 부분(43)의 제1 부분(43a)을 구성하는 제1 구성물은, 금속 또는 반도체와, 산소, 유황, 셀레늄, 텔루륨, 질소, 탄소로 이루어지는 군 중 적어도 1원소와의 화합물로 이루어진다. 전극 부분(43)의 제2 부분(43b)을 구성하는 제2 구성물은, 예를 들면 구리(Cu)이나 은(Ag) 등의 금속 또는 반금속 원소로 이루어지는 군으로부터 선택된 적어도 1원소로 이루어진다.
제1 구성물로서는, 전계(전압)가 인가되어도, 안정되게 변화되기 어렵고, 고체 전해질 영역(고체 전해질층)(46) 내에는 확산하기 어려운(확산하지 않는) 것을 이용하고, 제2 구성물로서는, 제1 구성물에 비하여, 전계(전장, 전압)의 인가에 의해 고체 전해질 영역(고체 전해질층)(42)으로 확산해서 고체 전해질 영역(고체 전해질층)(42) 내를 이동하기 쉬운 것을 이용한다. 이 때문에, 제1 구성물의 결합력은, 제2 구성물의 결합력보다도 강하고, 제1 구성물의 융점은, 제2 구성물의 융점보다도 높은 것이 바람직하다. 즉, 제1 구성물의 금속 또는 반도체의 산소, 유황, 셀레늄, 텔루륨, 질소, 탄소로 이루어지는 군 중 적어도 1원소와의 결합력은, 제2 구성물의 산소, 유황, 셀레늄, 텔루륨, 질소, 탄소로 이루어지는 군 중 적어도 1원소와의 결합력보다도 큰 것이 바람직하다.
또한, 제1 구성물은, 산화물(금속 또는 반도체의 산화물)에 의해 구성하는 것이 보다 바람직하고, 제1 구성물이, 탄탈(Ta)의 산화물(즉 Ta2O5와 같은 산화 탄탈)이면, 더욱 바람직하고, 이에 의해, 제1 구성물로 이루어지는 제2 부분(43b)을 보다 안정되게 변화되기 어렵게 할 수 있어, 돔 형상 부분(43)의 안정성을 보다 향 상할 수 있다. 따라서, 제1 구성물(제1 부분(43a))의 주성분은, 산화 탄탈인 것이, 보다 바람직하다.
제1 구성물(예를 들면 산화 탄탈)에 의해 구성된 제1 부분(43a)은, 제1 구성물(예를 들면 탄탈 등의 금속 또는 반도체의 산화물)의 미세 입자(미립자) 혹은 미결정이다. 이들 미세 입자 혹은 미결정은, 반도체 장치 제조 공정의 다양한 가열 공정에 의해 형성된다.
제2 구성물은, 전극 부분(43)으로부터 전극 부분(43)에 인접(근접)하는 고체 전해질 영역(고체 전해질층)(46) 내에 확산해서 고체 전해질 영역(고체 전해질층)(46) 내에서 도전 패스를 형성하는 금속 혹은 반금속 원자이며, 예를 들면 상기한 바와 같이 구리(Cu) 또는 은(Ag)인 것이 바람직하다. 도 5에 모식적으로 도시되는 바와 같이, 전극 부분(43)에서, 제1 구성물(예를 들면 산화 탄탈)에 의해 구성된 제1 부분(43a)의 간극(사이)에, 제2 구성물(구리 또는 은)에 의해 구성된 제2 부분(43b)이 존재하고 있다. 제2 부분(43b)이, 제1 부분(43a)의 간극(사이)에 금속의 상태로 존재하고 있으면, 보다 바람직하다. 즉, 전극 부분(43)은, 예를 들면 산화 탄탈 등의 산화물(제1 구성물)의 복수의 미세 입자 혹은 미결정(제1 부분(43a))의 사이(간극)에 금속(또는 반금속), 예를 들면 구리나 은(제2 구성물, 제2 부분(43b))이 존재한 상태로 되어 있다.
제2 구성물이 구리(Cu)이면, 반도체 장치의 제조 공정 중(예를 들면 매립 구리 배선의 형성 공정 등)에서 구리(Cu)를 사용하고 있으므로, 금속 오염 등의 걱정이 적다. 또한, 제2 구성물이 은(Ag)이면, 은(Ag)은 구리(Cu)보다도 이온 반경이 작아 확산 속도가 빠르므로, 기입시의 전극 부분(43)으로부터 고체 전해질 영역(46) 내에의 제2 구성물의 확산 속도를 빠르게 할 수 있어, 기입 속도를 보다 향상할 수 있다.
플러그(35) 위에 위치하는 전극 부분(43)의 평면 치수(면적)는, 플러그(35)의 상면의 평면 치수(면적)보다도 작다. 또한，플러그(35) 위에 위치하는 돔 형상 부분(43)과 고체 전해질 영역(46)과의 접촉 면적은, 플러그(35)의 상면의 면적보다도 작다.
돔 형상 부분(43)은, 플러그(35)에 근접한 영역에 복수 형성되는 것이 보다 바람직하지만, 플러그(35)(컨택트 전극)의 상면의 치수(예를 들면 플러그(35)의 직경) 직경이 매우 작아진 경우 등에는, 플러그(35) 위에 위치하는 전극 부분(43)은 1개로 되어도 된다. 그러나, 플러그(35) 위에 돔 형상 부분(43)이 존재하고 있지 않으면 메모리 소자로서 기능하지 않게 되므로, 플러그(35) 위에 적어도 하나의 돔 형상 부분(43)이 존재하도록 한다. 즉, 플러그(35) 위를 포함하는 절연막(71) 위에 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출층(45)이 형성되어 있지만, 플러그(35) 위에는, 적어도 하나의 돔 형상 부분(43)이 존재하고 있다. 따라서, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45) 중，플러그(35) 위에 위치하는 부분은, 적어도 하나의 돔 형상 부분(43)과 그 주위의 절연막(44)에 의해 구성되어 있다. 플러그(35) 위에 위치하는 돔 형상 부분(43)이, 메모리 소자(기억 소자)의 한쪽의 전극(하부 전극, 제2 구성물 방출 셀)으로서 기능하고, 상부 전극층(47) 내, 플러그(35)에 근접한 돔 형상 부분(43)에 고체 전해질 영역(46)을 개재해서 대향하는 부분이, 메모리 소자(기억 소자)의 다른쪽의 전극(상부 전극, 제2 전극)으로서 기능한다.
제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)의 전극 부분(43)은, 고체 전해질 영역(46) 내를 이동(확산)하는 금속 이온 또는 금속 원소(제2 구성물)의 공급층, 즉 금속 원소 공급층이다. 고체 전해질 영역(46)은, 전극 부분(43)으로부터 공급된 제2 구성물(구리 또는 은)이 이동(확산)하는 고체 전해질층이며, 정보의 기록(기억)층으로서 기능할 수 있다. 또한, 본 실시 형태 및 다른 실시 형태에서, 고체 전해질이란, 넓은 의미에서의 고체 전해질로서, 저항 변화가 검출되는 어떠한 전하 이동을 가능하게 하는 것이면 된다.
제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)에 근접해서 고체 전해질 영역(46)이 형성되어 있으므로, 돔 형상의 전극 부분(제2 구성물 방출 셀)(43)에 근접해서 고체 전해질 영역(46)이 존재하고 있다. 고체 전해질 영역(46)을, 칼코겐 원소(S, Se, Te)를 포함하는 재료, 즉 칼코게나이드(칼코게나이드 반도체, 칼코게나이드 재료)로 이루어지는 칼코게나이드층에 의해 형성하면, 메모리 소자의 재기입 속도를 빠르게 할 수 있으므로, 보다 바람직하다. 여기에서, 칼코게나이드란, 유황(S), 셀레늄(Se), 텔루륨(Te) 중 적어도 1원소를 포함하는 재료를 말한다. 예를 들면, 고체 전해질층으로서의 고체 전해질 영역(46)을, 다가 금속의 황화물, 여기에서는 주성분을 Mo-S(Mo(몰리브덴) 및 S(유황)로 함으로써, 메모리 소자의 재기입을 안정화할 수 있다. 단，Ta(탄탈) 또는 Ti(티탄) 등, 다른 천이 금속의 칼코게나이드(황화물, 셀레늄화물, 텔루륨화물)를 고체 전해질 영 역(46)에 이용하여도 된다. 이와 같이, 고체 전해질 영역(고체 전해질층)(46)은, 칼코게나이드에 의해 형성할 수 있지만, 탄탈, 몰리브덴 및 티탄으로 이루어지는 군으로부터 선택된 적어도 1원소와, 칼코겐 원소에 의해 구성된 칼코게나이드에 의해 형성하는 것이 바람직하고, 고체 전해질 영역(46)을 구성하는 칼코겐 원소가 유황(S)이면, 더욱 바람직하다. 이에 의해, 칼코게나이드(고체 전해질 영역(46))가 고융점으로 되어, 보다 안정된 화합물로 되므로, 고체 전해질 영역(46)을 안정화하고, 고체 전해질 영역(46)의 기억 정보의 재기입 특성 등을 보다 향상할 수 있다.
또한, 전극 부분(43)이 함유하는 제2 구성물(구리 또는 은)을, 고체 전해질 영역(46)도 함유하고 있으면, 보다 바람직하다. 고체 전해질 영역(46)이 제2 구성물(구리 또는 은)을 함유함으로써, 기입 시의 전극 부분(43)으로부터 고체 전해질 영역(46) 내에의 제2 구성물(구리 또는 은)의 확산(이동)을 유발 또는 촉진할 수 있어, 기입 속도를 보다 향상할 수 있다. 이 때문에, 고체 전해질 영역(46)을, 탄탈, 몰리브덴 및 티탄으로 이루어지는 군으로부터 선택된 적어도 1원소와, 칼코겐원소(바람직하게는 유황(S))와, 또한 구리(Cu) 원소에 의해 형성하면, 보다 바람직하고, 예를 들면, 구리(Cu) 원소와 몰리브덴(Mo) 원소와 유황(S) 원소에 의해 형성된 Cu-Mo-S막에 의해 고체 전해질 영역(46)을 형성하면, 더욱 바람직하다.
또한, 본 실시 형태에서는, 고체 전해질 영역(고체 전해질층)(46)을 칼코게나이드에 의해 형성하고 있지만, 다른 형태로서, 산화물(예를 들면 WO3과 같은 산화텅스텐이나 혹은 Ta2O5와 같은 산화 탄탈 등의 산화물 고체 전해질) 또는 유기물에 의해 고체 전해질 영역(46)을 형성할 수도 있다. 즉, 산화물 고체 전해질층 등을 고체 전해질 영역(46)으로서 이용할 수도 있고, 이 경우, 칼코게나이드를 고체 전해질 영역(46)으로서 이용한 경우보다도 메모리의 재기입 속도가 저하하지만, 메모리 동작 가능하다. 이와 같이, 고체 전해질 영역(고체 전해질층)(46)은, 산화물, 바람직하게는 텅스텐(W) 및 탄탈(Ta)로 이루어지는 군으로부터 선택된 적어도 1원소와 산소 원소에 의해 구성된 산화물, 혹은 유기물에 의해 형성할 수도 있다. 따라서, 고체 전해질 영역(46)은, 칼코게나이드 또는 산화물 또는 유기물을 주성분으로 하는 층, 즉 칼코게나이드층 또는 산화물층 또는 유기물층이다.
전극 부분(43)의 제2 부분(43b)을 구성하는 제2 구성물로서는, 제1 구성물에 비하여, 전계의 인가에 의해 고체 전해질 영역(42) 내로 확산해서 이동하기 쉬운 것을 이용하고 있으므로, 전계의 인가에 의해, 전극 부분(43)으로부터 고체 전해질 영역(46)에 확산하거나, 고체 전해질 영역(46)으로부터 전극 부분(43)으로 되돌아가거나 할 수 있다. 한편, 전극 부분(43)의 제1 부분(43a)을 구성하는 제1 구성물에는, 전계(전장)가 인가되어도, 안정되게 변화되기 어렵고, 고체 전해질 영역(46) 내에는 확산하기 어려운 것을 이용하고 있으므로, 전계를 인가하여도, 전극 부분(43)의 제1 구성물은, 고체 전해질 영역(46)에 확산하지 않는다. 이 때문에, 전극 부분(43)으로부터 제2 구성물이 출입하여도, 제1 구성물에 의해 구성된 제1 부분(43a)에 의해, 전극 부분(43)의 형상을 유지할 수 있다.
전극 부분(43)으로부터 고체 전해질 영역(46)에 공급(확산)된 금속 원소(또는 반금속 원소), 즉 제2 구성물은, 전계(전장)에 의해 고체 전해질 영역(46)(고체 전해질층) 내를 상부 전극(47)(쌍전극) 방향으로 원자 사이의 간극을 찾아서 잇달아 움직이고, 고체 전해질 영역(46)에 도전 패스(도전 경로)를 형성한다. 즉, 도 5에 모식적으로 도시되는 바와 같이, 전극 부분(43)의 제2 부분(43b)으로부터 공급된 금속 원소(금속 원소, 금속 원자, 금속 이온, 반금속 원소, 반금속 원자 또는 반금속 이온)(73)가, 전장(전계)에 의해 고체 전해질 영역(46) 내를 이동하고, 고체 전해질 영역(46)에서, 금속 원소(73)가 고농도로 존재하는 부분이 형성되고, 이 고농도로 금속 원소(73)가 존재하는 부분이 전극 부분(43)과 상부 전극(47) 사이를 이음으로써, 도전 패스(도전 경로, 저저항 부분)(74)가 형성된다. 금속 원소(73)는, 제2 구성물(구리(Cu) 또는 은(Ag))이다. 도전 패스(74)에서는, 금속 원자(금속 원소(73))가 고농도로 존재하고, 금속 원자로부터 거기에 근접하는 금속 원자에 용이하게 전자를 이동할 수 있으므로, 낮은 저항값이 실현된다. 이 때문에, 고체 전해질 영역(46)에서, 도전 패스(74)는, 그 이외의 영역보다도 저항율이 낮아진다. 이 도전 패스(74)가, 고체 전해질 영역(46)에, 전극 부분(43)과 상부 전극(상부 전극 영역)(47) 사이를 잇도록(연결하도록) 형성됨으로써, 고체 전해질 영역(46)이 저저항으로 되고, 저항 소자(48)가 저저항으로 된다.
화학 반응의 예는 다음과 같아진다. 전극 부분(43) 측이 "Ta2O5+Cu+Cu2 ++2e--"의 상태이고 고체 전해질 영역(46) 측이 "2MoS2"의 상태이었던 것이, 전극 부분(43)의 Cu2 +가 전극 부분(43) 측으로부터 고체 전해질 영역(46) 측으로 이동하고, 전극 부분(43) 측이 "Ta2O5+Cu"의 상태이고 고체 전해질 영역(46) 측이 "Cu2++MoS2+S+S2-"의 상태로 된다.
도 6은, 고체 전해질 영역(46)의 상태와 저항 소자(48)(고체 전해질 영역(46))의 저항값의 관계를 나타내는 표(설명도)이다.
도 6에 도시되는 바와 같이, 고체 전해질 영역(46)에 도전 패스(74)가 형성되어 있지 않은 상태에서는, 고체 전해질 영역(46)은 고저항이며, 그에 의해 저항 소자(48)도 고저항으로 되지만, 고체 전해질 영역(46)에, 전극 부분(43)과 상부 전극(47) 사이를 잇도록(연결하도록), 금속 원소(73)(즉 제2 구성물)가 고농도로 존재하는 도전 패스(74)가 형성되면, 고체 전해질 영역(46)은 저저항으로 되고, 그에 의해 저항 소자(48)도 저저항으로 된다. 이 때문에, 각 메모리 셀의 고체 전해질 영역(46)에서, 도전 패스(74)가 형성되어 있지 않은 상태와 도전 패스(74)가 형성된 상태 사이를 변화(천이)시킴으로써, 고체 전해질 영역(46)의 저항값(저항율) 즉 저항 소자(48)의 저항값을 변화시킬 수 있고, 그에 의해, 불휘발성의 기억 소자(메모리)를 형성할 수 있다. 즉, 고체 전해질 영역(46)이 고저항의 상태(도전 패스(74)가 형성되어 있지 않은 상태)에 있는지, 혹은 고체 전해질 영역(46)이 저저항의 상태(도전 패스(74)가 형성된 상태)에 있는지를 기억 정보로 하고, 전극 부분(43)으로부터 고체 전해질 영역(46)에 공급된 제2 구성물(금속 원소(73))이 고체 전해질 영역(46) 내를 이동함으로써, 고체 전해질 영역(46)에 정보가 기억된다.
저항 소자(48)의 ON 저항과 OFF 저항은, 각각, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)(의 전극 부분(43))과 고체 전해질 영역(46)의 2개의 영역의 재료와 막 두께로 결정할 수 있다. 즉, ON 저항은 주로 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)의 전극 부분(43)의 저항으로 결정되고, OFF 저항은 주로 고체 전해질 영역(46)(고체 전해질층)의 저항으로 결정된다. 즉, OFF시에는, 고체 전해질 영역(46)에 도전 패스가 형성되어 있지 않고, 고체 전해질 영역(46)이 고저항의 상태이기 때문에，OFF 저항은 주로 고체 전해질 영역(46)의 저항으로 결정되고, ON시에는, 고체 전해질 영역(46)에 도전 패스(74)가 형성됨으로써, 고체 전해질 영역(46)의 저항이 작으므로, ON 저항은 주로 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)의 전극 부분(43)의 저항으로 결정된다. 이 때문에, 재기입을 반복했을 때의 ON 저항 및 OFF 저항의 변동을 저감할 수 있다. 예를 들면, 종래의 Cu(하부 전극)-Cu2S(고체 전해질층)-Pt(상부 전극)라고 하는 층 구성의 메모리 소자에 비하여, 재기입을 반복했을 때의 ON 저항 및 OFF 저항의 변동을 1/3 정도로 감소시킬 수 있다.
금속 원소 공급 영역(제2 구성물 방출 셀)인 돔 형상 부분(43)으로부터 고체 전해질 영역인 고체 전해질 영역(46)에 공급된 금속 원소(73)(즉 제2 구성물)는, 전계(전장)에 의해 고체 전해질(46) 내를 이동할 수 있다. 즉, 금속 원소(73)는, 플러스 이온으로서 고체 전해질 영역(46) 내에 존재하므로, 예를 들면 상부 전극(47)을 마이너스 전위로 하고 전극 부분(43)을 플러스 전위로 하는 등하여, 상부 전극(47)의 전위가 전극 부분(43)의 전위보다도 낮으면(단 전위차가 소정의 임계값 이상이면), 전극 부분(43)으로부터 고체 전해질 영역(46)으로 제2 구성물이 확산하여(공급되어), 고체 전해질 영역(46) 내를 제2 구성물(금속 원소(73))이 상부 전극(47) 측으로 이동하려고 한다. 또한, 예를 들면 상부 전극(47)을 플러스 전위로 하고 전극 부분(43)을 마이너스 전위로 하는 등하여, 상부 전극(47)의 전위가 전극 부분(43)의 전위보다도 높으면(단 전위차가 소정의 임계값 이상이면), 고체 전해질 영역(46) 내를 제2 구성물(금속 원소(73))이 전극 부분(43) 측으로 이동하고, 전극 부분(43)(의 제2 부분(43b))에 수용되려고 한다. 또한, 상부 전극(상부 전극 영역)(47)과 전극 부분(43)의 전위차가 제로이거나 또는 소정의 임계값보다도 작으면, 제2 구성물(금속 원소(73))은 고체 전해질 영역(46) 내를 이동하지 않는다. 이 때문에, 전극 부분(43)과 상부 전극(상부 전극 영역)(47)에 인가되는 전압을 제어함으로써, 전극 부분(43)과 상부 전극(상부 전극 영역)(47) 사이의 전계(전장)를 제어하고, 그에 의해 제2 구성물(금속 원소(73))의 이동을 제어할 수 있어, 고체 전해질 영역(46)에 도전 패스(74)가 형성되어 있지 않은 고저항의 상태와 고체 전해질 영역(46)에 도전 패스(74)가 형성된 저저항의 상태 사이를 천이시키거나, 각 상태를 유지하거나 할 수 있다. 따라서, 고체 전해질 영역(46)에 도전 패스(74)가 형성되어 있지 않은 고저항의 상태에 있는지, 혹은 고체 전해질 영역(46)에 도전 패스(74)가 형성되어 저저항의 상태에 있는지를 기억 정보로 하고, 고체 전해질 영역(46)에 정보를 기억(기록)할 수 있다. 전극 부분(43)은 플러그(35)에 전기적으로 접속되어 있으므로, 전극 부분(43)의 전위(전압)는, MISFETQM1, QM2 등을 통해서 플러그(35)에 인가되는 전압에 의해 제어할 수 있고, 상부 전극(47)은 플러 그(54)에 전기적으로 접속되어 있으므로, 상부 전극(47)의 전위(전압)는, 배선(62(62a)) 등을 통해서 플러그(54)에 인가되는 전압에 의해 제어할 수 있다.
이와 같이, 전극 부분(43)(제2 구성물 방출 셀)으로부터 공급된 제2 구성물(금속 원소(73))이 고체 전해질 영역(46) 내를 이동해서 물리 특성(예를 들면 전기 저항 등)이 변화됨으로써 고체 전해질 영역(46)에 정보를 기억(기록)할 수 있고, 또한, 전극 부분(43)으로부터 고체 전해질 영역(46)에 공급된 제2 구성물(금속 원소(73))이 고체 전해질 영역(46) 내를 이동해서 물리 특성(예를 들면 전기 저항 등)이 변화됨으로써 고체 전해질 영역(46)에 기억된 정보를 재기입할 수 있다. 또한, 액세스시에 액세스 대상인 선택 메모리 셀의 통과 전류 등에 의해, 선택 메모리 셀에서의 고체 전해질 영역(46)의 기억 정보(고저항인지 저저항인지)를 판독할 수 있다. 또한, 구체적인 동작예에 대해서는, 후에 보다 상세하게 설명한다. 또한, 상기한 물리 특성이 변화된다고 하는 것은, 예를 들면 고체 전해질 영역(46)을 양측으로부터 사이에 둔 전극 사이(즉 전극 부분(43)과 상부 전극(47) 사이)의 전기 저항이 변화되는 것이나, 전기 용량이 변화되는 것 등을 나타내고, 여기에서 설명한 바와 같이 전기 저항이 변화되는 것이 보다 바람직하다.
또한, 상부 전극(47)과 전극 부분(43)의 전위차가 제로이거나 또는 소정의 임계값보다도 작으면, 제2 구성물(금속 원소(73))은 고체 전해질 영역(46) 내를 이동하지 않으므로, 반도체 장치로의 전원의 공급을 행하지 않더라도, 고체 전해질 영역(46)에 기억(고체 전해질)된 정보는 유지된다. 이 때문에, 고체 전해질 영역(46) 또는 저항 소자(48)는 불휘발성의 기억 소자로서 기능할 수 있다.
본 실시 형태에서 이용한 금속 함유 산화물의 전극(전극 부분(43))의 효과는, 도 5에 도시되는 바와 같이, 산화물(제1 구성물)의 미결정 혹은 미립자(제2 부분(43a)) 사이에 존재하는 Cu나 Ag 등의 금속 원자(제2 구성물)가 이온화해서 반경이 작은 이온으로서 칼코게나이드 영역(고체 전해질 영역(46)) 내에 확산하는 것이다. 이 때문에, 본 실시 형태의 메모리 소자 구조에서는, 칼코게나이드 영역(고체 전해질 영역(46)) 내에서 도전 패스를 형성하는 금속 원자(금속 원소(73))가 인접하는 영역(돔 형상 부분(43))의 산화물(제1 구성물)의 미세 입자 혹은 미결정(제2 부분(43a))의 간극에 존재하도록 하고, 간극(제1 부분(43a)의 간극)이 작은 것에 의해, (전극 부분(43)으로부터) 출입하는 Cu, Ag 등의 금속 이온(제2 구성물, 금속 원소(73))의 양을 제한할 수 있다. 또한, 칼코게나이드 영역(고체 전해질 영역(46))의 금속 원소 공급 영역(전극 부분(43))에 인접하는 부분에서의, 예를 들면 S(유황)이나 Se(셀레늄), Te(텔루륨), Cu-S, Cu-Se 또는 Mo-S 등이 큰 이온(마이너스 이온)이나 클러스터나 화합물의 금속 원소 공급 영역(전극 부분(43)) 내에의 이동에 의한 막 구조 변화(전극 부분(43)의 구조 또는 형상의 변화)를 억제하는 효과도 얻을 수 있다. 또한, 상기한 간극(제1 부분(43a)의 간극) 내의 금속(제2 구성물, 제2 부분(43b), 즉 구리 또는 은)이 이온으로서 전부 나가지 않고, 전극 부분(43)의 도전성은 항상 유지된다. 이 금속 원소 공급 영역 부분(전극 부분(43))이, 종래의 고체 전해질 메모리의 Ag나 Cu의 전극(금속 전극)에 상당하는 부분이다. 이러한 새로운 전극막(전극 부분(43))의 채용에 의해, 메모리 재기입의 신뢰성을 향상할 수 있다. 또한, 전극에 상당하는 부분의 미소화로 전계 집중을 메모 리 동작에 잘 이용할 수 있다.
즉, 본 실시 형태에서는, 상기한 바와 같이, 전극 부분(43)은, 전계가 인가되어도 안정되게 변화되기 어려운 제1 구성물로 이루어지는 제1 부분(43a)과, 전계에 의해 고체 전해질 영역(46) 내에 확산해서 이동하기 쉬운 제2 구성물로 이루어지는 제2 부분(43b)에 의해 구성되어 있다. 이 때문에, 고체 전해질 영역(46)의 고체 전해질 정보의 재기입을 반복함으로써, 제2 구성물(금속 원소(73))이 전극 부분(43)으로부터 나오거나 들어가는 것을 반복하였다고 하여도, 전극 부분(43)의 제2 부분(43a)은 대부분 변화되지 않으므로, 전극 부분(43)은 형상을 유지하고, 전극 부분(43)의 변형 또는 변성을 방지할 수 있다. 따라서, 불휘발성 기억 소자(고체 전해질 메모리)의 다수회의 재기입을 안정되게 행할 수 있다.
또한, 전극 부분(43)(플러그(35) 위에 위치하는 전극 부분(43))에서의 제2 구성물의 비율(즉, 전극 부분(43)에 차지하는 제2 구성물로 이루어지는 제2 부분(43b)의 비율)은, 30원자% 이상인 것이 바람직하다. 이에 의해, 전극 부분(43)으로부터 고체 전해질 영역(46)으로 제2 구성물(금속 원소(73))을 정확하게 공급하여, 고체 전해질 영역(46)에서의 정보의 기억을 보다 정확하게 행할 수 있다. 또한, 전극 부분(43)에서, 제1 구성물에 의해 구성된 제1 부분(43a)이 지나치게 적으면, 재기입을 반복했을 때에 전극 부분(43)의 형상이 변화될 가능성이 있다. 이 때문에, 전극 부분(43)에서의 제1 구성물의 비율(즉, 전극 부분(43)에 차지하는 제1 구성물로 이루어지는 제1 부분(43a)의 비율)은, 30원자% 이상인 것이 바람직하다. 이에 의해, 재기입을 반복했을 때의 전극 부분(43)의 형상 안정성을 보다 향 상시킬 수 있고, 불휘발성 기억 소자(고체 전해질 메모리)의 다수회의 재기입을 보다 안정되게 행할 수 있다. 따라서, 전극 부분(43)에서의 제2 구성물(제2 부분(43b))의 비율은, 30원자% 이상이고 70원자% 이하(즉 30∼70원자%의 범위 내)인 것이, 보다 바람직하고, 이에 의해, 고체 전해질 영역(46)의 정보의 기억 특성의 향상과, 재기입 특성의 안정화를 양립할 수 있다.
또한, 본 실시 형태에서는, 금속 원소 공급 영역(돔 형상 부분(43))을, 도 4에 도시되는 바와 같이, 안정된 절연 재료(절연막(44))로 둘러싸인 미소 돔 형상 부분(전극 부분(43))으로 분할하고 있으므로, 돔 형상 부분(전극 부분(43))과 고체 전해질 영역(46)과의 접촉 면적이 작고, 전극 부분(43)과 고체 전해질 영역(46)이 점 접촉한 상태로 되어, 면내 방향의 변동에 의한 재기입 불안정의 발생을 방지할 수 있다. 종래의 고체 전해질 메모리의 Ag 등의 금속 전극과 칼코게나이드층과의 적층 구조인 경우, 칼코게나이드층 내의 결함의 영향으로 Ag 등의 금속 원소의 칼코게나이드층 내에의 확산이 불균일해져, 재기입을 반복하면 더욱 불균일이 커져서 저항값의 재현성의 저하를 야기할 가능성이 있다. 그러나, 본 실시 형태의 구조에서는, 금속 원소(73)가 나와서 가는 것도 되돌아가는 것도 미소한 돔 형상의 전극 부분(43)의 선단 부분(꼭대기부, 전극 부분(43)과 고체 전해질 영역(46)의 접촉 부분)에 한정되고, 거기에 전계가 집중하므로, 재현성을 높일 수 있었다.
또한 본 실시 형태에서는, 금속 원소(73)의 출입이 미소한 돔 형상의 전극 부분(43)의 선단 부분에 한정됨으로써, 구동 전압·구동 전류의 저감 효과도 있고, 예를 들면 1.5볼트 이하의 전압에서 고속 재기입할 수 있었다. 구동 전류도, 예를 들면, 종래의 Cu(하부 전극)-Cu2S(고체 전해질층)-Pt(상부 전극)라고 하는 층 구성의 메모리 소자에 비하여 1/3 정도로 감소할 수 있었다. 재기입은, 10의 8승회 이상이 가능하였다.
또한, 본 실시 형태에서는, 고체 전해질 영역(고체 전해질층(46))에, Mo, Ta, Ti 등의 다가 금속의 황화물이나, W, Ta의 산화물을 이용함으로써, 재기입을 안정화할 수 있었다.
또한, 전극 부분(43)을 돔 형상으로 하지 않고 막 형상의 부재로 한 경우, 즉, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)에서 절연막(44)의 부분도 전극 부분(43)과 마찬가지의 구성으로 치환하고, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45) 전체를 전극 부분(43)과 마찬가지의 구성의 막(예를 들면 Cu-Ta-O막)에 의해 형성한 경우라도, 본 실시 형태와 마찬가지로, 메모리 소자로서의 동작이 가능하다. 단, 그와 같이 전극 부분(43)을 돔 형상으로 하지 않고 막 형상의 부재로 한 경우에 비하여, 본 실시 형태와 같이 전극 부분(43)을 돔 형상으로 하면, 재기입 가능 횟수가 1자릿수 향상할 수 있으므로, 보다 바람직하다.
또한, 전극 부분(43)을 플러그(35)의 상면보다 대면적의 막 형상의 부재로 한 경우, 플러그(35)의 상면 위에 위치하는 막이 모두 전극으로서 작용하기 때문에, 전극으로부터 금속 원소가 출입하는 위치(확산 위치)가 변동하여, 고체 전해질 영역(46)의 고체 전해질 정보의 재기입을 반복했을 때의 재현성이 저하할 가능성이 있다. 이 때문에, 본 실시 형태와 같이, 플러그(35) 위에 위치하는 전극 부분(43)의 평면 치수(면적)를, 플러그(35)의 상면의 평면 치수(면적)보다도 작게 하고, 플러그(35) 위에 위치하는 전극 부분(43)과 고체 전해질 영역(46)과의 접촉 면적을, 플러그(35)의 상면의 면적보다도 작게 하는 것이 바람직하다. 이에 의해, 전극 부분(43)과 고체 전해질 영역(46)과의 접촉부의 면적을 작게 해서, 전극 부분(43)으로부터 금속 원소(73)가 출입하는 위치(확산 위치)를 한정할 수 있어, 고체 전해질 영역(46)의 고체 전해질 정보의 재기입을 반복했을 때의 재현성을 향상할 수 있다. 또한, 전극 부분(43)과 고체 전해질 영역(46)과의 접촉부의 면적을 작게 한 것에 의해, 구동 전압이나 구동 전류를 낮출 수 있어, MISFETQM1, QM2를 축소가 가능하게 되므로, 반도체 장치의 소형이나 고집적화에 유리하게 된다. 또한, 고속 ON·OFF가 용이해진다.
또한，플러그(35) 위에 위치하는 전극 부분(43)과 고체 전해질 영역(46)과의 접촉 면적을, 플러그(35)의 상면의 면적보다도 작게 함으로써, 전극 부분(43)과 고체 전해질 영역(46)의 접촉 면적이 작아져서 전극 부분(43)으로부터 금속 원소(73)가 출입하는 위치가 한정되므로, 전극 부분(43)으로부터 고체 전해질 영역(46)에 확산한 제2 구성물(금속 원소(73))이, 동일한 위치에서 전극 부분(43)으로 되돌아가도록 할 수 있다. 이 때문에, 고체 전해질 영역(46)의 고체 전해질 정보의 재기입을 다수 반복하였다고 하여도, 전극 부분(43)은 형상을 유지해서 전극 부분(43)의 변형을 방지할 수 있고, 또한, 고체 전해질 영역(46) 내의 금속 원소(73)의 농도가 지나치게 높아지는 것을 방지할 수 있다. 따라서, 재기입의 반복에 의해 고 체 전해질 영역(46) 내의 금속 원소(73)의 농도가 지나치게 높아져서 ON과 OFF의 중간 저항으로 변화되지 않게 된다고 하는 현상이 생기는 것을 방지할 수 있어, 불휘발성 기억 소자(고체 전해질 메모리)의 다수회의 재기입을 안정되게 행할 수 있다.
또한, 본 실시 형태의 반도체 장치에서는, 메모리(저항 소자(48))가 저저항의 ON 상태로 될 때, 돔 형상의 전극 부분(43)의 꼭대기부로부터 도전 패스(74)가 고체 전해질 영역(46) 내를 상방으로 넓어져서, 그 모습이 가솔린 엔진의 점화 플러그가 실린더 내의 가스에 점화하는 순간을 닮고 있기 때문에, 이러한 메모리(반도체 기억 장치, 저항 소자(48))를 이온 플러그 메모리라고 부를 수 있다.
또한, 반도체 장치의 제조 후, 최초로 전극 부분(43) 측을 상부 전극(47)보다도 고전위로 하여(전극 부분(43) 측을 플러스 전위로 하여) 큰 전류를 전극 부분(43)과 상부 전극(47) 사이에 흘리면, 그 후에는, 전극 부분(43) 측을 상부 전극(47)보다도 저전위로 했을(전극 부분(43) 측을 마이너스 전위로 했을) 때에 저항 소자(48)(고체 전해질 영역(46))가 저저항으로 되는 동작 모드로 된다. 또한, 반도체 장치의 제조 후, 최초로 전극 부분(43) 측을 상부 전극(47)보다도 저전위로 하여(전극 부분(43) 측을 마이너스 전위로 하여) 큰 전류를 전극 부분(43)과 상부 전극(47) 사이에 흘리면, 그 후에는, 전극 부분(43) 측을 상부 전극(47)보다도 고전위로 했을(전극 부분(43) 측을 플러스 전위로 했을) 때에 저항 소자(48)(고체 전해질 영역(46))가 저저항으로 되는 동작 모드로 된다.
또한, 박리 방지막(32)은, 1∼2nm 정도의 막 두께로 박리 방지의 효과가 있 기 때문에, 플러그(35) 형성 후에 성막하여도 되고, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)(전극 부분(43))과 플러그(35) 사이에, 박리 방지막(32)을 개재시킬 수도 있다. 도 7은, 다른 형태의 반도체 장치의 주요부 단면도이며, 상기 도 4에 대응하는 것이다. 도 3 및 도 4에서는, 박리 방지막(32)의 형성 후에 플러그(35)를 형성하고 있기 때문에，플러그(35)와 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45) 사이에, 박리 방지막(32)은 개재하고 있지 않고, 전극 부분(43)의 하면은 플러그(35)의 상면으로 직접적으로 접촉하여, 전기적으로 접속되어 있었다. 그러나, 도 7에서는, 박리 방지막(32)을 플러그(35) 형성 후에 형성하고 있기 때문에, 쓰루홀(34)은 절연막(31)에 형성되지만, 박리 방지막(32)을 관통하지 않고, 절연막(31) 위에 플러그(35)의 상면을 덮도록, 박리 방지막(32)이 형성되고, 그 박리 방지막(32) 위에 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45), 고체 전해질 영역(46) 및 상부 전극(47)의 적층막이 형성되어 있다. 이 때문에, 도 7에서는，플러그(35)의 상면과 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)(전극 부분(43))의 하면 사이에, 박리 방지막(32)이 개재하게 되지만, 박리 방지막(32)을 얇게(예를 들면 1∼2nm 정도) 형성하면, 박리 방지막(32)은 면내에서 완전하게 연속적으로는 형성되지 않고,또한 터널 효과로도 전류가 흐를 수 있으므로, 가령 플러그(35)와 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45) 사이에 박리 방지막(32)이 개재하고 있었다고 하여도, (전압 인가시 등에) 플러그(35)와 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)(전극 부분(43))을 전기적으로 접속할 수 있다.
또한, 상기한 바와 같이, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45) 중，플러그(35) 위에 위치하는 부분은, 적어도 하나의 전극 부분(43)과 그 주위의 절연막(44)에 의해 구성되어 있다. 그러나, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45) 중，플러그(35) 위 이외의 영역에 위치하는 부분은, 전극 부분(43)과 그 주위의 절연막(44)의 양쪽에 의해 구성되어 있어도, 혹은 절연막(44)만으로 구성되어 있어도 된다. 즉, 플러그(35) 위에는, 적어도 하나의 전극 부분(43)이 존재할 필요가 있지만, 플러그(35) 위 이외의 영역에는, 전극 부분(43)은, 있어도 없어도 된다. 이 때문에, 도 4에서는，플러그(35) 위에만 전극(43)이 형성되어 있는 경우에 대해서 도시하고 있지만, 도 7과 같이, 플러그(35) 위뿐만 아니라, 플러그(35) 위 이외의 영역(예를 들면 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)의 면내의 전체)에 전극 부분(43)을 배치시킬 수도 있다. 단，플러그(35) 위 이외의 영역에 존재하는 전극 부분(43)은, 메모리 소자의 전극으로서는 실질적으로 기능하지 않고, 플러그(35) 위에 존재하는 전극 부분(43)이 메모리 소자의 전극으로서 실질적으로 기능한다. 이것은, 플러그(35)과 상부 전극(47) 사이에 전압이 인가되어도, 플러그(35) 위 이외의 영역에 존재하는 전극 부분(43)은 플러그(35)로부터 떨어져 있기 때문에, 플러그(35) 위 이외의 영역에 위치하는 전극 부분(43)으로부터는 제2 구성물(구리 또는 은)이 고체 전해질 영역(46) 내에 확산하지 않고, 주로 플러그(35) 위에 위치하는 전극 부분(43)으로부터 제2 구성물(구리 또는 은)이 고체 전해질 영역(46) 내에 확 산하기 때문이다.
또한, 박리 방지막(32)(계면의 층)으로서 바람직한 유전체 재료는, 산화 게르마늄, 질화 게르마늄, 산화 실리콘, 질화 실리콘, 질화 알루미늄, 질화 티탄, 산화 알루미늄, 산화 티탄, 산화 크롬, 산화 탄탈, 산화 몰리브덴, 탄화 실리콘, 황화 아연 중 1개를 주성분(60% 이상 함유)으로 하는 재료, 혹은 이들 혼합 재료이다. 이 혼합막 영역은 어느 하나의 전극(전극 부분(43) 또는 상부 전극(47))에 접하고 있는 것이 바람직하고, 플러스 이온에 의해 필라멘트가 형성되기 때문에 마이너스 전극에 접해서 형성되는 것이 메모리 동작의 안정성의 점에서 가장 바람직하지만, 양 전극에 접하지 않는 상태라도 동작 가능하다. 유전체 재료와 칼코게나이드와의 혼합층으로 하는 경우에는, 칼코게나이드의 함유량을 60몰% 이하로 하지 않으면 고저항화 효과가 보이지 않았다. 본 실시 형태에서는, 박리 방지막(32)으로서, Ta2O5를 70%와 고체 전해질 영역의 재료 30%의 혼합물의, 두께 5nm의 막을 형성하였다. 막 두께는 2nm 내지 25nm의 범위에서 저항비를 1자릿수 이상으로 유지해서 2배에 근접한 저항 상승을 확보할 수 있다.
다음으로, 메모리 영역(1A)에 형성된 불휘발성의 메모리의 동작에 대해서 보다 구체적으로 설명한다.
기억 소자로서 기능하는 저항 소자(48)는, 고체 전해질 영역(46)의 재료로서 칼코게나이드 재료를 이용하고 있다. 여기에서, 칼코게나이드란, 유황(S), 셀레늄(Se), 텔루륨(Te) 중 적어도 1원소를 포함하는 재료를 말한다. 칼코게나이드 재 료를 이용한 메모리의 특성은, 예를 들면, 상기 비특허 문헌 1에 설명되어 있다. 이 기억 소자에 기억 정보 '0'을 기입하는 경우, 플러스 전압을 인가하고, '1'을 기입하는 경우, 마이너스 전압을 인가한다. 펄스폭은 모두 50ns이다.
이러한 기억 소자의 동작 원리로부터, 판독시에는 기억 정보를 파괴하지 않도록 하기 위해서, 최고에서도 임계 전압 Vth보다 낮은 전압으로 억제하면서 동작해야 한다. 실제로는, 임계 전압은 전압 인가 시간에도 의존하여, 시간이 길면 저하하는 경향이 있기 때문에, 판독 시간 내에 임계 전압을 초과해서 저저항 상태로의 스위칭이 일어나지 않는 전압으로 할 필요가 있다. 따라서, 이들 원리에 기초한, 상기 도 1에 도시한 메모리 어레이 구성을 실현하는 동작을 이하에 설명한다.
우선, 도 8을 참조하여, 상기 도 1에 도시한 어레이 구성을 이용한 메모리 셀의 판독 동작에 대해서 설명한다. 여기에서, 도 8은, 메모리 셀 MC11을 선택하는 경우의 동작 파형(전압 인가 파형)을 나타내고 있다.
우선, 대기 상태에서, 프리차지 인에이블 신호 PC가 승압 전압 VDH로 유지되어 있으므로, n채널형 MIS 트랜지스터(MISFET) QC1 내지 QC4가 도통 상태에 있음으로써, 비트선 BL1∼BL4가 프리차지 전압(여기에서는，VDD/2)으로 유지된다. 또한, 입출력선 I/O는, 센스 앰프 SA에 의해 강압 전압 VSL(상세한 것은 후술함)로 프리차지되어 있다.
판독 동작이 시작되면, 승압 전압 VDH로 되어 있는 프리차지 인에이블 신호 PC가 접지 전압 VSS로 구동되고, 접지 전압 VSS로 되어 있는 비트 선택선 YS1이 승압 전압 VDH(예를 들면 1.5 이상)로 구동됨으로써, 트랜지스터(MISFET) QC1이 컷오 프됨과 함께, 트랜지스터(MISFET) QD1이 도통한다. 이 때, 비트선 BL1은, 입출력선 I/O와 동일한 강압 전압 VSL로 구동된다. 이 강압 전압 VSL은 접지 전압 VSS보다도 높지만, 프리차지 전압 VDD/2보다도 낮은 전압이며, 프리차지 전압 VDD/2과 강압 전압 VSL과의 차는, 저항 MR(R)의 단자 전압이 판독 전압 영역의 범위 내에 들어가도록 하는 관계로 설정되어 있다.
다음으로, 접지 전압 VSS로 되어 있는 워드선 WL1이 승압 전압 VDH로 구동되면, 워드선 WL1 상의 모든 메모리 셀에서의 선택 트랜지스터(MISFET) QM1이 도통한다. 이 때, 기억 소자 MR에 전위차가 생긴 메모리 셀 MC11 내에 전류 경로가 발생하고, 비트선 BL1이, 기억 소자 MR의 저항값에 따른 속도로 프리차지 전압 VDD/2를 향해서 충전된다. 도 8에서는, 기억 정보 '1'을 유지하고 있는 경우 쪽이, 기억 정보 '0'인 경우보다도 저항값이 작은 것으로 하고 있으므로, 충전이 빠르다. 따라서, 기억 정보에 따른 신호 전압이 발생된다. 비선택 메모리 셀 MC12∼MC14에서는 기억 소자 MR의 전위차가 0이므로, 비선택 비트선 BL2 내지 BL4는 프리차지 전압 VDD/2로 유지된다. 즉, 후드 선WL1과 비트선 BL1에 의해 선택된 메모리 셀 MC11만이, 비트선 BL1을 통해서 판독 전류를 흘린다.
또한, 대기 상태에서, 메모리 어레이의 비트선이나 소스선을 플로팅으로 하면, 판독 동작 개시시에 비트선과 공통 비트선을 접속했을 때에, 전압이 일정하지 않은 비트선의 용량이 공통 비트선으로부터 충전되게 된다. 이 때문에, 도 8에서는 워드선 WL1에 따라서 비트 선택선 YS1도 하강시키고, 또한 접지 전압 VSS로 되어 있는 프리차지 인에이블 신호 PC를 승압 전압 VDH로 구동함으로써, 비트선 및 소스선을 프리차지 전압 VDD/2로 구동해서 대기 상태로 하고 있다. 또한, 승압 전압 VDH는, 전원 전압 VDD와 n채널형 MIS 트랜지스터의 임계 전압 VTN을 이용하여, VDH>VDD+VTN의 관계를 충족시키도록 설정되어 있다. 예를 들면 메모리(이온 플러그 메모리)의 기입 동작에서는, 후술하는 바와 같이, 판독 동작보다도 큰 전류를 흘릴 필요가 있다. 이 때문에, 본 발명에서는, 워드선과 비트 선택선을 승압 전압 VDH로 구동해서 n채널형 MIS 트랜지스터의 저항을 낮춤으로써, 정확한 기입 동작을 행할 수 있다. 또한, 강압 전압 VSL을 프리차지 전압 VDD/2보다 낮게 설정함으로써, 비트선을 선택 메모리 셀 내의 트랜지스터(MISFET) QMm의 소스로 하고, 기억 소자 MR의 저항에 상관없이, 트랜지스터의 게이트/소스간 전압을 확보할 수 있다. 또한, 반대의 전위 관계이어도, 그 차가, 판독 전압 영역의 범위 내에 들어가도록 설정되어 있으면, 마찬가지의 선택 동작이 가능하다.
또한, 도 8은, 소스선 CSL을 구동하고 나서 워드선 WL1을 구동하는 예이지만, 설계의 형편에 따라서는, 워드선 WL1을 구동하고 나서 비트선 BL1을 구동하여도 된다. 이 경우에는, 처음에는 워드선 WL1이 구동되어 선택 트랜지스터(MISFET) QM1이 도통하기 때문에, 기억 소자 MR의 단자 전압은 0V로 확보된다. 그 후, 비트선 BL을 구동하면, 기억 소자 MR의 단자 전압은 0V부터 커지지만, 그 값은 비트선 전압으로 율칙되므로, 판독 영역의 범위에 들 수 있다.
이상, 메모리 셀 MC11을 선택하는 예를 나타냈지만, 동일한 비트선 상의 메모리 셀은, 그들 워드선 전압이 접지 전압 VSS로 고정되어 있으므로 선택되는 경우는 없다. 또한, 다른 비트선은 프리차지 전압 VDD/2로 구동되어 있으므로, 남은 메모리 셀도 비선택 상태로 유지된다.
이상의 설명에서는, 대기 상태의 워드선을 접지 전압 VSS로 하고, 선택 상태의 비트선을 강압 전압 VSL로 하고 있다. 이들 전압 관계는, 비선택 메모리 셀을 통해서 흐르는 전류가 동작에 영향을 미치지 않도록 설정한다. 즉, 비트선이 선택되고, 워드선이 비선택의 메모리 셀, 예를 들면 메모리 셀 MC11을 선택할 때의 비선택 메모리 셀 MC21∼MCn1의 트랜지스터(MISFET) QM이 충분히 오프로 되도록 설정하면 된다. 여기에서 도시한 바와 같이, 대기 상태의 워드선 전압을 접지 전압 VSS로 하고, 선택 비트선의 판독 직전의 강압 전압 VSL을 플러스의 전압으로 함으로써, 트랜지스터 QM의 임계값 전압을 낮게 할 수 있다. 경우에 따라서는, 선택된 비트선을 접지 전압 VSS로 하고, 대기 상태의 워드선을 마이너스의 전압으로 하는 것도 가능하다. 그 경우에도, 트랜지스터(MISFET) QM의 임계값 전압을 낮게 할 수 있다. 대기시의 워드선용에 마이너스 전압을 발생시킬 필요가 있지만, 선택시의 비트선의 전압이, 외부로부터 인가되는 접지 전압 VSS이기 때문에 안정되게 하기 쉽다. 트랜지스터(MISFET) QM의 임계값 전압을 충분히 높게 하면, 선택시의 비트선과 대기 상태의 워드선을 접지 전압 VSS로 하여도 된다. 그 경우, 외부로부터 인가되는 접지 전압 VSS임과 동시에, 대기 상태의 워드선의 용량이 안정화 용량으로서 기능하기 때문에, 선택시의 비트선의 전압을 더욱 안정된 것으로 할 수 있다.
또한, 도 9에 따라서, 도 1에 도시한 어레이 구성을 이용한 메모리 셀의 기입 동작에 대해서 설명한다. 단, 도 9는, 메모리 셀 MC11을 선택하는 경우의 동작 파형(전압 인가 파형)이다. 우선, 프리차지를 종료하고 나서 접지 전압 VSS로 되 어 있는 재기입 인에이블 신호 WE를 전원 전압 VDD로 구동해서 재기입 회로 PRGCA를 활성화함으로써, 입출력선 I/O를 기입 데이터에 따른 전압으로 구동한다. 도 9에서는, 데이터 '1'을 기입하는 경우에, 강압 전압 VSL로 되어 있는 입출력선 I/O를 전원 전압 VDD로 구동하고, 데이터 '0'을 기입하는 경우에, 강압 전압 VSL로 되어 있는 입출력선 I/O를 접지 전압 VSS로 구동하는 예가 나타내어져 있다. 다음으로, 메모리 셀 MC11의 선택 동작은, 판독 동작과 동일하게 행해지고, 선택된 비트선 BL1이, 입출력선 I/O와 동일한 전압으로 구동됨으로써, 기입 전류 IWC가 발생된다. '0' 기입인 경우, 리세트 전류가 메모리 셀 MC11 내를, 공통 소스선 CSL로부터 비트선 BL1의 방향으로 흐른다. 반대로, '1' 기입인 경우, 세트 전류가, 메모리 셀 MC11내를, 비트선 BL1로부터 공통 소스선 CSL의 방향으로 흐른다. 이상의, 구성과 동작에 의해, 데이터에 따른 방향으로 전류를 흘리는 재기입 동작이 가능하게 된다. 이러한 동작에 의해, 이상적인 이온 전도가 행해지므로, 세트 시간 단축과 재기입 횟수 향상을 실현할 수 있다.
다음으로, 본 실시 형태의 반도체 장치의 제조 공정에 대해서, 도면을 참조하여 설명한다. 도 10∼도 18은, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이며, 상기 도 3에 대응하는 영역이 나타내어져 있다. 또한, 이해를 간단히 하기 위해서, 도 14∼도 18에서는, 도 13의 절연막(21) 및 그보다 아래의 구조에 대응하는 부분은 도시를 생략하고 있다.
우선, 도 10에 도시되는 바와 같이, 예를 들면 p형의 단결정 실리콘 등으로 이루어지는 반도체 기판(반도체 웨이퍼)(1)을 준비한다. 그것으로부터, 반도체 기 판(1)의 주면에, 예를 들면 STI(Shallow Trench Isolation)법 또는 LOCOS(Local Oxidization of sillicon)법 등에 의해, 절연체로 이루어지는 소자 분리 영역(2)을 형성한다. 소자 분리 영역(2)을 형성함으로써, 반도체 기판(1)의 주면에는, 소자 분리 영역(2)에 의해 주위를 규정된 활성 영역이 형성된다.
다음으로, 반도체 기판(1)의 주면에 p형 웰(3a, 3b)과 n형 웰(4)을 형성한다. 이 중, p형 웰(3a)은 메모리 영역(1A)에 형성되고, p형 웰(13b) 및 n형 웰(14)은 주변 회로 영역(1B)에 형성된다. 예를 들면 반도체 기판(1)의 일부에 p형의 불순물(예를 들면 붕소(B))을 이온 주입하는 것 등에 의해 p형 웰(3a, 3b)을 형성하고, 반도체 기판(1)의 다른 일부에 n형의 불순물(예를 들면 인(P) 또는 비소(As))을 이온 주입하는 것 등에 의해 n형 웰(4)을 형성할 수 있다.
다음으로, 예를 들면 열 산화법 등을 이용하여, 반도체 기판(1)의 p형 웰(3a, 3b) 및 n형 웰(4)의 표면에 얇은 산화 실리콘막 등으로 이루어지는 게이트 절연막용의 절연막(5)을 형성한다. 절연막(5)으로서 산질화 실리콘막 등을 이용할 수도 있다. 절연막(5)의 막 두께는, 예를 들면 1.5∼10nm 정도로 할 수 있다.
다음으로，p형 웰(3a, 3b) 및 n형 웰(4)의 절연막(5) 위에 게이트 전극(6a, 6b, 6c)을 형성한다. 예를 들면, 절연막(5) 위를 포함하는 반도체 기판(1)의 주면의 전체면 위에 도전체막으로서 저저항의 다결정 실리콘막을 형성하고, 포토레지스트법 및 드라이 에칭법 등을 이용하여 그 다결정 실리콘막을 패턴화함으로써, 패터닝된 다결정 실리콘막(도전체막)으로 이루어지는 게이트 전극(6a, 6b, 6c)을 형성할 수 있다. 게이트 전극(6a) 아래에 잔존하는 절연막(5)이 게이트 절연막(5a)으 로 되고, 게이트 전극(6b) 아래에 잔존하는 절연막(5)이 게이트 절연막(5b)으로 되고, 게이트 전극(6c) 아래에 잔존하는 절연막(15)이 게이트 절연막(5c)으로 된다. 또한, 성막시 또는 성막후에 불순물을 도핑함으로써, 게이트 전극(6a, 6b)은 n형 불순물이 도입된 다결정 실리콘막(도프트 폴리실리콘막)에 의해 형성되고, 게이트 전극(6c)은 p형 불순물이 도입된 다결정 실리콘막(도프트 폴리실리콘막)에 의해 형성된다.
다음으로, 인(P) 또는 비소(As) 등의 n형의 불순물을 이온 주입하는 것 등에 의해, p형 웰(3a)의 게이트 전극(6a)의 양측의 영역에 n-형 반도체 영역(7a)을 형성하고，p형 웰(3b)의 게이트 전극(6b)의 양측의 영역에 n-형 반도체 영역(7b)을 형성한다. 또한, 붕소(B) 등의 p형의 불순물을 이온 주입하는 것 등에 의해, n형 웰(4)의 게이트 전극(6c)의 양측의 영역에 p-형 반도체 영역(7c)을 형성한다.
다음으로, 게이트 전극(6a, 6b, 6c)의 측벽 위에, 사이드월(8a, 8b, 8c)을 형성한다. 사이드월(8a, 8b, 8c)은, 예를 들면, 반도체 기판(1) 위에 산화 실리콘막, 질화 실리콘막 또는 그들 적층막으로 이루어지는 절연막을 퇴적하고, 이 절연막을 이방성 에칭함으로써 형성할 수 있다.
다음으로, 인(P) 또는 비소(As) 등의 n형의 불순물을 이온 주입하는 것 등에 의해, p형 웰(3a)의 게이트 전극(6a) 및 사이드월(8a)의 양측의 영역에 n+형 반도체 영역(9a)을 형성하고，p형 웰(3b)의 게이트 전극(6b) 및 사이드월(8b)의 양측의 영 역에 n+형 반도체 영역(9b)을 형성한다. 또한, 붕소(B) 등의 p형의 불순물을 이온 주입하는 것 등에 의해, n형 웰(4)의 게이트 전극(6c) 및 사이드월(8c)의 양측의 영역에 p+형 반도체 영역(9c)을 형성한다. 이온 주입후, 도입한 불순물의 활성화를 위한 어닐링 처리(열 처리)를 행할 수도 있다.
이에 의해, 메모리 영역(1A)의 MISFETQM1, QM2의 드레인 영역으로서 기능하는 n형의 반도체 영역(10, 11)과, 공통의 소스 영역으로서 기능하는 n형의 반도체 영역(12)이, 각각, n+형 반도체 영역(9a) 및 n-형 반도체 영역(7a)에 의해 형성된다. 그리고, 주변 회로 영역(1B)의 MISFETQN의 드레인 영역으로서 기능하는 n형의 반도체 영역과 소스 영역으로서 기능하는 n형의 반도체 영역이, 각각, n+형 반도체 영역(9b) 및 n-형 반도체 영역(7b)에 의해 형성되고, MISFETQP의 드레인 영역으로서 기능하는 p형의 반도체 영역과 소스 영역으로서 기능하는 p형의 반도체 영역이, 각각, p+형 반도체 영역(9c) 및 p-형 반도체 영역(7c)에 의해 형성된다.
다음으로, 게이트 전극(6a, 6b, 6c), n+형 반도체 영역(9a, 9b) 및 p+형 반도체 영역(9c)의 표면을 노출시키고, 예를 들면 코발트(Co)막과 같은 금속막을 퇴적해서 열 처리함으로써, 게이트 전극(6a, 6b, 6c), n+형 반도체 영역(9a, 9b) 및 p+형 반도체 영역(9c)의 표면에, 각각 금속 실리사이드층(15)을 형성한다. 그 후, 미반응의 코발트막(금속막)은 제거한다.
이렇게 하여, 도 10의 구조가 얻어진다. 여기까지의 공정에 의해, 메모리 영역(1A)에, n채널형의 MISFETQM1, QM2가 형성되고, 주변 회로 영역(1B)에, n채널형의 MISFETQN과 p채널형의 MISFETQP가 형성된다. 따라서, 메모리 영역(1A)의 MISFETQM1, QM2와 주변 회로 영역(1B)의 MISFETQN, QP는, 동일한 제조 공정으로 형성할 수 있다.
다음으로, 도 11에 도시되는 바와 같이, 반도체 기판(1) 위에 게이트 전극(6a, 6b, 6c)을 덮도록 절연막(층간 절연막)(21)을 형성한다. 절연막(21)은, 예를 들면 산화 실리콘막 등으로 이루어진다. 절연막(21)을 복수의 절연막의 적층막에 의해 형성할 수도 있다. 절연막(21)의 형성 후, 필요에 따라서 CMP 처리 등을 행하여 절연막(21)의 상면을 평탄화한다. 이에 의해, 메모리 영역(1A)과 주변 회로 영역(1B)에서, 절연막(21)의 상면의 높이가 거의 일치한다.
다음으로, 포토리소그래피법을 이용하여 절연막(21) 위에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여, 절연막(21)을 드라이 에칭함으로써, 절연막(21)에 컨택트 홀(22)을 형성한다. 컨택트 홀(32)의 저부에서는, 반도체 기판(1)의 주면의 일부, 예를 들면 n+형 반도체 영역(9a, 9b) 및 p+형 반도체 영역(9c)(의 표면에 근접한 금속 실리사이드층(25))의 일부나 게이트 전극(6a, 6b, 6c)(의 표면에 근접한 금속 실리사이드층(15))의 일부 등이 노출된다.
다음으로, 컨택트 홀(22) 내에, 플러그(23)를 형성한다. 이 때, 예를 들면, 컨택트 홀(22)의 내부를 포함하는 절연막(21) 위에 도전성 배리어막(23a)을 스퍼터링법 등에 의해 형성한 후, 텅스텐막(23b)을 CVD법 등에 의해 도전성 배리어막(23a) 위에 컨택트 홀(22)을 매립하도록 형성하고, 절연막(21)에 근접한 불필요한 텅스텐막(23b) 및 도전성 배리어막(23a)을 CMP법 또는 에치백법 등에 의해 제거한다. 이에 의해, 컨택트 홀(22) 내에 잔존해서 매립된 텅스텐막(23b) 및 도전성 배리어막(23a)으로 이루어지는 플러그(23)를 형성할 수 있다.
다음으로, 도 12에 도시되는 바와 같이, 플러그(23)가 매립된 절연막(21) 위에, 절연막(24)을 형성한다. 그것으로부터, 포토리소그래피법을 이용하여 절연막(24) 위에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여, 절연막(24)을 드라이 에칭함으로써, 절연막(24)에 배선 홈(개구부)(25)을 형성한다. 배선 홈(25)의 저부에서는, 플러그(23)의 상면이 노출된다. 또한, 배선 홈(25) 중, 메모리 영역(1A)의 MISFETQM1, QM2의 드레인 영역(반도체 영역(20, 21)) 위에 형성된 플러그(23)를 노출하는 배선 홈(25), 즉 개구부(25a)는, 홈 형상의 패턴이 아니라, 거기로부터 노출되는 플러그(23)의 평면 치수보다도 큰 치수의 구멍(접속 구멍) 형상의 패턴으로서 형성할 수 있다. 또한, 본 실시 형태에서는, 개구부(25a)를 다른 배선 홈(25)과 동시에 형성하고 있지만, 개구부(25a) 형성용의 포토레지스트 패턴과 다른 배선 홈(25) 형성용의 포토레지스트 패턴을 별도로 이용함으로써, 개구부(25a)와 다른 배선 홈(25)을 서로 다른 공정으로 형성할 수도 있다.
다음으로, 배선 홈(25) 내에 배선(27)을 형성한다. 이 때, 예를 들면, 배선 홈(25)의 내부(저부 및 측벽 위)를 포함하는 절연막(24) 위에 도전성 배리어막(26a)을 스퍼터링법 등에 의해 형성한 후, 텅스텐막 등으로 이루어지는 주도체막(26b)을 CVD법 등에 의해 도전성 배리어막(26a) 위에 배선 홈(25)을 매립하도록 형성하고, 절연막(24)에 근접한 불필요한 주도체막(26b) 및 도전성 배리어막(26a)을 CMP법 또는 에치백법 등에 의해 제거한다. 이에 의해, 배선 홈(25) 내에 잔존해서 매립된 주도체막(26b) 및 도전성 배리어막(26a)으로 이루어지는 배선(27)을 형성할 수 있다.
배선(27) 중, 메모리 영역(1A)의 개구부(25a) 내에 형성된 배선(27a)은, 플러그(23)를 통해서 메모리 영역(1A)의 MISFETQM1, QM2의 드레인 영역(반도체 영역(10, 11))에 전기적으로 접속된다. 배선(27a)은, 반도체 기판(1) 위에 형성된 반도체 소자 사이를 접속하도록 절연막(21) 위에 연장하고 있는 것은 아니고, 플러그(35)와 플러그(23)를 전기적으로 접속하기 위해서 절연막(21) 위에 국소적으로 존재해서 플러그(35)와 플러그(23) 사이에 개재하고 있다. 이 때문에, 배선(27a)은, 배선은 아니고, 접속용 도체부(컨택트 전극)라고 간주할 수도 있다. 또한, 메모리 영역(1A)에서, MISFETQM1, QM2의 소스용의 반도체 영역(12)(n+형 반도체 영역(9a))에 플러그(23)를 통해서 접속된 소스 배선(27b)이, 배선(27)에 의해 형성된다.
배선(27)은, 상기한 바와 같은 매립 텅스텐 배선에 한정되지 않고 다양하게 변경 가능하며, 예를 들면 매립 이외의 텅스텐 배선이나, 알루미늄 배선 등으로 할 수도 있다.
다음으로, 도 13에 도시되는 바와 같이, 배선(27)이 매립된 절연막(24) 위에, 절연막(층간 절연막)(31) 및 박리 방지막(32)을 순서대로 형성한다. 박리 방지막(32)의 막 두께는, 절연막(31)의 막 두께보다도 얇다. 또한, 절연막(31)은, 예를 들면 산화 실리콘막 등에 의해 형성할 수 있고, 박리 방지막(32)은, 예를 들면 산화 탄탈 등(Ta2O5에 가까운 조성) 등의 천이 금속의 산화물 등에 의해 형성할 수 있다.
다음으로, 포토리소그래피법을 이용하여 박리 방지막(32) 위에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여, 박리 방지막(32) 및 절연막(31)을 드라이 에칭함으로써, 박리 방지막(32) 및 절연막(31)에 쓰루홀(개구부, 접속 구멍, 관통 구멍)(34)을 형성한다. 쓰루홀(34)은, 메모리 영역(1A)에 형성되고, 쓰루홀(34)의 저부에서는, 상기 배선(27a)의 상면이 노출된다.
다음으로, 쓰루홀(34) 내에, 플러그(35)를 형성한다. 이 때, 예를 들면, 쓰루홀(34)의 내부를 포함하는 박리 방지막(32) 위에 도전성 배리어막(35a)을 스퍼터링법 등에 의해 형성한 후, 텅스텐막(35b)을 CVD법 등에 의해 도전성 배리어막(35a) 위에 쓰루홀(34)을 매립하도록 형성하고, 박리 방지막(32)에 근접한 불필요한 텅스텐막(35b) 및 도전성 배리어막(35a)을 CMP법 또는 에치백법 등에 의해 제거한다. 이에 의해, 컨택트 홀(34) 내에 잔존해서 매립된 텅스텐막(35b) 및 도전성 배리어막(35a)으로 이루어지는 플러그(35)를 형성할 수 있다. 이와 같이, 플러 그(35)는, 박리 방지막(32) 및 절연막(31)에 형성된 개구부(쓰루홀(34))에 도전체 재료를 충전해서 형성된다.
본 실시 형태에서는，텅스텐막(35b)을 이용하여 쓰루홀(34) 내를 매립해서 플러그(35)를 형성했지만, CMP 처리했을 때의 플러그(35)의 상면의 평탄성이 높아지도록 하는 금속(CMP 평탄성이 좋은 금속)의 막을 텅스텐막(35b) 대신으로 이용할 수도 있다. 예를 들면, 상기 CMP 평탄성이 좋은 금속으로서, 결정 입경의 작은 몰리브덴(Mo)막을 텅스텐막(35b) 대신으로 이용할 수 있다. 이에 의해，플러그(35)의 상면의 요철을 억제하고, 메모리 셀 소자의 전기 특성의 균일성, 재기입 횟수 신뢰성 및 내고온 동작 특성을 보다 향상시킬 수 있다.
또한, 다른 형태로서, 절연막(31)의 형성 후, 박리 방지막(32)을 형성하지 않고 쓰루홀(34) 및 플러그(35)를 형성하고, 그 후, 플러그(35)의 상면 위를 포함하는 절연막(31) 위에, 박리 방지막(32)을 형성할 수도 있다(상기 도 7과 같은 구조인 경우).
또한，플러그(35)의 상면에, 얇은 절연막을 형성하여도 된다. 예를 들면, 산화 실리콘막, 질화 실리콘은 산화 게르마늄막 또는 산화 알루미늄막 등을 플러그(35)의 상면에 형성할 수 있다. 또한，플러그(35)의 상면이 고저항으로 되도록, 예를 들면 플러그(35)를 구성하는 텅스텐막(35b)의 표면(상면)을 산화 혹은 질화하고, 플러그(35)의 상면에 산화 텅스텐막 또는 질화 텅스텐막을 형성하여도 된다.
다음으로, 도 14에 도시되는 바와 같이, 박리 방지막(32) 위에, 플러그(35) 위를 덮도록, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출층(45)을 형 성한다. 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)의 형성 공정은, 나중에 보다 상세하게 설명한다. 또한, 상기한 바와 같이, 도 14∼도 18에서는, 도 13의 절연막(21) 및 그보다 아래의 구조에 대응하는 부분은 도시를 생략하고 있다.
다음으로, 도 15에 도시되는 바와 같이, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45) 위에 고체 전해질 영역(46)을 형성하고, 고체 전해질 영역(46) 위에 상부 전극(47)을 형성한다. 고체 전해질 영역(46)은, 칼코게나이드 재료막 등으로 이루어지고, 그 막 두께(퇴적막 두께)는, 예를 들면 50∼200nm 정도로 할 수 있다. 상부 전극(47)은, 금속층과 같은 도전체층으로 이루어지고, 예를 들면 텅스텐(W)막 또는 텅스텐 합금막 등에 의해 형성할 수 있어, 그 막 두께(퇴적막 두께)는, 예를 들면 50∼200nm 정도로 할 수 있다.
다음으로, 상부 전극(47) 위에 절연막(51)을 형성한다. 절연막(51)은, 예를 들면 산화 실리콘막 등으로 이루어지고, 그 막 두께(퇴적막 두께)는, 예를 들면 250∼500nm 정도로 할 수 있다. 절연막(51)은, 고체 전해질 영역(46)을 구성하는 칼코게나이드 재료의 승화가 일어나지 않는 온도, 예를 들면 400℃ 이하의 온도에서 성막하는 것이 바람직하다. 이에 의해, 절연막(51)의 성막시의 고체 전해질 영역(46)의 승화를 방지할 수 있다.
다음으로, 도 16에 도시되는 바와 같이, 포토리소그래피법을 이용하여 메모리 영역(1A)의 절연막(51) 위에 포토레지스트 패턴(도시하지 않음)을 형성하고, 이 포토레지스트 패턴을 에칭 마스크로 하여, 절연막(51)을 드라이 에칭하여 패터닝한 다. 그것으로부터, 그 포토레지스트 패턴을 제거한 후, 패터닝된 절연막(51)을 하드 마스크(에칭 마스크)로서 이용하여, 상부 전극(47), 고체 전해질 영역(46) 및 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)을 드라이 에칭하여 패터닝한다. 이에 의해, 패터닝된 상부 전극(47), 고체 전해질 영역(46) 및 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)의 적층막으로 이루어지는 저항 소자(48)가 형성(가공)된다. 또한, 상부 전극(47), 고체 전해질 영역(46) 및 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)을 드라이 에칭할 때에는 박리 방지막(32)을 에칭 스토퍼막으로서 이용할 수 있다.
다음으로, 도 17에 도시되는 바와 같이, 박리 방지막(32) 위에, 저항 소자(48) 및 그에 근접한 절연막(51)을 덮도록, 예를 들면 산화 실리콘막 등으로 이루어지는 절연막(층간 절연막)(52)을 형성한다. 절연막(52)의 형성 후, 필요에 따라서 CMP 처리 등을 행하여 절연막(52)의 상면을 평탄화한다.
다음으로, 포토리소그래피법을 이용하여 절연막(52) 위에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여, 절연막(52) 및 절연막(51)을 드라이 에칭함으로써, 절연막(52) 및 절연막(51)에 쓰루홀(개구부, 접속 구멍, 관통 구멍)(53)을 형성한다. 쓰루홀(53)은, 메모리 영역(1A)에 형성되고, 쓰루홀(53)의 저부에서는, 저항 소자(48)의 상부 전극(47)의 상면이 노출된다. 그 후, 포토레지스트 패턴을 제거한다.
다음으로, 포토리소그래피법을 이용하여 절연막(52) 위에 형성한 다른 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여, 절연막(52), 박리 방지 막(32) 및 절연막(31)을 드라이 에칭함으로써, 절연막(52), 박리 방지막(32) 및 절연막(31)에 쓰루홀(개구부, 접속 구멍, 관통 구멍)(55)을 형성한다. 쓰루홀(55)은, 주변 회로 영역(1B)에 형성되고, 쓰루홀(55)의 저부에서는, 배선(27)의 상면이 노출된다. 그 후, 포토레지스트 패턴은 제거한다. 또한，먼저 쓰루홀(55)을 형성하고 나서, 상기 쓰루홀(53)을 형성할 수도 있다. 또한, 쓰루홀(53)과 쓰루홀(55)은, 깊이가 서로 다르기 때문에, 서로 다른 공정으로 형성하는 것이 바람직하지만, 동일한 공정으로 형성하는 것도 가능하다.
다음으로, 쓰루홀(53, 55) 내에, 플러그(54, 56)를 형성한다. 이 때, 예를 들면, 쓰루홀(53, 55)의 내부를 포함하는 절연막(52) 위에 도전성 배리어막(57a)을 스퍼터링법 등에 의해 형성한 후, 텅스텐막(57b)을 CVD법 등에 의해 도전성 배리어막(57a) 위에 쓰루홀(53, 55)을 매립하도록 형성하고, 절연막(52)에 근접한 불필요한 텅스텐막(57b) 및 도전성 배리어막(57a)을 CMP법 또는 에치백법 등에 의해 제거한다. 이에 의해, 쓰루홀(53) 내에 잔존해서 매립된 텅스텐막(57b) 및 도전성 배리어막(57a)으로 이루어지는 플러그(54)와, 쓰루홀(55) 내에 잔존해서 매립된 텅스텐막(57b) 및 도전성 배리어막(57a)으로 이루어지는 플러그(56)를 형성할 수 있다. 텅스텐막(57b) 대신에, 알루미늄(Al)막 또는 알루미늄 합금막(주도체막) 등을 이용할 수도 있다. 이와 같이, 플러그(54, 56)는, 절연막에 형성된 개구부(쓰루홀(53, 55))에 도전체 재료를 충전해서 형성된다.
본 실시 형태에서는, 쓰루홀(53, 55)을 형성한 후, 동일한 공정에서 플러그(54, 56)를 형성하고 있고, 이에 의해, 제조 공정수를 저감할 수 있다. 다른 형 태로서, 쓰루홀(53) 또는 쓰루홀(55)의 한쪽을 형성하고 나서 그 쓰루홀을 매립하는 플러그(플러그(54) 또는 플러그(56)의 한쪽)를 형성하고, 그 후, 쓰루홀(53) 또는 쓰루홀(55)의 다른쪽을 형성해서 그 쓰루홀을 매립하는 플러그(플러그(54) 또는 플러그(56)의 다른쪽)를 형성할 수도 있다.
다음으로, 도 18에 도시되는 바와 같이, 플러그(54, 56)가 매립된 절연막(52) 위에, 제2 층배선으로서 배선(62)을 형성한다. 예를 들면, 플러그(54, 56)가 매립된 절연막(52) 위에, 도전성 배리어막(61a)과 알루미늄막 또는 알루미늄 합금막(61b)을 스퍼터링법 등에 의해 순서대로 형성하고, 포토리소그래피법 및 드라이 에칭법 등을 이용하여 패터닝함으로써, 배선(62)을 형성할 수 있다. 배선(62)은, 상기한 바와 같은 알루미늄 배선에 한정되지 않고 다양하게 변경 가능하고, 예를 들면 텅스텐 배선 또는 구리 배선(매립 구리 배선) 등으로 할 수도 있다. 메모리 영역(1A)에서는, 배선(62)에 의해, 비트선으로서 기능하는 배선(비트선, 비트선배선)(62a)이 형성된다.
그 후, 절연막(52) 위에, 배선(62)을 덮도록, 층간 절연막으로서의 절연막(도시하지 않음)이 형성되고, 또한 상층의 배선층(제3 층배선 이후의 배선) 등이 형성되지만, 여기에서는 도시 및 그 설명은 생략한다. 그리고, 400℃∼450℃ 정도의 수소 어닐링이 행해진 후에, 반도체 장치(반도체 메모리 장치)가 완성된다.
다음으로, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)의 형성 공정에 대해서, 보다 상세하게 설명한다. 도 19∼도 25는, 본 실시 형태의 반도체 장치의 제조 공정 중, 제1 구성물과 제2 구성물로 이루어지는 제2 구성 물 방출 영역(45)의 형성 공정 중의 주요부 단면도이며, 메모리 영역(1A)의 플러그(35)의 상부 근방 영역, 즉 도 4에 대응하는 영역이 나타내어져 있다. 도 19∼도 25의 절연막(71)은, 절연막(31)에 대응하지만, 박리 방지막(32)도 절연막(71)에 포함시켜서 도시하고 있다.
상기 도 10∼도 13의 공정을 행하여, 상기 도 13에 대응하는 도 19의 구조가 얻어진 후, 도 20에 도시되는 바와 같이, 반도체 기판(1)의 주면의 전체면 위에, 즉 플러그(35)가 매립된 절연막(71)에, 전극 부분(43) 형성용의 재료막(제1 재료막)(41)을 형성(퇴적)한다. 재료막(41)에 의해 전극 부분(43)이 형성되므로, 재료막(41)은, 제1 구성물(금속 또는 반도체의 산화물)을 구성하는 원소와, 제2 구성물(Cu 또는 Ag)을 구성하는 원소에 의해 형성되어 있을 필요가 있다. 이 때문에, 재료막(41)은, 제1 구성물을 형성하기 위한 금속 원소 또는 반도체 원소와, 제1 구성물을 형성하기 위한 산소 원소와, 제2 구성물을 형성하기 위한 구리(Cu) 또는 은(Ag)에 의해, 구성되어 있다. 예를 들면 Cu60Ta10O30막(구리(Cu)와 탄탈(Ta)과 산소(O)의 원자비가 각각 60원자%와 10원자%와 30원자%의 막)에 의해 재료막(41)을 형성할 수 있으며, 예를 들면 스퍼터링법 등에 의해 퇴적할 수 있다. 재료막(41)은, 퇴적막 두께는, 예를 들면 30∼50nm 정도로 할 수 있다.
다음으로, 재료막(41) 위에, 티탄(Ti)막(42)(마스크층, 제2 재료막)을 형성한다. 즉, 재료막(41)에 근접한 티탄막(42)을 형성한다. 티탄막(42)은, 후술하는 바와 같이, 재료막(41)을 에칭(스퍼터 에칭)할 때에, 마스크(에칭 마스크)로서 작 용시키는 재료막이다. 티탄막(42)은, 퇴적막 두께가 수 nm(예를 들면 5nm 정도)로 얇게 형성되어, 스퍼터링법 등에 의해 형성할 수 있다. 이 때문에, 티탄막(42)의 퇴적막 두께는, 재료막(41)의 퇴적막 두께보다도 얇다. 티탄막(42)은, 얇으므로, 면내에서 완전하게 연속적인 막으로는 되지 않고, 재료막(41) 위에 국소적으로 입자 형상으로 퇴적된다.
다음으로, 반도체 기판(1)의 주면에 대하여, 에칭, 바람직하게는 스퍼터 에칭을 행한다. 이 때, Ar(아르곤) 이온을 이용한 스퍼터 에칭을 행하면, 보다 바람직하다. 즉, Ar 이온 등을 이용한 물리적인 충격(이온 충격)에 의해, 에칭을 행한다. 이에 의해, 도 21에 도시되는 바와 같이, 티탄막(42) 및 재료막(41)이 스퍼터 되어 에칭된다. 또한, 도 21에서는, 스퍼터 에칭, 즉 재료막(41) 및 티탄막(42)의 적층막에 대하여 비행하는 Ar 이온을 화살표(75)로 모식적으로 나타내고 있다.
이 스퍼터 에칭에서는, 티탄막(42)은 Ar의 이온 충격을 받아도 비산하기 어려우므로(스퍼터되기 어렵고, 에칭되기 어려우며, 스퍼터 에칭되기 어려우므로), 입자 형상의 티탄막(42)이 마스크(에칭 마스크, 스퍼터 에칭 마스크)로서 작용한다. 이 마스크로서의 작용은, 티탄막(42) 자신이 스퍼터 에칭에 의해 제거될 때까지 계속한다. 한편, 티탄막(41)에 비하여, 재료막(41)은, 티탄막(42)은 Ar의 이온 충격을 받으면 비산하기 쉽다(스퍼터되기 쉽고, 에칭되기 쉬우며, 스퍼터 에칭되기 쉬움). 이 때문에, 도 21에 도시되는 바와 같이, 재료막(41)은, 입자 형상의 티탄막(42)에 의해 덮여져 있지 않은 영역에서는 스퍼터 에칭에 의해 제거되고, 입자 형상의 티탄막(42)에 의해 덮여져 있는 영역에서는, 티탄막(42)이 마스크로서 작용 함으로써, 재료막(41)이 잔존한다. 그리고, 티탄막(41)이 스퍼터 에칭되어 없어진 후에도, 약간 스퍼터 에칭을 계속하지만, 재료막(41)이 완전하게 제거되기 전에 스퍼터 에칭을 종료한다. 이에 의해, 도 22에 도시되는 바와 같이, 재료막(41)이, 복수의 돔 형상의 전극 부분(43)으로 분할되고, 전극 부분(43)으로 되는 부분 이외의 재료막(41)이 제거된다.
또한, 재료막(41) 위에 티탄막(42)을 퇴적했을 때에, 입자 형상의 티탄막(42)끼리가 이어져 있는 경우라도, 티탄막(42)의 퇴적막 두께가 얇으면, 티탄막(42)은 입계로 막 두께가 얇아지기 때문에, Ar 이온의 스퍼터 에칭시에는, 티탄막(42)의 입계로부터 에칭되어 가고, 티탄막(42)이 입자 형상으로 되어, 이 입자 형상의 티탄막(42)이 마스크로서 작용하게 된다. 이 때문에, 도 21 내지 도 22와 같이 스퍼터 에칭이 진행하고, 재료막(41)이, 복수의 돔 형상(반원 형상)의 전극 부분(43)으로 분할된다.
또한, 재료막(41)이 스퍼터 에칭에 의해 부분적으로 제거되어 기초의 플러그(35)의 상면이 노출되었다고 하여도, 플러그(35)를 구성하는 텅스텐막(35b)은 Ar의 이온 충격을 받아도 비산하기 어려우므로(스퍼터 에칭되기 어려우므로), 플러그(35)의 상면이 스퍼터 에칭되는 것을 억제 또는 방지할 수도 있다.
이와 같이, 티탄막(42)을 마스크로 하여 작용시킨 에칭(스퍼터 에칭)에 의해, 재료막(41)을 복수의 돔 형상의 전극 부분(43)에 분할할 수 있다. 재료막(41)을 분할해서 형성된 복수의 전극 부분(43) 중 적어도 하나, 즉 플러그(35) 위에 위치하는 전극 부분(43)이, 상기한 바와 같이 기억 소자의 전극(고체 전해질 영 역(46)으로 금속 원소(73)를 공급하는 전극)으로 된다.
다음으로, 도 23에 도시되는 바와 같이, 포토리소그래피법을 이용하여 반도체 기판(1) 위에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여, 플러그(35) 위 이외의 영역의 전극 부분(43)을 제거하고, 플러그(35)에 근접한 전극 부분(43)을 남긴다. 그 후, 포토레지스트 패턴은 제거한다.
다음으로, 도 24에 도시되는 바와 같이, 반도체 기판(1)의 주면 위에, 전극 부분(43) 사이를 매립해서 전극 부분(43)을 덮도록, 산화 실리콘막 또는 산화 알루미늄 등으로 이루어지는 절연막(44a)을 스퍼터링법 등에 의해 형성하고，CMP법 또는 에칭(스퍼터 에칭) 등을 이용하여 전극 부분(43)에 근접한 절연막(44a)을 제거하여, 전극 부분(43)의 꼭대기부(상부, 상면)를 노출시킨다. 이 때, 전극 부분(43)의 주위에는 절연막(44a)을 남기고, 잔존하는 절연막(44a)이 절연막(44)으로 된다. 이렇게 하여, 전극 부분(43)의 꼭대기부를 절연막(44)으로부터 노출시키고, 전극 부분(43) 사이 또는 주위에 절연막(44)을 남김으로써, 전극 부분(43)이 매립된 절연막(44)으로 이루어지는 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)이 형성된다.
CMP법을 이용하여 전극 부분(43)에 근접한 절연막(44a)을 제거하는 경우에는, 전극 부분(43)의 꼭대기부가 노출될 때까지 절연막(44)을 연마하면 된다. 또한, 절연막(44a)의 퇴적시에는, 기초의 전극 부분(43)의 형상을 반영하여, 전극 부분(43)의 상부에서 절연막(44a)이 돌기 형상으로 된다. 이 때문에, 스퍼터 에칭을 이용하여 전극 부분(43)에 근접한 절연막(44a)을 제거하는 경우에는, 절연막(44a) 의 돌기부는 스퍼터 에칭의 전계 집중에 의해 에칭되기 쉬운 것을 이용하여, 전극 부분(43)의 상부의 절연막(44a)을 선택적으로 에칭함으로써, 절연막(44)으로부터 전극 부분(43)의 꼭대기부를 노출시킬 수 있다.
그 후, 상기 도 15∼도 18에 도시되는 공정이 행해진다. 즉, 도 15의 공정 단계에 대응하는 도 25에 도시되는 바와 같이, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45) 위에(즉 전극 부분(43) 및 절연막(44) 위에), 고체 전해질 영역(46), 상부 전극(47) 및 절연막(51)을 순서대로 형성한다. 이에 의해, 제2 구성물 방출 영역(45)(전극 부분(43) 및 절연막(44))에 근접한 고체 전해질 영역(46)이 형성되고, 고체 전해질 영역(46)에 근접한 상부 전극(47)이 형성된다. 고체 전해질 영역(46)은, 상기한 바와 같이, 칼코게나이드 또는 산화물을 주성분으로 하는 층이며, 칼코게나이드층이면 보다 바람직하다. 예를 들면, Cu10Mo30S60막, Cu10Mo35S55막, Cu10Ta30S60막 혹은 Ag10Mo30S60막 등에 의해, 고체 전해질 영역(46)을 형성할 수 있다. 또한，Cu10Mo30S60막은, 구리(Cu)와 몰리브덴(Mo)과 유황(S)의 원자비가 각각 10원자%와 30원자%와 60원자%의 막이며, Cu10Mo35S55막은, 구리(Cu)와 몰리브덴(Mo)과 유황(S)의 원자비가 각각 10원자%와 35원자%와 55원자%의 막이다. 한， Cu10Ta30S60막은, 구리(Cu)와 텅스텐(Ta)과 유황(S)의 원자비가 각각 10원자%와 30원자%와 60원자%의 막이며, Ag10Mo30S60막은, 은(Ag)과 텅스텐(Ta)과 유황(S)의 원자비가 각각 10원자%와 30원자%와 60원자%의 막이다. 고체 전해질 영역(46)은, 스퍼터 링법 등에 의해 형성할 수 있다. 상부 전극(43)은, 예를 들면 텅스텐(W)막 등의 도전체막(금속막)으로 이루어지고, 스퍼터링법 등에 의해 형성할 수 있다.
또한, 재료막(41)은, 퇴적시에는 비정질이지만, 재료막(41) 퇴적 후의 반도체 장치의 제조 공정 중의 다양한 가열 공정에 의해 재료막(41)이나 그에 의해 형성된 전극 부분(43)이 결정화된다. 이에 의해, 상기 도 5에 도시되는 바와 같이, 전극 부분(43)의 제1 구성물(예를 들면 산화 탄탈)에 의해 구성된 제1 부분(43a)은, 제1 구성물(예를 들면 산화 탄탈)의 미세 입자 혹은 미결정으로 되고, 제1 부분(43a)의 간극에, 제2 구성물(구리 또는 은)에 의해 구성된 제2 부분(43b)이 존재한 상태로 된다.
또한, 상기 도 23의 에칭 공정을 생략하고, 플러그(35) 위 이외의 영역에도 전극 부분(43)을 잔존시킬 수도 있고, 이 경우, 플러그(35) 위뿐만 아니라, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)의 면내의 전체에 전극 부분(43)이 존재하고, 상기 도 7과 같은 구조가 얻어진다.
이러한 본 실시 형태의 구조 및 제조 방법에 의해, 정보의 기억이 가능한 반도체 장치에서, 구동 전압이나 구동 전류를 낮출 수 있다. 또한，재기입 가능 횟수를 증대시킬 수 있다. 또한, 고속 세트가 가능하게 된다. 또한, 저제조 코스트로 재현성을 좋게 할 수 있다. 따라서, 정보의 기억이 가능한 반도체 장치의 성능을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 고체 전해질 영역(46)보다도 트랜지스터에 가까운 측, 즉 고체 전해질 영역(46)과 MISFETQM1, QM2 사이에, 플러그 형상 전극인 전 극 부분(43)을 형성하고 있지만, 다른 형태로서, 고체 전해질 영역(46)보다도 트랜지스터 측으로부터 먼 측, 즉 고체 전해질 영역(46)과 플러그(54) 사이에, 플러그 형상 전극인 전극 부분(43)을 형성할 수도 있다. 이 경우, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)과 상부 전극(47)을 교체시키고, MISFETQM1, QM2에 접속된 플러그(35)와 상층의 배선(62a)에 접속된 플러그(54) 사이에, 상부 전극(47), 고체 전해질 영역(46) 및 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)이, 아래(플러그(35)에 가까운 측)부터 순서대로 형성되게 된다. 단, 본 실시 형태와 같이 고체 전해질 영역(46)보다도 트랜지스터에 가까운 측(고체 전해질 영역(46)과 MISFETQM1, QM2 사이)에 플러그 형상 전극인 전극 부분(43)을 형성한 쪽이, 리세트시의 전류를 약 30% 정도 저감할 수 있으므로，보다 바람직하다. 또한, 본 실시 형태와 같이 고체 전해질 영역(46)보다도 트랜지스터에 가까운 측에 플러그 형상 전극인 전극 부분(43)을 형성한 쪽이, 플러그 형상 전극인 전극 부분(43)을 포함하는 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)의 형성이 용이하다.
이상, 본 실시 형태에서는，1개의 칼코게나이드 재료에 의한 기억 소자(고체 전해질 고체 전해질 영역(46))와 1개의 트랜지스터(MISFETQM1 또는 QM2)로 구성되는 메모리 셀을 갖는 이온 플러그 메모리에 대해서 주로 설명해 왔지만, 메모리 셀의 구성은, 이에 한정되지 않는다. 본 실시 형태의 기억 소자는, 100만회 이상의 재기입이 가능하고, 높은 수율로 제조할 수 있다. 또한, 칼코게나이드의 고체 전해질 영역(46)에 인접하고, TiAlN 등의 천이 금속의 질화물이나 Cr-O 등의 산화물 등의 배리어막을 형성하거나, 고체 전해질 영역(46)의 재료로서 Zn 또는 Cd의 함유량이 10원자% 이상이고 융점이 1000℃ 이상인 칼코게나이드계의 재료를 사용하거나, 상부 전극(47)으로서 티탄과 텅스텐의 합금막(예를 들면 W80Ti20(텅스텐이 80원자%이고 티탄이 20원자%의 합금) 등) 혹은 그것과 텅스텐막과의 적층막을 이용하는 등하면, 더욱 재기입 가능 횟수를 증대할 수 있다고 하는 이점을 얻을 수 있다. 혹은 열의 확산을 억제할 목적으로, 예를 들면, ITO(인듐과 주석의 산화물의 혼합 물)와 같은 열전도율이 나쁜 도전막을 칼코게나이드(고체 전해질 영역(46))과 상부 전극(47) 사이에 두는 것도, 물론 가능하다. 또한, 하부의 컨택트(플러그(35))의 상부의 발열재는, TiAlN 대신에 Zn-Te계 등의 재료를 이용하면, 이 부분의 쥴 발열에 의해 고체 전해질 영역(46) 하부를 보조 가열할 수 있어，W 컨택트인 경우 에 비하여 리세트 전류의 약 30%의 저감과 양호한 다수회 재기입 특성이 얻어진다.
[실시 형태 2]
도 26은, 본 실시 형태의 반도체 장치의 주요부 단면도이다. 도 26은, 상기 실시 형태 1의 도 3에 대응하는 것이지만, 절연막(21) 및 그보다도 아래의 구조는, 상기 실시 형태 1(도 3)과 마찬가지이므로, 도면을 보기 쉽게 하기 위해서 도시를 생략하고 있다.
상기 실시 형태 1에서는, 고체 전해질 영역(46) 및 상부 전극(상부 전극 영역)(47)의 적층막은, 거의 평탄하게 형성되어 있었다. 본 실시 형태에서는, 고체 전해질 영역(46) 및 상부 전극(47)의 적층막에 요철을 형성하고 있다.
배선(27)이 매립된 절연막(24) 위에는, 절연막(31)이 형성되고, 절연막(31) 위에, 박리 방지막(32)이 형성되어 있지만, 본 실시 형태에서는, 도 26에 도시되는 바와 같이, 메모리 영역(1A)에서, 박리 방지막(32) 위에, 예를 들면 산화 실리콘막 등으로 이루어지는 절연막(층간 절연막)(81)이 형성되어 있다. 본 실시 형태에서는, 쓰루홀(34)은, 메모리 영역(1A)에서, 절연막(31), 박리 방지막(32) 및 절연막(81)을 관통하도록 형성되어 있고, 쓰루홀(34) 내에 플러그(35)가 형성되어 있다. 메모리 셀 영역(1A)에서의 절연막(81)은, 도 3과 같이, 메모리 셀 비트마다에, 패터닝에 의해 분리되어 있으면, 보다 바람직하다. 이 때문에, 절연막(81)은, 플러그(35)의 주위에만, 형성되어 있다.
메모리 영역(1A)에서, 플러그(35)의 상면 및 절연막(81)의 상면 위에 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)이 형성되어 있다. 플러그(35) 위에 적어도 하나의 전극 부분(43)이 존재하는 것은, 상기 실시 형태 1과 마찬가지이다. 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45) 위를 포함하는 박리 방지막(32) 위에 고체 전해질 영역(46)이 형성되고, 고체 전해질 영역(46) 위에 상부 전극(47)이 형성되고, 상부 전극(47) 위에 절연막(51)이 형성되어 있다. 배선(62)과 상부 전극(47)을 접속하는 플러그(54)는, 상부 전극(47)의 평탄한 영역 위에 형성되어 있다.
다른 구성은, 상기 실시 형태 1과 거의 마찬가지이므로, 여기에서는 그 설명은 생략한다.
본 실시 형태에서는，플러그(35)의 주위에 국소적으로 절연막(81)을 형성함으로써, 플러그(35)의 상부 및 절연막(81)으로 이루어지는 볼록부를, 절연막(31) 및 박리 방지막(32)의 적층막 위에 형성하고, 이 볼록부 위에 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)을 형성하고, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)을 포함하는 볼록부(후술하는 볼록부(82)에 대응)를 덮도록, 고체 전해질 영역(46) 및 상부 전극(47)을 형성하고 있다. 이 때문에, 고체 전해질 영역(46) 및 상부 전극(47)은, 볼록부(82)의 상부에 위치해서 평탄한 영역(평탄 영역, 제1 영역)(83a)과, 평탄한 영역(83a)의 주위에서 평탄한 영역(83a)에 대하여 경사진 영역(경사 영역, 단차부, 제2 영역)(83b)을 갖고 있다. 플러그(35) 위는 평탄한 영역(83a)이며, 평탄한 영역(83a)에서, 고체 전해질 영역(46)과 플러그(35)에 근접한 전극 부분(43)이 접촉(인접, 대향)하고 있다. 영역(83b)은, 볼록부(82)의 단차(측벽)에 따라서 경사진 단차 형상의 영역이다. 영역(83b)에서는, 평탄한 영역(83a)보다도, 고체 전해질 영역(46) 및 상부 전극(47)의 막 두께가 얇아진다.
다음으로, 본 실시 형태의 반도체 장치의 제조 공정에 대해서, 도면을 참조하여 설명한다. 도 27∼도 32는, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다. 도 12까지의 제조 공정은 상기 실시 형태 1과 마찬가지이므로, 여기에서는 그 설명은 생략하고, 도 12에 후속하는 제조 공정에 대해서 설명한다. 또한, 도 27∼도 32는, 상기 도 26에 대응하는 영역이 나타내어져 있고, 이해를 간단히 하기 위해서, 도 26과 마찬가지로, 절연막(21) 및 그보다 아래의 구조에 대응하는 부분은 도시를 생략하고 있다.
상기 실시 형태 1과 마찬가지로 해서 도 12에 도시되는 구조가 형성된 후, 도 27에 도시되는 바와 같이, 배선(27)이 매립된 절연막(24) 위에, 절연막(31) 및 박리 방지막(32)을 순서대로 형성하고, 박리 방지막(32) 위에, 더욱 절연막(81)을 형성한다. 절연막(81)의 막 두께는, 박리 방지막(32)의 막 두께보다도 두껍고, 예를 들면 산화 실리콘막 등에 의해 형성할 수 있다.
다음으로, 포토리소그래피법을 이용하여 절연막(81) 위에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여, 절연막(81), 박리 방지막(32) 및 절연막(31)을 드라이 에칭함으로써, 절연막(81), 박리 방지막(32) 및 절연막(31)에 쓰루홀(34)을 형성한다. 쓰루홀(34)은, 메모리 영역(1A)에 형성되고, 쓰루홀(34)의 저부에서는, 상기 배선(27a)의 상면이 노출된다. 그것으로부터, 상기 실시 형태 1과 마찬가지로 해서, 쓰루홀(34) 내에 플러그(35)를 형성한다.
다음으로, 도 28에 도시되는 바와 같이, 절연막(81) 위에, 플러그(35) 위를 덮도록, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)을 형성한다. 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)의 형성 공정은, 상기 실시 형태 1과 마찬가지이므로, 여기에서는 그 설명은 생략한다.
다음으로, 도 29에 도시되는 바와 같이, 포토리소그래피법을 이용하여 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45) 위에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45) 및 절연막(81)을 드라이 에칭한다. 이 때, 박리 방지막(32)을 에칭 스토퍼막으로서 기능시킬 수 있다. 이 드라이 에칭 공정에서는, 포토레지스트 패턴을, 플러그(35)를 평면적으로 포함하고, 플러그(35)의 상 면보다도 조금 큰 면적의 패턴으로 함으로써, 플러그(35) 및 플러그(35)의 주위(근방)의 절연막(81)과, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)을 남기고, 다른 영역의 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45) 및 절연막(81)을 제거한다. 이에 의해，플러그(35)의 주위에 국소적으로 절연막(81)이 잔존하고, 플러그(35)의 주위 이외에서는, 절연막(81)이 제거되고, 상면이 후퇴하여, 박리 방지막(32)이 노출된다. 이 때문에, 플러그(35)의 상부와, 플러그(35)의 주위의 절연막(81)과, 플러그(35) 및 절연막(81)의 상면에 근접한 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)으로 이루어지는 볼록부(82)가 형성된다.
다음으로, 도 30에 도시되는 바와 같이, 반도체 기판(1)의 주면 위에(즉, 박리 방지막(32) 위에), 볼록부(82)를 덮도록, 고체 전해질 영역(46), 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(47) 및 절연막(51)을 순서대로 형성한다. 고체 전해질 영역(46), 상부 전극(47) 및 절연막(51)의 형성 공정은, 상기 실시 형태 1과 마찬가지이므로, 여기에서는 그 설명은 생략한다.
볼록부(82)를 덮도록 고체 전해질 영역(46) 및 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(47)을 형성할 때에는, 고체 전해질 영역(46) 및 상부 전극(47)은 기초의 볼록부(82)의 형상을 반영하여 거의 컨포멀하게 형성되므로, 고체 전해질 영역(46) 및 상부 전극(상부 전극 영역)(47)은, 볼록부(82)의 상부에 위치해서 평탄한 영역(83a)과, 평탄한 영역(83a)의 주위에서 경사진 영역(83b)을 갖게 된다. 그러나, 볼록부(82)를 덮도록 성막한 경우, 평탄한 영역에 퇴적된 막의 막 두께에 비하여, 볼록부(82)의 측벽 위에 퇴적된 막의 막 두께는, 얇아지는 경향이 있다. 이 때문에, 평탄한 영역(83a)의 고체 전해질 영역(고체 전해질층)(46) 및 상부 전극(47)의 막 두께에 비하여, 볼록부(82)의 측벽 위에 퇴적된, 경사진 영역(83b)의 고체 전해질 영역(46) 및 상부 전극(47)의 막 두께는, 얇아진다.
다음으로, 도 31에 도시되는 바와 같이, 포토리소그래피법을 이용하여 절연막(51) 위에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여, 절연막(51)을 드라이 에칭해서 패터닝한다. 그것으로부터, 그 포토레지스트 패턴을 제거한 후, 패터닝된 절연막(51)을 하드 마스크(에칭 마스크)로서 이용하여, 상부 전극(47) 및 고체 전해질 영역(46)을 드라이 에칭해서 패터닝한다. 이 때에, 박리 방지막(32)을 에칭 스토퍼막으로서 이용할 수 있다.
그 후의 공정은, 상기 실시 형태 1과 거의 마찬가지이다. 즉, 도 32에 도시되는 바와 같이, 상기 실시 형태 1과 마찬가지로 해서, 절연막(52)을 형성하고, 쓰루홀(53, 55)을 형성하여, 쓰루홀(53, 55) 내에 플러그(54, 56)를 형성하고，플러그(54, 56)가 매립된 절연막(52) 위에 배선(62)을 형성한다.
본 실시 형태에서도, 상기 실시 형태 1과 거의 마찬가지의 효과를 얻을 수 있다. 또한 본 실시 형태에서는, 고체 전해질 영역(46) 및 상부 전극(47)에 경사진 영역(83b)을 형성하고 있다. 이 경사진 영역(83b)에서는, 평탄한 영역(83a)보다도, 고체 전해질 영역(46) 및 상부 전극(47)의 막 두께가 얇아지기 때문에, 그리고, 경사진 영역(83b)에서는 결정 입자의 배열이 흐트러지는 경향이 있기 때문에, 고체 전해질 영역(46) 및 상부 전극(47)의 막 면내의 열 확산량이 내려가고, 단열에 의해 승온을 용이하게 하는 효과나 융해 영역이 지나치게 넓어지는 것을 방지하는 효과를 얻을 수 있다. 즉, 평탄한 영역(83a)으로부터, 경사진 영역(83b)을 초과해서 열이나 전류가 넓어지는 것을 억제 또는 방지할 수 있다. 이에 의해, 구동 전압을 더욱 낮출 수 있다. 경사진 영역(83b)에서의 고체 전해질 영역(46) 및 상부 전극(47)의 막 두께가, 평탄한 영역(83a)에서의 고체 전해질 영역(46) 및 상부 전극(47)의 막 두께의 20% 이상 80% 이하의 범위에 있으면, 보다 바람직하고, 특히 저전력화 효과가 현저해서, 예를 들면 2.2볼트 정도로 구동 가능하였다. 또한, 볼록부(82)의 상부에 위치하는 평탄한 영역(83a)의 고체 전해질 영역(46)의 하면이, 볼록부(82)로부터 경사진 영역(83b)을 초과해서 떨어진 영역의 고체 전해질 영역(46)의 평균적인 상면보다 높은 위치에 있으면, 보다 바람직하고, 이에 의해, 고체 전해질 영역(46)의 막 두께가 어떠한 값이어도, 항상 볼록부에 의한 상기 효과를 얻을 수 있다. 이 경우 구동 전압은 더욱 낮출 수 있고, 예를 들면 1.8볼트 정도로 할 수 있었다.
[실시 형태 3]
도 33은, 본 실시 형태의 반도체 장치의 주요부 단면도이다. 도 33은, 상기 실시 형태 1의 도 3에 대응하는 것이지만, 절연막(21) 및 그보다도 아래의 구조는, 상기 실시 형태 1(도 3)과 마찬가지이므로, 도면을 보기 쉽게 하기 위해서 도시를 생략하고 있다.
상기 실시 형태 1에서는, 고체 전해질 영역(46) 및 상부 전극(47)의 적층막 은, 거의 평탄하게 형성되어 있었다. 본 실시 형태에서는, 고체 전해질 영역(46) 및 상부 전극층(47)의 적층막에 요철을 형성하고 있다.
본 실시 형태에서는, 도 26에 도시되는 바와 같이, 메모리 영역(1A)에서, 플러그(35)가 매립된 절연막(31) 및 박리 방지막(32)의 적층막 위에, 예를 들면 산화 실리콘막 등으로 이루어지는 절연막(91)이 형성되어 있다. 절연막(91)은, 플러그(35) 위 및 그 근방에는 형성되어 있지 않지만, 그 주위에 형성되어 있다. 주변 회로 영역(1B)에는, 절연막(91)은 형성되어 있어도, 형성되어 있지 않아도 된다.
메모리 영역(1A)에서, 플러그(35)의 상면 및 절연막(91)의 상면 위에 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)이 형성되어 있다. 플러그(35) 위에 적어도 하나의 전극 부분(43)이 존재하는 것은, 상기 실시 형태 1과 마찬가지이다. 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45) 위에 고체 전해질 영역(46)이 형성되고, 고체 전해질 영역(46) 위에 상부 전극(47)이 형성되고, 상부 전극(47) 위에 절연막(51)이 형성되어 있다. 배선(62)과 상부 전극(47)을 접속하는 플러그(54)는, 상부 전극(47)의 평탄한 영역 위에 형성되어 있다.
다른 구성은, 상기 실시 형태 1과 거의 마찬가지이므로, 여기에서는 그 설명은 생략한다.
본 실시 형태에서는，플러그(35) 위 및 그 근방 이외의 영역에서, 박리 방지막(32) 위에 절연막(81)을 형성함으로써, 절연막(91)의 개구부에 의한 오목부(후술하는 오목부(92)에 대응)를 형성하고, 오목부를 덮도록, 제1 구성물과 제2 구성물 로 이루어지는 제2 구성물 방출 영역(45), 고체 전해질 영역(46) 및 상부 전극(47)을 형성하고 있다. 이 때문에, 고체 전해질 영역(46) 및 상부 전극(47)은, 오목부(92)의 저부에 위치해서 평탄한 영역(평탄 영역, 제1 영역)(93a)과, 평탄한 영역(93a)의 주위에서 평탄한 영역(93a)에 대하여 경사진 영역(경사 영역, 단차부, 제2 영역)(93b)을 갖고 있다. 플러그(35)는 오목부(92)의 바닥에 위치하고 있으므로, 플러그(35) 위는 평탄한 영역(93a)이며, 평탄한 영역(93a)에서, 고체 전해질 영역(46)과 플러그(35)에 근접한 전극 부분(43)이 접촉(인접, 대향)하고 있다. 영역(93b)은, 오목부(92)의 단차(내측벽)에 따라서 경사진 단차 형상의 영역이다. 영역(93b)에서는, 평탄한 영역(93a)보다도, 고체 전해질 영역(46) 및 상부 전극(47)의 막 두께가 얇아진다.
다음으로, 본 실시 형태의 반도체 장치의 제조 공정에 대해서, 도면을 참조하여 설명한다. 도 34∼도 38은, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다. 도 13까지의 제조 공정은 상기 실시 형태 1과 마찬가지이므로, 여기에서는 그 설명은 생략하고, 도 13에 후속하는 제조 공정에 대해서 설명한다. 또한, 도 34∼도 38은, 상기 도 33에 대응하는 영역이 나타내지고 있어, 이해를 간단히 하기 위해서, 도 33과 마찬가지로, 절연막(21) 및 그보다 아래의 구조에 대응하는 부분은 도시를 생략하고 있다.
상기 실시 형태 1과 마찬가지로 해서 도 13에 도시되는 구조가 형성된 후, 도 34에 도시되는 바와 같이, 플러그(35)가 매립된 절연막(31) 및 박리 방지막(32)의 적층막 위에, 절연막(91)을 형성한다. 그것으로부터, 포토리소그래피법을 이용 하여 절연막(91) 위에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여, 절연막(91)을 드라이 에칭한다. 이 때, 박리 방지막(32)을 에칭 스토퍼막으로서 기능시킬 수 있다. 이 드라이 에칭 공정에서는, 포토레지스트 패턴이 개구부를 갖고, 이 개구부가, 플러그(35)를 평면적으로 포함하고, 플러그(35)의 상면보다도 조금 큰 면적의 개구부로 되도록, 포토레지스트 패턴을 형성함으로써, 플러그(35) 위 및 플러그(35)의 주위(근방)의 절연막(91)을 제거하고, 다른 영역의 절연막(91)을 남긴다. 이에 의해, 플러그(35) 위와 그 주위에서는 절연막(81)이 국소적으로 제거되고, 절연막(91)의 개구부에 의한 오목부(개구부)(92)가 형성된다. 오목부(개구부)(92)의 저부에서는，플러그(35) 및/또는 박리 방지막(32)이 노출되어 있다.
다음으로, 도 35에 도시되는 바와 같이, 오목부(92)의 저부를 포함하는 절연막(91) 위에 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)을 형성한다. 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45)의 형성 공정은, 상기 실시 형태 1과 마찬가지이지만, 오목부(92)의 저부에서 전극 부분(43)의 꼭대기부를 노출시킬 필요가 있으므로, 상기 도 24의 공정에서는, 전극 부분(43)에 근접한 절연막(44a)을 제거하는 데에, CMP가 아니라 스퍼터 에칭을 이용하는 것이 바람직하다.
다음으로, 도 36에 도시되는 바와 같이, 반도체 기판(1)의 주면 위에(즉, 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(45) 위에, 고체 전해질 영역(46), 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(47) 및 절 연막(51)을 순서대로 형성한다. 고체 전해질 영역(46), 상부 전극(47) 및 절연막(51)의 형성 공정은, 상기 실시 형태 1과 마찬가지이므로, 여기에서는 그 설명은 생략한다.
오목부(92)를 덮도록 고체 전해질 영역(46) 및 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 영역(47)을 형성하므로, 고체 전해질 영역(46) 및 상부 전극(47)은 기초의 오목부(92)의 형상을 반영해서 거의 컨포멀하게 형성된다. 이 때문에, 고체 전해질 영역(46) 및 상부 전극(47)은, 오목부(92)의 저부에 위치해서 평탄한 영역(93a)과, 평탄한 영역(93a)의 주위에서 경사진 영역(93b)을 갖게 된다. 그러나, 오목부(92)를 덮도록 성막한 경우, 평탄한 영역에 퇴적된 막의 막 두께에 비하여, 오목부(92)의 내측벽 위에 퇴적된 막의 막 두께는, 얇아지는 경향이 있다. 이 때문에, 평탄한 영역(93a)의 고체 전해질 영역(46) 및 상부 전극(47)의 막 두께에 비하여, 오목부(92)의 내측벽 위에 퇴적된, 경사진 영역(93b)의 고체 전해질 영역(46) 및 상부 전극(47)의 막 두께는, 얇아진다.
다음으로, 도 37에 도시되는 바와 같이, 포토리소그래피법을 이용하여 절연막(51) 위에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여, 절연막(51)을 드라이 에칭해서 패터닝한다. 그것으로부터, 그 포토레지스트 패턴을 제거한 후, 패터닝된 절연막(51)을 하드 마스크(에칭 마스크)로서 이용하여, 상부 전극(47) 및 고체 전해질 영역(46)을 드라이 에칭해서 패터닝한다. 이 때에, 박리 방지막(32)을 에칭 스토퍼막으로서 이용할 수 있다.
그 후의 공정은, 상기 실시 형태 1과 거의 마찬가지이다. 즉, 도 38에 도시 되는 바와 같이, 상기 실시 형태 1과 마찬가지로 해서, 절연막(52)을 형성하고, 쓰루홀(53, 55)을 형성하고, 쓰루홀(53, 55) 내에 플러그(54, 56)를 형성하고，플러그(54, 56)가 매립된 절연막(52) 위에 배선(62)을 형성한다.
본 실시 형태에서도, 상기 실시 형태 1과 거의 마찬가지의 효과를 얻을 수 있다. 또한 본 실시 형태에서는, 상기 실시 형태 2와 거의 마찬가지의 효과도 얻을 수 있다. 즉, 고체 전해질 영역(46) 및 상부 전극(47)에 경사진 영역(93b)을 형성하고 있다. 이 경사진 영역(93b)에서는, 평탄한 영역(93a)보다도, 고체 전해질 영역(46) 및 상부 전극(47)의 막 두께가 얇아지기 때문에, 그리고, 경사진 영역(93b)에서는 결정 입자의 배열이 흐트러지는 경향이 있기 때문에, 고체 전해질 영역(46) 및 상부 전극(47)의 막 면내의 열 확산량이 내려가고, 단열에 의해 승온을 용이하게 하는 효과나 융해 영역이 지나치게 넓어지는 것을 방지하는 효과를 얻을 수 있다. 즉, 평탄한 영역(93a)으로부터, 경사진 영역(93b)을 초과해서 열이나 전류가 넓어지는 것을 억제 또는 방지할 수 있다. 이에 의해, 구동 전압을 더욱 낮출 수 있다. 경사진 영역(93b)에서의 고체 전해질 영역(46) 및 상부 전극(47)의 막 두께가, 평탄한 영역(93a)에서의 고체 전해질 영역(46) 및 상부 전극(47)의 막 두께의 20% 이상 80% 이하의 범위에 있으면, 보다 바람직하고, 특히 저전력화 효과가 현저하고, 예를 들면 2.2볼트 정도로 구동 가능하였다. 또한, 오목부(92)의 저부에 위치하는 평탄한 영역(93a)의 고체 전해질 영역(46)의 상면이, 절연막(91)에 근접한 영역의 고체 전해질 영역(46)의 평균적인 하면보다 낮은 위치에 있으면, 보다 바람직하고, 이에 의해, 고체 전해질 영역(46)의 막 두께가 어떠한 값이어도, 항상 오목부에 의한 상기 효과를 얻을 수 있다. 이 경우 구동 전압은 더욱 낮출 수 있고, 예를 들면 1.8볼트 정도로 할 수 있었다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
본 발명은, 예를 들면, 불휘발성의 기억 소자를 갖는 반도체 장치 및 그 제조 방법 등에 적용하는 데에 적합한 것이다.

Claims (27)

  1. 제1 구성물과 제2 구성물로 이루어지는 제2 구성물 방출 셀과,
    상기 제2 구성물 방출 셀에 근접한 고체 전해질 영역
    을 갖고,
    상기 제2 구성물 방출 셀로부터 공급된 상기 제2 구성물이 상기 고체 전해질 영역 내를 이동해서 물리 특성이 변화됨으로써 정보를 기억하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 구성물은, 금속 또는 반도체와, 산소, 유황, 셀레늄, 텔루륨, 질소, 탄소로 이루어지는 군 중 적어도 1원소와의 화합물인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 구성물의 주성분은, 산화 탄탈인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 구성물은, 금속 또는 반금속(半金屬) 원소인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 구성물은, 구리 또는 은인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 구성물 방출 셀은, 상기 제1 구성물에 의해 형성된 제1 부분과, 상기 제2 구성물에 의해 형성된 제2 부분으로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 구성물 방출 셀에서는, 상기 제1 부분의 간극에 상기 제2 부분이 존재하고 있는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 제2 부분에서 상기 제2 구성물이 금속의 상태로 존재하고 있는 것을 특징으로 하는 반도체 장치.
  9. 제2항에 있어서,
    상기 제1 구성물의 금속 또는 반도체의 산소, 유황, 셀레늄, 텔루륨, 질소, 탄소로 이루어지는 군 중 적어도 1원소와의 결합력은, 상기 제2 구성물의 산소, 유 황, 셀레늄, 텔루륨, 질소, 탄소로 이루어지는 군 중 적어도 1원소와의 결합력보다도 큰 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 구성물의 융점은, 상기 제2 구성물의 융점보다도 높은 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 제2 구성물 방출 셀에서의 상기 제2 구성물의 비율은, 30원자% 이상이고 70원자% 이하인 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 고체 전해질 영역은, 칼코게나이드 또는 산화물 또는 유기물을 주성분으로 하는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 고체 전해질 영역은, 칼코게나이드로 이루어지고,
    상기 칼코게나이드는, 탄탈, 몰리브덴 및 티탄으로 이루어지는 군으로부터 선택된 적어도 1원소와, 칼코겐 원소에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 칼코겐 원소는, 유황인 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서,
    상기 고체 전해질 영역은, 산화물로 이루어지고,
    상기 산화물은, 텅스텐 및 탄탈로 이루어지는 군으로부터 선택된 적어도 1원소와 산소 원소에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서,
    상기 고체 전해질 영역에 근접한 제2 전극을 더 갖는 것을 특징으로 하는 반도체 장치.
  17. 제1항에 있어서,
    상기 제2 구성물 방출 셀의 상기 고체 전해질 영역과 대향하는 측과는 반대측에 전기적으로 접속된 도전체부를 더 갖고,
    상기 도전체부의 상기 제2 구성물 방출 셀에 접속되는 측의 면의 면적보다도, 상기 제2 구성물 방출 셀과 상기 고체 전해질 영역과의 접촉 면적이 작은 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 도전체부는 도전성 플러그인 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서,
    상기 제2 구성물 방출 셀은 돔 형상의 형상을 갖고 있는 것을 특징으로 하는 반도체 장치.
  20. 제1항에 있어서,
    상기 고체 전해질 영역이, 평탄한 제1 영역과, 상기 제1 영역의 주위에서 제1 영역에 대하여 경사진 제2 영역을 갖고,
    상기 제1 영역에서 상기 고체 전해질 영역과 상기 제2 구성물 방출 셀이 접촉하고 있는 것을 특징으로 하는 반도체 장치.
  21. 제2 구성물 방출 셀과, 상기 제2 구성물 방출 셀에 근접한 고체 전해질 영역을 갖고, 상기 제2 구성물 방출 셀로부터 공급된 원소가 상기 고체 전해질 영역 내를 이동함으로써 정보를 기억하는 반도체 장치의 제조 방법으로서，
    (a) 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판 위에, 상기 제2 구성물 방출 셀 형성용의 제1 재료막을 형성하는 공정,
    (c) 그 중 적어도 하나가 상기 제2 구성물 방출 셀로 되는 복수의 부분으로, 상기 제1 재료막을 분할하는 공정,
    (d) 상기 (c) 공정 후, 상기 반도체 기판 위에 상기 제2 구성물 방출 셀을 덮도록 제1 절연막을 형성하는 공정,
    (e) 상기 제2 구성물 방출 셀 위의 상기 제1 절연막을 제거하고, 상기 제2 구성물 방출 셀의 주위에 상기 제1 절연막을 남기는 공정,
    (f) 상기 (e) 공정 후, 상기 제2 구성물 방출 셀 및 상기 제1 절연막에 근접한 상기 고체 전해질 영역을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 (b) 공정 후이고, 상기 (c) 공정 전에,
    (b1) 상기 제1 재료막에 근접한 제2 재료막을 형성하는 공정
    을 더 갖고,
    상기 (c) 공정에서는,
    상기 제2 재료막을 마스크로서 작용시킨 에칭에 의해, 상기 제1 재료막을 상기 복수의 부분으로 분할하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 (c) 공정에서는, 상기 제2 재료막이 없어질 때까지 상기 에칭을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 (b1) 공정 후에 형성되는 상기 제2 재료막의 막 두께는, 상기 (b) 공정에서 형성되는 상기 제1 재료막의 막 두께보다도 얇은 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제23항에 있어서,
    상기 제2 재료막은 티탄막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제22항에 있어서,
    상기 (c) 공정에서 행해지는 상기 에칭은, 스퍼터 에칭인 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제21항에 있어서,
    상기 제2 구성물 방출 셀이 제1 구성물과 제2 구성물로 이루어지고,
    상기 원소가 상기 제2 구성물을 구성하는 원소인 것을 특징으로 하는 반도체 장치의 제조 방법.
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