CN101336490B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，在嵌入了塞(35)的绝缘膜(31)上按顺序形成有由第一组成物和第二组成物构成的第二组成物释放区域(45)、由硫属化合物构成的固体电解质区域(46)和上部电极(47)。由第一组成物和第二组成物构成的第二组成物释放区域(45)由圆顶状的电极部分(43)和将电极部分(43)的周围嵌入的绝缘膜(44)构成，在塞(35)上存在着至少1个电极部分(43)。电极部分(43)包括由如氧化钽那样的即使施加电场也仍然稳定的第一组成物构成的第一部分和由如铜或银那样的通过施加电场很容易向固体电解质区域(46)扩散并移动的第二组成物构成的第二部分。通过使从电极部分(43)供给的第二组成物在固体电解质区域(46)中移动来存储信息。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别是涉及具有非易失性存储元件的半导体器件及其制造方法。
背景技术
已知一种被称为极性存储器(polarized memory)或固体电解质存储器的非易失性存储器(例如，参照非专利文献1和非专利文件2)。这是根据施加在存储元件上的电压的方向，通过存储元件的电阻发生变化来写入存储信息的存储器。这种存储器将电阻值作为信号来使用，因此读出信号较大、易于进行读出动作。存储装置的结构除了重写电压的极性以外与相变存储器相同。
例如在美国专利第5883827号说明书(专利文献1)等中记载有相变存储器。
按照上述美国专利第5883827号说明书(专利文献1)的图12的相变存储器的结构，该相变存储器由存储器阵列和行译码器XDEC、位(列)译码器YDEC、读出电路RC、写入电路WC构成。存储器阵列在字线WLp(p＝1、...、n)与数据线DLr(r＝1、...、m)的各交点上配置有存储单元MCpr。各存储单元是在位线DL与接地电位之间插入了串联连接的存储元件R和选择晶体管QM的结构。分别将字线WL与选择晶体管的栅极相连接、将位选择线YSr(r＝1、...、m)与对应的位选择开关QAr相连接。
按照这种结构，通过使由行译码器XDEC所选择的字线上的选择晶体管导通、还使与由位译码器YDEC所选择的位选择线对应的位选择开关导通，从而在选择存储单元内形成电流路径，并在共用位线I/O上产生读出信号。选择存储单元内的电阻值随着存储信息而不同，因 此在共用位线I/0上输出的电压将因存储信息而产生差值。通过由读出电路RC对该差值进行判断，读出选择存储单元的存储信息。
专利文献1：美国专利第5883827号说明书
非专利文献1：T.Sakamoto，S.Kaeriyama，H.Sunamura，M.Mizuno，H.Kawaura，T.Hasegawa，K.Terabe，T.Nakayama，M.Aono，IEEE International Solid-State Circuits Conference(ISSCC)2004，Digest，(美国)，2004年，p.16.3
非专利文献2：M.N.Kozicki，C.Gopalan，M.Balakrishnan，M.Park，M.Mitkova，Proc.Non-Volatile Memory Technology Symposium(NVMTS)2004，(美国)，2004年，p.10～17
按照本发明者的研究，了解了以下的情况。
对于以金属为电极、以硫属化合物为固体电解质并将固体电解质配置在电极间的金属-硫属化合物固体电解质存储器，其存储机理是离子移动，在硫属化合物层或氧化物层中形成Ag、Cu等正离子浓度高的低电阻导电通路。通过控制电极间的电压，可控制从金属电极扩散到固体电解质中的金属离子形成的导电通路来使电阻值改变，具有非易失存储性。但是，当反复进行存储器的重写时，金属离子从金属电极向固体电解质扩散而使电极形状发生变化，使重写特性不稳定、存在着电阻在每次重写时改变的可能性。另外，当反复进行存储器的重写时，还存在着因从电极的扩散而使固体电解质中的Ag、Cu等的浓度变得过高因而在导通(接通)和截止(断开)的中间的电阻不会改变的可能性。这些都会使可存储信息的半导体器件的性能降低。
发明内容
本发明的目的在于，提供一种能够使可存储信息的半导体器件的性能提高的技术。
本发明的上述以及其他的目的和新的特征，将从本说明书的记述和附图中得以明确。
若简单地说明在本申请书所公开的发明中代表性发明的概要，则 如下所述。
本发明的半导体器件，具有：由第一组成物和第二组成物构成的第二组成物释放单元；和靠近上述第二组成物释放单元的固体电解质区域，通过使上述第二组成物释放单元供给的上述第二组成物在上述固体电解质区域中移动而使电阻从高电阻状态变化为低电阻状态来存储信息。
另外，本发明的半导体器件的制造方法，是用于具有第二组成物释放单元和靠近上述第二组成物释放单元的固体电解质区域，并通过使上述第二组成物释放单元供给的元素在上述固体电解质区域中移动来存储信息的半导体器件的制造方法，包括：(a)准备半导体衬底的步骤；(b)在上述半导体衬底上形成上述第二组成物释放单元形成用的第一材料膜的步骤；(c)将上述第一材料膜分割成多个部分且其中的至少一个部分成为上述第二组成物释放单元的步骤；(d)在上述(c)步骤之后在上述半导体衬底上形成使其覆盖上述第二组成物释放单元的第一绝缘膜的步骤；(e)将上述第二组成物释放单元上的上述第一绝缘膜除去并在上述第二组成物释放单元的周围留下上述第一绝缘膜的步骤；(f)在上述(e)步骤之后形成靠近上述第二组成物释放单元和上述第一绝缘膜的上述固体电解质区域的步骤。
所谓上述物理特性改变是指例如从两侧将上述结构夹在中间的电极间的电阻发生变化、电容发生变化等。最好是使电阻发生变化。
若简单地说明在本申请书所公开的发明中由代表性发明取得的效果，则如下所述。
能够使可存储信息的半导体器件的性能提高。
附图说明
图1是表示本发明一个实施方式的半导体器件的存储区域的存储器阵列的结构例的电路图。
图2是表示与图1的阵列结构对应的平面布局的俯视图。
图3是本发明一个实施方式的半导体器件的主要部分剖视图。
图4是图3的半导体器件的电阻元件附近区域的主要部分剖视 图。
图5是图4的电阻元件的主要部分剖视图。
图6是表示固体电解质区域的状态和电阻元件的电阻值的关系的表。
图7是本发明另一个实施方式的半导体器件的电阻元件附近区域的主要部分剖视图。
图8是表示存储器阵列的读出动作定时的说明图。
图9是表示存储器阵列的写入动作定时的说明图。
图10是本发明一个实施方式的半导体器件的制造工序中的主要部分剖视图。
图11是接续图10的半导体器件的制造工序中的主要部分剖视图。
图12是接续图11的半导体器件的制造工序中的主要部分剖视图。
图13是接续图12的半导体器件的制造工序中的主要部分剖视图。
图14是接续图13的半导体器件的制造工序中的主要部分剖视图。
图15是接续图14的半导体器件的制造工序中的主要部分剖视图。
图16是接续图15的半导体器件的制造工序中的主要部分剖视图。
图17是接续图16的半导体器件的制造工序中的主要部分剖视图。
图18是接续图17的半导体器件的制造工序中的主要部分剖视图。
图19是由第一组成物和第二组成物构成的第二组成物释放层的形成工序中的主要部分剖视图。
图20是接续图19的由第一组成物和第二组成物构成的第二组成 物释放层的形成工序中的主要部分剖视图。
图21是接续图20的由第一组成物和第二组成物构成的第二组成物释放层的形成工序中的主要部分剖视图。
图22是接续图21的由第一组成物和第二组成物构成的第二组成物释放层的形成工序中的主要部分剖视图。
图23是接续图22的由第一组成物和第二组成物构成的第二组成物释放层的形成工序中的主要部分剖视图。
图24是接续图23的由第一组成物和第二组成物构成的第二组成物释放层的形成工序中的主要部分剖视图。
图25是接续图24的由第一组成物和第二组成物构成的第二组成物释放层的形成工序中的主要部分剖视图。
图26是本发明的另一个实施方式的半导体器件的主要部分剖视图。
图27是本发明的另一个实施方式的半导体器件的制造工序中的主要部分剖视图。
图28是接续图27的半导体器件的制造工序中的主要部分剖视图。
图29是接续图28的半导体器件的制造工序中的主要部分剖视图。
图30是接续图29的半导体器件的制造工序中的主要部分剖视图。
图31是接续图30的半导体器件的制造工序中的主要部分剖视图。
图32是接续图31的半导体器件的制造工序中的主要部分剖视图。
图33是本发明的另一个实施方式的半导体器件的主要部分剖视图。
图34是本发明的另一个实施方式的半导体器件的制造工序中的主要部分剖视图。
图35是接续图34的半导体器件的制造工序中的主要部分剖视图。
图36是接续图35的半导体器件的制造工序中的主要部分剖视图。
图37是接续图36的半导体器件的制造工序中的主要部分剖视图。
图38是接续图37的半导体器件的制造工序中的主要部分剖视图。
具体实施方式
在以下的实施方式中，为方便起见，在其需要时分成多个部分或实施方式进行说明，但除特别指明时以外，其相互间不是无关的，一方与另一方的一部分或全部的变形例、细节、补充说明等有关。另外，在以下的实施方式中，当提及要素的数等(包括个数、数值、量、范围等)时，除特别指明时和在原理上明确地限定为特定的数时等以外，并不限定于该特定的数，既可以是特定的数以上也可以是其以下。进而，在以下的实施方式中，其构成要素(也包括要素步骤等)，除特别指明时和从原理上明确地认为必要时等以外，当然并不一定是必要的。同样，在以下的实施方式中，当提及构成要素等的形状、位置关系等时，除特别指明时和从原理上明确地认为不是如此时以外，实际上包括与其形状等近似或类似的等。这种情况，对于上述数值和范围也同样。
以下，根据附图详细说明本发明的实施方式。此外，在用于说明实施方式的所有的附图中，对具有相同功能的部分标以同一符号，其重复的说明从略。而且，在以下的实施方式中，除特别需要时以外，原则上不对同一部分或同样的部分重复进行说明。
另外，在本实施方式所用的附图中，即使是剖视图，为了容易看清附图有时也将阴影线省略。而即使是俯视图，为了容易看清附图有时也附加阴影线。
(实施方式1)
参照附图说明说明本实施方式的半导体器件及其制造方法。
本实施方式的半导体器件是具有非易失性存储器(非易失性存储元件)的半导体器件，具有形成有非易失性存储器的存储单元阵列的存储区域。
参照图1的电路图说明该存储区域的存储器阵列的结构。
图1所示的存储器阵列的结构，作为NOR型被广为人知，由于能够以高速进行读出，因此适用于系统程序的存储，例如，作为单片存储芯片或微型计算机等的逻辑LSI混装而使用。另外，其特征在于，存储单元分别与共用的源极线CSL连接，该共用源极线CSL被固定为电源电压VDD与接地电压VSS之间的中间电压。在图1中，为避免附图变得繁杂，仅示出WL1～WL4的4条字线、BL1～BL4的4条位线的阵列的一部分。MC11～MC14表示与WL1连接的4个存储单元。同样，MC21～MC24、MC31～MC34、MC41～MC44分别表示与WL2～WL4连接的存储单元。BL1是连接着MC11～MC41的存储单元的位线。同样，MC12～MC42、MC13～MC43、MC14～MC44的存储单元分别与BL2、BL3以及BL4连接。
各存储单元是在位线BL1～BL4和共用源极线CSL之间插入了1个MISFET(对应于后述的MISFETQM1、QM2中的一个)和与其串联连接的存储元件(存储器材料)MR(对应于后述的固体电解质区域46或包含固体电解质区域46的电阻元件48)的结构。共用源极线CSL被固定为电源电压VDD与接地电压VSS之间的中间电压(例如，在图1中为VDD/2)。各条字线(WL1～WL4)与构成各存储单元的MISFET的栅电极连接。各条位线(BL1～BL4)与构成各存储单元的存储元件(存储材料)MR连接。驱动字线WL1～WL4的部件分别为字驱动器WD1～WD4。选择哪个字驱动器WD1～WD4由来自X地址译码器(行译码器)XDEC的信号来决定。
各字驱动器WD1～WD4分别是与由一个p沟道型MISFET(以下称为pMISFET)和一个n沟道型MISFET(以下称为nMISFET) 构成的众所周知的反相器电路相同的电路结构。在构成各字驱动器WD1～WD4的pMISFET的源极上供给升压电压VDH(在后文中详述，例如为至少比电源电压VDD高出nMISFET的阈值电压的电压)，并使nMISFET的源极接地。QC1是用于将位线BL1驱动为与共用源极线CSL相同的电压(此处，为VDD/2)的nMISFET，由预充电使能信号PC来控制。同样，QC2～QC4是用于对位线BL2～BL4进行预充电的nMISFET。QD1是用于将位线BL1与读出放大器SA或重写电路PRGCA连接的nMISFET。同样，QD2～QD4是用于分别将位线BL2～BL4与读出放大器SA或重写电路PRGCA连接的nMISFET。各晶体管(QD1～QD4)，根据地址输入，通过位译码器YDEC1或位译码器YDEC2进行选择。在该例中，位译码器YDEC1和位译码器YDEC2每隔2条位线而交替地担任要选择的位线。由读出产生的输出，由读出放大器SA检测。另外，写入数据由重写电路PRGCA输入。此外，在栅电极上施加升压电压VDH的晶体管QC1～QC4、QD1～QD4、存储单元MC11～MC44内的晶体管，考虑到耐压，栅极氧化膜的膜厚形成得比周边晶体管厚。
图2中示出与图1的阵列结构对应的平面布局(俯视图)。
在图2中，FL是活性区域，M1是第一金属层(对应于后述的布线27)，M2是第二金属层(对应于后述的布线62)，栅电极图案FG是作为在硅衬底上所形成的晶体管的栅电极来使用的层(对应于构成后述的栅电极6a、6b、6c等的导体膜图案)，FCT是连接FL的上面和M1的下面的接触孔(对应于后述的接触孔22)，R(对应于后述的电阻元件48)是存储元件(对应于后述的固体电解质区域46)与其上部电极层(对应于后述的上部电极层47)的层叠膜，SCT是连接M1的上面和R的下面的接触孔(对应于后述的通孔34)，TCT是连接M1的上面和M2的下面的接触孔(对应于后述的通孔55)。
R，在连接于同一位线的存储单元之间，通过TCT向上连接于M2。该M2用作各条位线。字线WL1～WL4由FG形成。对FG使用多晶硅与硅化物(硅和高熔点金属的合金)的叠层等。构成存储单 元MC11的1个MISFET为QM1。构成MC21的MISFETQM2与QM1共用源极区。如图2所示，构成其他单元的MISFET，也仿照这种结构。位线BL1～BL4与配置在存储阵列外周的晶体管(MISFET)QD1～QD4的源极侧连接。QD1与QD2的漏极区是共用的，QD3与QD4的漏极区是共用的。这些晶体管具有对各位线进行预充电的功能。同时，还具有接收来自YDEC1或YDEC2的信号、选择指定位线的功能。在图2中为n沟道型。构成各部分的电路元件，并不特别地限制于此，典型地可利用CMISFET(Complementary MISFET：互补型MIS晶体管)等的半导体集成电路技术形成在像单晶硅那样的1个半导体衬底上。进一步，在集成电路的制作技术中混合硫属化合物材料等进行制作。在这些图案的形成中，可采用众所周知的光刻和干刻蚀法技术。关于这些制造工序将在后文中更详细地说明。
另外，在图2中，示出在位线方向上对R(存储元件)进行图案形成的布局的例。但是，布局并不限于此，可进行各种布局。例如，从R的存储元件(对应于后述的固体电解质区域46)看去时与位线相对的电极被固定为VDD/2，因此也能够是像动态随机存取存储器等那样形成一片板状。在这种情况下，图案形成工序可简化，因此能够降低制造成本。
以下，更详细地说明本实施方式的半导体器件的结构。
图3是本实施方式的半导体器件的主要部分剖视图。在图3中，示出存储区域1A的剖面(主要部分剖面)和周边电路区域(逻辑电路区域)1B的剖面(主要部分剖面)。存储区域1A与形成了本实施方式的非易失性存储器(非易失性存储元件)的存储单元的区域的一部分相对应。周边电路区域1B与半导体器件的周边电路区域的一部分(形成n沟道型MISFET和p沟道型MISFET的区域)相对应，由构成周边电路的MISFET(在周边电路区域1B上形成的MISFET)等形成X译码电路、Y译码电路、读出放大器电路(存储单元的读出放大器电路)、输入输出电路、逻辑电路(逻辑性的逻辑电路、CPU或MPU等逻辑电路)等。此外，在图3中，为便于理解，使存储区域 1A的剖面和周边电路区域1B邻接地示出，但也可以根据需要变更存储区域1A的剖面和周边电路区域1B的位置关系。
如图3所示，例如在由p型单晶硅等构成的半导体衬底(半导体晶片)1的主面上形成由绝缘体构成的元件分离区域2，在由该元件分离区域2隔离的活性区域上形成p型阱3a、3b和n型阱4。其中，p型阱3a形成在存储区域1A内，p型阱3b和n型阱4形成在周边电路区域1B内。
在存储区域1A的p型阱3a上形成有n沟道型的MISFET(MetalInsulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)QM1、QM2。在周边电路区域1B的p型阱3b上形成有n沟道型的MISFET(Metal Insulator Semiconductor Field EffectTransistor)QN，在周边电路区域1B的n型阱4上形成有p沟道型的MISFET(Metal Insulator Semiconductor Field Effect Transistor)QP。
存储区域1A的MISFETQM1、QM2是存储区域1A的存储单元选择用的MISFET(晶体管)。MISFETQM1、QM2在p型阱3a的上部相互分离而形成，分别具有p型阱3a的表面的栅极绝缘膜5a和与栅极绝缘膜5a接近的栅电极6a。在栅电极6a的侧壁面上形成有由氧化硅、氮化硅膜或它们的层叠膜等构成的侧壁(侧壁绝缘膜、侧壁间隔物)18a。
在p型阱3a内形成有作为MISFETQM1的漏极区的半导体区域(n型半导体区域、n型杂质扩散层)10、作为MISFETQM2的漏极区的半导体区域(n型半导体区域、n型杂质扩散层)11、作为MISFETQM1、QM2的源极区的半导体区域(n型半导体区域、n型杂质扩散层)12。各半导体区域10、11、12具有LDD(Lightly DopedDrain：轻掺杂漏极区)结构，由n-型半导体区域7a和杂质浓度比n-型半导体区域7a高的n+型半导体区域9a形成。n-型半导体区域7a形成在侧壁18a之下的p型阱3a内，n+型半导体区域9a形成在栅电极6a和侧壁18a的外侧的p型阱3a内，n+型半导体区域9a形成在沟道区域离开与n-型半导体区域7a对应的量的位置上的p型阱3a内。 半导体区域12由形成在同一活性区域内的相邻的MISFETQM1、QM2共用并构成共用的源极区。此外，在本实施方式中，说明了共用MISFETQM1、QM2的源极区的情况，但作为其他方式也可以共用漏极区，在这种情况下，半导体区域12成为漏极区，半导体区域10、11成为源极区。
在周边电路区域1B内所形成的MISFETQN也具有与MISFETQM1、QM2大致相同的结构。即，MISFETQN具有p型阱3b的表面的栅极绝缘膜5b和与栅极绝缘膜5b接近的栅电极6b，在栅电极6b的侧壁面上形成有由氧化硅等构成的侧壁(侧壁绝缘膜、侧壁间隔物)18b。在侧壁18b之下的p型阱3b内形成有n-型半导体区域7b，在n-型半导体区域7b的外侧形成有杂质浓度比n-型半导体区域7b高的n+型半导体区域9b。由n-型半导体区域7b和n+型半导体区域9b形成具有MISFETQN的LDD结构的源/漏极区域。
在周边电路区域1B内所形成的MISFETQP具有n型阱4的表面的栅极绝缘膜5c和与栅极绝缘膜5c接近的栅电极6c，在栅电极6c的侧壁面上形成有由氧化硅等构成的侧壁(侧壁绝缘膜、侧壁间隔物)18c。在侧壁18c之下的n型阱4内形成有p-型半导体区域7c，在p-型半导体区域7c的外侧形成有杂质浓度比p-型半导体区域7c高的p-型半导体区域9c。由p-型半导体区域7c和p+型半导体区域9c形成具有MISFETQP的LDD结构的源/漏极区域。
在栅电极6a、6b、6c、n+型半导体区域9a、9b和p+型半导体区域9c的表面上分别形成有由金属硅化物层(例如硅化钴(CoSi2)层)15。由此，能够使n+型半导体区域9a、9b以及p+型半导体区域9c等的扩散电阻和接触电阻低电阻化。
在半导体衬底1上形成有使其覆盖栅电极6a、6b、6c的绝缘膜(层间绝缘膜)21。绝缘膜21例如由氧化硅膜或氮化硅膜和与其接近的氧化硅膜的层叠膜等构成，绝缘膜21的上面平坦地形成，以使其高度在存储区域1A和周边电路区域1B上大致一致。
在绝缘膜21上形成有贯通绝缘膜21的接触孔(开口部、连接孔) 22，在接触孔22内形成有塞(接触电极)23。塞23由导电性阻挡膜23a和在导电性阻挡膜23a上形成为嵌入到接触孔22内的钨(W)膜(主导体膜)23b构成，该导电性阻挡膜23a由在接触孔22的底部和侧壁面上形成的钛膜、氮化钛膜或两者的层叠膜等构成。接触孔22和塞23形成在n+型半导体区域19a、19b和p+型半导体区域19c上或栅电极16a、16b、16c上。在接触孔22的底部露出n+型半导体区域19a、19b和p+型半导体区域19c或栅电极16a、16b、16c(与其接近的金属硅化物层15)，在此处与塞23电连接。
在嵌入了塞23的绝缘膜21上例如形成有由氧化硅膜等构成的绝缘膜24，在绝缘膜24上所形成的布线沟(开口部)内形成有作为第一层布线的布线(第一布线层)27。布线27由导电性阻挡膜26a和主导体膜26b形成，该导电性阻挡膜26a由在布线沟的底部和侧壁面上所形成的钛膜、氮化钛膜或两者的层叠膜等构成，该主导体膜26b由在导电性阻挡膜26a上嵌入到布线沟内而形成的钨膜等构成。布线27通过塞23与n+型半导体区域9a、9b、p+型半导体区域9c或栅电极6a、6b、6c等电连接。在存储区域1A中，由通过塞23与MISFETQM1、QM2的源极用的半导体区域12(n+型半导体区域9a)相连接的布线27形成了源极布线27b。
在嵌入了布线27的绝缘膜24上例如形成有由氧化硅膜等构成的绝缘膜(层间绝缘膜)31。在绝缘膜31的上面形成有剥落防止膜32。剥落防止膜(界面剥落防止层)32例如由过渡性金属的氧化物(氧化钽等)和例如与Ta2O5接近的组成的材料构成。
在存储区域1A中，在绝缘膜31和剥落防止膜32上形成有贯通二者的通孔(开口部、连接孔、贯通孔)34，在通孔34内形成有塞(接触电极、导电体部)35。塞35由导电性阻挡膜35a和在导电性阻挡膜35a上形成为嵌入到通孔34内的钨(W)膜(主导体膜)35b构成，该导电性阻挡膜35a由在通孔34的底部和侧壁面上所形成的钛膜、氮化钛膜或其层叠膜等构成。因此，塞35是在层间绝缘膜(绝缘膜31)的开口部(通孔34)内所形成的(嵌入)导电体部，其为圆柱形、四棱柱形、圆筒或四棱筒形等的塞状的电极(导电性塞)。通孔34和塞35形成在布线27中的、通过塞23与存储区域1A的MISFETQM1、QM2的漏极用的半导体区域10、11(n+型半导体区域9a)相连接的布线27a上，该布线27a与塞35电连接。
在存储区域1A中，在嵌入了塞35的绝缘膜31和剥落防止膜32的层叠膜上形成有电阻元件(存储器元件、存储元件)48，该电阻元件48包括由第一组成物和第二组成物构成的第二组成物释放区域(扩散元素供给层、金属元素供给层、下部电极层)45、与由第一组成物和第二组成物构成的第二组成物释放区域45接近的固体电解质区域(存储层、固体电解质材料层、固体电解质层、记录层)46、与固体电解质区域46接近的上部电极(上部电极膜、上部电极层、金属膜、上部电极区域)47。即，电阻元件48由自下而上按顺序形成的由第一组成物和第二组成物构成的第二组成物释放区域45、固体电解质区域46和上部电极47构成的层叠图案形成。电阻元件48例如形成为带状的图案。电阻元件48构成非易失性的存储器元件(存储元件)。另外，固体电解质区域46是非易失性存储器的信息记录层(存储层、存储元件、非易失性的存储元件)。
由第一组成物和第二组成物构成的第二组成物释放区域45，例如将由铜(Cu)、钽(Ta)和氧构成的Cu-Ta-O膜(对应于后述的材料膜41)等加工为圆顶状的电极部分43(以下，也将圆顶状的电极部分43简称为“电极部分43”或“圆顶状部分43”)，并将圆顶状的电极部分43的周围嵌入在绝缘膜(对应于后述的绝缘膜44、44a)中，使圆顶状的电极部分43的表面从绝缘膜的表面露出来，其详细内容将在后文中说明。固体电解质区域46由硫属化合物材料构成。也可以使用能够作为电解质发挥作用的氧化物材料、有机物，来代替硫属化合物材料。上部电极47由像金属材料那样的导电体材料构成，例如可由钨(W)膜或钨合金膜等形成。
上部电极47也可以小型化为与上述同样的圆顶状、或在固体电解质区域(46)和上部电极(47)之间再设置圆顶状的由第一组成物 和第二组成物构成的第二组成物释放区域(45)，并形成圆顶状部分(43)在固体电解质区域(46)的两侧相对的结构。由此，从下边的圆顶状部分释放后到达了固体电解质区域(46)和上部电极(47)之间的第二组成物，进入上边的圆顶状部分而稳定。即使上边和下边的圆顶状部分的组成相同也能够动作，但最好是改变的。元件也可以构成为在与晶片(半导体衬底)的主面平行的平面内将各部分相互连接，来代替如上所述那样在与晶片(半导体衬底1)的主面正交的方向、即厚度方向上堆积。关于电阻元件48的结构，将在后文中详细说明。
电阻元件48的由第一组成物和第二组成物构成的第二组成物释放层45(的电极部分43)的下部(下面)与塞35电连接，并通过塞35、布线27a和塞23与存储区域1A的存储单元选择用的MISFETQM1、QM2的半导体区域10、11(漏极区、n+型半导体区域9a)电连接。因此，塞35与由第一组成物和第二组成物构成的第二组成物释放区域45(的电极部分43)下面侧电连接。
另外，剥落防止膜32夹在由第一组成物和第二组成物构成的第二组成物释放层45、固体电解质区域(固体电解质层)46和上部电极(上部电极层)47的层叠膜与绝缘膜31之间，来提高两者的粘着性(粘接性)，可起到防止由第一组成物和第二组成物构成的第二组成物释放层45、固体电解质区域(固体电解质层)46和上部电极(上部电极层)47的层叠膜从绝缘膜31剥落的作用。如果不需要剥落防止膜32，也能够省略其形成。
在电阻元件48的上面上、即上部电极47的上面上，形成有绝缘膜51。绝缘膜51例如由氧化硅膜等构成，是作为图案形成电阻元件48时的硬模(hard mask)(蚀刻掩模)而使用的绝缘膜。因此，绝缘膜51形成为与电阻元件48相同的图案，例如形成为电阻元件48相同的带状。在使用光致抗蚀剂图案来形成了电阻元件48的图案等的情况下，也能够省略绝缘膜51的形成。
在绝缘膜31和剥落防止膜32的层叠膜上例如形成有由氧化硅膜等构成的绝缘膜(层间绝缘膜)52，使其覆盖电阻元件48和绝缘膜 51。绝缘膜52的上面平坦地形成，以使其高度在存储区域1A和周边电路区域1B中大致一致。
在存储区域1A内，在绝缘膜51、52上形成有通孔(开口部、连接孔、贯通孔)53，在通孔53的底部露出电阻元件48的上部电极47的至少一部分。在通孔53内形成有塞(接触电极、导电体部)54。塞54由导电性阻挡膜57a和在导电性阻挡膜57a上形成为嵌入到通孔53内的钨(W)膜(主导体膜)57b构成，该导电性阻挡膜57a由在通孔53的底部和侧壁面上形成的钛膜、氮化钛膜或两者的层叠膜等构成。也可以用铝膜等代替钨膜57b。通孔53和塞54形成在电阻元件48的上部，塞54与电阻元件48的上部电极层47电连接。因此，塞54是形成(嵌入)在作为层间绝缘膜的绝缘膜52的开口部(通孔53)内、并与上部电极层47电连接的导电体部，其为圆柱形、四棱柱形、圆筒或四棱筒形等的塞状的电极(导电性塞)。
在周边电路区域1B内，在绝缘膜31、剥落防止膜32和绝缘膜52上形成有贯通这些膜的通孔(开口部、连接孔、贯通孔)55，在通孔55的底部使布线27的上面露出来。在通孔55内形成有塞(接触电极)56。塞56由导电性阻挡膜57a和在导电性阻挡膜57a上形成为嵌入到通孔55内的钨膜(主导体膜)57b构成，其中，该导电性阻挡膜57a由形成在通孔55的底部和侧壁面上的钛膜、氮化钛膜或两者的层叠膜等构成。通孔55和塞56与布线27电连接。
在嵌入了塞54、56的绝缘膜52上形成有作为第二层布线的布线(第二布线层)62。布线62例如由导电性阻挡膜61a和与导电性阻挡膜61a接近的铝(Al)膜或铝合金膜(主导体膜)61b构成，该导电性阻挡膜61a由钛膜、氮化钛膜或两者的层叠膜等构成。也能够在铝合金膜61b上进一步形成与导电性阻挡膜61a相同的导电性阻挡膜并构成布线62。
在存储区域1A内，布线62中的布线(位线)62a，通过塞54与电阻元件48的上部电极层47电连接。因此，存储区域1A的构成位线(对应于上述位线BL1、BL2、BL3、BL4)的布线62a，通过塞54、电阻元件48、塞35、布线27a以及塞23与存储区域1A的存储单元选择用的MISFETQM1、QM2的半导体区域(漏极区)10、11(n+型半导体区域9a)电连接。
在周边电路区域1B内，布线62通过塞56与布线27电连接，进而通过塞23与MISFETQN的n+型半导体区域9b或MISFETQP的p+型半导体区域9c电连接。
在绝缘膜52上形成作为层间绝缘膜的绝缘膜(未图示)，使其覆盖布线62，进一步形成上层的布线层(第三层布线及之后的布线)等，但此处省略其图示及其说明。
这样，在半导体衬底1上形成有包含存储区域1A的存储器(非易失性存储器、存储单元)和周边电路区域1B的MISFET的半导体集成电路，构成了本实施方式的半导体器件。
如上所述，由电阻元件48和与电阻元件48连接的作为存储单元晶体管(存储单元选择用晶体管)的MISFETQM1、QM2构成了非易失性存储器的存储单元。MISFETQM1、QM2的栅电极6a与字线(对应于上述的字线WL1～WL4)电连接。电阻元件48的上面侧(上部电极47的上面侧)，通过塞54与由上述布线62a构成的位线(对应于上述BL1～BL4)电连接。电阻元件48的下面侧(由第一组成物和第二组成物构成的第二组成物释放层45的下面侧)，通过塞35、布线27a和塞23与MISFETQM1、QM2的漏极用的半导体区域10、11电连接。MISFETQM1、QM2的源极用的半导体区域12通过塞23与源极布线27b(源极线)电连接。
此外，在本实施方式中，示出了将n沟道型的MISFETQM1、QM2用作存储单元晶体管(存储单元选择用晶体管)的情况，但作为其他方式，也可以用其他的场效应型晶体管、例如p沟道型的MISFET等来代替n沟道型的MISFETQM1、QM2。但是，作为存储单元晶体管，从高集成化的观点考虑最好使用MISFET，与p沟道型的MISFET相比，导通状态下的沟道电阻小的n沟道型的MISFETQM1、QM2更为适合。
另外，在本实施方式中，将电阻元件48通过塞35、布线27(27a)和塞23与存储区域1A的MISFETQM1、QM2的漏极(半导体区域10、11)电连接，但作为其他方式，也可以将电阻元件48通过塞35、布线27(27a)和塞23与存储区域1A的MISFETQM1、QM2的源极电连接。即，将电阻元件48通过塞35、布线27(27a)和塞23与存储区域1A的MISFETQM1、QM2的源极或漏极的一方电连接即可。但是，如考虑到作为非易失性存储器的功能，通过塞35、布线27(27a)和塞23将存储区域1A的MISFETQM1、QM2的漏极与电阻元件48电连接，要比与源极连接更为理想。
以下，对作为本实施方式的半导体器件的存储元件(存储器元件)的上述电阻元件48进行更详细的说明。图4是表示图3的半导体器件的电阻元件48附近区域的主要部分剖视图。图5是电阻元件48的主要部分剖视图(局部放大剖视图、示意图)，示意地示出了由第一组成物和第二组成物构成的第二组成物释放区域45的电极部分43和与其接近的固体电解质区域46以及上部电极47的状态。此外，图5是剖视图，但为了容易看清附图将阴影线省略。
如图4所示，作为存储元件发挥作用的电阻元件48，利用由第一组成物和第二组成物构成的第二组成物释放区域45、与由第一组成物和第二组成物构成的第二组成物释放区域45接近的固体电解质区域46以及与固体电解质区域46接近的上部电极47形成。此外，在图4中，在嵌入了塞35的绝缘膜71上形成有由第一组成物和第二组成物构成的第二组成物释放区域45、固体电解质区域46和上部电极47，在其上还形成有绝缘膜72。图4的绝缘膜71对应于图3的绝缘膜31，图4的绝缘膜72对应于图3的绝缘膜51、52。另外，在图4的图示中，剥落防止膜32包含在绝缘膜71中。
由第一组成物和第二组成物构成的第二组成物释放区域45、固体电解质区域46以及上部电极47为在塞35上通过的图案。塞35和上部电极47之间的电流路径是塞35的上方区域的由第一组成物和第二组成物构成的第二组成物释放区域45(电极部分43)和固体电解质 区域46，在离开塞35的位置上的由第一组成物和第二组成物构成的第二组成物释放区域45和固体电解质区域46几乎不作为电流路径发挥作用。因此，利用塞35的上方区域的由第一组成物和第二组成物构成的第二组成物释放区域45(电极部分43)、固体电解质区域46以及上部电极47形成电阻元件48。因此，即使如上述图3那样使由第一组成物和第二组成物构成的第二组成物释放区域45、固体电解质区域46以及上部电极47的层叠图案形成为在多个塞35上通过的带状图案，也能够利用各塞35的上方区域的由第一组成物和第二组成物构成的第二组成物释放区域45(电极部分43)、固体电解质区域46以及上部电极47在每个塞35形成电阻元件48。另外，还能够按每个存储单元(按每个塞35)分割由第一组成物和第二组成物构成的第二组成物释放区域45、固体电解质区域46以及上部电极47的层叠图案，使电阻元件48形成为独立的图案。
由第一组成物和第二组成物构成的第二组成物释放区域45，具有将圆顶状的电极部分(释放部分、圆顶状部分、第二组成物释放部分、第二组成物释放单元)43的周围嵌入到绝缘物区域(绝缘膜44)中的结构。嵌入圆顶状的电极部分43的周围的绝缘膜(绝缘物区域)44例如由氧化硅或氧化铝等的绝缘体构成。电极部分43的顶部(顶面、上部)从绝缘膜44的表面(上面)露出来。此外，在本实施方式中，将柱状(例如圆柱状或四棱柱状)、突起状、凸状或半球状之类的形状称为圆顶状。电极部分43的顶部与固体电解质区域46相对(邻接)，圆顶状部分43的与固体电解质区域46相对的一侧(电极部分43的顶部)的相反一侧、此处即电极部分43的下部，与塞35相对(邻接)并电连接。绝缘膜44由绝缘体构成，因此不能作为电流路径发挥作用。
如图5的示意图所示，圆顶状部分(圆顶状的电极部分、第二组成物释放部分、第二组成物释放单元)43利用由第一组成物构成的第一部分43a和由第二组成物构成的第二部分43b构成(形成)。此外，在图5中，示意地以正八角形示出了第一部分43a、以正四角形示出 了第二部分43b。但这种形状只是示意性的形状，各部分43a、43b的实际形状并不限定于此。
构成圆顶状部分43的第一部分43a的第一组成物，由金属或半导体与包括氧、硫、硒、碲、氮、碳的组中的至少1种元素的化合物构成。构成电极部分43的第二部分43b的第二组成物，例如由从包括铜(Cu)或银(Ag)等金属或半金属元素的组中选出的至少一种元素构成。
作为第一组成物，采用即使施加电场(电压)也仍然稳定而不易发生变化的很难扩散(不扩散)到固体电解质区域(固体电解质层)46中的组成物，作为第二组成物，采用与第一组成物相比通过施加电场(电压)很容易向固体电解质区域(固体电解质层)46扩散并在固体电解质区域(固体电解质层)46中移动的组成物。因此，最好是第一组成物的结合力比第二组成物的结合力强、第一组成物的熔点比第二组成物的熔点高。即，最好是第一组成物的金属或半导体与包括氧、硫、硒、碲、氮、碳的组中的至少1种元素的结合力大于第二组成物的与包括氧、硫、硒、碲、氮、碳的组中的至少1种元素的结合力。
另外，最好是第一组成物由氧化物(金属或半导体的氧化物)构成，如果第一组成物是钽(Ta)的氧化物(即如Ta2O5那样的氧化钽)就更为理想，由此，能够使由第一组成物构成的第一部分43a更为稳定而不易发生变化，能够进一步提高圆顶状部分43的稳定性。因此，最优选的是，第一组成物(第一部分43a)的主成分为氧化钽。
由第一组成物(例如氧化钽)构成的第一部分43a是第一组成物(例如氧化钽等的金属或半导体的氧化物)的微观粒子(微粒子)或微晶。这些微观粒子或微晶通过半导体器件制造工序的各种加热工序来形成。
第二组成物是从电极部分43扩散到与电极部分43邻近(接近)的固体电解质区域(固体电解质层)46中并在固体电解质区域(固体电解质层)46内形成导电通路的金属或半金属原子，例如，如上所述最好是铜(Cu)或银(Ag)。如图5的示意图所示，在电极部分43 中，在由第一组成物(例如氧化钽)构成的第一部分43a的间隙内(之间)存在着由第二组成物(铜或银)构成的第二部分43b。如果第二部分43b以金属的状态存在于第一部分43a的间隙内(之间)，则更为理想。即，电极部分43为在例如氧化钽等的氧化物(第一组成物)的多个微观粒子或微晶(第一部分43a)之间(的间隙内)存在着例如铜或银(第二组成物、第二部分43b)的状态。
如果第二组成物是铜(Cu)，则由于在半导体器件的制造工序中(例如嵌入铜布线的形成工序等)使用了铜(Cu)，因而很少担心金属污染。另外，如果第二组成物是银(Ag)，则由于银(Ag)的离子半径比铜(Cu)小、扩散速度快，因而能够加快写入时的第二组成物从电极部分43向固体电解质区域46中的扩散速度，能够提高写入速度。
位于塞35上的电极部分43的平面尺寸(面积)小于塞35的上面的平面尺寸(面积)。而且，位于塞35上的圆顶状部分43与固体电解质区域46的接触面积小于塞35的上面的面积。
圆顶状部分43在与塞35接近的区域上形成多个就更为理想，但在塞35(接触电极)的上面的尺寸(例如塞35的直径)非常小等情况下，位于塞35上的电极部分43也可以是1个。但是，当在塞35上不存在圆顶状部分43时，就不能作为存储器元件发挥作用，因此在塞35上至少存在1个圆顶状部分43。即，在包含塞35的绝缘膜71上形成有由第一组成物和第二组成物构成的第二组成物释放层45，但在塞35上存在着至少1个圆顶状部分43。因此，由第一组成物和第二组成物构成的第二组成物释放区域45中的位于塞35上的部分，由至少1个圆顶状部分43和其周围的绝缘膜44构成。位于塞35上的电极部分43，作为存储器元件(存储元件)的一个电极(下部电极、第二组成物释放单元)而发挥作用，上部电极层47中的隔着固体电解质区域46与靠近塞35的圆顶状部分43相对的部分作为存储器元件(存储元件)的另一个电极(上部电极、第二电极)而发挥作用。
由第一组成物和第二组成物构成的第二组成物释放区域45的电 极部分43是在固体电解质区域46中移动(扩散)的金属离子或金属元素(第二组成物)的供给层、即金属元素供给层。固体电解质区域46是从电极部分43供给的第二组成物(铜或银)移动(扩散)的固体电解质层，可作为信息的记录(存储)层发挥作用。此外，在本实施方式和其他实施方式中，所谓固体电解质是广义的固体电解质，只要是能实现检测电阻变化的任何一种电荷移动即可。
由于与由第一组成物和第二组成物构成的第二组成物释放区域45接近地设置有固体电解质区域46，因此与圆顶状的电极部分(第二组成物释放单元)43接近地存在着固体电解质区域46。如果利用由含有硫属元素(S、Se、Te)的材料、即硫属化合物(硫属化合物半导体、硫属化合物材料)构成的硫属化合物层来形成固体电解质区域46，就能够加快存储器元件的重写速度，因而更为理想。此处，所谓硫属化合物是指含有硫(S)、硒(Se)、碲(Te)中的至少1种元素的材料。例如，通过使作为固体电固体电解质区域46为多价金属的硫化物、此处使主成分为Mo-S(Mo(钼)和S(硫))，从而能够使存储器元件的重写稳定化。但是，也可以将Ta(钽)或Ti(钛)等其他过渡性金属的硫属化合物(硫化物、硒化物、碲化物)用于固体电解质区域46。这样，固体电解质区域(固体电解质层)46可由硫属化合物形成，但最好是利用由从包括钽、钼和钛的组中选择出的至少1种元素与硫属元素构成的硫属化合物来形成，如果构成固体电解质区域46的硫属元素是硫(S)，则更为理想。由此，硫属化合物(固体电解质区域46)为高熔点，成为更稳定的化合物，因此能够使固体电解质区域46稳定化，并能使固体电解质区域46的存储信息的重写特性等进一步提高。
另外，如果固体电解质区域46也含有电极部分43所含有的第二组成物(铜或银)，则更为理想。由于固体电解质区域46含有第二组成物(铜或银)，能够诱发或促进写入时的第二组成物(铜或银)从电极部分43向固体电解质区域46中的扩散(移动)，能够进一步提高写入速度。因此，如果利用从包括钽、钼和钛的组中选择出的至少 1种元素、硫属元素(最好是硫(S))、以及铜(Cu)形成固体电解质区域46，就更为理想了，例如，如果利用由铜(Cu)元素、钼(Mo)元素和硫元素(S)形成的Cu-Mo-S膜来形成固体电解质区域46，则最为理想。
另外，在本实施方式中，利用硫属化合物形成固体电解质区域(固体电解质层)46，但作为其他方式，也可以利用氧化物(例如像WO3 那样的氧化钨或像Ta2O5那样的氧化钽等氧化物固体电解质)或有机物来形成固体电解质区域46。即，也可以将氧化物固体电解质等用作固体电解质区域46，在这种情况下，与将硫属化合物用作固体电解质区域46时相比存储器的重写速度降低，但仍可以进行存储器动作。这样，固体电解质区域(固体电解质层)46，也可以利用氧化物、最好是由从包括钨(W)和钽(Ta)的组中选择出的至少1种元素和氧元素构成的氧化物或有机物来形成。因此，固体电解质区域46是以硫属化合物、或氧化物、或有机物为主成分的层、即硫属化合物层、或氧化物层或有机物层。
作为构成电极部分43的第二部分43b的第二组成物，采用与第一组成物相比通过施加电场很容易向固体电解质区域46中扩散并移动的组成物，因此，通过施加电场能够从电极部分43向固体电解质区域46扩散、或从固体电解质区域46返回到电极部分43。另一方面，对构成电极部分43的第一部分43a的第一组成物采用即使施加电场也仍然稳定而不易发生变化的难以扩散到固体电解质区域46中的组成物，所以，即使施加电场，电极部分43的第一组成物也不向固体电解质区域46扩散。因此，即使第二组成物从电极部分43进出，也能够利用由第一组成物构成的第一部分43a保持电极部分43的形状。
从电极部分43供给(扩散)到固体电解质区域46的金属元素(或半金属元素)、即第二组成物，在电场的作用下在固体电解质区域46(固体电解质层)内朝着上部电极47(对置电极)方向搜寻原子间的间隙并依次移动，并在固体电解质区域46内形成导电通路(导电路径)。即，如图5的示意图所示，从电极部分43的第二部分43b供给 的金属元素(金属元素、金属原子、金属离子、半金属元素、半金属原子或半金属离子)73在电场的作用下在固体电解质区域46内移动，并在固体电解质区域46中形成金属元素73以高浓度存在的部分，通过由该金属元素73以高浓度存在的部分将电极部分43与上部电极47之间接通，形成导电通路(导电路径、低电阻部分)74。金属元素73是第二组成物(铜(Cu)或银(Ag))。在导电通路74中，金属原子(金属元素73)以高浓度存在，可以使电子很容易从金属原子移动到与其接近的金属原子中，所以能实现较低的电阻值。因此，在固体电解质区域46中，导电通路74，与除其以外的区域相比电阻率低。该导电通路74在固体电解质区域46内形成为使电极部分43与上部电极(上部电极区域)47之间接通(连接)，从而使固体电解质区域46变成低电阻，使电阻元件48为低电阻。
化学反应的例如下。电极部分43侧为“Ta2O5+Cu+Cu2++2e--”的状态、固体电解质区域46为“2MoS2”的状态，电极部分43的Cu2+ 从电极部分43侧移动到固体电解质区域46侧，使电极部分43侧为“Ta2O5+Cu”的状态、固体电解质区域46变为“Cu2++MoS2+S+S2-”的状态。
图6是表示固体电解质区域46的状态和电阻元件48(固体电解质区域46)的电阻值的关系的表(说明图)。
如图6所示，在固体电解质区域46内未形成导电通路74的状态下，固体电解质区域46为高电阻，由此使电阻元件48也为高电阻，但当在固体电解质区域46内形成金属元素73(即第二组成物)以高浓度存在的导电通路74而使电极部分43与上部电极47之间接通(连接)时，固体电解质区域46变成低电阻，由此也使电阻元件48也变为低电阻。因此，在各存储单元的固体电解质区域46中，通过使在未形成导电通路74的状态和形成了导电通路74的状态之间变化(转换)，能够改变固体电解质区域46的电阻值(电阻率)即电阻元件48的电阻值，由此，能够形成非易失性的存储元件(存储器)。即，通过将固体电解质区域46处于高电阻状态(未形成导电通路74的状 态)、或固体电解质区域46处于低电阻状态(形成了导电通路74的状态)作为存储信息，并使从电极部分43供给到固体电解质区域46内的第二组成物(金属元素73)在固体电解质区域46中移动，从而将信息存储在固体电解质区域46内。
电阻元件48的导通电阻和截止电阻可分别根据由第一组成物和第二组成物构成的第二组成物释放区域45(的电极部分43)和固体电解质区域46的2个区域的材料和膜厚决定。即，导通电阻主要根据由第一组成物和第二组成物构成的第二组成物释放区域45的电极部分43的电阻决定，截止电阻主要由固体电解质区域46(固体电解质层)的电阻决定。就是说，在截止时，在固体电解质区域46内不形成导电通路，固体电解质区域46为高电阻的状态，所以截止电阻主要由固体电解质区域46的电阻决定，在导通时，在固体电解质区域46内形成导电通路74，因而固体电解质区域46的电阻较小，所以导通电阻主要根据由第一组成物和第二组成物构成的第二组成物释放区域45的电极部分43的电阻决定。因此，能够减小反复进行重写时的导通电阻和截止电阻的偏差。例如，与以往的Cu(下部电极)-Cu2S(固体电解质层)-Pt(上部电极)这样的层结构的存储器元件相比，能够将反复重写时的导通电阻和截止电阻的偏差减小到1/3左右。
从作为金属元素供给区域(第二组成物释放单元)的圆顶状部分43供给到作为固体电解质区域的固体电解质区域46的金属元素73(即第二组成物)能够在电场的作用下在固体电解质区域46内移动。即，由于金属元素73作为正离子存在于固体电解质区域46中，所以，例如若使上部电极47为负电位并使电极部分43为正电位等、并使上部电极47的电位低于电极部分43的电位(若电位差在预定的阈值以上)，将使第二组成物从电极部分43扩散(供给)到固体电解质区域46，并使第二组成物(金属元素73)在固体电解质区域46中向上部电极47侧移动。另外，例如，若使上部电极47为正电位并使电极部分43为负电位等、并使上部电极47的电位高于电极部分43的电位 (若电位差在预定的阈值以上)，将使第二组成物(金属元素73)在固体电解质区域46中向电极部分43侧移动，并收容在电极部分43(的第二部分43b)内。另外，如果使上部电极(上部电极区域)47和电极部分43的电位差为零或小于预定的阈值，则第二组成物(金属元素73)不在固体电解质区域46中移动。因此，通过控制施加于电极部分43和上部电极(上部电极区域)47的电压，可控制电极部分43和上部电极(上部电极区域)47之间的电场，由此可控制第二组成物(金属元素73)的移动，并可使固体电解质区域46内未形成导电通路74的高电阻状态和固体电解质区域46内形成了导电通路74的低电阻状态之间转换、或保持各状态。因此，可将处于在固体电解质区域46内未形成导电通路74的高电阻状态、或处于在固体电解质区域46内形成了导电通路74的低电阻状态作为存储信息，并将信息存储(记录)在固体电解质区域46内。由于电极部分43与塞35电连接，所以电极部分43的电位(电压)可由通过MISFETQM1、QM2等施加于塞35的电压进行控制，由于上部电极47与塞54电连接，所以上部电极47的电位(电压)可由通过布线62(62a)等施加于塞54的电压进行控制。
这样，可通过使从电极部分43(第二组成物释放单元)供给的第二组成物(金属元素73)在固体电解质区域46中移动并使物理特性(例如电阻等)改变，从而将信息存储(记录)在固体电解质区域46内，而且，可通过使从电极部分43供给到固体电解质区域46内的第二组成物(金属元素73)在固体电解质区域46中移动并使物理特性(例如电阻等)改变，从而重写已存储在固体电解质区域46内的信息。另外，还能利用存取时作为存取对象的选择存储单元的通过电流等来读出选择存储单元中的固体电解质区域46的存储信息(高电阻或低电阻)。此外，在后文中将更详细地说明具体的动作例。另外，所谓的上述物理特性改变示出了例如从两侧将固体电解质区域46夹在中间的电极间(即电极部分43和上部电极47之间)的电阻发生变化、或电容发生变化等，最好是像此处说明那样电阻发生变化。
另外，如果上部电极47和电极部分43的电位差为零或小于预定的阈值，则第二组成物(金属元素73)就不在固体电解质区域46中移动，所以即使不对半导体器件供给电源也仍能保持固体电解质区域(固体电解质层)46中所存储的信息。因此，固体电解质区域46或电阻元件48能够作为非易失性的存储元件而发挥作用。
如图5所示，本实施方式中使用的含金属的氧化物的电极(电极部分43)的效果是使存在于氧化物(第一组成物)的微晶或微粒子(第一部分43a)之间的Cu或Ag等金属原子(第二组成物)离子化并作为半径较小的离子扩散到硫属化合物区域(固体电解质区域46)中。因此，在本实施方式的存储器元件结构中，在硫属化合物区域(固体电解质区域46)内形成导电通路的金属原子(金属元素73)存在于邻接区域(圆顶状部分43)的氧化物(第一组成物)的微观粒子或微晶(第一部分43a)的间隙内，由于间隙(第一部分43a的间隙)很小，因而能够限制(从电极部分43)进出的Cu、Ag等金属离子(第二组成物、金属元素73)的量。而且，还能够取得抑制因硫属化合物区域(固体电解质区域46)的与金属元素供给区域(电极部分43)邻接的部分中的例如S(硫)、Se(硒)、Te(碲)、Cu-S、Cu-Se或Mo-S等大离子(负离子)、簇(cluster)或化合物向金属元素供给区域(电极部分43)内的移动所引起的膜结构变化(电极部分43的结构或形状的变化)的效果。另外，上述间隙(第一部分43a的间隙)内的金属(第二组成物、第二部分43b、即铜或银)不是作为离子全部放出，而是总是能保持电极部分43的导电性。该金属元素供给区域部分(电极部分43)是与以往的固体电解质存储器的Ag或Cu的电极(金属电极)相当的部分。通过采用这种新的电极膜(电极部分43)，可提高存储器重写的可靠性。而且，通过使与电极相当的部分小型化，可将电场集中成功地用于存储器动作。
即，在本实施方式中，如上所述，电极部分43包括由即使施加电场也仍然稳定而不易发生变化的第一组成物构成的第一部分43a、和由在电场作用下很容易向固体电解质区域46中扩散并移动的第二 组成物构成的第二部分43b。因此，即使通过反复进行固体电解质区域46的固体电解质信息的重写而使第二组成物(金属元素73)反复地从电极部分43进出，电极部分43的第一部分43a也几乎没有变化，所以，电极部分43可保持形状，并能防止电极部分43的变形或变性。因此，能够稳定地进行非易失性存储元件(固体电解质存储器)的多次重写。
另外，最好电极部分43(位于塞35上的电极部分43)中的第二组成物的比率(即，在电极部分43中占有的由第二组成物构成的第二部分43b的比率)在30原子％以上。由此，能够可靠地从电极部分43向固体电解质区域46供给第二组成物(金属元素73)，从而能更可靠地进行固体电解质区域46中的信息的存储。另外，当在电极部分43中由第一组成物构成的第一部分43a过少时，在反复进行重写时有可能电极部分43的形状发生变化。因此，最好电极部分43中的第一组成物的比率(即，在电极部分43中占有的由第一组成物构成的第一部分43a的比率)在30原子％以上。由此，能够使反复进行重写时的电极部分43的形状稳定性进一步提高，能够更稳定地进行非易失性存储元件(固体电解质存储器)的多次重写。因此，电极部分43中的第二组成物(第二部分43b)的比率为30原子％以上、70原子％以下(即30～70原子％的范围内)，更为理想。由此，能够兼顾固体电解质区域46的信息存储特性的提高、和重写特性的稳定化。
另外，在本实施方式中，如图4所示，将金属元素供给区域(圆顶状部分43)分割为由稳定的绝缘材料(绝缘膜44)所围出的微小圆顶状部分(电极部分43)，因此圆顶状部分(电极部分43)与固体电解质区域46的接触面积很小，使电极部分43与固体电解质区域46为点接触状态，能够防止发生因面内方向的偏差引起的重写不稳定。在以往的固体电解质存储器的Ag等金属电极与硫属化合物层的层叠结构的情况下，在硫属化合物层内的缺陷的影响下使Ag等金属元素向硫属化合物层内的扩散变得不均匀，当反复进行重写时不均匀逐渐扩大，有可能引起电阻值的再现性的降低。但是，在本实施方式的结 构中，无论是金属元素73的放出还是返回都被限定在微小的圆顶状电极部分43的尖端部分(顶部、电极部分43与固体电解质区域46的接触部分)，使电场集中于此，因此可提高再现性。
另外，在本实施方式中，由于金属元素73的进出被限定在微小的圆顶状电极部分43的尖端部分，因此还具有使驱动电压/驱动电流降低的效果，例如能够以1.5伏以下的电压进行高速重写。驱动电流例如与以往的Cu(下部电极)-Cu2S(固体电解质层)-Pt(上部电极)这样的层结构的存储器元件相比，也能够减小到1/3左右。重写可进行108次以上。
另外，在本实施方式中，通过在固体电解质区域(固体电解质层46)使用Mo、Ta、Ti等多价金属的硫化物或W、Ta的氧化物，能够使重写稳定化。
另外，当使电极部分43为膜状的构件而不是圆顶状时，即当在由第一组成物和第二组成物构成的第二组成物释放区域45中将绝缘膜44的部分也置换为与电极部分43相同的结构、并使由第一组成物和第二组成物构成的第二组成物释放区域45整体由结构与电极部分43相同的膜(例如Cu-Ta-O膜)形成时，与本实施方式同样，也可以进行作为存储器元件的动作。但是，与这种使电极部分43为膜状的构件而不是圆顶状的情况相比，若像本实施方式这样使电极部分43为圆顶状，则可重写的次数能够提高一位数，因此更为理想。
另外，当使电极部分43为面积比塞35的上面大的膜状构件时，位于塞35的上面上的膜全部起电极的作用，因此金属元素从电极进出的位置(扩散位置)产生偏差，有可能使反复进行固体电解质区域46的固体电解质信息的重写时的再现性降低。因此，最好是像本实施方式这样，使位于塞35上的电极部分43的平面尺寸(面积)小于塞35的上面的平面尺寸(面积)，且使位于塞35上的电极部分43与固体电解质区域46的接触面积小于塞35的上面的面积。由此，可减小电极部分43与固体电解质区域46的接触面积，因而可以限定金属元素73从电极部分43进出的位置，能够提高反复进行固体电解质区域 46的固体电解质信息的重写时的再现性。而且，由于减小了电极部分43与固体电解质区域46的接触面积，能够降低驱动电压、驱动电流，能够缩小MISFETQM1、QM2，所以对半导体器件的小型或高度集成化是有利的。另外，还易于进行高速导通/截止。
另外，通过使位于塞35上的电极部分43与固体电解质区域46的接触面积小于塞35的上面的面积，使电极部分43与固体电解质区域46的接触面积变小因而限定了金属元素73从电极部分43进出的位置，因此能够使从电极部分43扩散到固体电解质区域46的第二组成物(金属元素73)在相同的位置返回电极部分43。因此，即使反复进行了多次固体电解质区域46的固体电解质信息的重写，电极部分43也能够保持形状，并能防止电极部分43的变形。而且，能够防止固体电解质区域46中的金属元素73的浓度过高。因此，能够防止发生因反复的重写而使固体电解质区域46中的金属元素73的浓度过高引起的在导通和截止的中间电阻不能变化的现象，能够稳定地进行非易失性存储元件(固体电解质存储器)的多次重写。
另外，在本实施方式的半导体器件中，当存储器(电阻元件48)为低电阻的导通状态时，导电通路74从圆顶状的电极部分43的顶部在固体电解质区域46中向上方扩展，其状态与汽油发动机的火花塞对气缸内的气体点火的瞬间相似，因此能够将这种存储器(半导体存储装置、电阻元件48)称为离子塞(ion plug)存储器。
另外，在半导体器件制成后，当最初使电极部分43侧与上部电极47相比为高电位(使电极部分43侧为正电位)而在电极部分43和上部电极47之间流过大电流时，之后在使电极部分43侧与上部电极47相比为低电位(使电极部分43侧为负电位)时变为电阻元件48(固体电解质区域46)为低电阻的动作模式。另外，若最初使电极部分43侧与上部电极47相比为低电位(使电极部分43侧为负电位)而在电极部分43和上部电极47之间流过大电流时，之后在使电极部分43侧与上部电极47相比为高电位(使电极部分43侧正负电位)时变为电阻元件48(固体电解质区域46)为低电阻的动作模式。
另外，剥落防止膜32为1～2nm左右的膜厚，具有剥落防止效果，因此也可以在形成了塞35后形成，也能够使剥落防止膜32介于由第一组成物和第二组成物构成的第二组成物释放区域45(电极部分43)和塞35之间。图7是另一种方式的主要部分剖视图，与上述图4相对应。在图3和图4中，在形成剥落防止膜32之后形成塞35，因此，剥落防止膜32不是介于塞35和由第一组成物和第二组成物构成的第二组成物释放区域45之间，电极部分43的下面与塞35的上面直接接触并电连接。但是，在图7中，在形成了塞35之后形成剥落防止膜32，因此，虽然在绝缘膜31上形成通孔34，但没有贯通剥落防止膜32，而是在绝缘膜31上形成使其覆盖塞35的上面的剥落防止膜32，并在该剥落防止膜32上形成由第一组成物和第二组成物构成的第二组成物释放区域45、固体电解质区域46和上部电极47的层叠膜。因此，在图7中，虽然剥落防止膜32夹在塞35的上面和由第一组成物和第二组成物构成的第二组成物释放区域45(电极部分43)的下面之间，但如果剥落防止膜32形成得很薄(例如1～2nm左右)，剥落防止膜32在面内就不是完全连续而形成，而在隧道效应下也能流过电流，因此，即使在塞35和由第一组成物和第二组成物构成的第二组成物释放区域45之间夹有剥落防止膜32，(在施加电压时等)也能使塞35和由第一组成物和第二组成物构成的第二组成物释放区域45(电极部分43)电连接。
另外，如上所述，由第一组成物和第二组成物构成的第二组成物释放区域45中的位于塞35上的部分，由至少1个电极部分43及其周围的绝缘膜44构成。但是，由第一组成物和第二组成物构成的第二组成物释放区域45中的位于塞35顶部以外的区域的部分，既可以由电极部分43及其周围的绝缘膜44两者构成，或也可以只由绝缘膜44构成。即，在塞35上需要至少存在着1个电极部分43，但在塞35顶部以外的区域，电极部分43可有可无。因此，在图4中，示出了只在塞35上形成电极43的情况，但也能够像图7那样不仅在塞35上而且在塞35顶部以外的区域(例如由第一组成物和第二组成物构 成的第二组成物释放区域45的整个面内)配置电极部分43。但是，存在于塞35顶部以外的区域内的电极部分43实际上不能作为存储器元件的电极发挥作用，只有存在于塞35上的电极部分43实际上作为存储器元件的电极发挥作用。这是因为，即使在塞35和上部电极47之间施加电压，由于存在于塞35顶部以外的区域内的电极部分43离开塞35，因此第二组成物(铜或银)也不会从位于塞35顶部以外的区域的电极部分43扩散到固体电解质区域46中，而第二组成物(铜或银)主要是从位于塞35上的电极部分43扩散到固体电解质区域46中。
另外，作为剥落防止膜32(界面的层)的理想的电介质材料是以氧化锗、氮化锗、氧化硅、氮化硅、氮化铝、氮化钛、氧化铝、氧化钛、氧化铬、氧化钽、氧化钼、碳化硅、硫化锌中的一个为主成分(含60％以上)的材料、或这些材料的混合材料。该混合膜区域最好与其中一个电极(电极部分43或上部电极47)接触，由正离子形成丝状，因此与负电极接触而设置在存储器动作的稳定性方面是最好的，但即使是不与两电极接触的状态下也能够动作。在采用电介质材料与硫属化合物的混合层的情况下，当不使硫属化合物的含有量在60％以下时就看不到高电阻化的效果。在本实施方式中，作为剥落防止膜32，设置了使Ta2O5为70％和固体电解质区域的材料为30％的混合物的、厚度为5nm的膜。膜厚在2nm～25nm的范围内能够使电阻比保持在一位数以上并能确保接近2倍以上的电阻上升。
以下，更具体地说明在存储区域1A内形成的非易失性的存储器的动作。
作为存储元件发挥作用的电阻元件48，使用硫属化合物材料作为固体电解质区域46的材料。此处，所谓硫属化合物是指含有硫(S)、硒(Se)、碲(Te)中的至少1种元素的材料。使用了硫属化合物材料的存储器的特性，例如，如以上的非专利文献1中所述。当对该存储元件写入存储信息‘0’时，施加正电压，当写入‘1’时，施加负电压。脉冲宽度均为50ns。
从这种存储元件的动作原理考虑，为了在读出时不破坏存储信息，必须一边即使最高也要抑制到比阈值电压Vth低的电压一边进行动作。实际上，阈值电压还取决于电压施加时间，若时间较长时，则有降低的趋势，所以需要在读出时间内超过阈值电压而不会发生向低电阻状态的切换的电压。因此，以下说明实现基于这些原理的上述图1中示出的存储器阵列结构的动作。
首先，参照图8说明采用了上述图1中示出的阵列结构存储单元的读出动作。此处，图8示出了选择存储单元MC11时的动作波形(电压施加波形)。
首先，在待机状态下，预充电使能信号PC保持在升压电压VDH，所以n沟道型MIS晶体管(MISFET)QC1～QC4处于导通状态，因此使位线BL1～BL4保持在预充电电压(此处，为VDD/2)。而且，输入输出线I/O由读出放大器SA预充电到降压电压VSL(详细内容后述)。
当开始读出动作时，保持在升压电压VDH的预充电使能信号PC被驱动到接地电压VSS，而保持在接地电压VSS的位选择线YS1被驱动到升压电压VDH(例如1.5伏以上)，从而使晶体管(MISFET)QC1截止，并且使晶体管(MISFET)QD1导通。此时，位线BL1被驱动到与输入输出线I/O相同的降压电压VSL。该降压电压VSL是高于接地电压VSS但比预充电电压VDD/2低的电压，预充电电压VDD/2和降压电压VSL之差被设定为使电阻MR(R)的端子电压保持在读出电压区域的范围内的关系。
接着，在将保持在接地电压VSS的字线WL1驱动到升压电压VDH时，字线WL1上的所有存储单元中的选择晶体管(MISFET)QM1导通。此时，在存储元件MR上产生了电位差的存储单元MC11内形成电流路径，位线BL1以与存储元件MR的电阻值对应的速度被充电为预充电电压VDD/2。在图8中，保持着存储信息‘1’时比保持存储信息‘0’时的电阻值小，所以充电快。因此，产生与存储信息对应的信号电压。在非选择存储单元MC12～MC14中，存储元 件MR的电位差为0，所以位线BL2～BL4保持在预充电电压VDD/2。即，只有由字线WL1和位线BL1选择的存储单元MC11通过位线BL1流过读出电流。
此外，在待机状态下，当使存储器阵列的位线或源极线浮置时，则在读出动作开始后将位线与共用位线连接时，电压为不定值的位线的电容将被共用位线充电。因此，在图8中使位选择线YS1也随着字线WL1降低，进而将变为接地电压VSS的预充电使能信号PC驱动到升压电压VDH，从而将位线或源极线驱动到预充电电压VDD/2并进入待机状态。另外，升压电压VDH用电源电压VDD和n沟道型MIS晶体管的阈值电压VTN设定为使其满足VDH＞VDD+VTN的关系。例如在存储器(离子塞存储器)的写入动作中，如后文所述，需要流过比读出动作大的电流。因此，在本发明中，通过将位线或源极线驱动到升压电压VDH并使n沟道型MIS晶体管的电阻降低，能够进行正确的写入动作。另外，通过将降压电压VSL设定为低于预充电电压VDD/2，能够将位线作为选择存储单元中的晶体管(MISFET)QMm的源极，无论存储元件MR的电阻如何，都能确保晶体管的栅极-源极间电压。此外，即使是相反的电位关系，其差值只要设定为保持在读出电压区域的范围内，就能够进行同样的选择动作。
此外，图8是驱动源极线CSL后驱动字线WL1的例，但根据设计的情况也可以在驱动字线WL1后驱动位线BL1。在这种情况下，先驱动字线WL1以使选择晶体管(MISFET)QM1导通，因此将存储元件MR的端子电压确保在0V。之后，当驱动位线BL时，存储元件MR的端子电压从0V增大，但其值由位线电压限制，因此仍能保持在读出区域的范围内。
以上，示出了选择存储单元MC11的例，同一位线上的存储单元，其字线电压被固定在接地电压VSS，因此不会被选择。而且，其他位线被驱动到预充电电压VDD/2，因此其余的存储单元仍保持在非选择状态。
在以上的说明中，使待机状态的字线为接地电压VSS，使选择状 态的位线为降压电压VSL。这些电压关系设定为使流过非选择存储单元的电流不对动作产生影响。即，只需设定为使位线被选择而字线为非选择的存储单元、例如选择存储单元MC11时的非选择存储单元MC12～MCn1的晶体管(MISFET)QM充分截止即可。如此处所示，通过使待机状态的字线电压为接地电压VSS、使选择位线的读出前的降压电压VSL为正的电压，从而可降低晶体管QM的阈值电压。根据情况也可以使所选择的位线为接地电压VSS、使待机状态的字线为负电压。即使在这种情况下，也能降低晶体管(MISFET)QM的阈值电压。虽然需要产生用于待机时的字线的负电压，但因选择时的位线的电压是从外部施加的接地电压VSS所以易于使其稳定。如果使晶体管(MISFET)QM的阈值电压足够高，也可以使选择时的位线和待机状态的字线都为接地电压VSS。在这种情况下，不仅是从外部施加的接地电压VSS，而且待机状态的字线的电容还作为稳定化电容发挥作用，因此能够使选择时的位线的电压更加稳定。
进而，根据图9说明采用了图1中示出的阵列结构的存储单元的写入动作。图9是选择存储单元MC11时的动作波形(电压施加波形)。首先，通过将预充电结束后变为接地电压VSS的重写使能信号WE驱动到电源电压VDD而将重写电路PRGCA激活，将输入输出线I/O驱动到与写入数据对应的电压。在图9中，示出当写入数据‘1’时将保持在降压电压VSL的输入输出线I/O驱动到电源电压VDD、当写入数据‘0’时将保持在降压电压VSL的输入输出线I/O驱动到接地电压VSS的例。接着，按照与读出动作相同的方式进行存储单元MC11的选择动作，通过将所选择的位线BL1驱动到与输入输出线I/O相同的电压，产生写入电流IWC。当写入‘0’时，使复位电流在存储单元MC11内从共用源极线CSL流向位线BL1。相反，当写入‘1’时，使置位电流在存储单元MC11内从位线BL1流向共用源极线CSL。按照以上的结构和动作，可进行使电流向与数据对应的方向流动的重写动作。通过这种动作进行理想的离子传输，因此能够实现置位时间的缩短和重写次数的提高。
以下，参照附图说明本实施方式的半导体器件的制造工序。图10～图18是本实施方式的半导体器件的制造工序中的主要部分剖视图，示出与上述图3对应的区域。此外，为便于理解，在图14～图18中，省略了图13的绝缘膜21以及与其以下的结构对应的部分的图示。
首先，如图10所示，准备例如由p型单晶硅等构成的半导体衬底(半导体晶片)1。然后，例如利用STI(Shallow Trench Isolation：浅沟道隔离)法或LOCOS(Local Oxidization of Silicon：局部硅氧化)法，形成由绝缘体构成的元件分离区域2。通过形成元件分离区域2，在半导体衬底1的主面上形成由元件分离区域2限定了周围的活性区域。
然后，在半导体衬底1的主面上形成p型阱3a、3b和n型阱4。其中，p型阱3a形成在存储区域1A内，p型阱3b和n型阱4形成在周边电路区域1B内。例如，能够通过将p型杂质(例如硼(B))对半导体衬底1的一部分进行离子注入等形成p型阱3a、3b，通过将n型杂质(例如磷(P)或砷(As))对半导体衬底1的另一部分进行离子注入等形成n型阱4。
接着，例如用热氧化法等在半导体衬底1的p型阱3a、3b和n型阱4的表面形成薄的由氧化硅膜等构成的栅极绝缘膜用的绝缘膜5。作为绝缘膜5也能够使用氧氮化硅膜等。绝缘膜5的膜厚例如能够为1.5～10nm左右。
接着，在p型阱3a、3b和n型阱4的绝缘膜5上形成栅电极6a、6b、6c。例如，在包含绝缘膜5的半导体衬底1的主面的整个上面上作为导电体膜形成低电阻的多晶硅膜，并用光刻法或干刻蚀法等使该多晶硅膜(导电体膜)形成图案，从而形成由已图案形成的多晶硅膜(导电体膜)构成的栅电极6a、6b、6c。在栅电极6a的下方残存的绝缘膜5为栅极绝缘膜5a，在栅电极6b的下方残存的绝缘膜5为栅极绝缘膜5b，在栅电极6c的下方残存的绝缘膜5为栅极绝缘膜5c，此外，通过在成膜时或成膜后掺入杂质，由导入了n型杂质的多晶硅 膜(掺杂多晶硅膜)形成栅电极6a、6b，由导入了p型杂质的多晶硅膜(掺杂多晶硅膜)形成栅电极6c。
接着，通过将磷(P)或砷(As)等的n型杂质进行离子注入等，在p型阱3a的栅电极6a的两侧区域形成n-型半导体区域7a，在p型阱3b的栅电极6b的两侧区域形成n-型半导体区域7b。另外，通过将硼(B)等的p型杂质进行离子注入等，在n型阱4的栅电极6c的两侧区域形成p-型半导体区域7c。
接着，在栅电极6a、6b、6c的侧壁面上形成侧壁8a、8b、8c。侧壁8a、8b、8c例如能够通过在半导体衬底1上淀积由氧化硅膜、氮化硅膜或两者的层叠膜构成的绝缘膜并对该绝缘膜进行各向异性蚀刻而形成。
接着，通过将磷(P)或砷(As)等的n型杂质进行离子注入等，在p型阱3a的栅电极6a和侧壁8a的两侧区域形成n+型半导体区域9a，在p型阱3b的栅电极6b和侧壁8b的两侧区域形成n+型半导体区域9b。另外，通过将硼(B)等的p型杂质进行离子注入等，在n型阱4的栅电极6c和侧壁8c的两侧区域形成p+型半导体区域9c。也能够在离子注入后进行用于激活导入的杂质的退火处理(热处理)。
按照这种方式，分别由n+型半导体区域9a和n-型半导体区域7a形成存储区域1A的作为MISFETQM1、QM2的漏极区发挥作用的n型的半导体区域10、11和作为共用源极区发挥作用的n型的半导体区域12。而且，分别由n+型半导体区域9b和n-型半导体区域7b形成周边电路区域1B的作为MISFETQN的漏极区发挥作用的n型的半导体区域和作为源极区发挥作用的n型的半导体区域、分别由p+型半导体区域9c和p-型半导体区域7c形成作为MISFETQP的漏极区发挥作用的p型的半导体区域和作为源极区发挥作用的p型的半导体区域。
接着，使栅电极6a、6b、6c、n+型半导体区域9a、9b和p+型半导体区域9c的表面露出，通过例如淀积钴(Co)膜那样的金属膜并进行热处理，分别在栅电极6a、6b、6c、n+型半导体区域9a、9b和 p+型半导体区域9c的表面形成金属硅化物层15。之后，将未反应的钴膜(金属膜)除去
按照这种方式，能够得到图10的结构。通过到此为止的工序，在存储区域1A内形成n沟道型的MISFETQM1、QM2，在周边电路区域1B内形成n沟道型的MISFETQN和p沟道型的MISFETQP。因此，存储区域1A的MISFETQM1、QM2和周边电路区域1B的MISFETQN、QP能够在同一制造工序中形成。
接着，如图11所示，在半导体衬底1上形成覆盖栅电极6a、6b、6c的绝缘膜(层间绝缘膜)21。绝缘膜21例如由氧化硅膜等构成。也能够由多个绝缘膜的层叠膜形成绝缘膜21。绝缘膜21形成后，根据需要进行CMP处理以使绝缘膜21的上面平坦化。由此，在存储区域1A和周边电路区域1B上绝缘膜21的上面的高度大致一致。
接着，通过将用光刻法在绝缘膜21上形成的光致抗蚀剂图案(未图示)作为蚀刻掩模对绝缘膜21进行干刻蚀，在绝缘膜21上形成接触孔22。在接触孔22的底部，露出半导体衬底1的主面的一部分、例如n+型半导体区域9a、9b和p+型半导体区域9c(与其表面接近的金属硅化物层15)的一部分或栅电极6a、6b、6c(与其表面接近的金属硅化物层15)的一部分等。
接着，在接触孔22内形成塞23。此时，例如在用溅射法等在包括接触孔22的内部的绝缘膜21上形成了导电性阻挡膜23a后，用CVD法等在导电性阻挡膜23a上形成使其嵌入到接触孔22内的钨膜23b，并用CMP法或深腐蚀法等将与绝缘膜21接近的不需要的钨膜23b和导电性阻挡膜23a除去。由此，能够形成由残存并嵌入在接触孔22内的钨膜23b和导电性阻挡膜23a构成的塞(plug)23。
接着，如图12所示，在嵌入了塞23的绝缘膜21上形成绝缘膜24。然后，通过将用光刻法在绝缘膜24上形成的光致抗蚀剂图案(未图示)作为蚀刻掩模对绝缘膜24进行干刻蚀，从而在绝缘膜24上形成布线沟(开口部)25。在布线沟25的底部露出塞23的上面。此外，布线沟25中的使在存储区域1A的MISFETQM1、QM2的漏极区(半 导体区域10、11)上所形成的塞23露出的布线沟25、即开口部25a，能够不是沟状的图案，而是形成为尺寸比从此处露出的塞23的平面尺寸大的孔(连接孔)状的图案。另外，在本实施方式中，与其他布线沟25同时形成开口部25a，但也能够单独使用开口部25a形成用的光致抗蚀剂图案和其他的布线沟25形成用的光致抗蚀剂图案，在不同工序中形成开口部25a和其他的布线沟25。
接着，在布线沟25内形成布线27。此时，例如在用溅射法等在包括布线沟25的内部(底部和侧壁面上)的绝缘膜24上形成了导电性阻挡膜26a后，用CVD法等在导电性阻挡膜26a上形成使其嵌入到布线沟25内的由钨膜等构成的主导体膜26b，并用CMP法或深腐蚀法等将与绝缘膜24接近的不需要的主导体膜26b和导电性阻挡膜26a除去。由此，能够形成由残存并嵌入到布线沟25内的主导体膜26b和导电性阻挡膜26a构成的布线27。
布线27中的在存储区域1A的开口部25a内形成的布线27a，通过塞23与存储区域1A的MISFETQM1、QM2的漏极区(半导体区域10、11)电连接。布线27a不是在绝缘膜21上延伸以将在半导体衬底1上形成的半导体元件之间电连接，而是为了将塞35和塞23电连接而局部地存在于绝缘膜21上并介于塞35和塞23之间。因此，布线27a也可以看作是连接用导体部(接触电极)，而不是布线。另外，在存储区域1A内，通过塞23与MISFETQM1、QM2的源极用的半导体区域12(n+型半导体区域9a)连接的源极布线27b由布线27形成。
布线27并不限定于如上所述的嵌入钨布线，可进行各种变更，例如也能够是除嵌入以外的钨布线或铝布线等。
接着，如图13所示，在嵌入了布线27的绝缘膜24上按顺序形成绝缘膜(层间绝缘膜)31和剥落防止膜32。剥落防止膜32的膜厚比绝缘膜31的膜厚薄。而且，绝缘膜31例如能够由氧化硅膜等形成，剥落防止膜32例如由氧化钽(组成与Ta2O5接近)等的过渡性金属的氧化物等形成。
接着，通过将用光刻法在剥落防止膜32上形成的光致抗蚀剂图案(未图示)作为蚀刻掩模对剥落防止膜32和绝缘膜31进行干刻蚀，在剥落防止膜32和绝缘膜31上形成通孔(开口部、连接孔、贯通孔)34。通孔34形成在存储区域1A内，在通孔34的底部露出上述布线27a的上面。
接着，在通孔34内形成塞35。此时，例如在用溅射法等在包括通孔34的内部的剥落防止膜32上形成了导电性阻挡膜35a后，用CVD法等在导电性阻挡膜35a上形成使其嵌入到通孔34内的钨膜35b，并用CMP法或深腐蚀法等将与剥落防止膜32接近的不需要的钨膜35b和导电性阻挡膜35a除去。由此，能够形成由残存并嵌入到通孔34内的钨膜35b和导电性阻挡膜35a构成的塞35。这样，塞35通过在剥落防止膜32和绝缘膜31上形成的开口部(通孔34)内填充导电体材料而形成。
在本实施方式中，用钨膜35b形成了嵌入到通孔34内的塞35，但也能够使用如进行CMP处理时的塞35的上面平坦性高的金属(CMP平坦性好的金属)膜来代替钨膜35b。例如，作为上述CMP平坦性好的金属，能够用结晶粒径小的钼(Mo)膜代替钨膜35b。由此，能够抑制塞35的上面的凹凸不平，并能够使存储单元的电特性的均匀性、重写次数可靠性和耐高温动作特性进一步提高。
另外，作为其他方式，在绝缘膜31形成后，也能够不形成剥落防止膜32，而是在形成通孔34和塞35之后，在包括塞35的上面上的绝缘膜31上形成剥落防止膜32(如上述图7所示的结构)。
另外，也可以在塞35的上面形成薄的绝缘膜。例如，能够在塞35的上面形成氧化硅膜、氮化硅、氧化锗膜或氧化铝膜等。为使塞35的上面为高电阻，例如也可以对构成塞35的钨膜35b的表面(上面)进行氧化或氮化，在塞35的上面形成氧化钨膜或氮化钨膜。
接着，如图14所示，在剥落防止膜32上形成由第一组成物和第二组成物构成的第二组成物释放区域45，使其覆盖在塞35上。由第一组成物和第二组成物构成的第二组成物释放区域45的形成工序， 将在后文中更详细地说明。此外，如上所述，在图14～图18中，省略了图13的绝缘膜21以及与其以下的结构对应的部分的图示。
接着，如图15所示，在由第一组成物和第二组成物构成的第二组成物释放区域45上形成固体电解质区域46，并在固体电解质区域46上形成上部电极47。固体电解质区域46由硫属化合物材料膜构成，其膜厚(淀积膜厚)例如能够为50～200nm左右。上部电极47由如金属层那样的导电体层构成，例如能够由钨(W)膜或钨合金膜等形成，其膜厚(淀积膜厚)例如能够为50～200nm左右。
接着，在上部电极47上形成绝缘膜51。绝缘膜51例如由氧化硅膜等构成，其膜厚(淀积膜厚)例如能够为250～500nm左右。绝缘膜51最好是在不使构成固体电解质区域46的硫属化合物材料发生升华的温度、例如在400℃以下的温度下成膜。由此，能够防止形成绝缘膜51时的固体电解质区域46的升华。
接着，如图16所示，用光刻法在存储区域1A的绝缘膜51上形成光致抗蚀剂图案(未图示)，并将该光致抗蚀剂图案作为蚀刻掩模对绝缘膜51进行干刻蚀而形成图案。接着，在将该光致抗蚀剂图案除去后，将已图案形成的绝缘膜51用作硬掩模(蚀刻掩模)对上部电极47、固体电解质区域46和由第一组成物和第二组成物构成的第二组成物释放区域45进行干刻蚀而形成图案。由此，形成(加工出)由已图案形成的上部电极47、固体电解质区域46和由第一组成物和第二组成物构成的第二组成物释放区域45的层叠膜构成的电阻元件48。此外，当对上部电极47、固体电解质区域46和由第一组成物和第二组成物构成的第二组成物释放区域45进行干刻蚀时，能够将剥落防止膜32用作蚀刻阻挡膜。
接着，如图17所示，在剥落防止膜32上形成例如由氧化硅膜等构成的绝缘膜(层间绝缘膜)52，使其覆盖电阻元件48及与其接近的绝缘膜51。在绝缘膜52形成后，根据需要进行CMP处理等以使绝缘膜52的上面平坦化。
接着，通过将用光刻法在绝缘膜52上形成的光致抗蚀剂图案(未 图示)作为蚀刻掩模对绝缘膜52和绝缘膜51进行干刻蚀，在绝缘膜52和绝缘膜51上形成通孔(开口部、连接孔、贯通孔)53。通孔53形成在存储区域1A内，在通孔53的底部露出电阻元件48的上部电极47的上面。然后，将光致抗蚀剂图案除去。
接着，通过将用光刻法在绝缘膜52上形成的另一个光致抗蚀剂图案(未图示)作为蚀刻掩模来对绝缘膜52、剥落防止膜32和绝缘膜31进行干刻蚀，在绝缘膜52、剥落防止膜32和绝缘膜31上形成通孔(开口部、连接孔、贯通孔)55。通孔55形成在周边电路区域1B内，在通孔55的底部露出布线27的上面。然后，将光致抗蚀剂图案除去。此外，也能够先形成通孔55，然后形成上述通孔53。另外，通孔53和通孔55，由于深度不同，因此最好在不同的工序中形成，但也可以在同一工序中形成。
接着，在通孔53、55内形成塞54、56。此时，例如在用溅射法等在包括通孔53、55的内部的绝缘膜52上形成了导电性阻挡膜57a后，用CVD法等在导电性阻挡膜57a上形成钨膜57b，使其嵌入到通孔53、55内，并用CMP法或深腐蚀法等将与绝缘膜52接近的不需要的钨膜57b和导电性阻挡膜57a除去。由此，能够形成由残存并嵌入到通孔53内的钨膜57b和导电性阻挡膜57a构成的塞54、和由残存并嵌入到通孔55内的钨膜57b和导电性阻挡膜57a构成的塞56。也能够用铝(Al)膜或铝合金膜(主导体膜)等代替钨膜57b。这样，塞54、56通过在绝缘膜上形成的开口部(通孔53、55)内填充导电体材料而形成。
在本实施方式中，在形成了通孔53、55后，在同一工序中形成塞54、56，由此，能够减少制造工序。作为其他方式，也能够在形成通孔53或通孔55中的一个后形成嵌入该通孔的塞(塞54或塞56中的一个)，然后在形成通孔53或通孔55中的另一个之后形成嵌入该通孔的塞(塞54或塞56中的另一个)。
接着，如图18所示，在嵌入了塞54、56的绝缘膜52上，形成作为第二层布线的布线62。例如，在嵌入了塞54、56的绝缘膜52 上，用溅射法等依次形成导电性阻挡膜61a和铝膜或铝合金膜61b并用光刻法或干刻蚀法等形成图案，从而能够形成布线62。布线62并不限定于如上所述的铝布线，可进行各种变更，例如也能够是钨布线或铜布线(嵌入铜布线)等。在存储区域1A内由布线62形成作为位线发挥作用的布线(位线、位线布线)62a。
之后，在绝缘膜52上形成作为层间绝缘膜的绝缘膜(未图示)，使其覆盖布线62，进而形成上层的布线层(第三层布线以后的布线)等，但此处其图示及其说明省略。接着，在进行了400℃～450℃左右的氢退火后，完成半导体器件(半导体存储装置)。
以下，更详细地说明由第一组成物和第二组成物构成的第二组成物释放区域45的形成工序。图19～图25是本实施方式的半导体器件的制造工序中的由第一组成物和第二组成物构成的第二组成物释放区域45的形成工序中的主要部分剖视图，示出存储区域1A的塞35的上部附近区域、即与图4对应的区域。图19～图25的绝缘膜71对应于绝缘膜31，在图中，在绝缘膜71内也包含着剥落防止膜32。
在进行上述图10～图13的工序并得到了与上述图13对应的图19的结构后，如图20所示，在半导体衬底1的主面的整个面上、即在嵌入了塞35的绝缘膜71上，形成(淀积)电极部分43形成用的材料膜(第一材料膜)41。由于电极部分43由材料膜41形成，因此材料膜41需要由构成第一组成物(金属或半导体的氧化物)的元素和构成第二组成物(Cu或Ag)的元素形成。因此，材料膜41由用于形成第一组成物的金属元素或半导体元素、用于形成第一组成物的氧元素和用于形成第二组成物的铜(Cu)或银(Ag)构成。例如能够由Cu60Ta10O30膜(铜(Cu)、钽(Ta)和氧(O)的原子比分别为60原子％、10原子％、30原子％的膜)形成材料膜41，例如能够用溅射法等淀积。材料膜41的淀积膜厚例如能够为30～50nm左右。
接着，在材料膜41上形成钛(Ti)膜42(掩模层、第二材料膜)。即，形成与材料膜41接近的钛膜42。如后文所述，钛膜42是在对材料膜41进行蚀刻(溅射蚀刻)时作为掩模(蚀刻掩模)发挥作用的 材料膜。钛膜42形成为使淀积膜厚薄到几nm(例如5nm左右)，能够用溅射法等形成。因此，钛膜42的淀积膜厚比材料膜41的淀积膜厚薄。钛膜42较薄，因此在面内不能形成完全连续的膜，而是在材料膜41上呈粒状地局部淀积。
接着，对半导体衬底1的主面进行蚀刻、最好是溅射蚀刻。此时，如进行使用Ar(氩)离子的溅射蚀刻，则更为理想。即，通过使用Ar离子等的物理碰撞(离子碰撞)进行蚀刻。由此，如图21所示，对钛膜42和材料膜41进行溅射和蚀刻。此外，在图21中，用箭头75示意地示出溅射蚀刻、即向材料膜41和钛膜42的层叠膜飞去的Ar离子。
在该溅射蚀刻中，钛膜42即使受到Ar的离子碰撞也不易飞散(难以溅射、难以蚀刻、难以溅射蚀刻)，因此粒状的钛膜42作为掩模(蚀刻掩模、溅射蚀刻掩模)发挥作用。作为该掩模发挥的作用是一直继续到钛膜42本身由溅射蚀刻除去为止。另一方面，与钛膜42相比，当受到Ar的离子碰撞时，材料膜41易于飞散(易于溅射、易于蚀刻、易于溅射蚀刻)。因此，如图21所示，材料膜41在没有由粒状的钛膜42覆盖的区域由溅射蚀刻除去，在由粒状的钛膜42覆盖的区域，由于钛膜42作为掩模发挥作用，留下了材料膜41。接着，即使在钛膜42由溅射蚀刻除去后还要继续一些溅射蚀刻，但在将材料膜41完全除去之前结束溅射蚀刻。由此，如图22所示，材料膜41被分割为多个圆顶状的电极部分43，并将成为电极部分43的部分以外的材料膜41除去。
另外，当在材料膜41上淀积了钛膜42时，即使是将粒状的钛膜42连接在一起的情况下，如果钛膜42的淀积膜厚很薄，则钛膜42在晶粒边界的膜厚变薄，因此在进行Ar的溅射蚀刻时，将从钛膜42的晶粒边界起逐渐地蚀刻，从而钛膜42变成粒状，该粒状的钛膜42能够作为掩模发挥作用。因此，如图21到图22那样进行溅射蚀刻，材料膜41被分割为多个(半圆状)的电极部分43。
另外，即使通过溅射蚀刻将材料膜41部分地除去而使基底的塞 35的上面露出，但由于构成塞35的钨膜35b受到Ar的离子碰撞也不易飞散(很难溅射蚀刻)，因此也仍能够抑制或防止塞35的上面被溅射蚀刻。
这样，通过利用以钛膜42为掩模而发挥作用的蚀刻(溅射蚀刻)，能够将材料膜41分割为多个圆顶状的电极部分43。分割材料膜41而形成的多个电极部分43中的至少1个、即位于塞35上的电极部分43成为如上所述用作存储元件的电极(向固体电解质区域46供给金属元素73的电极)。
接着，如图23所示，将用光刻法在半导体衬底1上形成的光致抗蚀剂图案(未图示)作为蚀刻掩模，将塞35顶部以外的区域的电极部分43除去，留下与塞35接近的电极部分43。之后，将光致抗蚀剂图案除去。
接着，如图24所示，在半导体衬底1的主面上，用溅射法等形成由氧化硅膜或氧化铝等构成的绝缘膜44a，使其嵌入电极部分43之间并覆盖电极部分43，用CMP法或蚀刻(溅射蚀刻)等将与电极部分43接近的绝缘膜44a除去，以使电极部分43的顶部(上部、上面)露出。此时，在电极部分43的周围留下绝缘膜44a，留下的绝缘膜44a为绝缘膜44。这样，通过使电极部分43的顶部从绝缘膜44露出并在电极部分43之间或周围留下绝缘膜44，形成由嵌入了电极部分43的绝缘膜44形成的由第一组成物和第二组成物构成的第二组成物释放区域45。
当用CMP法将与电极部分43接近的绝缘膜44a除去时，只需将绝缘膜44研磨到使电极部分43的顶部露出即可。另外，在淀积绝缘膜44a时，能反映出基底的电极部分43的形状，使绝缘膜44a在电极部分43的上部为突起状。因此，当用溅射蚀刻将与电极部分43接近的绝缘膜44a除去时，能够利用绝缘膜44a的突起部因溅射蚀刻的电场集中而易于被蚀刻的情况，通过有选择地对电极部分43的上部的绝缘膜44a进行蚀刻，使电极部分43的顶部从绝缘膜44露出。
之后，进行上述图15～图18中示出的工序。即，如与图15的工 序阶段对应的图25所示，在由第一组成物和第二形成与组成物构成的第二组成物释放区域45上(即在电极部分43和绝缘膜44上)，按顺序形成固体电解质区域46、上部电极47和绝缘膜51。由此，形成与第二组成物释放区域45(电极部分43和绝缘膜44)接近的固体电解质区域46，并形成与固体电解质区域46接近的上部电极47。固体电解质区域46，如上所述，是以硫属化合物或氧化物为主成分的层，如果是硫属化合物层则更为理想。例如，能够由Cu10Mo30S60膜、Cu10Mo35S55膜、Cu10Ta30S60膜或Ag10Mo30S60膜等形成固体电解质区域46。此外，Cu10Mo30S60膜是铜(Cu)、钼(Mo)和硫(S)的原子比分别为10原子％、30原子％、60原子％的膜。Cu10Mo35S55膜是铜(Cu)、钼(Mo)和硫(S)的原子比分别为10原子％、35原子％、55原子％的膜。另外，Cu10Ta30S60膜是铜(Cu)、钽(Ta)和硫(S)的原子比分别为10原子％、30原子％、60原子％的膜。Ag10Mo30S60 膜是银(Ag)、钼(Mo)和硫(S)的原子比分别为10原子％、30原子％、60原子％的膜。固体电解质区域46能够用溅射法等形成。上部电极47例如由钨(W)膜等的导电体膜(金属膜)构成，能够用溅射法等形成。
另外，材料膜41在淀积时为非晶质，但通过材料膜41淀积后的半导体器件制造工序中的各种加热工序使材料膜41或由其形成的电极部分43结晶化。由此，如上述图5所示，电极部分43的由第一组成物(例如氧化钽)构成的第一部分43a是第一组成物(例如氧化钽)的微观粒子或微晶，并成为在第一部分43a的间隙内存在着由第二组成物(铜或银)构成的第二部分43b的状态。
另外，也能够将上述图23的蚀刻工序省略并使塞35顶部以外的区域也残存着电极部分43。在这种情况下，不仅在塞35上而且在由第一组成物和第二组成物构成的第二组成物释放区域45的整个面内都存在着电极部分43，能够得到如上述图7的结构。
按照本实施方式的这种结构和制造方法，在可存储信息的半导体器件中，能够降低驱动电压或驱动电流。而且，能够使可重写次数增 大。另外，还能够高速置位。另外，还能以低制造成本改进再现性。因此，能够使可存储信息的半导体器件的性能提高。
另外，在本实施方式中，在比固体电解质区域46更接近晶体管的一侧、即在固体电解质区域46和MISFETQM1、QM2之间，设置有作为柱状电极的电极部分43，但作为其他方式，也能够在比固体电解质区域46离晶体管更远的一侧、即在固体电解质区域46和塞54之间设置电极部分43。在这种情况下，将由第一组成物和第二形成与组成物构成的第二组成物释放区域45和上部电极47互换，在与MISFETQM1、QM2连接的塞35和与上层的布线62a连接的塞54之间，自下(接近塞35的一侧)而上按顺序形成上部电极47、固体电解质区域46和由第一组成物和第二组成物构成的第二组成物释放区域45。但是，像本实施方式这样将作为柱状电极的电极部分43设在比固体电解质区域46更接近晶体管的一侧(固体电解质区域46和MISFETQM1、QM2之间)的方式，能够将复位时的电流降低约30％左右，因此更为理想。而且，像本实施方式这样的将作为柱状电极的电极部分43设在比固体电解质区域46更接近晶体管的一侧的方式，更容易形成包含作为柱状电极的电极部分43的由第一组成物和第二组成物构成的第二组成物释放区域45。
以上，在本实施方式中，主要说明了具有由1个硫属化合物材料的存储元件(固体电解质区域46)和1个晶体管(MISFETQM1或QM2)构成的存储单元的离子塞存储器，但存储单元的结构并不限定于此。本实施方式的存储元件能够进行100万次以上的重写，并能以高合格率来制造。另外，如果与硫属化合物的固体电解质区域46邻接了来形成TiAlN等过渡性金属氮化物或Cr-O等氧化物等的阻挡膜、或作为固体电解质区域46的材料使用Zn或Cd的含有量为10原子％以上、熔点在1000℃以上的硫属化合物系的材料、或作为上部电极47使用钛和钨的合金膜(例如W80Ti20(钨为80原子％、钛为20原子％的合金)等)或其与钨膜的层叠膜等，能够取得进一步增大可重写次数的优点。或者，以抑制热扩散为目的，当然也能够将例如 如ITO(铟和锡的氧化物的混合物)那样的热传导率差的导电膜夹在硫属化合物(固体电解质区域46)和上部电极47之间。另外，下部接触点(塞35)的上部的发热材料，当使用Zn-Te系等材料代替TiAlN时，能够利用该部分的焦耳热对固体电解质区域46的下部进行辅助加热，与W接触点的情况相比能够将复位电流降低约30％并能得到良好的多次重写特性。
(实施方式2)
图26是本实施方式的半导体器件的主要部分剖视图。图26对应于上述实施方式1的图3，但绝缘膜21及其以下的结构与上述实施方式1(图3)相同，因此为了容易看清附图将其图示省略。
在上述实施方式1中，固体电解质区域46和上部电极(上部电极区域)47的层叠膜大致平坦地形成。在本实施方式中，在固体电解质区域46和上部电极47的层叠膜上设置凹凸。
在嵌入了布线27的绝缘膜24上形成缘膜膜31，在绝缘膜31上形成剥落防止膜32，在本实施方式中，如图26所示，在存储区域1A内，在剥落防止膜32上形成例如由氧化硅膜等构成的绝缘膜(层间绝缘膜)81。在本实施方式中，通孔34在存储区域1A内形成为贯通绝缘膜31、剥落防止膜32和绝缘膜81，在通孔34内形成塞35。如像图3那样，若存储区域1A中的绝缘膜81通过图案形成按每个存储单元位分离，则更为理想。因此，绝缘膜81仅设置在塞35的周围。
在存储区域1A内，在塞35的上面和绝缘膜81的上面形成由第一组成物和第二组成物构成的第二组成物释放区域45。在塞35上存在着至少1个电极部分43，与上述实施方式1相同。在包括由第一组成物和第二组成物构成的第二组成物释放区域45的上面的剥落防止膜32上形成固体电解质区域46，在固体电解质区域46上形成上部电极47，在上部电极47上形成绝缘膜51。将布线62和上部电极47连接的塞54形成在上部电极47的平坦的区域上。
其他结构与上述实施方式1基本相同，所以此处其说明省略。
在本实施方式中，通过将绝缘膜81局部地设置在塞35的周围， 在绝缘膜31和剥落防止膜32的层叠膜上形成由塞35的上部和绝缘膜81构成的凸部，在该凸部上形成由第一组成物和第二组成物构成的第二组成物释放区域45，并形成固体电解质区域46和上部电极47，使其覆盖包括由第一组成物和第二组成物构成的第二组成物释放区域45的凸部(对应于后述的凸部82)。因此，固体电解质区域46和上部电极47具有位于凸部(82)的上部的平坦的区域(平坦区域、第一区域)83a和在平坦区域83a的周围相对于平坦区域83a倾斜了的区域(倾斜区域、阶梯差部、第二区域)83b。塞35上是平坦区域83a，在平坦区域83a内，固体电解质区域46和与塞35接近的电极部分43相接触(邻接、相对)。区域83b是随着凸部(82)的阶梯(侧壁)而倾斜的阶梯状的区域。在区域83b上，与平坦区域83a相比，固体电解质区域46和上部电极47的膜厚变薄。
以下，参照附图说明本实施方式的半导体器件的制造工序。图27～图32是本实施方式的半导体器件的制造工序中的主要部分剖视图。直到图12为止的制造工序与上述实施方式1相同，所以此处其说明省略，只说明接续图12的制造工序。此外，图27～图32，示出与上述图26对应的区域，为便于理解，与图26一样，省略了绝缘膜21及与其以下的结构对应的部分的图示。
与上述实施方式1同样形成了图12中示出的结构后，如图27所示，在嵌入了布线27的绝缘膜24上按顺序形成缘膜膜31和剥落防止膜32，在剥落防止膜32上进而形成绝缘膜81。绝缘膜81的膜厚比剥落防止膜32的厚度厚，例如能够由氧化硅膜等形成。
接着，通过将用光刻法在绝缘膜81上形成的光致抗蚀剂图案(未图示)作为蚀刻掩模对绝缘膜81、剥落防止膜32和绝缘膜31进行干刻蚀，在绝缘膜81、剥落防止膜32和绝缘膜31上形成通孔34。通孔34形成在存储区域1A内，在通孔34的底部露出上述布线27a的上面。之后，与上述实施方式1同样，在通孔34内形成塞35。
接着，如图28所示，在绝缘膜81上形成由第一组成物和第二组成物构成的第二组成物释放区域45，使其覆盖塞35的上面。由第一 组成物和第二组成物构成的第二组成物释放区域45的形成工序与上述实施方式1相同，所以此处其说明省略。
接着，如图29所示，通过将用光刻法在由第一组成物和第二组成物构成的第二组成物释放区域45上形成的光致抗蚀剂图案(未图示)作为蚀刻掩模对由第一组成物和第二组成物构成的第二组成物释放区域45和绝缘膜81进行干刻蚀。此时，能够使剥落防止膜32作为蚀刻阻挡膜发挥作用。在该干刻蚀工序中，通过使光致抗蚀剂图案为俯视地包含塞35、且面积比塞35的上面稍大一些的图案，从而将塞35和塞35周围(附近)的绝缘膜81和由第一组成物和第二组成物构成的第二组成物释放区域45留下，并将其他区域的由第一组成物和第二组成物构成的第二组成物释放区域45和绝缘膜81除去。由此，使绝缘膜81局部地残存在塞35的周围，在塞35周围以外，将绝缘膜81除去，使其上面后退从而使剥落防止膜32露出。因此，形成了由塞35的上部、塞35周围的绝缘膜81和与塞35以及绝缘膜81接近的由第一组成物和第二组成物构成的第二组成物释放区域45构成的凸部82。
接着，如图30所示，在半导体衬底1的主面上(即在剥落防止膜32上)按顺序形成固体电解质区域46、上部电极47和绝缘膜51，使其覆盖凸部82。固体电解质区域46、上部电极47和绝缘膜51的形成工序与上述实施方式1相同，所以此处其说明省略。
在形成覆盖凸部82的固体电解质区域46和上部电极47时，固体电解质区域46和上部电极47反映出基底的凸部82的形状并大致上共形地形成，因此，固体电解质区域46和上部电极(上部电极区域)47具有位于凸部82的上部的平坦区域83a和在平坦区域83a的周围倾斜了的区域83b。但是，当覆盖凸部82而成膜时，与在平坦的区域上淀积的膜的膜厚相比，在凸部82的侧壁面上淀积的膜的膜厚有变薄的趋势。因此，与平坦区域83a的固体电解质区域(固体电解质层)46和上部电极47的膜厚相比，在凸部82的侧壁面上淀积的已倾斜区域83b的固体电解质区域46和上部电极47的膜厚变薄。
接着，如图31所示，将用光刻法在绝缘膜51上形成的光致抗蚀剂图案(未图示)作为蚀刻掩模，对绝缘膜51进行干刻蚀而图案形成。接着，在将该光致抗蚀剂图案除去后，将已图案形成的绝缘膜51用作硬掩模(蚀刻掩模)，对上部电极47和固体电解质区域46进行干刻蚀而图案形成。此时，能够将剥落防止膜32用作蚀刻阻挡膜。
之后的工序与上述实施方式1基本相同。即，如图32所示，与上述实施方式1同样形成绝缘膜52，并形成通孔53、55，在通孔53、55内形成塞54、56，并在嵌入了塞54、56的绝缘膜52上形成布线62。
在本实施方式中，也能够取得与上述实施方式1大体相同的效果。进而，在本实施方式中，对固体电解质区域46和上部电极47设置了倾斜的区域83b。在该倾斜区域83b内，与平坦区域83a相比，固体电解质区域46和上部电极47的膜厚变薄，而且，在倾斜区域83b内具有使晶粒的排列散乱的趋势，因此，使固体电解质区域46和上部电极47的膜面内的热扩散量降低，因而能够取得因绝热而易于升温的效果和防止熔融区域过宽的效果。即，能够抑制或防止热或电流从平坦区域83a越过倾斜区域83b后继续蔓延。由此，能够进一步降低驱动电压。当倾斜区域83b内的固体电解质区域46和上部电极47的膜厚在平坦区域83a内的固体电解质区域46和上部电极47的膜厚的20％以上、80％以下的范围内，则更为理想，特别是低功耗效果显著，例如，在2.2伏左右就能够驱动。另外，如果位于凸部82的上部的平坦区域83a的固体电解质区域46的下面处在比从凸部82越过倾斜区域83b后离开的区域上的固体电解质区域46的平均的上面高的位置，则更为理想，由此，不论固体电解质区域46的膜厚为任何值，总是能够取得由凸部产生的上述效果。在这种情况下，驱动电压能够进一步降低，例如，能够是1.8伏左右。
(实施方式3)
图33是本实施方式的半导体器件的主要部分剖视图。图33对应于上述实施方式1的图3，但绝缘膜21及其以下的结构与上述实施方 式1(图3)相同，因此为了容易看清附图将其图示省略。
在上述实施方式1中，固体电解质区域46和上部电极47的层叠膜大致平坦地形成。在本实施方式中，在固体电解质区域46和上部电极层47的层叠膜上设置凹凸。
在本实施方式中，如图26所示，在存储区域1A内，在嵌入了塞35的绝缘膜31和剥落防止膜32的层叠膜上例如形成有由氧化硅膜等构成的绝缘膜91。绝缘膜91不是形成在塞35上及其附近，而是形成在其周围。在周边电路区域1B内，可以形成绝缘膜91，也可以不形成。
在存储区域1A内，在塞35的上面和绝缘膜91的上面形成由第一组成物和第二组成物构成的第二组成物释放区域45。在塞35上存在着至少1个电极部分43，与上述实施方式1相同。在由第一组成物和第二组成物构成的第二组成物释放区域45上形成固体电解质区域46，在固体电解质区域46上形成上部电极47，在上部电极47上形成绝缘膜51。将布线62和上部电极47连接的塞54形成在上部电极47的平坦的区域上。
其他结构与上述实施方式1大体相同，所以此处其说明省略。
在本实施方式中，通过在除塞35顶部及其附近以外的区域上在剥落防止膜32上设置绝缘膜91，形成由绝缘膜91的开口部产生的凹部(对应于后述的凹部92)，并形成由第一组成物和第二组成物构成的第二组成物释放区域45、固体电解质区域46和上部电极47以覆盖凹部。因此，固体电解质区域46和上部电极47具有位于凹部(92)的底部的平坦的区域(平坦区域、第一区域)93a和在平坦区域93a的周围相对于平坦区域93a倾斜了的区域(倾斜区域、阶梯部、第二区域)93b。塞35位于凹部(92)的底部，因此塞35上是平坦区域93a，在平坦区域93a内，固体电解质区域46和与塞35接近的电极部分43相接触(邻接、相对)。区域93b是随着凹部(92)的阶梯(内侧壁)而倾斜的阶梯状的区域。在区域93b上，与平坦区域93a相比，固体电解质区域46和上部电极47的膜厚变薄。
以下，参照附图说明本实施方式的半导体器件的制造工序。图34～图38是本实施方式的半导体器件的制造工序中的主要部分剖视图。直到图13为止的制造工序与上述实施方式1相同，所以此处其说明省略，只说明接续图13的制造工序。此外，图34～图38，示出与上述图33对应的区域，为便于理解，与图33一样，省略了绝缘膜21及与其以下的结构对应的部分的图示。
与上述实施方式1同样形成了图13中示出的结构后，如图34所示，在嵌入了塞35的绝缘膜31和剥落防止膜32的层叠膜上形成缘膜膜91。接着，将用光刻法在绝缘膜91上形成的光致抗蚀剂图案(未图示)作为蚀刻掩模对绝缘膜91进行干刻蚀。此时，能够使剥落防止膜32作为蚀刻阻挡膜而发挥作用。在该干刻蚀工序中，光致抗蚀剂图案具有开口部，通过形成光致抗蚀剂图案使得该开口部成为俯视地包含塞35、且面积比塞35的上面稍大一些的开口部，从而将塞35顶部和塞35周围(附近)的绝缘膜91除去，留下其他区域的绝缘膜91。由此，在塞35顶部及其周围将绝缘膜91局部地除去，形成由绝缘膜91的开口部产生的凹部(开口部)92。在凹部(开口部)92的底部露出塞35和/或剥落防止膜32。
接着，如图35所示，在包含凹部92的底部的绝缘膜91上形成由第一组成物和第二组成物构成的第二组成物释放区域45。由第一组成物和第二组成物构成的第二组成物释放区域45的形成工序与上述实施方式1相同，但需要使电极部分43的顶部在凹部92的底部露出，因此，在上述图24的工序中，为了将与电极部分43接近的绝缘膜44a除去，最好不使用CMP法而是采用溅射蚀刻。
接着，如图36所示，在半导体衬底1的主面上(即，在由第一组成物和第二组成物构成的第二组成物释放区域45上)按顺序形成固体电解质区域46、上部电极47和绝缘膜51。固体电解质区域46、上部电极47和绝缘膜51的形成工序与上述实施方式1相同，所以此处其说明省略。
由于形成固体电解质区域46和上部电极47以覆盖凹部92，固体 电解质区域46和上部电极47反映出基底的凹部92的形状并大致上共形地形成。因此，固体电解质区域46和上部电极47具有位于凹部92的底部的平坦区域93a和在平坦区域93a的周围倾斜了的区域93b。但是，当覆盖凹部92而成膜时，与在平坦的区域上淀积的膜的膜厚相比，在凹部92的内侧壁上淀积的膜的膜厚有变薄的趋势。因此，与平坦区域93a的固体电解质区域46和上部电极47的膜厚相比，在凹部92的内侧壁上淀积的倾斜区域93b的固体电解质区域46和上部电极47的膜厚变薄。
接着，如图37所示，将用光刻法在绝缘膜51上形成的光致抗蚀剂图案(未图示)作为蚀刻掩模，对绝缘膜51进行干刻蚀而图案形成。接着，在将该光致抗蚀剂图案除去后，将已图案形成的绝缘膜51用作硬掩模(蚀刻掩模)，对上部电极47和固体电解质区域46进行干刻蚀而图案形成。此时，能够将剥落防止膜32用作蚀刻阻挡膜。
之后的工序与上述实施方式1基本相同。即，如图38所示，与上述实施方式1同样形成绝缘膜52，并形成通孔53、55，在通孔53、55内形成塞54、56，并在嵌入了塞54、56的绝缘膜52上形成布线62。
在本实施方式中，也能够取得与上述实施方式1大体相同的效果。进而，在本实施方式中，还能够取得与上述实施方式2大体相同的效果。即，对固体电解质区域46和上部电极47设置了倾斜的区域93b。在该倾斜区域93b内，与平坦区域93a相比，固体电解质区域46和上部电极47的膜厚变薄，而且，在倾斜区域93b内具有使晶粒的排列散乱的趋势，因此，使固体电解质区域46和上部电极47的膜面内的热扩散量降低，能够取得因绝热而易于升温的效果和防止熔融区域过宽的效果。即，能够抑制或防止热或电流从平坦区域93a越过倾斜区域93b后继续蔓延。由此，能够进一步降低驱动电压。当倾斜区域93b内的固体电解质区域46和上部电极47的膜厚在平坦区域93a内的固体电解质区域46和上部电极47的膜厚的20％以上、80％以下的范围内，则更为理想，特别是低功耗效果显著，例如，在2.2伏左右 就能够驱动。另外，如果位于凹部92的底部的平坦区域93a的固体电解质区域46的上面处在比与绝缘膜91接近的区域上的固体电解质区域46的平均的下面低的位置，则更为理想，由此，不论固体电解质区域46的膜厚为任何值，总是能够取得由凹部产生的上述效果。在这种情况下，驱动电压能够进一步降低，例如，能够是1.8伏左右。
以上，根据其实施方式具体地说明了由本发明者完成的发明，但本发明并不限定于上述实施方式，在不脱离其主旨的范围内当然能够进行各种变更。
产业上的可利用性
本发明适合应用于例如具有非易失性存储元件的半导体器件及其制造方法等。

Claims (25)

1.一种半导体器件，其特征在于，具有：
由第一组成物和第二组成物构成的第二组成物释放单元；和
靠近上述第二组成物释放单元的固体电解质区域，
通过使上述第二组成物释放单元供给的上述第二组成物在上述固体电解质区域中移动而使电阻从高电阻状态变化为低电阻状态来存储信息，
上述固体电解质区域具有平坦的第一区域和在上述第一区域的周围相对于第一区域而倾斜的第二区域，
在上述第一区域内上述第二组成物释放单元与上述固体电解质区域相接触。
2.根据权利要求1所述的半导体器件，其特征在于：
上述第一组成物是金属或半导体与由氧、硫、硒、碲、氮、碳构成的组中的至少1种元素的化合物。
3.根据权利要求1所述的半导体器件，其特征在于：
上述第一组成物的主要成分是氧化钽。
4.根据权利要求1所述的半导体器件，其特征在于：
上述第二组成物是金属或半金属元素。
5.根据权利要求1所述的半导体器件，其特征在于：
上述第二组成物是铜或银。
6.根据权利要求1所述的半导体器件，其特征在于：
上述第二组成物释放单元包括：由上述第一组成物形成的第一部分；和由上述第二组成物形成的第二部分。
7.根据权利要求6所述的半导体器件，其特征在于：
在上述第二部分中，上述第二组成物以金属的状态存在。
8.根据权利要求2所述的半导体器件，其特征在于：
上述第一组成物的金属或半导体与由氧、硫、硒、碲、氮、碳构成的组中的至少1种元素之间的结合力大于上述第二组成物与由氧、硫、硒、碲、氮、碳构成的组中的至少1种元素之间的结合力。
9.根据权利要求1所述的半导体器件，其特征在于：
上述第一组成物的熔点比上述第二组成物的熔点高。
10.根据权利要求1所述的半导体器件，其特征在于：
上述第二组成物释放单元中的上述第二组成物的比率为30原子％以上70原子％以下。
11.根据权利要求1所述的半导体器件，其特征在于：
上述固体电解质区域以硫属元素化物、氧化物或有机物为主要成分。
12.根据权利要求1所述的半导体器件，其特征在于：
上述固体电解质区域由硫属元素化物构成，
上述硫属元素化物是由以下元素构成的：
从由钽、钼和钛构成的组中选择出的至少1种元素；和
硫属元素。
13.根据权利要求12所述的半导体器件，其特征在于：
上述硫属元素是硫。
14.根据权利要求1所述的半导体器件，其特征在于：
上述固体电解质区域由氧化物构成，
上述氧化物是由以下元素构成的：
从由钨和钽构成的组中选择出的至少1种元素；和
氧元素。
15.根据权利要求1所述的半导体器件，其特征在于：
还具有靠近上述固体电解质区域的第二电极。
16.根据权利要求1所述的半导体器件，其特征在于：
还具有导电体部，该导电体部电连接着上述第二组成物释放单元的与上述固体电解质区域相对的一侧的相反侧，
上述第二组成物释放单元与上述固体电解质区域的接触面积小于上述导电体部的与上述第二组成物释放单元连接的一侧的面的面积。
17.根据权利要求16所述的半导体器件，其特征在于：
上述导电体部是导电性插塞。
18.根据权利要求16所述的半导体器件，其特征在于：
上述第二组成物释放单元具有圆顶状的形状。
19.一种半导体器件的制造方法，该半导体器件具有第二组成物释放单元和靠近上述第二组成物释放单元的固体电解质区域，并通过使上述第二组成物释放单元供给的元素在上述固体电解质区域中移动来存储信息，
该半导体器件的制造方法的特征在于，包括：
(a)准备半导体衬底的步骤；
(b)在上述半导体衬底上形成上述第二组成物释放单元形成用的第一材料膜的步骤；
(c)将上述第一材料膜分割成多个部分且其中的至少一个部分成为上述第二组成物释放单元的步骤；
(d)在上述(c)步骤之后在上述半导体衬底上形成使其覆盖上述第二组成物释放单元的第一绝缘膜的步骤；
(e)将上述第二组成物释放单元上的上述第一绝缘膜除去并在上述第二组成物释放单元的周围留下上述第一绝缘膜的步骤；
(f)在上述(e)步骤之后形成靠近上述第二组成物释放单元和上述第一绝缘膜的上述固体电解质区域的步骤。
20.根据权利要求19所述的半导体器件的制造方法，其特征在于：
在上述(b)步骤之后、上述(c)步骤之前还具有：
(b1)形成靠近上述第一材料膜的第二材料膜的步骤，
在上述(c)步骤中，
通过使上述第二材料膜作为掩模而发挥作用的蚀刻，来将上述第一材料膜分割为上述多个部分。
21.根据权利要求20所述的半导体器件的制造方法，其特征在于：
在上述(c)步骤中，进行上述蚀刻直到上述第二材料膜被完全去除。
22.根据权利要求21所述的半导体器件的制造方法，其特征在于：
在上述(b)步骤之后形成的上述第二材料膜的膜厚比在上述(b)步骤中形成的上述第一材料膜的膜厚薄。
23.根据权利要求21所述的半导体器件的制造方法，其特征在于：
上述第二材料膜是钛膜。
24.根据权利要求20所述的半导体器件的制造方法，其特征在于：
在上述(c)步骤中进行的上述蚀刻是溅射蚀刻。
25.根据权利要求19所述的半导体器件的制造方法，其特征在于：
上述第二组成物释放单元由第一组成物和第二组成物构成，
上述元素是构成上述第二组成物的元素。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5218053B2 (ja) * 2006-06-26 2013-06-26 日本電気株式会社 スイッチング素子、半導体装置、書き換え可能な論理集積回路、およびメモリ素子
KR100773556B1 (ko) * 2006-08-02 2007-11-07 삼성전자주식회사 전계 재생/기록 헤드와 그의 제조방법 및 전계 재생/기록헤드를 포함한 정보 재생/기록 장치
KR101317755B1 (ko) * 2007-03-23 2013-10-11 삼성전자주식회사 문턱 스위칭 특성을 지니는 저항체를 포함하는 비휘발성메모리 소자, 이를 포함하는 메모리 어레이 및 그 제조방법
JP5444637B2 (ja) * 2008-06-06 2014-03-19 富士通株式会社 半導体メモリ装置及びその製造方法
FR2934711B1 (fr) * 2008-07-29 2011-03-11 Commissariat Energie Atomique Dispositif memoire et memoire cbram a fiablilite amelioree.
US8946672B2 (en) 2009-11-11 2015-02-03 Nec Corporation Resistance changing element capable of operating at low voltage, semiconductor device, and method for forming resistance change element
JP5999768B2 (ja) * 2010-05-11 2016-09-28 日本電気株式会社 半導体装置及びその製造方法
JP5798052B2 (ja) * 2012-01-31 2015-10-21 株式会社東芝 記憶装置
US9589974B2 (en) * 2013-09-11 2017-03-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
JP2015056653A (ja) * 2013-09-13 2015-03-23 株式会社東芝 記憶装置
US9257165B2 (en) 2014-03-10 2016-02-09 Everspin Technologies, Inc. Assisted local source line
JP7332343B2 (ja) * 2019-05-28 2023-08-23 キオクシア株式会社 半導体記憶装置
KR20210156460A (ko) * 2020-06-18 2021-12-27 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1136222A (zh) * 1995-02-20 1996-11-20 松下电器产业株式会社 存储器及其制造方法
CN1340197A (zh) * 1999-02-11 2002-03-13 亚利桑那州立大学董事会 可编程微电子设备及其形成与编程方法
CN1589479A (zh) * 2001-11-23 2005-03-02 薄膜电子有限公司 铁电或驻极体存储电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621531A (ja) * 1992-07-01 1994-01-28 Rohm Co Ltd ニューロ素子
US5883827A (en) * 1996-08-26 1999-03-16 Micron Technology, Inc. Method and apparatus for reading/writing data in a memory system including programmable resistors
EP1235227B1 (en) * 1997-12-04 2004-08-25 Axon Technologies Corporation Programmable sub-surface aggregating metallization structure
US7372065B2 (en) * 2000-02-11 2008-05-13 Axon Technologies Corporation Programmable metallization cell structures including an oxide electrolyte, devices including the structure and method of forming same
US6670628B2 (en) * 2002-04-04 2003-12-30 Hewlett-Packard Company, L.P. Low heat loss and small contact area composite electrode for a phase change media memory device
JP2005026576A (ja) * 2003-07-04 2005-01-27 Sony Corp 記憶装置
JP4529654B2 (ja) * 2004-11-15 2010-08-25 ソニー株式会社 記憶素子及び記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1136222A (zh) * 1995-02-20 1996-11-20 松下电器产业株式会社 存储器及其制造方法
CN1340197A (zh) * 1999-02-11 2002-03-13 亚利桑那州立大学董事会 可编程微电子设备及其形成与编程方法
CN1589479A (zh) * 2001-11-23 2005-03-02 薄膜电子有限公司 铁电或驻极体存储电路

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