CN102569335A - 存储元件、存储元件制造方法和存储装置 - Google Patents

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Abstract

本发明公开了存储元件、存储元件制造方法和存储装置，所述存储元件能够抑制由于存储层的劣化而导致的存储特性变差。所述存储元件包括依次设置的第一电极、存储层和第二电极。所述存储层包括含有氟化物的电阻变化层以及布置于所述电阻变化层与所述第二电极之间的离子源层。或者，所述存储层包括位于所述第一电极侧的电阻变化层以及布置于所述电阻变化层与所述第二电极之间的离子源层，并且所述第一电极含有氟或磷。所述存储元件制造方法包括下列步骤：形成含有氟或磷的第一电极；在所述第一电极上依次设置电阻变化层和离子源层，由此形成存储层；以及在所述存储层上形成第二电极。所述存储装置包括脉冲施加部和多个上述存储元件。

Description

存储元件、存储元件制造方法和存储装置
相关申请的交叉参考
本申请包含与2010年12月13日向日本专利局提交的日本优先权专利申请JP 2010-276749所公开的内容和2011年6月2日向日本专利局提交的日本优先权专利申请JP 2011-124610所公开的内容相关的主题，因此将这两项日本优先权申请的全部内容以引用的方式并入本文中。
技术领域
本发明涉及存储元件、存储元件制造方法和存储装置，所述存储元件能够基于在包括离子源层和电阻变化层的存储层中观察到的电特性的任何变化来存储信息。
背景技术
目前普遍采用NOR型或NAND型闪速存储器(flash memory)作为用于数据存储的半导体非易失性存储器。然而，考虑到在写入和擦除时所需要的高电压以及被注入至浮置栅极(floating gate)中的电子的数量有限，这样的半导体非易失性存储器已经被指出在微细化加工方面存在局限性。
为了克服在微细化加工方面的这种局限性，目前提出的下一代非易失性存储器例如是电阻式随机存取存储器(Resistance Random AccessMemory；ReRAM)或相变式随机存取存储器(Phase-Change RandomAccess Memory；PRAM)。在这些电阻变化型存储器每一者中，利用由热量或电场所导致的原子或离子的迁移而形成了传导路径，因此这些电阻变化型存储器每一者都应当呈现出电阻值的变化。
作为示例，日本专利申请公报特开第2009-141151号披露了一种存储元件，该存储元件包括位于两个电极之间的离子源层和高电阻层(电阻变化层)。该离子源层含有硫族元素和金属元素，该高电阻层是氧化钆膜。在该存储元件中，当施加电压时会致使金属元素(离子)移动，从而在高电阻层中形成传导路径。
然而，在该日本专利申请公报特开第2009-141151号所披露的电阻变化型存储器中，在传导路径形成时和传导路径消失时，向不会发生离子迁移的任何部分都施加了高电压，从而导致了由氧化钆膜制成的高电阻层的劣化。高电阻层的这种劣化也会对存储特性产生影响，即，会导致电阻变化型存储器中所谓的绝缘强度(dielectric strength)的问题。
发明内容
鉴于上述问题，本发明期望提供一种存储元件，这种存储元件能够抑制由于存储层的劣化而导致的存储特性变差，并且本发明还提供这种存储元件的制造方法以及设有这种存储元件的存储装置。
本发明一个实施方案的第一种存储元件包括依次设置的第一电极、存储层和第二电极。所述存储层包括：电阻变化层，所述电阻变化层含有氟化物；以及离子源层，所述离子源层布置于所述电阻变化层与所述第二电极之间。
本发明另一实施方案的第二种存储元件包括依次设置的第一电极、存储层和第二电极。所述存储层包括：电阻变化层，所述电阻变化层位于所述第一电极侧；以及离子源层，所述离子源层布置于所述电阻变化层与所述第二电极之间。所述第一电极含有氟(F)或磷(P)。
本发明又一实施方案的存储元件制造方法是上述第二种存储元件的制造方法，其包括下列步骤：形成含有氟(F)或磷(P)的第一电极；在所述第一电极上依次设置电阻变化层和离子源层，由此形成存储层；以及在所述存储层上形成第二电极。
本发明再一实施方案的第一种存储装置和第二种存储装置均包括脉冲施加部和多个存储元件，所述脉冲施加部选择性地向所述多个存储元件施加电压脉冲或电流脉冲，各所述存储元件包括依次设置第一电极、存储层和第二电极。这些存储元件中的每一者由上述第一种存储元件或第二种存储元件构成。
在本发明各实施方案的第一种存储元件和第二种存储元件(或存储装置)中，当向处于初始状态(高电阻状态)的该存储元件施加“正方向”(例如，所述第一电极侧处于负电位，而所述第二电极侧处于正电位)电压脉冲或电流脉冲时，所述离子源层中所含有的任何金属元素被离子化并且扩散到所述电阻变化层中，随后与所述第一电极处的电子相结合从而被析出，或者残留在所述电阻变化层中并形成杂质能级。这样，在所述存储层中形成了含有所述金属元素的传导路径，从而降低了所述电阻变化层的电阻(写入状态)。当向处于这种低电阻状态的该存储元件施加“负方向”(例如，所述第一电极侧处于正电位，而所述第二电极侧处于负电位)电压脉冲时，已析出在所述第一电极上的所述金属元素被离子化，然后溶解到所述离子源层中。这样，含有所述金属元素的上述传导路径消失了，并且所述电阻变化层的电阻增大了(初始状态或擦除状态)。这里，因为所述电阻变化层含有氟化物，或者因为所述第一电极含有氟或磷，所以即使施加了高电压来使状态变成写入状态或擦除状态，该高电压所产生的影响也很小。
在本发明各实施方案的第一种存储元件和第二种存储元件(或存储装置)中以及本发明其他实施方案的存储元件制造方法中，由于所述电阻变化层含有氟化物，或者由于所述第一电极含有氟或磷，因此所施加的电压产生的影响很小。这样，防止了由于所述电阻变化层的劣化而导致的存储特性变差。
需要理解的是，上面的总体说明和下面的详细说明都是示例性的，并且旨在对本发明要求保护的技术方案提供进一步的解释。
附图说明
随附的附图提供了对本发明的进一步理解，这些附图被并入到本说明书中并构成本说明书的一部分。这些附图图示了本发明的各实施方案，并与说明书一起用来解释本发明的技术原理。
图1是示出了本发明第一实施方案和第二实施方案中的存储元件的结构的截面图。
图2是示出了图1所示存储元件的变形例的结构的截面图。
图3是示出了使用图1所示存储元件而得到的存储器单元阵列的结构的截面图。
图4是图3所示存储器单元阵列的平面图。
图5A和图5B分别是示出了实施例1的存储元件中的示例性电流-电压关系的特性图。
图6A和图6B分别是示出了实施例2的存储元件中的示例性电流-电压关系的特性图。
图7A和图7B分别是示出了实施例3的存储元件中的示例性电流-电压关系的特性图。
图8A和图8B分别是示出了实施例4的存储元件中的示例性电流-电压关系的特性图。
图9A和图9B分别是示出了实施例5的存储元件中的示例性电流-电压关系的特性图。
图10A和图10B分别是示出了比较例1的存储元件中的示例性电流-电压关系的特性图。
图11A和图11B分别是示出了比较例2的存储元件中的示例性电流-电压关系的特性图。
图12A和图12B分别是示出了实施例6的存储元件中的示例性电流-电压关系的特性图。
图13A和图13B分别是示出了实施例7的存储元件中示例性的电流-电压关系的特性图。
图14A和图14B分别是示出了实施例8的存储元件中的示例性电流-电压关系的特性图。
图15A和图15B分别是示出了实施例9的存储元件中的示例性电流-电压关系的特性图。
图16A和图16B分别是示出了比较例3的存储元件中的示例性电流-电压关系的特性图。
图17A和图17B分别是示出了比较例4的存储元件中的示例性电流-电压关系的特性图。
图18是示出了在第一电极中含有氟时的XPS能谱图。
图19是示出了在第一电极中含有磷时的XPS能谱图。
具体实施方式
下面，通过参照附图来详细说明本发明的实施方案。这里，将按照如下顺序进行说明。
1.第一实施方案(存储元件：当存储层由离子源层和电阻变化层构成且电阻变化层含有氟时的存储元件)
2.变形例(存储元件：当离子源层由离子供给层和中间层构成时的存储元件)
3.第二实施方案(存储元件：当下部电极含有氟或磷时的存储元件)
4.存储装置
5.实施例
1.第一实施方案
存储元件
图1是示出了本发明第一实施方案的存储元件1的结构的截面图。该存储元件1被设置成包括依次设置的下部电极10(第一电极)、存储层20和上部电极30(第二电极)。
下部电极10被设置在例如稍后所述(图3)的已形成有互补型金属氧化物半导体(Complementary Metal Oxide Semiconductor；CMOS)电路的基板41上，从而作为与CMOS电路这个部分的连接部。该下部电极10是由例如W(钨)、WN(氮化钨)、TiN(氮化钛)、Cu(铜)、Al(铝)、Mo(钼)、Ta(钽)或硅化物(silicide)等用于半导体工艺中的布线材料制成的。当下部电极10是由例如铜等在电场中可能会引起离子传导的材料制成时，可以在由铜或其他这类材料制成的下部电极10的表面上覆盖有例如钨、氮化钨、氮化钛或氮化钽(TaN)等几乎不会引起离子传导或热扩散的材料。当稍后说明的离子源层21中含有铝时，则优选使用的是含有比铝更难离子化的铬(Cr)、钨、钴(Co)、硅(Si)、金(Au)、钯(Pd)、钼、铱(Ir)、钛(Ti)等中的至少一种元素的金属膜，或者是上述元素的氧化物膜或氮化物膜。
存储层20由位于上部电极30侧的离子源层21和位于下部电极10侧的电阻变化层22构成。在本实施方案中，离子源层21与上部电极30相接触，电阻变化层22与下部电极10相接触。
离子源层21布置于电阻变化层22与上部电极30之间，并且含有将会转变成向电阻变化层22中扩散的可移动离子(阳离子和阴离子)的元素。可被阳离子化的上述元素包括诸如铜、铝、锗(Ge)和锌(Zn)等金属元素中的一种或两种以上。作为将要被阴离子化的离子传导材料，其包括例如含有氧(O)、碲(Te)、硫(S)和硒(Se)等的第16族(VIA族)元素(硫族元素)中的至少一种或多种。上述金属元素和上述硫族元素结合在一起，从而形成了金属硫族化物层。该金属硫族化物层主要具有非晶结构，并且起到了离子供给源的作用。
作为可被阳离子化的金属元素，由于在写入操作的过程中该金属元素在阴极电极(例如下部电极10)上被还原从而形成金属形态的传导路径(丝状体；filament)，因而优选的是在化学上稳定的任何元素，即，在含有上述硫族元素的离子源层21中能够以金属形态存在的任何元素。这样的金属元素除了可以是上述的那些金属元素以外，包括元素周期表中位于第1VB族、第VB族和第VIB族的过渡金属元素，也就是例如钛、锆(Zr)、铪(Hf)、钒(V)、铌(Nb)、钽、铬、钼和钨等。可以使用这些元素中的一种或两种以上。或者，可使用银(Ag)、硅或其他元素作为离子源层21的添加元素。
这样的离子源层21的具体材料包括ZrTeAl、TiTeAl、CrTeAl、WTeAl和TaTeAl等。这样的具体材料还可以包括：通过将铜添加入ZrTeAl中而得到的CuZrTeAl；通过将锗添加入CuZrTeAl中而得到的CuZrTeAlGe；以及通过将另一种添加元素添加入CuZrTeAlGe中而得到的CuZrTeAlSiGe。另一可供选择的是：含有镁作为铝的替代物的ZrTeMg。对于离子化金属元素而言，即使被选择用作该离子化金属元素的过渡金属元素不是锆而是钛或钽，仍可以使用任意的与上述同样的添加元素，例如可以得到TaTeAlGe。此外，对于离子传导材料而言，碲当然不是限制性的，也可以使用硫、硒或碘(I)，即具体可以得到ZrSAl、ZrSeAl、ZrIAl和CuGeTeAl等。这里，铝不是必须含有的，也可以使用CuGeTeZr等。
需要注意的是，例如，出于为了防止在对存储层20进行高温热处理的过程中发生膜脱落的目的，可以向离子源层21添加任何其他元素。硅是一种示例性的添加元素，该添加元素还可以提供更好的保持特性，并且优选将硅与锆一起添加至离子源层21中。这里，如果硅的添加量不足，则无法产生足够的防止膜脱落的效果；但如果硅的添加量太大，则所获得的存储器工作特性不足以令人满意。考虑到上述情况，离子源层21中的硅含量优选在大约10～45％的范围内。
电阻变化层22布置在离子源层21与下部电极10之间。该电阻变化层22用作阻碍电传导的壁垒，并且当在下部电极10与上部电极30之间施加预定大小的电压时，电阻变化层22的电阻值呈现出变化。
在本实施方案中，该电阻变化层22含有氟化物。由于氟(F)具有高的电负性(electronegativity)，所以氟化物通常含有像离子结合(ionicbonding)一样强烈地结合在一起的构成元素。由于含有这样的氟化物，因此所获得的电阻变化层22不太容易受到所施电压(例如电压的反复施加、所施电压的大小的突然变化、或者高电压的施加等)的影响，并且有利于防止该电阻变化层22劣化。换言之，所获得的电阻变化层22能够具有比以前改善了的绝缘强度特性。从以此方式改善绝缘强度特性的观点来看，在制造时，电阻变化层22优选具有5％以上的氟化物，并且更加优选地，电阻变化层22是仅由氟化物形成的。这是因为：5％以上的氟化物的含量使得能够在电阻变化层22中形成氟氧化物的网络。
如上所述，电阻变化层22中所含有的氟化物优选在构成元素之间具有强烈的结合力。因为电阻变化层22用作阻碍电传导的壁垒(barrier)，所以所述氟化物还优选具有高的电阻值。所述氟化物通常具有很大的带隙并且通常具有高的电阻值。具体地，所使用的氟化物的示例优选包括：碱金属氟化物，例如氟化锂(LiF)或氟化钾(KF)；碱土金属氟化物，例如氟化镁(MgF2)、氟化钙(CaF2)、氟化锶(SrF2)或氟化钡(BaF2)；第13族元素(IIIA族；土族金属)氟化物，例如氟化铝(AlF3)或氟化镓(GaF3)；镧系元素氟化物，例如氟化镧(LaF3)、氟化铈(CeF3)、氟化镨(PrF3)、氟化钕(NdF3)、氟化钐(SmF3)、氟化铕(EuF3)、氟化钆(GdF3)、氟化钬(HoF3)、氟化铒(ErF3)、氟化铥(TmF3)或氟化镱(YbF3)；或者其它的氟化物，例如氟化镉(CdF2)或氟化钇(YF3)等。特别地，使用由氟与离子化倾向很高的任意元素结合而成的氟化物是优选的；并且考虑到绝缘强度特性、高电阻和易操作性，使用氟化镁、氟化钙、氟化铝或氟化锂是更加优选的。上述各种化合物具有如下的带隙。也就是，氟化镁的带隙为6eV，氟化钙的带隙为10eV，氟化铝的带隙为11eV，氟化锂的带隙为11eV。这里，只要氟化钠(NaF)例如通过添加有添加物而处于高电阻值状态，也可以使用该氟化钠。这里需要注意的是，电阻变化层22的一些电阻值可能会让写入时的阈值电压增大过多。因此，优选将电阻变化层22调整为具有1Ω以上且1GΩ以下的初始电阻值。电阻变化层22可以含有一种或两种以上的氟化物。
此外，电阻变化层22优选通过等离子体氧化处理等而被氧化，并因此含有氧(O)。如稍后所述，电阻变化层22是通过溅射法来沉积氟化物而形成的，但是在进行这样的氟化物沉积时该氟化物有可能被部分还原了。因此，通过在这样的沉积之后的氧化处理，期望所获得的电阻变化层22是稳定的，并且所获得的存储元件1因此具有优良的存储特性。作为上述氧化处理的替代方案，可以用含有氟和氧的化合物来形成电阻变化层22。又或者，电阻变化层22可以含有例如氮(N)等任何其它的元素。
上部电极30可以由与下部电极10相同的材料(即，人们熟知的用于半导体的材料)制成，并且优选由即使经过后退火处理(post-annealing)也不会与离子源层21起反应的稳定材料制成。
在本实施方案这样的存储元件1中，当电源电路(脉冲施加部；未图示)通过下部电极10和上部电极30施加电压脉冲或电流脉冲时，存储层20呈现出电特性的变化(例如，电阻值的变化)，从而进行信息写入、信息擦除和信息读取。下面，具体说明这一操作。
首先，例如向存储元件1施加正电压以使得上部电极30侧处于正电位而下部电极10侧处于负电位。响应于此，离子源层21中的任何金属元素被离子化并扩散至电阻变化层22中，然后在下部电极10侧与电子相结合从而被析出，或者，被离子化的金属元素留在电阻变化层22中并形成杂质能级。结果，在下部电极10与存储层20之间的界面上形成了传导路径。该传导路径是由被还原成金属形态的低电阻金属元素构成的。由此，降低了存储层20的电阻值，也就是说，存储层20呈现出降低至比初始状态下的电阻值(处于高电阻状态)低的电阻值(处于低电阻状态)。
然后，即使停止施加上述正电压从而去除了存储元件1上的电压，仍能保持上述低电阻状态。这就意味着已经完成了信息写入。在应用于仅可写入一次的存储装置(即，所谓的可编程只读存储器(ProgrammableRead Only Memory；PROM))中的情况下，存储元件1仅通过上述记录过程就完成了记录。
另一方面，当应用于可擦除存储装置(即，随机存取存储器(RandomAccess Memory；RAM)或电可擦除可编程只读存储器(ElectricallyErasable and Programmable Read Only Memory；EEPROM)等)中时，擦除过程是必需的。在该擦除过程中，例如向存储元件1施加负电压以使得上部电极30侧处于负电位而下部电极10侧处于正电位。响应于此，在已形成于存储层20内部的传导路径中，上述金属元素被离子化，并且上述传导路径消失或变窄，从而使得电阻值呈现为增大。
此后，即使停止施加上述负电压从而去除了存储元件1上的电压，该存储元件1中的电阻值仍能保持为高的电阻值。这就意味着擦除了任何已写入至存储元件1中的信息。通过重复这样的过程，能够对存储元件1重复进行信息的写入以及对所写入的信息的擦除。
例如，如果使高电阻值的状态与信息“0”相关联，且使低电阻值的状态与信息“1”相关联，那么在通过施加正电压来记录信息的过程中信息“0”将会转变为信息“1”，并且在通过施加负电压来擦除信息的过程中信息“1”将会转变为信息“0”。需要注意的是，在本示例中，尽管与使存储元件1的电阻降低的操作相关联的是写入操作而与使存储元件1的电阻升高的操作相关联的是擦除操作，但也可以将上述关联关系反过来。
为了解调任何所记录的数据，初始电阻值与记录后的电阻值之比越大就越优选。然而，电阻变化层22的电阻值太大会导致难以进行如上所述的写入，也就是说，难以降低电阻。这样，因为写入时的阈值电压增大得过多，所以优选将初始电阻值调整为1GΩ以下。电阻变化层22的电阻值例如能够通过该电阻变化层22的厚度来予以控制。
在本实施方案中，由于电阻变化层22含有氟化物，因此电阻变化层22在写入或擦除过程中不太容易受到所施电压的影响(例如电压的反复施加的影响、或者高电压的施加的影响等)。更加具体地，因为电阻变化层22中含有具有高电负性的氟，电阻变化层22中的构成元素之间的结合由此得到加强，于是所获得的电阻变化层22变得不容易受到所施电压的影响。这样，相比于以前的例如使用氧化钆膜的技术，电阻变化层22的绝缘强度特性得到了改善，于是能够防止存储元件1的通常由于电阻变化层22的劣化而导致的存储特性变差。
此外，在本实施方案中，离子源层21除了含有上述元素即铜、铝、锗或锌(在下文中称为“上述铜等”)之外，优选还含有锆。
假设离子源层21不含有锆而仅含有铜作为金属元素，通过写入操作而形成的任何仅含有铜的金属丝状体容易溶解到离子源层21中，并且在未施加写入用电压脉冲的状态(数据保持状态)下，铜会再次被离子化并且其状态就转变为高电阻。相反，当离子源层21含有锆时，锆与上述铜等一起起到离子化元素的作用，并且所形成的传导路径是锆与上述铜等的混合物。在写入操作的过程中锆在阴极电极(例如下部电极10)上被还原，并且在写入之后以低电阻状态的金属形态形成了丝状体。因锆被还原而得到的金属丝状体相对较难溶解到含有硫族元素的离子源层21中，并且在写入状态(低电阻状态)下，相比于仅由上述铜等制成的传导路径而言，很易于保持上述低电阻状态。
此外，在擦除状态下在离子源层21中被溶解为离子的锆的离子迁移率至少比铜的离子迁移率低，并且即使温度升高或即使长时间按原样放置着，锆离子也不会轻易移动。换言之，锆在阴极电极(例如下部电极10)上难以析出，并且保持着高电阻状态。因此，将锆与上述铜等结合起来，有利于改善电阻值保持特性。
另外，离子源层21优选含有铝。在擦除过程中，例如当向存储元件1施加负电压以使得上部电极30侧处于负电位而下部电极10侧处于正电位时，离子源层21中所含有的铝向上部电极30侧移动，并且在离子源层21与上部电极30间的界面上形成了氧化物膜。利用这样稳定的由铝形成的氧化物膜，高电阻状态(擦除状态)就稳定化了。这里，上述氧化物膜也可以含有能够发挥相同作用的锗等来作为铝的替代元素。
如上所述，当离子源层21含有铝、锗或锆时，能够由此改善电阻值保持特性。于是，如果通过利用这样较高的电阻值保持特性以良好的稳定性来保持介于低电阻状态与高电阻状态之间的任何中间电阻状态，那么所获得的存储元件就不仅能够进行二值存储，而且还能进行多值存储。这里，能够通过在从低电阻向高电阻变化的过程中对擦除用电压进行调节来形成上述这样的中间状态，或者能够通过在从高电阻向低电阻变化的过程中改变写入用电流以对析出的原子的数量进行调节来形成上述这样的中间状态。
这些对于存储器的操作来说很重要的特性(即，写入操作及擦除操作的特性以及电阻值保持特性)根据离子源层21中的元素的种类和添加量而变化。
如果锆的添加量不足，就不会充分地产生上述的电阻值保持特性的效果。基于上述考虑，离子源层21中的锆含量优选为7.5原子％以上。另一方面，如果锆的添加量太多，这就会使所得到的离子源层21的电阻值减小太多，从而无法向离子源层21有效地施加电压。基于上述考虑，离子源层21中的锆含量优选为7.5原子％以上且26原子％以下。
向离子源层21中添加适量的铜促进了离子源层21的非晶化，并且如上所述，铜与锆的组合改善了电阻值保持特性。因此，向离子源层21中添加铜是优选的。
如上所述，考虑到电阻值保持特性，离子源层21优选含有铝，并且为了产生良好的效果，铝的含量优选为30原子％以上。另一方面，如果铝的含量过多，那么铝离子变得易于移动，从而由于铝离子的还原而形成了写入状态。由于金属形态的铝在硫族化物固体电解质中的稳定性不足，因而低电阻写入状态保持特性被劣化。基于上述考虑，离子源层21中的铝含量优选为30原子％以上且50原子％以下。
这里，锗不是必须含有的，但当添加了锗时，考虑到锗含量太多会使写入保持特性劣化，因此锗含量优选为15原子％以下。
下面，说明本实施方案中的存储元件1的制造方法。
首先，在形成有诸如选择晶体管等CMOS电路的基板41(见稍后将要说明的图3)上，形成由诸如氮化钛等制成的下部电极10的柱塞。然后，如果需要的话，通过例如逆溅射法(reverse sputtering)除去下部电极10的表面上的任何氧化物等。
接着，通过例如沉积2.0nm厚度的氟化镁来形成电阻变化层22，并且随后在溅射装置中通过更换靶材来依次形成直至上部电极30的各层(包括离子源层21)。上部电极30是由锆制成的，离子源层21是由厚度为45nm的CuZrTeAl制成的。这里的靶材各自的组分适合于相应层的材料。电极的直径为50～300nmφ。利用由构成元素制成的靶材来同时形成合金膜。
在形成了直至上部电极30的各层以后，形成连接至上部电极30的布线层(未图示)，并且与接触部连接以获得全部存储元件1的共用电位。随后，对上述层叠起来的膜进行后退火处理。这样就完成了图1中所示的存储元件1。
这样，在本实施方案中，电阻变化层22被设置得含有氟化物，从而使所获得的电阻变化层22在写入或擦除过程中变得不太容易受到电压的反复施加的影响或高电压的施加的影响。因此，该电阻变化层22的绝缘强度特性比以前的电阻变化层的绝缘强度特性有所改善，从而能够防止存储元件1中由于电阻变化层22的劣化而导致的存储特性变差。
下面，将说明上述实施方案的变形例和其它的实施方案。在下面的说明中，任何与上述实施方案中的构件相同的构件将使用相同的附图标记，并且将适当地省略对它们的说明。
2.变形例
图2示出了上述实施方案的变形例中的存储元件(存储元件2)的截面结构。该存储元件2与存储元件1的不同之处在于：离子源层21是由中间层21A和离子供给层21B构成的双层结构。
离子源层21是这样的双层结构：该双层结构包括从下部电极10侧依次设置的中间层21A和离子供给层21B。换言之，离子供给层21B布置在中间层21A与上部电极30之间。离子供给层21B的结构与上述的离子源层21的结构类似，即：含有由钛、锆、铪、钒、铌、钽、铬、钼和钨构成的组中的至少一种过渡金属，且含有诸如铜、铝、锗和锌等金属元素中的一种或两种以上，还含有硫族元素。中间层21A含有离子供给层21B中的至少一种金属元素(即铜、铝、锗和锌等金属元素中的至少一种)，还含有碲、硫和硒中的任意至少一种硫族元素。利用这样的双层结构的离子源层21，所得到的非易失性存储器除了具有上述实施方案中获得的效果之外，还能够具有改善的保持特性，并且能够以低电流进行操作。
在中间层21A中，例如铜、铝、锗和锌等金属元素的含量与硫族元素的含量之比优选小于在离子供给层21B中的该比率(即例如铜、铝、锗和锌等金属元素的含量与硫族元素的含量之比)。关于中间层21A中的金属元素(即铜、铝、锗和锌等)而言，其并不是在制造中间层21A时被添加入中间层21A中的，而是利用由于中间层21A与离子供给层21B之间的浓度梯度所导致的扩散来产生的。因此，中间层21A中的金属元素的含量应当小于Al2Te3的理想化学计量组分的含量。诸如诸如铜、铝、锗和锌等这样的金属元素应当主要是以离子的形式存在的。于是，与存储元件1相比，所获得的存储元件2通过有效地利用所施加的用于驱动离子的电位，能够使非易失性存储器以更好的保持特性在较低电流下进行操作。
另外，当离子源层21含有铝时，响应于写入操作(例如，响应于向存储元件2施加正电压从而使上部电极30侧处于正电位而使下部电极10侧处于负电位的情形)，铝离子在离子源层21中移动，从而在下部电极10与离子源层21之间的界面的附近形成几乎呈金属形态的铝。当通过停止施加写入用偏压来使上述这样的状态变为数据保持状态时，金属形态的铝容易被氧化，并且被氧化后的铝的电阻变高。这似乎是低电阻状态下数据保持不良的原因。
然而，考虑到硫族元素非常容易与金属形态的铝发生反应，如果将位于下部电极10侧的中间层21A中的硫族元素的含量增大到多于离子供给层21B中的硫族元素的含量，那么金属形态的铝在被氧化前就与硫族元素发生反应。这样，将会改善数据保持特性。
此外，在擦除操作(例如，向存储元件2施加负电压从而使上部电极30侧处于负电位而使下部电极10侧处于正电位的情形)中，铝离子容易在含有大量硫族元素的中间层21A中移动。换言之，利用擦除用偏压，铝离子的供给变得容易，从而改善了擦除特性。这样，增大了高电阻状态与低电阻状态之间的电阻分离宽度。
利用这样的具有优良数据保持特性的存储元件2，所获得的非易失性存储器变得能够以低得多的电流进行操作。下面，将对此进行说明。
当非易失性存储器单元是由存储元件与晶体管一起构成时，为了利用高技术半导体工艺来增大该存储器单元的容量，上述存储元件和上述晶体管一般都是要经过微加工而得到的。上述晶体管的微加工程度越高，驱动电流就降低得越多。因此，为了实现大容量、低耗电的非易失性存储器，期望在以低电流进行改写之后的状态下能够改善数据保持特性。此外，为了实现高速改写操作，在利用经过微加工而得到的晶体管以低电流且纳秒级的短脉冲进行高速改写之后，对该电阻状态进行保持是必需的。
这里关注的是，由于像这样通过较低的改写能量来对电阻状态进行保持时很容易受到热扰动的影响，因此更难用较低电流和较高速度来实现数据保持。这里，由于具有优良的数据保持特性，所以存储元件2能够在以低电流对其进行改写之后对数据进行保持，即，允许非易失性存储器以低电流进行操作。
3.第二实施方案
接着，说明本发明第二实施方案中的存储元件(存储元件3)。该存储元件3被设置得类似于上述第一实施方案中的存储元件1和变形例中的存储元件2，即，存储元件3包括按顺序布置的下部电极11(第一电极)、存储层60和上部电极30(第二电极)(图1)。在存储元件3中，存储层60设置有位于下部电极11侧的电阻变化层62和位于上部电极30侧的离子源层61。存储元件3与存储元件1及存储元件2的不同之处在于：下部电极11含有氟或磷(P)。
例如，在形成下部电极11时该下部电极11含有5％以上的氟或磷。由于下部电极11含有具有高电负性的氟或磷，因此能够防止电阻变化层62劣化，并且提高了电阻变化层62的绝缘强度。在氟或磷二者中，下部电极11优选含有电负性更高的氟。此外，在通过向下部电极11提供氟或磷来形成下部电极11之后，对所获得的下部电极11进行氧化，从而在该下部电极11的表面上(即在下部电极11与跟该下部电极11相接触的电阻变化层62之间的表面上)形成氟氧化物膜或磷氧化物膜。利用这样的氟氧化物膜或磷氧化物膜，更加增大了绝缘强度。与不含有氟或磷的任何其它氧化物膜相比，这样的氟氧化物膜或磷氧化物膜含有更多种类的元素，并因此通过互补结合而变得更加牢固和更加稳定。
电阻变化层62例如是由主要含有作为阴离子组分的Te的化合物制成的。这样的化合物的示例包括AlTe、MgTe和ZnTe等。该电阻变化层62可以含有氟或磷；或者像上述的存储元件1和存储元件2那样，该电阻变化层62可以由氟化物制成。电阻变化层62的材料不限于上述这样的主要含有Te的化合物，还可以是例如GaOx和AlOx等任何氧化物。
离子源层61可以是单层结构(图1)；或者如上面的变形例中所述，离子源层61可以是中间层61A与离子供给层61B的层叠结构(图2)。
本实施方案中的存储元件3例如是按照如下方式来制造的。
首先，使用例如含有SF6的气体对氮化钛进行蚀刻操作。结果，氮化钛被等离子体氟化，从而能够形成含有氟的下部电极11。通过X射线光电子光谱学(X-ray Photoelectron Spectroscopy；XPS)测量来确认这样的操作已经成功地向下部电极11中提供了氟。图18示出了所获得的XPS能谱。在该图中，实线表示被等离子体氟化的下部电极11的能谱，而虚线表示未被等离子体氟化的下部电极的能谱。作为等离子体氟化处理的替代方案，可以使用含有磷的化学溶液对氮化钛进行清洗。这就生产出含有磷的下部电极11。如图19中所示，通过类似地方法来确认该下部电极11含有磷。
接着，在室温下将下部电极11的表面暴露于氧气氛围中。这样就在下部电极11的表面上形成了氟氧化物膜或磷氧化物膜。为了使下部电极11氧化，除了可以将样品放置在氧气氛围中之外，也可以进行例如等离子体氧化等任何的积极的氧化处理。或者，可以通过任何其它的工艺在下部电极11上形成氟氧化物膜或磷氧化物膜。
在对下部电极11的表面进行氧化处理之后，与上述第一实施方案一样地形成各层，即电阻变化层62、离子源层61和上部电极30。最后，对所获得的结构进行例如2个小时320℃的热处理，从而制造出存储元件3。
4.存储装置
通过例如以行的形式或以矩阵的形式布置大量的上述存储元件1、存储元件2或者存储元件3，能够构造出存储装置(存储器)。在此时，视需要，可以将存储元件1、存储元件2和存储元件3各自连接至用于对元件进行选用的金属氧化物半导体(Metal Oxide Semiconductor；MOS)晶体管或连接至二极管来构造出存储器单元。随后可将所得到的这些存储器单元每一者都通过布线连接至读出放大器(sense amplifier)、地址解码器、写入电路、擦除电路及读取电路等。
图3和图4分别示出了包括有以矩阵形式布置着的大量存储元件1、存储元件2或者存储元件3的示例性存储装置(存储器单元阵列4)。图3示出了存储器单元阵列4的截面结构，而图4示出了存储器单元阵列4的结构的平面图。在该存储器单元阵列4中，对于存储元件1、存储元件2或者存储元件3每一者而言，与其下部电极10或11侧相连接的布线跟与其上部电极30侧相连接的布线被设置得相互交叉，并且存储元件1、存储元件2或者存储元件3例如被布置在各个交叉点处。
存储元件1、存储元件2或者存储元件3全部都共用电阻变化层22(或电阻变化层62)、离子源层21(或离子源层61)和上部电极30这些层。换言之，这些层(即，电阻变化层22或62、离子源层21或61以及上部电极30)每一者都被全部的存储元件1、存储元件2或者存储元件3共用(这些层每一者都是被全部的存储元件1、存储元件2或者存储元件3使用的一个特定层)。上部电极30是被任意相邻的单元共用的平板电极PL。
另一方面，下部电极10或11是对应于各个存储器单元而分离地设置着，因而这些存储器单元是相互电分离的。这样，存储器单元中的存储元件1、存储元件2或者存储元件3均被限定为处于与该存储器单元的下部电极10或11对应的位置处。下部电极10或11连接至与之相对应的用于对单元进行选用的MOS晶体管Tr，并且存储元件1、存储元件2或者存储元件3每一者都被布置在与之相对应的MOS晶体管Tr的上方。
MOS晶体管Tr由源极漏极区域43和栅极电极44构成，该源极漏极区域43和该栅极电极44形成于基板41中的被元件隔离层42隔开的区域中。在栅极电极44的壁面上形成有侧壁绝缘层。栅极电极44也兼用作字线(word line)WL，该字线WL是存储元件1、存储元件2或者存储元件3的两种地址线中的一种。MOS晶体管Tr的源极漏极区域43中的一者通过多个层(即，柱塞层45、金属布线层46和柱塞层47)电连接至存储元件1、存储元件2或者存储元件3的下部电极10(或下部电极11)。MOS晶体管Tr的源极漏极区域43中的另一者通过柱塞层45连接至金属布线层46。金属布线层46连接至位线(bit line)BL(参见图4)，该位线BL是存储元件1、存储元件2或者存储元件3的两种地址线中剩下的另一种地址线。需要注意的是，在图4中，MOS晶体管Tr的有源区域48是由长短交替的虚线表示的。在有源区域48中，接触部51与存储元件1、存储元件2或者存储元件3的下部电极10(或下部电极11)相连接，而接触部52与位线BL相连接。
在这样的存储器单元阵列4中，当通过字线WL使MOS晶体管Tr的栅极电极44处于接通状态从而向位线BL施加电压时，该电压通过MOS晶体管Tr的源极漏极区域43被施加到所选的存储器单元的下部电极10(或下部电极11)上。在本示例中，对于施加到下部电极10(或下部电极11)上的电压，当该电压的极性相比于上部电极30(平板电极PL)的电位而言为负电位时，存储元件1、存储元件2或者存储元件3的电阻值的状态转变为低电阻状态，从而使信息被写入到所选的存储器单元中。接着，当这次施加至下部电极10(或下部电极11)上的电压的电位相比于上部电极30(平板电极PL)的电位而言为正电位时，存储元件1、存储元件2或者存储元件3的电阻状态再次转变为高电阻状态，从而擦除已写入到所选的存储器单元中的信息。为了读取所写入的信息，例如，通过MOS晶体管Tr来选择存储器单元，并且向所选的存储器单元施加预定大小的电压或电流。此时，施加至存储元件1、存储元件2或者存储元件3上的电流或电压的大小根据存储元件1、存储元件2或者存储元件3的电阻状态而变化，并且通过与位线BL的端部或平板电极PL的端部相连接的读出放大器等来检测这样的变化值。这里，将施加至所选的存储器单元的电压或电流设定为小于使存储元件1、存储元件2或者存储元件3呈现出电阻状态变化的电压等的阈值。
第一实施方案的存储元件1、变形例的存储元件2和第二实施方案的存储元件3适用于各种类型的存储装置。例如，上述存储元件适用于诸如下列的任何类型的存储器：仅可写入一次的可编程只读存储器(Programmable Read Only Memory；PROM)；电可擦除的可擦除可编程只读存储器(Erasable and Programmable Read Only Memory；EEPROM)；或者能够进行高速写入、擦除和再生的所谓RAM等。
5.实施例
下面，将参照比较例来说明本发明的具体实施例。
实施例1
首先，与上述第一实施方案的存储元件同样地制造出如图1所示的存储元件1。首先，形成尺寸等于150nmφ且由氮化钛制成的下部电极10。然后，通过溅射法来堆叠如下这些层，即：厚度为2nm且由氟化镁制成的电阻变化层22、厚度为45nm且由CuZrTeAl(Cu 11％-Zr 12％-Te30％-Al 47％)制成的离子源层21、以及厚度为20nm且由锆制成的上部电极30。上述氟化镁是通过射频(Radio Frequency；RF)磁控管溅射法来沉积的。最后，用光刻工艺对所获得的结构进行加工，从而制造出存储元件1。实施例1中的各膜的组分和厚度简略示出如下。
TiN/MgF2(2nm)/CuZrTeAl(45nm)/Zr(20nm)
实施例2
离子源层21被形成为包括中间层21A和离子供给层21B的双层结构。中间层21A是由厚度为3nm的碲制成的，离子供给层21B是由厚度为45nm的CuZrTeAl(Cu 11％-Zr 12％-Te 30％-Al 47％)制成的。除此之外，以与实施例1的存储元件相同的方式制造出如图2所示的存储元件2。实施例2中的各膜的组分和厚度简略示出如下。
TiN/MgF2(2nm)/Te(3nm)/CuZrTeAl(45nm)/Zr(20nm)
实施例3
电阻变化层22是由厚度为0.5nm的氟化铝形成的，并且离子源层21是由中间层21A和离子供给层21B形成的。中间层21A是由厚度为5nm的碲形成的，离子供给层21B是由厚度为50nm的CuZrTeAl(Cu 13％-Zr 13％-Te 33％-Al 41％)构成的。上述氟化铝是通过RF磁控管溅射法来沉积的。除此之外，以与实施例1的存储元件相同的方式制造出如图2所示的存储元件2。实施例3中的各膜的组分和厚度简略示出如下。
TiN/AlF3(0.5nm)/Te(5nm)/CuZrTeAl(50nm)/Zr(55nm)
实施例4
电阻变化层22是由厚度为1nm的氟化铝形成的，并且离子源层21是由中间层21A和离子供给层21B形成的。中间层21A是由厚度为5nm的碲形成的，离子供给层21B是由厚度为50nm的CuZrTeAl(Cu 13％-Zr13％-Te 33％-Al 41％)构成的。换言之，除了电阻变化层22的厚度有所不同之外，这些层以与实施例3中的那些层同样地方式堆叠在一起。除此之外，以与实施例1的存储元件相同的方式制造出如图2所示的存储元件2。实施例4中的各膜的组分和厚度简略示出如下。
TiN/AlF3(1nm)/Te(5nm)/CuZrTeAl(50nm)/Zr(55nm)
实施例5
在形成厚度为0.5nm的氟化铝膜之后，对所获得的氟化铝膜进行等离子体氧化，从而形成电阻变化层22。此后，由中间层21A和离子供给层21B形成离子源层21。中间层21A是由厚度为5nm的碲形成的，离子供给层21B是由厚度为50nm的CuZrTeAl(Cu 13％-Zr 13％-Te 33％-Al 41％)构成的。换言之，除了让电阻变化层22经历等离子体氧化处理这一点有所不同之外，这些层以与实施例3中的那些层相同的方式设置而成。除此之外，以与实施例1的存储元件相同的方式制造出如图2所示的存储元件2。实施例5中的各膜的组分和厚度简略示出如下。
TiN/AlF3(0.5nm)/等离子体氧化/Te(5nm)/CuZrTeAl(50nm)/Zr(55nm)
比较例1
关于比较例1，首先，形成尺寸等于150nmφ的由氮化钛制成的下部电极。然后，通过溅射法来堆叠如下这些层，即：厚度为2nm且由氧化钆(GdOX)制成的膜(电阻变化层)、厚度为45nm的CuZrTeAlGe(Cu 11％-Zr 11％-Te 29％-Al 42％-Ge 7％)(离子源层)、以及厚度为50nm且由钨制成的上部电极。最后，用光刻工艺对所获得的结构进行加工，从而制造出比较例1的存储元件。比较例1中的各膜的组分和厚度简略示出如下。
TiN/GdOX(2nm)/CuZrTeAlGe(45nm)/W(50nm)
比较例2
关于比较例2，首先，形成尺寸等于150nmφ的由氮化钛制成的下部电极，并且随后对所获得的下部电极进行等离子体氧化。此后，通过溅射法来堆叠如下这些层，即：厚度为2nm且由碲化铝(AlTe)(Al10％-Te90％)制成的膜、厚度为60nm且由CuZrTeAlGe(Cu 13％-Zr 13％-Te31％-Al 37％-Ge 6％)制成的膜(离子源层)、以及厚度为50nm且由钨制成的上部电极。最后，用光刻工艺对所获得的结构进行加工，从而制造出比较例2的存储元件。比较例2中的各膜的组分和厚度简略示出如下。
TiN/等离子体氧化/AlTe(2nm)/CuZrTeAlGe(45nm)/W(50nm)
需要注意的是，在上面的比较例2中各层的组分是在制造时的组分，但在实际中，由于在制造过程中的等离子体氧化和热处理(320℃退火)，因而假设各层的组分如下所示。也就是说，氧化铝膜(AlOX)相当于电阻变化层。
TiN/TiON/AlOX/AlTe/CuZrTeAlGe(45nm)/W(50nm)
利用晶体管(W(沟道宽度)/L(沟道长度)＝0.7/0.34μm)对上述制造出来的实施例1至实施例5的存储元件以及比较例1和比较例2的存储元件的驱动，向它们施加电压从而测量电流值的任何变化。图5A和图5B至图11A和图11B分别是示出了此时在实施例1至实施例5中的电流-电压关系以及在比较例1和比较例2中的电流-电压关系的特性图。图5A、图6A、图7A、图8A、图9A、图10A和图11A分别示出了连续施加像0→2.5→-1.5V这样的电压的情况。图5B、图6B、图7B、图8B、图9B、图10B和图11B分别示出了施加像0→-3→0V这样的电压的情况。需要注意的是，只有图9B中的纵轴的标度与其他图是不同的。
在连续施加像0→2.5→-1.5V这样的电压的情况下，在全部的实施例1至实施例5以及比较例1和比较例2中，当施加正电压时，处于高电阻的初始状态都被转变为低电阻状态，并且当所施加的电压变为负电压时，电阻状态再次被转变为高电阻状态。换言之，这显示出了存储转换特性(图5A、图6A、图7A、图8A、图9A、图10A和图11A)。另一方面，在连续施加像0→-3→0V这样的电压的情况下，尽管高电阻状态应当保持为原样，但图10B和图11B在同样大小的所施电压处都呈现出了电流值的增大。换言之，比较例1和比较例2均会导致电流值的减小，并且由于比较例1中的氧化钆层的劣化以及比较例2中的氧化铝层的劣化，因而观察到了存储特性的变差。
另一方面，实施例1至实施例5中的图5B、图6B、图7B、图8B和图9B未呈现出电流值的增大，并且高电阻状态保持为原样。因此，证实了当向电阻变化层22中提供有氟化物时能够防止由于电阻变化层22的劣化而导致的存储特性变差。这样的效果不依赖于离子源层21的结构(即，无论其是单层结构(实施例1)还是层叠结构(实施例2))，并且也不依赖于电阻变化层22的厚度(实施例3和实施例4)。然而，已确认了这样的效果在所使用的电阻变化层22被氧化了的情况下(实施例5)尤其高。需要注意的是，在实施例5中，例举的是离子源层21由中间层21A与离子供给层21B构成的情况。可替代地，当离子源层21是单层时也可以获得同样的效果。
实施例6
接着，以与上述第二实施方案的存储元件相同的方式制造出存储元件3。首先，使用含有SF6的气体对尺寸等于150nmφ的氮化钛进行蚀刻操作，从而形成含氟的下部电极11。接着，对所获得的下部电极11进行热处理，并且通过将下部电极11暴露于氧气氛围中使下部电极11的表面氧化。此后，通过溅射法来堆叠如下这些层，即：厚度为4nm且由AlTe(Al 20％-Te 80％)制成的电阻变化层62、厚度为8.16nm且由CuZrTeAl(Cu 12.9％-Zr 12.9％-Te 41.6％-Al 32.6％)制成的中间层61A、厚度为51.9nm且由CuZrTeAlGe(Cu 12.5％-Zr 12.5％-Te 36％-Al32％-Ge 7％)制成的离子供给层61B、以及厚度为30nm且由钨制成的上部电极30。最后，对所获得的结构进行两个小时320℃的热处理，从而制造出存储元件3。实施例6中的各膜的组分和厚度简略示出如下。
[TiN]-F/“氧气氛围”/AlTe(4nm)/CuZrTeAl(8.16nm)/CuZrTeAlGe(51.9nm)/W(30nm)
实施例7
由厚度为3.5nm的AlTe(Al 40％-Te 60％)形成电阻变化层62。除此之外，以与实施例6的存储元件相同的方式制造出存储元件3。实施例7中的各膜的组分和厚度简略示出如下。
[TiN]-F/“氧气氛围”/AlTe(3.5nm)/CuZrTeAl(8.16nm)/CuZrTeAlGe(51.9nm)/W(30nm)
实施例8
由厚度为3.5nm的AlTe(Al 20％-Te 80％)形成电阻变化层62。除此之外，以与实施例6的存储元件相同的方式制造出存储元件3。实施例8中的各膜的组分和厚度简略示出如下。
[TiN]-F/“氧气氛围”/AlTe(3.5nm)/CuZrTeAl(8.16nm)/CuZrTeAlGe(51.9nm)/W(30nm)
实施例9
通过使用含有磷的化学溶液(AF300；由“Wako Pure ChemicalIndustries，Ltd.”制造)来清洗氮化钛，从而形成下部电极11。电阻变化层62是由厚度为4nm的AlTe(Al 40％-Te 60％)形成的。除此之外，以与实施例6的存储元件相同的方式制造出存储元件3。实施例9中的各膜的组分和厚度简略示出如下。
[TiN]-P/“氧气氛围”/AlTe(4nm)/CuZrTeAl(8.16nm)/CuZrTeAlGe(51.9nm)/W(30nm)
比较例3
关于与实施例6至实施例9相对照的比较例(比较例3和比较例4)，以等于150nmφ的尺寸形成不含有氟或磷而是含有氮化钛的下部电极。随后对所获得的下部电极进行等离子体氧化。此后，通过溅射法来堆叠如下这些层，即：厚度为4nm且由AlTe(Al 20％-Te 80％)制成的膜(电阻变化层)、厚度为8.16nm且由CuZrTeAl(Cu 12.9％-Zr 12.9％-Te41.6％-Al 32.6％)制成的膜(中间层)、厚度为51.9nm且由CuZrTeAlGe(Cu 12.5％-Zr 12.5％-Te 36％-Al 32％-Ge 7％)制成的膜(离子供给层)、以及厚度为30nm且由钨制成的上部电极。最后，用光刻工艺对所获得的结构进行加工，从而制造出比较例3的存储元件。比较例3中的各膜的组分和厚度简略示出如下。
TiN/等离子体氧化/AlTe(4nm)/CuZrTeAl(8.16nm)/CuZrTeAlGe(51.9nm)/W(30nm)
比较例4
在比较例4中，形成厚度为3.5nm且由AlTe(Al 20％-Te 80％)制成的膜，以此用作电阻变化层。除此之外，以与比较例3的存储元件相同的方式制造出存储元件。比较例4中的各膜的组分和厚度简略示出如下。
TiN/等离子体氧化/AlTe(3.5nm)/CuZrTeAl(8.16nm)/CuZrTeAlGe(51.9nm)/W(30nm)
利用晶体管(W(沟道宽度)/L(沟道长度)＝0.7/0.34μm)对上述制造出来的实施例6至实施例9的存储元件以及比较例3和比较例4的存储元件的驱动，向它们施加电压从而测量电流值的任何变化。图12A和图12B至图17A和图17B分别是示出了此时在实施例6至实施例9中的电流-电压关系以及在比较例3和比较例4中的电流-电压关系的特性图。图12A、图13A、图14A、图15A、图16A和图17A分别示出了连续施加像0→2.5→-1.5V这样的电压的情况。图12B、图13B、图14B、图15B、图16B和图17B分别示出了施加像0→-3→0V这样的电压的情况。
图12A、图13A、图14A、图15A、图16A和图17A示出了与上面的实施例1至实施例5以及比较例1和比较例2类似的存储转换特性。另一方面，在图12B、图13B、图14B、图15B、图16B和图17B中，虽然图12B、图13B、图14B和图15B(实施例6至实施例9)分别示出了优良的绝缘强度特性，但是图16B和图17B(比较例3和比较例4)分别示出了由于电阻变化层的劣化而导致的存储特性变差。这通过实施例6与比较例3(二者的电阻变化层具有相同的厚度和组分)之间的比较以及实施例8与比较例4(二者的电阻变化层具有相同的厚度和组分)之间的比较是显而易见的。因此，证实了当向下部电极11中提供有氟化物或磷时能够改善绝缘强度特性，并且能够防止存储特性变差。
虽然已经详细说明了本发明，但是前述说明在各方面都是示例性的而不是限制性的。需要理解的是，能够想出很多种其它的变形和变化。
例如，在上面的各实施方案等中说明的各层的材料、成膜方法和成膜条件等当然是非限制性的，并且也可以使用任何其它的材料或任何其它的成膜方法。此外，在上述的各实施方案等中，详细说明了存储元件1、存储元件2和存储元件3的结构以及存储器单元阵列4的结构。然而，不是必须要设置全部的层，或者也可以设有任何其它层。
需要注意的是，本发明也可以被配置成如下技术方案。
1)一种存储元件，其包括依次设置的第一电极、存储层和第二电极，其中所述存储层包括电阻变化层和离子源层，所述电阻变化层含有氟化物，所述离子源层布置于所述电阻变化层与所述第二电极之间。
2)在上面1)中所述的存储元件中，所述电阻变化层含有氟化镁(MgF2)、氟化铝(AlF3)、氟化钙(CaF2)和氟化锂(LiF)中的至少一种。
3)在上面1)或2)中所述的存储元件中，所述电阻变化层含有氧。
4)一种存储元件，其包括依次设置的第一电极、存储层和第二电极，其中所述存储层包括电阻变化层和离子源层，所述电阻变化层位于所述第一电极侧，所述离子源层布置于所述电阻变化层与所述第二电极之间，并且所述第一电极含有氟(F)或磷(P)。
5)在上面4)中所述的存储元件中，所述电阻变化层也含有氟或磷。
6)在上面4)或5)中所述的存储元件中，还包括与所述第一电极相接触并且布置于所述第一电极与所述电阻变化层之间的氟氧化物膜或磷氧化物膜。
7)在上面1)至6)任一项中所述的存储元件中，所述离子源层含有铜(Cu)、铝(Al)、锗(Ge)和锌(Zn)中的至少一种金属元素，且含有氧(O)、碲(Te)、硫(S)和硒(Se)中的至少一种元素。
8)在上面1)至7)任一项中所述的存储元件中，所述离子源层含有由钛(Ti)、锆(Zr)、铪(Hf)、钒(V)、铌(Nb)、钽(Ta)、铬(Cr)、钼(Mo)和钨(W)构成的组中的至少一种过渡金属。
9)在上面1)至8)任一项中所述的存储元件中，所述离子源层包括中间层和离子供给层，所述离子供给层布置于所述第二电极与所述中间层之间；所述离子供给层含有铜、铝、锗和锌中的至少一种金属元素，且含有氧、碲、硫和硒中的至少一种元素，还含有由钛、锆、铪、钒、铌、钽、铬、钼和钨构成的组中的至少一种过渡金属；并且所述中间层含有所述离子供给层中的至少一种金属元素，且含有氧、碲、硫和硒中的至少一种元素。
10)在上面9)中所述的存储元件中，所述中间层中所述金属元素的含量与氧、碲、硫和硒的含量之比小于所述离子供给层中所述金属元素的含量与氧、碲、硫和硒的含量之比。
11)在上面1)至10)任一项中所述的存储元件中，通过向所述第一电极和所述第二电极施加电压使所述离子源层中的所述金属元素移动，所述电阻变化层的电阻状态响应于所述金属元素的移动而发生变化，并且通过所述电阻变化层的电阻状态的变化来实现信息存储。
12)一种存储元件制造方法，其包括下列步骤：形成含有氟(F)或磷(P)的第一电极；在所述第一电极上依次设置电阻变化层和离子源层，由此形成存储层；以及在所述存储层上形成第二电极。
13)在上面12)中所述的存储元件制造方法中，在形成含有氟或磷的所述第一电极之后，在所述第一电极与所述电阻变化层之间形成与所述第一电极相接触的氟氧化物膜或磷氧化物膜。
14)一种存储装置，其包括脉冲施加部和多个存储元件；所述脉冲施加部选择性地向所述多个存储元件施加电压脉冲或电流脉冲；各所述存储元件包括依次设置的第一电极、存储层和第二电极；其中所述存储层包括电阻变化层和离子源层，所述电阻变化层含有氟化物，所述离子源层布置于所述电阻变化层与所述第二电极之间。
15)一种存储装置，其包括脉冲施加部和多个存储元件；所述脉冲施加部选择性地向所述多个存储元件施加电压脉冲或电流脉冲；各所述存储元件包括依次设置的第一电极、存储层和第二电极；其中所述存储层包括电阻变化层和离子源层，所述电阻变化层位于所述第一电极侧，所述离子源层布置于所述电阻变化层与所述第二电极之间，并且所述第一电极含有氟(F)或磷(P)。

Claims (14)

1.一种存储元件，其包括依次设置的第一电极、存储层和第二电极，
其中，所述存储层包括：
电阻变化层，所述电阻变化层含有氟化物；以及
离子源层，所述离子源层布置于所述电阻变化层与所述第二电极之间。
2.根据权利要求1所述的存储元件，其中，所述电阻变化层含有氟化镁、氟化铝、氟化钙和氟化锂中的至少一种。
3.根据权利要求1所述的存储元件，其中，所述电阻变化层含有氧。
4.一种存储元件，其包括依次设置的第一电极、存储层和第二电极，
其中，所述存储层包括：
电阻变化层，所述电阻变化层位于所述第一电极侧；以及
离子源层，所述离子源层布置于所述电阻变化层与所述第二电极之间，
并且，所述第一电极含有氟或磷。
5.根据权利要求4所述的存储元件，其中，所述电阻变化层也含有氟或磷。
6.根据权利要求4所述的存储元件，还包括与所述第一电极相接触并且布置于所述第一电极与所述电阻变化层之间的氟氧化物膜或磷氧化物膜。
7.根据权利要求1至6中任一项所述的存储元件，其中，所述离子源层含有铜、铝、锗和锌中的至少一种金属元素，且含有氧、碲、硫和硒中的至少一种元素。
8.根据权利要求7所述的存储元件，其中，所述离子源层含有由钛、锆、铪、钒、铌、钽、铬、钼和钨构成的组中的至少一种过渡金属。
9.根据权利要求1至6中任一项所述的存储元件，其中，
所述离子源层包括中间层和离子供给层，所述离子供给层布置于所述第二电极与所述中间层之间；
所述离子供给层含有铜、铝、锗和锌中的至少一种金属元素，且含有氧、碲、硫和硒中的至少一种元素，还含有由钛、锆、铪、钒、铌、钽、铬、钼和钨构成的组中的至少一种过渡金属；并且
所述中间层含有所述离子供给层中的至少一种金属元素，且含有氧、碲、硫和硒中的至少一种元素。
10.根据权利要求9所述的存储元件，其中，所述中间层中所述金属元素的含量与氧、碲、硫和硒的含量之比小于所述离子供给层中所述金属元素的含量与氧、碲、硫和硒的含量之比。
11.根据权利要求1至6中任一项所述的存储元件，其中，通过向所述第一电极和所述第二电极施加电压使所述离子源层中的所述金属元素移动，所述电阻变化层的电阻状态响应于所述金属元素的移动而发生变化，通过所述电阻变化层的电阻状态的变化来实现信息存储。
12.一种存储元件制造方法，其包括下列步骤：
形成含有氟或磷的第一电极；
在所述第一电极上依次设置电阻变化层和离子源层，由此形成存储层；以及
在所述存储层上形成第二电极。
13.根据权利要求12所述的存储元件制造方法，其中，在形成含有氟或磷的所述第一电极之后，在所述第一电极与所述电阻变化层之间形成与所述第一电极相接触的氟氧化物膜或磷氧化物膜。
14.一种存储装置，其包括脉冲施加部和多个存储元件，
所述脉冲施加部选择性地向所述多个存储元件施加电压脉冲或电流脉冲，
各所述存储元件是如权利要求1至11中任一项所述的存储元件。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106164329A (zh) * 2014-03-28 2016-11-23 捷客斯金属株式会社 包含Al‑Te‑Cu‑Zr合金的溅射靶及其制造方法
CN109904312A (zh) * 2017-12-07 2019-06-18 爱思开海力士有限公司 阻变器件

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472756B2 (en) * 2012-09-07 2016-10-18 Kabushiki Kaisha Toshiba Nonvolatile memory device
JP6251688B2 (ja) * 2012-12-26 2017-12-20 ソニーセミコンダクタソリューションズ株式会社 記憶装置およびその製造方法
US20140264224A1 (en) * 2013-03-14 2014-09-18 Intermolecular, Inc. Performance Enhancement of Forming-Free ReRAM Devices Using 3D Nanoparticles
US8981334B1 (en) * 2013-11-01 2015-03-17 Micron Technology, Inc. Memory cells having regions containing one or both of carbon and boron
WO2016056612A1 (ja) * 2014-10-09 2016-04-14 Ｊｘ金属株式会社 Ａｌ－Ｔｅ－Ｃｕ－Ｚｒ系合金からなるスパッタリングターゲット及びその製造方法
CN106601909B (zh) * 2016-12-20 2019-08-02 南京邮电大学 一种卟啉忆阻器及其制备方法
CN107732010B (zh) * 2017-09-29 2020-07-10 华中科技大学 一种选通管器件及其制备方法
WO2020138975A1 (ko) * 2018-12-26 2020-07-02 한양대학교 에리카산학협력단 메모리 소자 및 그 제조 방법
JP2021048258A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 抵抗変化素子

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008510318A (ja) * 2004-08-17 2008-04-03 スパンジョン・リミテッド・ライアビリティ・カンパニー 可変データ保持時間を有するポリマーメモリ
JP2008135659A (ja) * 2006-11-29 2008-06-12 Sony Corp 記憶素子、記憶装置
US20100046272A1 (en) * 2005-06-30 2010-02-25 Kohji Inoue Semiconductor memory device
TW201036041A (en) * 2009-03-25 2010-10-01 Ind Tech Res Inst Three-dimensional metal oxide electrodes and fabrication method thereof
US20100259967A1 (en) * 2007-11-29 2010-10-14 Sony Corporation Memory cell

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4792714B2 (ja) * 2003-11-28 2011-10-12 ソニー株式会社 記憶素子及び記憶装置
US20060245235A1 (en) * 2005-05-02 2006-11-02 Advanced Micro Devices, Inc. Design and operation of a resistance switching memory cell with diode
US8097878B2 (en) * 2007-03-05 2012-01-17 Intermolecular, Inc. Nonvolatile memory elements with metal-deficient resistive-switching metal oxides
JP2008251108A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 情報記録再生装置
JP2009043905A (ja) * 2007-08-08 2009-02-26 Hitachi Ltd 半導体装置
JP5257573B2 (ja) * 2007-12-06 2013-08-07 ソニー株式会社 記憶素子および記憶装置
JP4466738B2 (ja) * 2008-01-09 2010-05-26 ソニー株式会社 記憶素子および記憶装置
WO2009122583A1 (ja) * 2008-04-03 2009-10-08 株式会社 東芝 不揮発性記憶装置及びその製造方法
WO2009154266A1 (ja) * 2008-06-20 2009-12-23 日本電気株式会社 半導体記憶装置及びその動作方法
JP2010278275A (ja) * 2009-05-29 2010-12-09 Sony Corp 半導体記憶装置
JP2011124511A (ja) * 2009-12-14 2011-06-23 Sony Corp 記憶素子および記憶装置
US8487292B2 (en) * 2010-03-16 2013-07-16 Sandisk 3D Llc Resistance-switching memory cell with heavily doped metal oxide layer
US8427859B2 (en) * 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008510318A (ja) * 2004-08-17 2008-04-03 スパンジョン・リミテッド・ライアビリティ・カンパニー 可変データ保持時間を有するポリマーメモリ
US20100046272A1 (en) * 2005-06-30 2010-02-25 Kohji Inoue Semiconductor memory device
JP2008135659A (ja) * 2006-11-29 2008-06-12 Sony Corp 記憶素子、記憶装置
US20100259967A1 (en) * 2007-11-29 2010-10-14 Sony Corporation Memory cell
TW201036041A (en) * 2009-03-25 2010-10-01 Ind Tech Res Inst Three-dimensional metal oxide electrodes and fabrication method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106164329A (zh) * 2014-03-28 2016-11-23 捷客斯金属株式会社 包含Al‑Te‑Cu‑Zr合金的溅射靶及其制造方法
CN109904312A (zh) * 2017-12-07 2019-06-18 爱思开海力士有限公司 阻变器件
CN109904312B (zh) * 2017-12-07 2022-10-25 爱思开海力士有限公司 阻变器件

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Inventor before: Yasuda Shuichiro

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