CN102403457B - 存储元件和存储装置 - Google Patents

存储元件和存储装置 Download PDF

Info

Publication number
CN102403457B
CN102403457B CN201110257398.3A CN201110257398A CN102403457B CN 102403457 B CN102403457 B CN 102403457B CN 201110257398 A CN201110257398 A CN 201110257398A CN 102403457 B CN102403457 B CN 102403457B
Authority
CN
China
Prior art keywords
layer
resistance change
change layer
resistance
memory element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201110257398.3A
Other languages
English (en)
Other versions
CN102403457A (zh
Inventor
国清敏幸
服部真之介
中本光则
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN102403457A publication Critical patent/CN102403457A/zh
Application granted granted Critical
Publication of CN102403457B publication Critical patent/CN102403457B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]

Landscapes

  • Semiconductor Memories (AREA)

Abstract

本发明公开了存储元件和存储装置，在该存储元件和该存储装置中，通过对形成在电阻变化层内部的定域格点进行去活化来使擦除状态保持稳定。所述存储元件包括依次设置的第一电极、存储层和第二电极。所述存储层包括电阻变化层和离子源层，所述电阻变化层包含n型掺杂剂或p型掺杂剂，并且所述电阻变化层设置在所述第一电极侧，所述离子源层设置在所述电阻变化层与所述第二电极之间。所述存储装置包括脉冲施加部和多个上述存储元件。所述脉冲施加部选择性地向所述多个存储元件施加电压脉冲或电流脉冲。本发明的存储元件和存储装置能够使所述电阻变化层的在擦除状态下的电阻值稳定化，从而降低了制造的不合格元件的数量，并因此实现了容量的增大。

Description

存储元件和存储装置
相关申请的交叉参考
本申请包含与2010年9月10日向日本专利局提交的日本优先权专利申请JP2010-203475所公开的内容相关的主题，因此将该日本优先权申请的全部内容以引用的方式并入本文。
技术领域
本发明涉及存储元件，所述存储元件根据在存储层中观测到的电特性的任何变化来存储信息，所述存储层包括离子源层和电阻变化层。本发明还涉及存储装置。
背景技术
目前普遍采用NOR型或NAND型闪存作为用于数据存储的半导体非易失性存储器。然而，考虑到在写入和擦除时需要高的电压并且能够被注入至浮动栅极的电子的数量有限，这样的半导体非易失性存储器已经被指出在微细化加工方面存在局限性。
为了克服在微细化加工方面的这种局限性，目前提出的下一代非易失性存储器是诸如电阻式随机存取存储器(ResistanceRandomAccessMemory，ReRAM)或相变式随机存取存储器(Phase-ChangeRandomAccessMemory，PRAM)等电阻变化型存储器(例如，见日本专利申请公开公报特开第2005-197634号和第2009-164467号)。这些存储器(存储元件)分别被配置成包括位于上部电极与下部电极之间的存储层。所述存储层包括电阻变化层和离子源层。通过向上部电极和下部电极施加电压来向存储层施加电场，使得可移动原子在与该电场的方向对应的方向上移动。可移动原子的这种迁移导致了电极之间的电阻变化，从而进行数据的写入和擦除。具体来说，在数据写入期间，大量的可移动原子从离子源层被引入到电阻变化层中，从而减小了电阻变化层的电阻。在数据擦除期间，通过施加与在数据写入期间所施加的电压相反的电压，已被引入到电阻变化层中的可移动原子移动至离子源层侧。在此时的电阻变化层中，电传导路径被完全擦除，从而使得电阻变化层恢复到数据写入前的状态。
目前存在的问题是：实际上，施加擦除电压几乎不能解决将电阻变化层的电阻恢复到施加前述电压之前的值(初始状态)。这是因为，尽管通过施加擦除电压使得电阻变化层中大多数可移动原子移动至离子源层侧，但是仍有一部分可移动原子残留在电阻变化层内部，或者，可移动原子的移动导致了像原子空位一样的局部不均匀结构，即，导致了定域格点(localizedsites)的形成(例如，参见非专利文献1(Momida，Ohno，Nigo，etal.，Proceedingsof56-thConferenceonAppliedPhysicalChemistry，Spring2009)。当在擦除状态下电阻值变得不稳定时，写入状态(低电阻状态)与擦除状态(高电阻状态)之间的电阻值差异有所减小，从而导致了所得到的存储装置的功能减弱的缺点。
发明内容
因此，本发明的目的是期望提供通过对形成在电阻变化层内部的定域格点进行去活化(deactivation)来使擦除状态保持稳定的存储元件和存储装置。
本发明实施例的存储元件包括依次设置的第一电极、存储层和第二电极。所述存储层包括电阻变化层和离子源层。所述电阻变化层设置在所述第一电极侧，并且所述电阻变化层包含n型掺杂剂或p型掺杂剂。所述离子源层设置在所述第二电极侧。
本发明另一实施例的存储装置包括脉冲施加部和多个存储元件，各个所述存储元件均包括依次设置的第一电极、存储层和第二电极，所述脉冲施加部选择性地向所述多个存储元件施加电压脉冲或电流脉冲。在所述存储装置中，各所述存储元件是本发明上述实施例的存储元件。
在本发明实施例的存储元件(存储装置)中，当在初始状态(高电阻状态)下向所述存储元件施加“正向”(例如，所述第一电极侧为负电位，而所述第二电极侧为正电位)电压脉冲或电流脉冲时，所述离子源层中所包含的任何金属元素被离子化并且扩散于所述电阻变化层中，随后在所述第一电极处与电子结合而被析出，或者留在所述电阻变化层中并形成杂质能级。结果，在所述存储层内形成了含有所述金属元素的低电阻部(传导路径)，从而降低了所述电阻变化层的电阻(写入状态)。当在这种低电阻状态下向所述存储元件施加“负向”(例如，所述第一电极侧为正电位，而所述第二电极侧为负电位)电压脉冲时，已析出在所述第一电极上的所述金属元素被离子化，随后溶解到所述离子源层中。因此，由所述金属元素形成的所述传导路径消失，并且所述电阻变化层的电阻增大(初始状态或者擦除状态)。
这里，通过将n型掺杂剂或p型掺杂剂引入到所述电阻变化层中，使形成在所述电阻变化层内部的定域格点去活化，从而保持所述擦除状态(即，高电阻状态)。
对于本发明实施例的存储元件或存储装置，由于n型掺杂剂或p型掺杂剂被引入到所述电阻变化层中，这使所述电阻变化层内部的定域格点去活化，因此使所述电阻变化层在擦除状态下的电阻值稳定化。于是，降低了制造的不合格元件的数量，并因此实现了容量的增大。
应当理解的是，上面的总体说明和下面的详细说明都是示例性的，并且旨在对本发明要求保护的技术方案提供进一步的解释。
附图说明
随附的附图提供了对本发明的进一步理解，并且这些附图并入本说明书中并构成本说明书的一部分。附图图示了各实施例，并与说明书一起用来解释本发明的技术原理。
图1是示出了本发明实施例的存储元件的结构的截面图。
图2是示出了使用图1所示存储元件的存储单元阵列的结构的截面图。
图3是图2所示的存储单元阵列的平面图。
图4中的(A)至(C)分别是示出了比较例的存储元件的电阻变化层中的能带变化的示意图。
图5是示出了图1所示存储元件的电阻变化层中的能带示例的示意图。
图6是示出了图1所示存储元件的电阻变化层中的能带另一示例的示意图。
图7中的(A)至(C)是比较例的存储元件的电子态密度分布的特性图和图1所示存储元件的电子态密度分布的特性图。
具体实施方式
下面，参照附图按照如下顺序来说明本发明的各实施例。
实施例：1.存储元件；2.存储装置。
实施例
1.存储元件
图1是示出了本发明实施例的存储元件1的结构的截面图。该存储元件1被配置成包括依次设置的下部电极10(第一电极)、存储层20和上部电极30(第二电极)。
下部电极10被设置在例如稍后所述(图2)的已形成有互补型金属氧化物半导体(ComplementaryMetalOxideSemiconductor，CMOS)电路的硅基板41上，从而作为与CMOS电路这个部分的连接部。该下部电极10是由例如钨(W)、氮化钨(WN)、铜(Cu)、铝(Al)、钼(Mo)、钽(Ta)和硅化物(silicide)等用于半导体工艺中的布线材料制成的。当下部电极10是由例如Cu等在电场中可能引起离子传导的材料制成时，可以在由Cu或其他这类材料制成的下部电极10的表面上覆盖有例如W、WN、氮化钛(TiN)和氮化钽(TaN)等几乎不会引起离子传导或热扩散的材料。当稍后说明的离子源层21含有Al时，则优选使用含有比Al更难离子化的铬(Cr)、W、钴(Co)、硅(Si)、金(Au)、钯(Pd)、Mo、铱(Ir)和钛(Ti)等中的至少一种元素的金属膜，或者优选使用上述元素的氧化物膜或氮化物膜。
存储层20由离子源层21和电阻变化层22构成。离子源层21含有将会转变成向电阻变化层22扩散的可移动离子(阳离子和阴离子)的元素。能够被阳离子化的元素包括诸如Cu、Al、银(Ag)、锌(Zn)和锗(Ge)等金属元素中的一种或至少两种。作为将会被阴离子化的离子传导材料，包括例如涵盖了氧(O)或碲(Te)、硫(S)及硒(Se)等的硫族元素中的至少一种。离子源层21布置在上部电极30侧，并且在本示例中，离子源层21与上部电极30是接触的。上述金属元素和上述硫族元素结合在一起，从而形成了金属硫族化物层。该金属硫族化物层主要为非晶结构，并且起到了离子供给源的作用。
作为能够被阳离子化的金属元素，由于在写入操作的过程中该金属元素在阴极电极上被还原并形成金属形态的传导路径(丝状体；filament)，因而优选任何在化学上稳定的元素，即，在含有上述硫族元素的离子源层21内以金属形态存在的元素。这样的金属元素除了上述那些金属元素以外，包括例如Ti、锆(Zr)、铪(Hf)、钒(V)、铌(Nb)、Ta、Cr、Mo和W等位于元素周期表中的4A族、5A族和6A族的过渡金属。可以使用这些元素之中的一种或两种以上。另外，可使用Si或其他元素作为离子源层21的添加元素。
此外，利用更容易与稍后说明的电阻变化层22中的诸如Te等硫族元素起反应的任何金属元素(M)，离子源层21可以是硫族元素/离子源层(含有金属元素M)的层叠结构。如果是这种结构，则在成膜之后进行热处理，所获得的结构被稳定化为MTe/离子源层21。更容易与硫族元素起反应的材料以Al、镁(Mg)等为例子。
这样的离子源层21的具体材料包括ZrTeAl、TiTeAl、CrTeAl、WTeAl、TaTeAl等。这样的具体材料还可以包括：通过将Cu添加入ZrTeAl中而得到的CuZrTeAl、通过将Ge添加入CuZrTeAl中而得到的CuZrTeAlGe、以及通过将另一种添加元素添加入CuZrTeAlGe中而得到的CuZrTeAlSiGe。另一可选方案是含有Mg作为Al的替代物的ZrTeMg。对于离子化金属元素，即使选择使用的过渡金属元素不是Zr而是Ti或Ta等，仍可以使用任何与上述同样的添加元素，例如得到TaTeAlGe。此外，对于离子传导材料，当然不限于Te，也可以使用硫(S)、硒(Se)或碘(I)，即具体得到ZrSAl、ZrSeAl、ZrIAl和CuGeTeAl等。应当注意的是，这里所举的例子是含有Te的化合物，但这当然不是限制性的，该化合物也可以含有除了Te以外的任何硫族元素。另外，Al不是必须含有的，也可以使用CuGeTeZr等。
应当注意的是，例如，为了防止在对存储层20进行高温热处理的过程中发生膜脱落的目的，可以向离子源层21中添加任何其他元素。硅(Si)是一种示例性添加元素，该添加元素还可以提供更好的保持特性，并且优选将硅与Zr一起添加入离子源层21中。这里，如果Si的添加量不足，则无法产生足够的防止膜脱落的效果；但如果Si的添加量太大，则所获得的存储操作特性不足以令人满意。考虑到上述情况，离子源层21中的Si含量优选在大约10～45原子％的范围内。
电阻变化层22布置在下部电极10侧，并且在本示例中，该电阻变化层22与下部电极10是接触的。该电阻变化层22用作阻碍电传导的壁垒，并且当在下部电极10与上部电极30之间施加预定大小的电压时，电阻变化层22的电阻值发生变化。在本实施例中，该电阻变化层22由主要含有诸如铝(Al)或钆(Gd)等将会转化为三价阳离子的金属元素和作为阴离子组分的例如Te等硫族元素的化合物制成。这样的化合物包括AlTe、MgTe和ZnTe等。对于这种含有Te的化合物的组分，以AlTe为例，Al的含量优选为在20～60原子％的范围内，其原因稍后说明。另外，电阻变化层22优选具有1MΩ(兆欧)以上的初始电阻值。考虑到这个因素，低电阻状态下的电阻值优选为几百kΩ(千欧)以下。为了高速地读取任何微细化的电阻变化型存储器的电阻状态，低电阻状态下的电阻值优选尽可能低。然而，由于在20～50μA以及2V的条件下进行写入时电阻值为40～100kΩ，所以假定存储器的初始电阻值高于这个值。考虑到一位(one-digit)的电阻分离宽度，上述电阻值被认为是恰当的。这里需要注意的是，电阻变化层22不仅可以由上述含有Te的材料制成，也可以由任何以前使用的诸如GaOx和AlOx等氧化物制成。
在本实施例中，电阻变化层22除了具有上述化合物之外还包含p型掺杂剂或n型掺杂剂。具体地，对于电阻变化层22的能带隙而言，在擦除时电阻变化层22的能带隙的定域能级呈现为类似于p型半导体的分布或者呈现为在禁带中心的较低能量侧的分布，引入到电阻变化层22中的是活化能量充分大于300K的n型掺杂剂。另一方面，在擦除时电阻变化层22的能带隙的定域能级呈现为类似于n型半导体的分布或者呈现为在禁带中心的较高能量侧的分布，引入到电阻变化层22中的是活化能量充分大于300K的p型掺杂剂。这里，300K的能量是指当假设处于室温下时的大小，当然不是限制性的。
n型掺杂剂材料包括用于置换阳离子原子的四价杂质元素，具体为碳(C)、Si、Ge、锡(Sn)、Ti、Zr和Hf等。p型掺杂剂材料包括用于置换阳离子原子的二价杂质元素，具体为铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、锌(Zn)和镉(Cd)等。为了置换阴离子原子，可以使用五价杂质元素，具体为氮(N)、磷(P)、砷(As)、锑(Sb)、V、Nb和Ta等。这样的n型掺杂剂或p型掺杂剂优选具有与电阻变化层22中任何残留的可移动原子的浓度大致相同的浓度。通常，高电阻状态下的电阻值一般为大约100kΩ～1MΩ，该高电阻状态会导致写入状态(低电阻状态)与擦除状态(高电阻状态)在电阻分离方面的问题。在此状态下，高电阻层的材料的电阻率估计约为10Ωcm～100Ωcm。以Si晶体为例，要想形成这样的电阻率，杂质浓度为1013cm-3以上且1016cm-3以下。需要注意的是，由于电阻变化层22是非晶结构，考虑到迁移率一般会下降约3或4个数量级，具体地，杂质浓度优选为1016cm-3以上且1020cm-3以下。
此外，电阻变化层22优选具有1MΩ以上的初始电阻值。考虑到这一点，低电阻状态下的电阻值优选为几百kΩ(千欧)以下。为了高速地读取任何微细化的电阻变化型存储器的电阻状态，低电阻状态下的电阻值优选尽可能低。然而，由于在20～50μA以及2V的条件下进行写入时电阻值为40～100kΩ，所以假定存储器的初始电阻值高于这个值。考虑到一位的电阻分离宽度，上述电阻值被认为是恰当的。
上部电极30可以由与下部电极10相同的材料(即，公知的用于半导体布线的材料)制成，并且优选由即使通过后退火处理(post-annealing)也不会与离子源层21起反应的稳定材料制成。
在本实施例的存储元件1中，当电源电路(脉冲施加部；未图示)通过下部电极10和上部电极30施加电压脉冲或电流脉冲时，存储层20显示出电特性的变化(例如，电阻值的变化)，由此进行信息写入、信息擦除和信息读取。下面，将具体说明这一操作。
首先，向存储元件1施加正电压，例如使得上部电极30为正电位而下部电极10侧为负电位。响应于此，离子源层21中的任何金属元素被离子化并扩散至电阻变化层22中，然后在下部电极10侧与电子相结合从而被析出。结果，在下部电极10与存储层20之间的界面上形成了传导路径(丝状体)。该传导路径是由被还原成金属形态的低电阻金属元素构成的。或者，被离子化的金属元素留在电阻变化层22中并形成杂质能级。这样就降低了存储层20的电阻值，也就是说，存储层20呈现为降低至比初始状态下的电阻值(高电阻状态)低的电阻值(低电阻状态)。
然后，即使通过停止施加上述正电压因而去除了存储元件1上的电压，也能保持上述低电阻状态。这就意味着进行了信息写入。在用于仅可写入一次的存储装置(即所谓的可编程只读存储器(ProgrammableReadOnlyMemory，PROM))中的情况下，存储元件1仅通过上述记录过程就完成了记录。另一方面，当应用于可擦除存储装置(即随机存取存储器(RandomAccessMemory，RAM)或电可擦除可编程只读存储器(ElectricallyErasableandProgrammableReadOnlyMemory，EEPROM)等)中时，擦除过程是必需的。在该擦除过程中，向存储元件1施加负电压，例如使得上部电极30处于负电位而下部电极10侧处于正电位。响应于此，在形成于存储层20内部的传导路径中，金属元素被离子化，随后溶解至离子源层21中或者与Te等结合从而形成例如Cu2Te或CuTe等化合物。于是，由金属元素形成的传导路径消失或在面积上减少，因而使得电阻值呈现为升高。
随后，即使通过停止施加上述负电压因而去除了存储元件1上的电压，也能保持上述高的电阻值。这就使得能够擦除任何所写入的信息。通过重复这样的过程，能够对存储元件1重复进行信息的写入以及对所写入的信息的擦除。
例如，如果使高电阻值的状态与信息“0”相关联，且使低电阻值的状态与信息“1”相关联，那么在通过施加正电压来进行信息记录的过程中能够将信息“0”变为信息“1”，并且在通过施加负电压来进行信息擦除的过程中能够将信息“1”变为信息“0”。需要注意的是，在本示例中，尽管使存储元件的电阻降低的操作是写入操作相关联而使存储元件电阻升高的操作是与擦除操作相关联，但也可以将上述关联反过来。
为了解调任何所记录的数据，更优选的是，初始电阻值与记录后的电阻值之比更大。然而，电阻变化层22的电阻值太大会导致难以写入，也就是说，难以降低电阻。这样，因为写入时的阈值电压变得过大，所以将初始电阻值调整为等于或小于1GΩ。电阻变化层22的电阻值例如可通过该电阻变化层22的厚度或该电阻变化层22中的阴离子含量来予以控制。
由于上述这样的原因，当电阻变化层22是由硫族元素制成时，优选选用Te。这是因为，在电阻降低的过程中，从离子源层21扩散进来的金属元素在电阻变化层22内被稳定化，因此就变得易于保持所得到的低电阻状态。此外，Te与金属元素的结合力弱于电负性高的氧化物及作为共价化合物的硅化合物与金属元素的结合力，因此通过施加擦除电压使得已经扩散至电阻变化层22内部的金属元素易于向离子源层21移动，于是改善了擦除特性。需要注意的是，在硫族化物化合物的电负性方面，因为硫族元素的绝对值是按碲＜硒＜硫＜氧的顺序而升高，所以在电阻变化层22中的氧含量较小的情况下以及在使用了电负性低的任何硫族化物的情况下，可提高上述改善效果。
另外，在本实施例中，如上所述，离子源层21优选含有Zr、Al、和Ge等。下面说明原因。
当离子源层21含有Zr时，该Zr与上述诸如Cu等金属元素一起起到离子化元素的作用，由此所产生的传导路径是Zr和上述诸如Cu等金属元素的混合物。这里可以认为：在写入操作时Zr在阴极电极上被还原，并且在写入之后以低电阻状态下的金属形态形成丝状体。因Zr被还原而得到的金属丝状体相对较难溶解到含有诸如S、Se和Te等硫族元素的离子源层21中。因此，一旦处于写入状态(即，处于低电阻状态)，相比于仅含有上述诸如Cu等金属元素的传导路径的情况而言更易于保持所获得的低电阻状态。例如，通过写入操作使Cu形成为金属丝状体。然而，金属形态的Cu易于溶解到含有硫族元素的离子源层21中，并且在没有施加用于写入的电压脉冲的状态下(即，在数据保持状态下)，该Cu再次被离子化且上述状态转变为高电阻状态。因此，所获得的数据保持特性无法令人满意。另一方面，如果将Zr与任意适当含量的Cu组合起来，这就促进了非晶化，并且使离子源层21的微细结构保持了均匀性，从而有助于电阻值保持特性的改善。
此外，为了保持擦除时的高电阻状态，当离子源层21中含有Zr时，例如所要形成的传导路径包含Zr，并且在Zr被再次溶解为离子源层21中的离子的情况下，由于Zr的离子迁移率至少比Cu的离子迁移率低，这样即便温度升高或即便长时间按原样放置着，Zr离子也不会移动。这样，在阴极电极上难以析出金属形态的Zr，因此即使维持在高于室温的温度下或即使长时间按原样放置着，也能保持高电阻。
另外，当离子源层21含有Al时，如果由于擦除操作而将上部电极偏置成负电位，则通过在表现得类似于固体电解质层的离子源层21与阳极电极之间的界面上形成稳定的氧化物膜，来使高电阻状态(擦除状态)稳定化。考虑到电阻变化层的自身再生，这还有助于增加重复次数。这里，Al当然不是唯一的候选，也可以使用能够发挥相同作用的Ge等。
因此，当离子源层21含有Zr、Al和Ge等时，相比于以前的存储元件，所得到的存储元件具有改善的宽范围电阻值保持特性、改善的高速写入及擦除操作特性、以及增多的重复次数。另外，例如，如果在从低电阻向高电阻变化的过程中，通过调节擦除电压来形成位于高电阻状态与低电阻状态之间的任何中间电阻状态，则所得到的中间状态能够以良好的稳定性被保持。于是，所得到的存储器不仅能够实现二值存储还能够实现多值存储。这里，在从高电阻向低电阻变化的过程中，通过改变写入电流来调节被析出的原子的数量，也能产生这种中间状态。
这些对于存储器的操作而言很重要的各种特性(即，通过施加电压来进行写入及擦除操作的特性、电阻值保持特性、以及操作的重复次数等)会根据Zr、Cu、Al和Ge的添加量而变化。
例如，如果Zr的含量太高，则所得到的离子源层21的电阻值就会过度下降，从而无法向离子源层21有效地施加电压，或导致难以将Zr溶解至硫族化物层中。这尤其会使擦除变得困难，并且擦除时的阈值电压基于Zr的添加量而升高。另外，如果Zr的含量太高，还会导致难以写入，也就是说难以降低电阻。另一方面，如果Zr的添加量太小，会减弱上述的宽范围电阻值保持特性的改善效果。基于上述考虑，离子源层21中的Zr含量优选为7.5原子％以上，且更加优选为26原子％以下。
另外，尽管向离子源层21中添加适量的Cu的确促进了非晶化，然而如果Cu的含量过多，则由于金属形态的Cu在含有硫族元素的离子源层21中的稳定性不足，因而会使写入保持特性劣化或者会对写入操作的速度产生不利影响。但是，Zr与Cu的组合产生了如下效果：容易使离子源层21处于非晶状态，并且能使离子源层21的微细结构保持均匀性。这就防止了由于重复操作而导致离子源层21中的材料组分变得不均匀，从而能够增加重复次数并且能够改善保持特性。当在上述范围内离子源层中的Zr含量是充足的情况下，即使由Cu形成的传导路径再次溶解至离子源层21中，也可认为由金属锆(Zr)形成的传导路径依然按原样留存，因此不会对写入保持特性产生影响。另外，对于Cu的优选添加量，只要很可能是由于离解和离子化而产生的阳离子与阴离子符合电荷量的当量关系即可，假设这两种离子的电荷的当量比落入下面关系式所表达的范围内。
{(Zr离子的最大化合价×摩尔数或原子％)+(Cu离子的化合价×摩尔数或原子％)}/(硫族元素离子的化合价×摩尔数或原子％)＝0.5～1.5
这里要注意的是，实际上，存储元件1的特性例如依赖于Zr与诸如Te等硫族元素间的组分比。因此，Zr与硫族元素间的组分比优选落入下面关系式所表达的范围内。
Zr的组分比(原子％)/硫族元素的组分比(原子％)＝0.2～0.74
该范围不一定总是明确的，但由于Cu的离解度低于Zr的离解度，并且由于离子源层21的电阻值是由Zr与硫族元素间的组分比确定的，因此只要Zr与硫族元素间的组分比落入上述范围内，所提供的电阻值就是合适的。可以认为这是因为施加于存储元件1上的偏置电压有效地作用于电阻变化层22这个部分。
当组分比的值未落入上述范围内时，例如，在当量比太大时，就失去了阳离子与阴离子间的平衡，并且因此在现存的金属元素之中任何未被离子化的元素的量就增大了。这样，在擦除操作的过程中可能无法有效地除去由写入操作所产生的传导路径。同样地，在由于当量比太小而使得阴离子元素过多地存在的情况下，由写入操作所产生的呈金属形态的传导路径不易于以金属形态被保持住。因此，可以认为写入状态的保持特性被劣化了。
当Al的含量太多时，Al离子变得容易移动，由此通过Al离子的还原而形成了写入状态。由于Al在硫族化物固体电解质中处于金属形态时的稳定性不足，因而低电阻写入状态保持特性就被劣化了。另一方面，当Al的含量过小时，则会减弱对擦除操作自身的改善效果或者高电阻区域保持特性的改善效果，从而使重复次数减少。基于上述考虑，离子源层21中的Al含量优选为30原子％以上，并且更加优选为50原子％以下。
这里，Ge不是必须含有的，但当添加了Ge时，考虑到Ge含量太多会使写入保持特性劣化，因此Ge含量优选为15原子％以下。
下面，说明本实施例中存储元件1的制造方法。
首先，在形成有例如选择晶体管等CMOS电路的基板上形成由诸如TiN等制成的下部电极10。然后，如果需要的话，通过例如逆溅射法(reversesputtering)除去下部电极10的表面上的任何氧化物等。接着，在溅射装置中通过更换靶材来依次形成直至上部电极30的各层(包括电阻变化层22和离子源层21)。这里的靶材分别具有适合于相应层的材料的组分。电极的直径为50～300nmφ。利用由组分元素构成的靶材来同时形成合金膜。这里，用于向电阻变化层22掺杂n型掺杂剂或p型掺杂剂的技术例如可包括作为半导体工艺而被普遍采用的离子注入法或者从电阻变化层22的界面进行扩散的方法。
在直至上部电极30的各层形成以后，形成连接至上部电极30的布线层(未图示)，并且与接触部连接以获得全部存储元件1的共用电位。随后，对上述层叠起来的膜进行后退火处理。据此，完成了图1中的存储元件1。下面，将说明存储元件1的效果。
在电阻变化型存储元件中，由电阻变化层和离子源层构成的存储层是布置在上部电极与下部电极之间。对于这样的存储元件，如上所述，施加电压使得上部电极处于正电位而下部电极处于负电位。这就使离子源层中的可移动原子离子化，被离子化的可移动原子随后移动到电阻变化层中，从而形成了传导路径。这就降低了电阻变化层的电阻值，从而进行写入。接着，向上部电极和下部电极的每一者施加与用于写入时所施加的电压的极性相反的电压。响应于此，形成在电阻变化层内部的传导路径中的金属元素再次被离子化，并且随后移动到电阻变化层与离子源层之间的界面上，于是传导路径消失。这就使电阻变化层的电阻值升高，从而进行擦除。
对于这种电阻变化型存储元件，通过电阻变化层内部的可移动原子的分布来控制电阻值，从而进行数据的写入(ON)和擦除(OFF)。因此，高的ON/OFF比是重要的。为了具有稳定的高ON/OFF比，期望在写入时(低电阻状态下)通过外部电场将大量的可移动原子引入到电阻变化层中，并且在擦除时(高电阻状态下)让上述被引入到电阻变化层中的可移动原子全部移动至离子源层侧，从而完全地擦除导电通道(即，传导路径)。
图4中的(A)至(C)是图示了各种状态下电阻变化层中的任何电阻值变化的能带图，即，图4中的(A)示出了初始状态，图4中的(B)示出了写入状态，图4中的(C)示出了擦除状态。该电阻变化层是比较例的电阻变化型存储元件中的电阻变化层(即，具有以前的结构)。图4中的(A)示出了完全没有可移动原子的状态。当施加写入电压时，图4中的(A)的状态表现为向图4中的(B)的状态发生变化，即，由于从离子源层移动过来的可移动原子等，因而在电阻变化层的能带隙中形成定域能级。类似于在定域能级间的载流子的跳跃传导(hoppingconduction)或者类似于杂质半导体中的受主，通过由于这样形成的定域能级等所引起的带状传导，使得电阻变化层的电阻值降低。接着，通过施加擦除电压，电阻变化层内部的可移动原子移回到离子源层侧，从而减小了由可移动原子产生的定域能级。这里，由于难以使可移动离子完全移回到离子源层侧，如图4中的(C)所示，因为电阻变化层内部的残留的定域能级，所以擦除状态下的电阻变化层的电阻值降低。这就产生了由于擦除时电阻值如上所述变得不稳定因而使得存储元件的性能降低的问题。
另一方面，对于本实施例中的存储元件1，在电阻变化层22中形成的残留的定域能级分布被用作确定要向电阻变化层22中引入的是n型掺杂剂还是p型掺杂剂的基础。具体地，如图5所示，当在擦除状态下在电阻变化层内部的残留的定域能级呈现为类似于p型半导体的分布时，或者当该分布位于禁带中心的较低能量侧时，引入n型掺杂剂。此外，如图6所示，当在擦除状态下在电阻变化层内部的残留的定域能级呈现为类似于n型半导体的分布时，或者当该分布位于禁带中心的较高能量侧时，引入p型掺杂剂。这样，即使定域能级残留在电阻变化层22中，利用电子从掺杂剂向该杂质能级的移动，也能够使定域能级去活化，从而防止向导带产生电子载流子。因此，电阻变化层22在擦除状态下(即，在高电阻状态下)稳定化。
图7中的(A)至(C)示出了比较例的存储元件的电子态密度分布的分析结果和本实施例的存储元件1的电子态密度分布的分析结果。该分析是通过第一性原理计算(firstprinciplescalculations)来实现的。电阻变化层的材料是氧化铝(Al2O3)，并且可移动原子是Cu原子。横轴的能量0eV位于费米能级(Fermilevel)处。图7中的(A)示出了作为比较例(即，未引入掺杂剂)的存储元件中的电子态密度分布。在擦除状态下，由于在电阻变化层中残留的可移动原子，因这些残留的原子而产生的定域能级出现在价带的上端附近(即，箭头A)。该定域能级起到类似于受主的作用，从而导致擦除状态不稳定。图7中的(B)示出了当将C原子作为n型掺杂剂引入电阻变化层22中时的电子态密度分布。已知的是，通过引入n型掺杂剂，增大了费米能级(箭头B)，并且该n型掺杂剂的活化能量足够大，即，该n型掺杂剂的活化能量大约为这样的程度：可以忽略由于向导体产生的电子载流子所导致的擦除状态劣化。图7中的(C)示出了当可移动原子残留在图7中的(B)所示存储元件的电阻变化层22中时的电子态密度分布，即擦除后的状态下的分布。对于这些可移动原子的定域能级而言，通过接受来自n型掺杂剂的电子从而提高了活化能量，即，该定域能级从图7中的(A)所示的位置(箭头A)移动到了图7中的(C)所示的位置(箭头C)。换言之，通过引入n型掺杂剂，可知定域格点被去活化了。
如上所述，对于本实施例中的存储元件1，将n型掺杂剂或p型掺杂剂引入到电阻变化层中。这样将电阻变化层内部的定域格点(其是在擦除状态下使电阻变化型存储元件不稳定的原因)去活化，从而使擦除状态下的电阻变化层的电阻值稳定化。因此，在擦除时形成的定域格点的允许量增大了，并且制造的不合格元件的数量就会减少。另外，可以降低各自都包含大量存储元件的芯片的不合格率，并且还可以实现容量的增大。
2.存储装置
可以通过例如以行的形式或以矩阵的形式布置多个上述存储元件1来构造出存储装置(存储器)。在此情况下，视需要，可以将各存储元件1连接至用于对元件进行选用的MOS晶体管或连接至二级管来构造出存储单元。随后可将所得到的存储单元每一者都通过布线连接至读出放大器(senseamplifier)、地址解码器、写入电路、擦除电路及读取电路等。
图2和图3分别示出了包括以矩阵形式布置的多个存储元件1的示例性存储装置(存储单元阵列)。图2示出了存储单元阵列的截面结构，而图3示出了存储单元阵列的结构的平面图。在该存储单元阵列中，对于各个存储元件1，与该存储元件的下部电极10侧相连接的布线被设置得跟与该存储元件的上部电极30侧相连接的布线相互交叉，并且存储元件1被布置在各个交叉点附近。
所有存储元件1都共用电阻变化层22、离子源层21和上部电极30这些层。换言之，这些层(即，电阻变化层22、离子源层21和上部电极30)的每一者被全部存储元件1共用(这些层的每一者都是被全部存储元件1使用的一个特定层)。上部电极30是被任意相邻单元共用的平板电极PL。
另一方面，下部电极10是对应于各存储单元而单独设置的，因而存储单元是相互电分离的。这样，各存储单元中的存储元件1分别被限定为处于与该存储单元的下部电极10对应的位置处。下部电极10分别连接至用于对单元进行选用的相应MOS晶体管Tr，并且各个存储元件1被布置在相应MOS晶体管Tr的上方。
MOS晶体管Tr由源极漏极区域43和栅极电极44构成，该源极漏极区域43和栅极电极44形成在基板41中的被元件隔离层42隔开的区域中。在栅极电极44的壁面上形成有侧壁绝缘层。栅极电极44也兼用作字线(wordline)WL，该字线WL是存储元件1的两种地址线中的一种。MOS晶体管Tr的源极漏极区域43中的一者通过多个层(柱塞层45、金属布线层46和柱塞层47)电连接至存储元件1的下部电极10。MOS晶体管Tr的源极漏极区域43中的另一者通过柱塞层45连接至金属布线层46。金属布线层46连接至位线(bitline)BL(参见图3)，该位线BL是存储元件1的两种地址线中剩下的另一种地址线。需要注意的是，在图3中，MOS晶体管Tr的有源区域48是由长短交替的虚线表示的。在有源区域48中，接触部51与存储元件1的下部电极10相连接，而接触部52与位线BL相连接。
在这样的存储单元阵列中，通过字线WL使MOS晶体管Tr的栅极处于接通状态并向位线BL施加电压时，该电压通过MOS晶体管Tr的源极及漏极而被施加到所选的存储单元的下部电极10上。在本示例中，对于施加到下部电极10上的电压，当该电压的极性相对于上部电极30(平板电极PL)的电位而言为负电位时，如上所述那样存储元件1的电阻值转变为低电阻状态，从而使信息被写入到所选的存储单元中。接着，当这次施加至下部电极10上的电压的电位相对于上部电极30(平板电极PL)的电位而言为正电位时，存储元件1的电阻值再次转变为高电阻状态，从而使已写入到所选的存储单元中的信息被擦除。为了读取所写入的信息，例如，通过MOS晶体管Tr来对存储单元进行选择，并且向该所选的存储单元施加预定大小的电压或电流。通过连接至位线BL的端部或连接至平板电极PL的端部的读出放大器等，检测此时根据存储元件1的电阻状态而在大小上发生变化的上述电流或电压。这里，将施加至所选的存储单元的上述电压或电流设为小于使存储元件1呈现出电阻值变化的电压等的阈值。
本实施例的存储装置可适用于上述各种类型的存储装置。例如，该存储装置能够适用于诸如下列存储器等任何类型的存储器：仅可写入一次的PROM；或者电可擦除的EEPROM；或者能够进行高速写入、擦除和再生的所谓的RAM等。
虽然已经详细说明了本发明，但上述说明在各方面都是示例性的而不是限制性的。应当理解的是，可以做出许多其他的变形和改变。例如，在上述实施例中，具体说明了存储元件1的结构以及存储单元阵列的结构。然而，不是必须要设置有全部的层，或者也可以设置有任何其他层。
另外，例如，上述各实施例中所述的各层的材料、成膜方法、成膜条件等当然不是限制性的，也可以采用任何其他材料或任何其他成膜方法。例如，可以向离子源层21添加诸如Ti、Hf、V、Nb、Ta、Cr、Mo或W等任何其他的过渡金属元素，只要仍旧保持上述组分比即可。此外，除了Cu、Ag和锌(Zn)以外，还可以添加的是镍(Ni)等。

Claims (14)

1.一种存储元件，其包括依次设置的第一电极、存储层和第二电极，其中，所述存储层包括：
电阻变化层，所述电阻变化层包含n型掺杂剂或p型掺杂剂，并且所述电阻变化层设置在所述第一电极侧；以及
离子源层，所述离子源层设置在所述电阻变化层与所述第二电极之间，所述离子源层具有当施加第一电压时扩散到所述电阻变化层的可移动离子，其中
所述电阻变化层的所述n型掺杂剂或所述p型掺杂剂的浓度与在施加第二电压时可移动离子从所述电阻变化层移动到所述离子源层之后残留在所述电阻变化层中的可移动原子的浓度相同，且
所述n型掺杂剂或所述p型掺杂剂能够使所述电阻变化层中的定域格点去活化。
2.根据权利要求1所述的存储元件，其中，所述n型掺杂剂或所述p型掺杂剂的浓度为1016cm-3以上且1020cm-3以下。
3.根据权利要求1所述的存储元件，其中，所述电阻变化层的能带隙内的定域能级分布呈现为类似于p型半导体的分布，并且所述电阻变化层包含所述n型掺杂剂。
4.根据权利要求1所述的存储元件，其中，所述电阻变化层的能带隙内的定域能级分布呈现为在禁带中心的较低能量侧的分布。
5.根据权利要求1至4任一项所述的存储元件，其中，所述n型掺杂剂是用于置换阳离子原子的四价杂质元素。
6.根据权利要求5所述的存储元件，其中，所述四价杂质元素是碳、硅、锗、锡、钛、锆和铪中的至少一种。
7.根据权利要求1所述的存储元件，其中，所述电阻变化层的能带隙内的定域能级分布呈现为类似于n型半导体的分布，并且所述电阻变化层包含所述p型掺杂剂。
8.根据权利要求1所述的存储元件，其中，所述电阻变化层的能带隙内的定域能级分布呈现为在禁带中心的较高能量侧的分布。
9.根据权利要求1、2、7和8任一项所述的存储元件，其中，所述p型掺杂剂是用于置换阳离子原子的二价杂质元素，或者是用于置换阴离子原子的五价杂质元素。
10.根据权利要求9所述的存储元件，其中，所述二价杂质元素是铍、镁、钙、锶、锌和镉中的至少一种。
11.根据权利要求9所述的存储元件，其中，所述五价杂质元素是氮、磷、砷、锑、钒、铌和钽中的至少一种。
12.根据权利要求1至4、7和8任一项所述的存储元件，其中，所述电阻变化层包括能够用作三价阳离子的金属元素，且包括氧、碲、硫和硒中的至少一种。
13.根据权利要求1至4、7和8任一项所述的存储元件，其中，通过向所述第一电极和所述第二电极施加电压，使得所述存储层中所包含的可移动离子迁移到所述电阻变化层中且形成低电阻部，由此所述电阻变化层呈现出电阻变化。
14.一种存储装置，其包括：
多个存储元件，每个所述存储元件是权利要求1至13任一项所述的存储元件；以及
脉冲施加部，所述脉冲施加部选择性地向所述多个存储元件施加电压脉冲或电流脉冲。
CN201110257398.3A 2010-09-10 2011-09-01 存储元件和存储装置 Expired - Fee Related CN102403457B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010203475A JP2012060024A (ja) 2010-09-10 2010-09-10 記憶素子および記憶装置
JP2010-203475 2010-09-10

Publications (2)

Publication Number Publication Date
CN102403457A CN102403457A (zh) 2012-04-04
CN102403457B true CN102403457B (zh) 2015-11-25

Family

ID=45805750

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110257398.3A Expired - Fee Related CN102403457B (zh) 2010-09-10 2011-09-01 存储元件和存储装置

Country Status (3)

Country Link
US (1) US9159911B2 (zh)
JP (1) JP2012060024A (zh)
CN (1) CN102403457B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048415B2 (en) * 2012-01-11 2015-06-02 Micron Technology, Inc. Memory cells including top electrodes comprising metal silicide, apparatuses including such cells, and related methods
JP5723311B2 (ja) * 2012-03-22 2015-05-27 株式会社東芝 磁気トンネル接合素子および磁気メモリ
FR2993388B1 (fr) * 2012-07-11 2015-04-03 Altis Semiconductor Snc Dispositif microelectronique a memoire programmable
JP6308136B2 (ja) * 2012-12-25 2018-04-11 ソニー株式会社 記憶素子および記憶装置
US9252359B2 (en) * 2013-03-03 2016-02-02 Adesto Technologies Corporation Resistive switching devices having a switching layer and an intermediate electrode layer and methods of formation thereof
US20140264224A1 (en) * 2013-03-14 2014-09-18 Intermolecular, Inc. Performance Enhancement of Forming-Free ReRAM Devices Using 3D Nanoparticles
US9153779B2 (en) 2013-03-22 2015-10-06 Kabushiki Kaisha Toshiba Resistance change memory element and resistance change memory
CN107732010B (zh) * 2017-09-29 2020-07-10 华中科技大学 一种选通管器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1697195A (zh) * 2003-11-28 2005-11-16 索尼株式会社 存储器件和存储装置
CN1989619A (zh) * 2004-07-22 2007-06-27 索尼株式会社 存储元件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4848633B2 (ja) * 2004-12-14 2011-12-28 ソニー株式会社 記憶素子及び記憶装置
JP2007026492A (ja) * 2005-07-13 2007-02-01 Sony Corp 記憶装置及び半導体装置
WO2008126166A1 (ja) * 2007-03-09 2008-10-23 Fujitsu Limited 不揮発性半導体記憶装置及びその読み出し方法
JP4466738B2 (ja) 2008-01-09 2010-05-26 ソニー株式会社 記憶素子および記憶装置
KR20100082604A (ko) * 2009-01-09 2010-07-19 삼성전자주식회사 가변저항 메모리 장치 및 그의 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1697195A (zh) * 2003-11-28 2005-11-16 索尼株式会社 存储器件和存储装置
CN1989619A (zh) * 2004-07-22 2007-06-27 索尼株式会社 存储元件

Also Published As

Publication number Publication date
JP2012060024A (ja) 2012-03-22
CN102403457A (zh) 2012-04-04
US20120061638A1 (en) 2012-03-15
US9159911B2 (en) 2015-10-13

Similar Documents

Publication Publication Date Title
US9203018B2 (en) Memory element and memory device
US9356232B2 (en) Method of making memory element with ion source layer comprised of two or more unit IO source layers
CN102403457B (zh) 存储元件和存储装置
TWI492230B (zh) 記憶體元件和記憶體裝置
JP5728919B2 (ja) 記憶素子および記憶装置
US8796657B2 (en) Memory element and memory device
KR102040329B1 (ko) 기억 소자 및 그 제조 방법 및 기억 장치
TWI497491B (zh) 記憶體元件及記憶體裝置
US8618527B2 (en) Memory element and memory device
US10879312B2 (en) Memory device and memory unit

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20170117

Address after: Kanagawa Japan Atsugi Asahi 4-14-1

Patentee after: SONY semiconductor solutions

Address before: Tokyo, Japan

Patentee before: Sony Corporation

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20151125

Termination date: 20200901

CF01 Termination of patent right due to non-payment of annual fee