KR101984308B1 - 기억 소자 및 그 제조 방법, 및 기억 장치 - Google Patents

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Abstract

기억층의 저하에 의해 야기되는 메모리 특성 열화가 감소된 메모리 소자와, 상기 메모리 소자의 제조 방법, 및 메모리 장치가 제공된다. 상기 메모리 소자는 제 1 전극, 기억층, 및 제 2 전극을 순서대로 포함한다. 상기 기억층은 불화물을 포함하는 저항 변화층과, 상기 저항 변화층과 상기 제 2 전극 사이에 마련된 이온원층을 포함한다.

Description

기억 소자 및 그 제조 방법, 및 기억 장치{MEMORY ELEMENT AND METHOD OF MANUFACTURING THE SAME, AND MEMORY DEVICE}
본 기술은, 이온원층(ion source layer) 및 저항 변화층을 포함하는 기억층의 전기적 특성의 변화에 의해 정보를 기억하는 기억 소자 및 그 제조 방법, 및 기억 장치에 관한 것이다.
데이터 기억용의 반도체 불휘발성 메모리로서 NOR형 또는 NAND형의 플래시 메모리가 일반적으로 사용되고 있다. 그러나, 이들은 기록 및 소거에 대전압이 필요하고, 플로팅 게이트에 주입하는 전자의 수가 한정되기 때문에, 미세화의 한계가 지적되고 있다.
그래서 차세대 불휘발성 메모리로서, 현재, ReRAM(Resistance Random Access Memory)나 PRAM(Phase-Change Random Access Memory) 등의 저항 변화형 메모리가 제안되어 있다. 이와 같은 저항 변화형 메모리는, 원자 또는 이온이, 열이나 전계에 의해 이동함에 의해 전도 패스(conductive path)가 형성되고, 저항치가 변화한다고 생각되고 있다.
예를 들면, 일본 특개2009-141151호 공보에는, 2개의 전극 사이에 칼코게나이드와 금속 원소를 포함하는 이온원층 및 가돌리늄의 산화막으로 이루어지는 고저항층(저항 변화층)을 구비한 기억 소자에 있어서, 전압 인가에 의해 금속 원소(이온)가 이동하고, 고저항층에 전도 패스가 형성되는 것이 기재되어 있다.
그러나, 일본 특개2009-141151호 공보에 기재된 저항 변화형 메모리에서는, 전도 패스의 형성시, 및 전도 패스의 소멸시에 이온이 이동하는 이외의 부분에도 큰 전압이 걸려서, 가돌리늄의 산화막으로 이루어지는 고저항층에 열화(劣化)가 생기고 있다. 이 고저항층의 열화는, 메모리 특성에도 영향을 준다. 저항 변화형 메모리에서의 이른바, 절연 내압(耐壓)의 문제이다.
본 기술은 이러한 문제점을 감안하여 이루어진 것으로, 그 목적은, 기억층의 열화에 수반하는 메모리 특성의 저하를 억제한 기억 소자 및 그 제조 방법, 및 기억 장치를 제공하는 것에 있다.
본 기술의 제 1의 기억 소자는, 제 1 전극, 기억층 및 제 2 전극을 이 순서로 가지며, 기억층은, 불화물을 포함하는 저항 변화층과, 저항 변화층과 제 2 전극 사이에 마련된 이온원층을 구비한다.
본 기술의 제 2의 기억 소자는, 제 1 전극, 기억층 및 제 2 전극을 이 순서로 가지며, 기억층은, 제 1 전극측의 저항 변화층과, 저항 변화층과 제 2 전극 사이에 마련된 이온원층을 구비하고, 제 1 전극은, 불소(F) 또는 인(P)을 포함한다. 본 기술의 기억 소자의 제조 방법은, 상기 제 2의 기억 소자의 제조 방법이다.
본 기술의 제 1 및 제 2의 기억 장치는, 제 1 전극, 기억층 및 제 2 전극을 이 순서로 갖는 복수의 기억 소자와, 복수의 기억 소자에 대해 선택적으로 전압 또는 전류의 펄스를 인가하는 펄스 인가부를 구비하고, 복수의 기억 소자가 각각 상기 제 1 및 제 2의 기억 소자에 의해 구성되어 있는 것이다.
본 기술의 제 1 및 제 2의 기억 소자(기억 장치)에서는, 초기 상태(고저항 상태)의 소자에 대해 「정방향」(예를 들면 제 1 전극측을 부전위, 제 2 전극측을 정전위)의 전압 또는 전류 펄스가 인가되면, 이온원층에 포함되는 금속 원소가 이온화하여 저항 변화층 중으로 확산하고, 제 1 전극에서 전자와 결합하여 석출하고, 또는 저항 변화층 중에 머물러서 불순물 준위(準位)를 형성한다. 이에 의해 기억층 내에 금속 원소를 포함하는 전도 패스가 형성되고, 저항 변화층의 저항이 낮아진다(기록 상태). 이 저저항인 상태의 소자에 대해 「부방향」(예를 들면 제 1 전극측을 정전위, 제 2 전극측을 부전위)으로 전압 펄스가 인가되면, 제 1 전극에 석출하여 있던 금속 원소가 이온화하여 이온원층 중으로 용해한다. 이에 의해 금속 원소를 포함하는 전도 패스가 소멸하고, 저항 변화층의 저항이 높은 상태가 된다(초기 상태 또는 소거 상태). 여기서는, 저항 변화층이 불화물을 함유하고 있음에 의해, 또는, 제 1 전극이 불소 또는 인을 포함함에 의해, 기록 상태 또는 소거 상태로 하기 위한 큰 전압이 인가되어도, 그 영향을 받기 어렵다.
본 기술의 제 1 및 제 2의 기억 소자(기억 장치), 및 본 기술의 기억 소자의 제조 방법에 의하면, 저항 변화층이 불화물을 함유하고, 또는 제 1 전극이 불소 또는 인을 포함하도록 하였기 때문에, 전압 인가에 의한 영향을 받기 어렵다. 따라서, 저항 변화층의 열화에 기인하는 메모리 특성의 저하를 억제할 수 있다.
상기의 일반적인 설명과 하기의 상세한 설명은 예시적은 것이며, 특허청구범위에서 청구된 발명을 뒷받침하기 위한 것이다.
하기의 첨부된 도면은 본원의 이해를 돕기 위해 포함되었으며, 본원 명세서의 일부이다. 도면은 본원 명세서와 함께 실시예를 설명하며, 기술 원리의 설명을 보조할 것이다.
도 1은 본 개시된 제 1 및 제 2의 실시의 형태에 관한 기억 소자의 구성을 도시하는 단면도.
도 2는 도 1에 도시한 기억 소자의 변형예의 구성을 도시하는 단면도.
도 3은 도 1의 기억 소자를 사용한 메모리 셀 어레이의 구성을 도시하는 단면도.
도 4는 마찬가지로 메모리 셀 어레이의 평면도.
도 5의 A 및 B는 실시예 1에 관한 기억 소자에서 전류와 전압과의 관계의 한 예를 도시하는 특성도.
도 6의 A 및 B는 실시예 2에 관한 기억 소자에서 전류와 전압과의 관계의 한 예를 도시하는 특성도.
도 7의 A 및 B는 실시예 3에 관한 기억 소자에서 전류와 전압과의 관계의 한 예를 도시하는 특성도.
도 8의 A 및 B는 실시예 4에 관한 기억 소자에서 전류와 전압과의 관계의 한 예를 도시하는 특성도.
도 9의 A 및 B는 실시예 5에 관한 기억 소자에서 전류와 전압과의 관계의 한 예를 도시하는 특성도.
도 10의 A 및 B는 비교예 1에 관한 기억 소자에서 전류와 전압과의 관계의 한 예를 도시하는 특성도.
도 11의 A 및 B는 비교예 2에 관한 기억 소자에서 전류와 전압과의 관계의 한 예를 도시하는 특성도.
도 12의 A 및 B는 실시예 6에 관한 기억 소자에서 전류와 전압과의 관계의 한 예를 도시하는 특성도.
도 13의 A 및 B는 실시예 7에 관한 기억 소자에서 전류와 전압과의 관계의 한 예를 도시하는 특성도.
도 14의 A 및 B는 실시예 8에 관한 기억 소자에서 전류와 전압과의 관계의 한 예를 도시하는 특성도.
도 15의 A 및 B는 실시예 9에 관한 기억 소자에서 전류와 전압과의 관계의 한 예를 도시하는 특성도.
도 16의 A 및 B는 비교예 3에 관한 기억 소자에서 전류와 전압과의 관계의 한 예를 도시하는 특성도.
도 17의 A 및 B는 비교예 4에 관한 기억 소자에서 전류와 전압과의 관계의 한 예를 도시하는 특성도.
도 18은 제 1 전극에 불소를 포함하는 것을 도시하는 XPS 스펙트럼도.
도 19는 제 1 전극에 인을 포함하는 것을 도시하는 XPS 스펙트럼도.
이하, 본 기술의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제 1의 실시의 형태(기억 소자 : 기억층이 이온원층과 저항 변화층으로 구성되고, 저항 변화층이 불화물을 함유하는 기억 소자)
2. 변형예(기억 소자 : 이온원층이 이온 공급층과 중간층으로 구성되어 있는 기억 소자)
3. 제 2의 실시의 형태(기억 소자 : 하부 전극이 불소 또는 인을 포함하는 기억 소자)
4. 기록 장치
5. 실시예
[제 1의 실시의 형태]
(기억 소자)
도 1은, 본 개시된 제 1의 실시의 형태에 관한 기억 소자(1)의 단면 구성도이다. 이 기억 소자(1)는, 하부 전극(10)(제 1 전극), 기억층(20) 및 상부 전극(30)(제 2 전극)을 이 순서로 갖는 것이다.
하부 전극(10)은, 예를 들면, 후술(도 3)하는 바와 같이 CMOS(Complementary Metal Oxide Semiconductor) 회로가 형성된 기판(41)상에 마련되고, CMOS 회로부분과의 접속부로 되어 있다. 이 하부 전극(10)은, 반도체 프로세스에 사용되는 배선 재료, 예를 들면, W(텅스텐), WN(질화 텅스텐), 질화 티탄(TiN), Cu(구리), Al(알루미늄), Mo(몰리브덴), Ta(탄탈) 및 실리사이드 등에 의해 구성되어 있다. 하부 전극(10)이 구리 등의 전계에서 이온 전도가 생길 가능성이 있는 재료에 의해 구성되어 있는 경우에는 구리 등으로 이루어지는 하부 전극(10)의 표면을, 텅스텐, 질화 텅스텐, 질화 티탄, 질화 탄탈(TaN) 등의 이온 전도나 열확산하기 어려운 재료로 피복하도록 하여도 좋고. 또한, 후술하는 이온원층(21)에 알루미늄이 포함되어 있는 경우에는, 알루미늄보다도 이온화하기 어려운 재료, 예를 들면 크롬(Cr), 텅스텐, 코발트(Co), 실리콘(Si), 금(Au), 팔라듐(Pd), 몰리브덴, 이리듐(Ir), 티탄(Ti) 등 중의 적어도 1종을 포함하는 금속막이나, 이들의 산화막 또는 질화막을 사용하는 것이 바람직하다.
기억층(20)은 상부 전극(30)측의 이온원층(21) 및 하부 전극(10)측의 저항 변화층(22)에 의해 구성되어 있다. 본 실시의 형태에서는 이온원층(21), 저항 변화층(22)은 각각 상부 전극(30), 하부 전극(10)에 접하여 마련되어 있다.
이온원층(21)은, 저항 변화층(22)과 상부 전극(30) 사이에 마련되고, 저항 변화층(22)에 확산하는 가동(可動) 이온(양이온 및 음이온)으로 이루어지는 원소를 포함하고 있다. 양이온화 가능한 원소로서는, 예를 들면 구리, 알루미늄, 게르마늄(Ge) 및 아연(Zn) 등의 금속 원소를 1종 또는 2종 이상 포함한다. 더하여, 음이온화하는 이온 도전 재료로서, 산소(O), 텔루르(Te), 유황(S) 및 셀렌(Se) 등의 16족 원소(칼코겐 원소)를 적어도 1종 이상 포함한다. 금속 원소와 칼코겐 원소는 결합하여, 금속칼코게나이드층을 형성하고 있다. 이 금속칼코게나이드층은, 주로 비정질 구조를 가지며, 이온 공급원으로서의 역할을 다하는 것이다.
양이온화 가능한 금속 원소는, 기록 동작시에 캐소드 전극(예를 들면 하부 전극(10)) 상에서 환원되어 금속 상태의 전도 패스(필라멘트)를 형성하기 위해, 상기 칼코겐 원소가 포함되는 이온원층(21) 중에서 금속 상태로 존재하는 것이 가능한 화학적으로 안정한 원소가 바람직하다. 이와 같은 금속 원소로서는, 상기 금속 원소 외에, 예를 들면 주기율표상의 4A, 5A, 6A족의 천이금속 원소, 즉 티탄, 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈, 크롬, 몰리브덴 및 텅스텐을 들 수 있다. 이들 원소 중의 1종 또는 2종 이상을 사용할 수 있다. 이 밖에, 은(Ag) 및 실리콘 등을 이온원층(21)의 첨가 원소로서 사용하도록 하여도 좋다.
이와 같은 이온원층(21)의 구체적인 재료로서는, 예를 들면, ZrTeAl, TiTeAl, CrTeAl, WTeAl 및 TaTeAl을 들 수 있다. 또한, 예를 들면, ZrTeAl에 대해, 구리를 첨가한 CuZrTeAl, 또한 게르마늄을 첨가한 CuZrTeAlGe, 더하여 첨가 원소를 포함하는 CuZrTeAlSiGe로 하여도 좋다. 또는, 알루미늄에 대신하여 마그네슘을 사용한 ZrTeMg로 하여도 좋다. 이온화하는 금속 원소로서, 지르코늄 대신에 티탄이나 탄탈 등의 다른 천이금속 원소를 사용한 경우에도 첨가 원소는 같은 것을 사용할 수 있고, 예를 들면 TaTeAlGe 등으로 하는 것도 가능하다. 또한, 이온 도전 재료로서는 텔루르 이외에 상기한 바와 같이 유황, 셀렌 또는 요오드(I)를 사용하여도 좋고, 구체적으로는, ZrSAl, ZrSeAl, ZrIAl 및 CuGeTeAl 등을 사용할 수도 있다. 알루미늄을 반드시 포함할 필요는 없고, CuGeTeZr 등을 사용하여도 좋다.
또한, 이온원층(21)에는, 기억층(20)에서의 고온 열처리시의 막 벗겨짐을 억제하는 등의 목적으로, 그 밖의 원소가 첨가되어 있어도 좋다. 예를 들면, 실리콘은, 유지 특성의 향상도 동시에 기대할 수 있는 첨가 원소이고, 이온원층(21)에 지르코늄과 함께 첨가하는 것이 바람직하다. 단, 실리콘 첨가량이 너무 적으면 막 벗겨짐 방지 효과를 바랄 수가 없고, 역으로 너무 많으면 양호한 메모리 동작 특성이 얻어지지 않는다. 이 때문에, 이온원층(21) 중의 실리콘의 함유량은 10 내지 45% 정도의 범위 내인 것이 바람직하다.
저항 변화층(22)은, 이온원층(21)과 하부 전극(10) 사이에 마련되고, 전기 전도에 대한 배리어로서의 기능을 갖는 것이다. 하부 전극(10)과 상부 전극(30) 사이에 소정의 전압을 인가한 경우에 저항 변화층(22)의 저항치는 변화한다.
본 실시의 형태에서, 이 저항 변화층(22)은 불화물을 함유하고 있다. 불소(F)는 높은 전기 음성도를 갖기 때문에, 불화물의 대부분은 이온 결합과 같은 강한 결합에 의해 구성 원소끼리가 결부되어 있는 것이 많다. 이와 같은 불화물을 함유함에 의해, 저항 변화층(22)은 전압 인가, 예를 들면 반복되는 전압 인가, 급격한 인가 전압의 크기의 변화 또는 고전압 인가 등에 대해 영향을 받기 어려워지고, 열화가 억제된다. 즉, 종래보다 저항 변화층(22)의 절연 내압을 향상시키는 것이 가능해진다. 이와 같은 절연 내압성을 향상시키는 관점에서, 제조시에는 저항 변화층(22)에 불화물을 5% 이상 함유시켜 두는 것이 바람직하고, 저항 변화층(22)을 불화물만에 의해 형성하여 두는 것이 보다 바람직하다. 5% 이상이면, 산불화물(酸弗化物)이 저항 변화층(22)중에서 네트워크를 형성할 수 있기 때문이다.
상기한 바와 같이 저항 변화층(22)에 함유되는 불화물은, 구성 원소끼리의 결합력이 강한 것이 바람직하고, 또한, 전기 전도에 대한 배리어로서의 역할을 담당하기 때문에 높은 저항치를 갖는 것이 바람직하다. 불화물에는, 밴드 갭이 크고, 저항치가 높은 것이 많이 존재한다. 구체적으로는, 알칼리 금속의 불화물인 불화 리튬(LiF), 불화 칼륨(KF), 알칼리토류 금속의 불화물인 불화 마그네슘(MgF2), 불화 칼슘(CaF2), 불화 스트론튬(SrF2), 불화 바륨(BaF2), 제 13족 원소(토류(土類) 금속)의 불화물인 불화 알루미늄(AlF3), 불화 갈륨(GaF3), 란타노이드의 불화물인 불화 란탄(LaF3), 불화 세륨(CeF3), 불화 프라세오디뮨(PrF3), 불화 네오디뮴(NdF3), 불화 사마륨(SmF3), 불화 유로퓸(EuF3), 불화 가돌리늄(GdF3), 불화 홀뮴(HoF3), 불화 에르븀(ErF3), 불화 튤륨(TmF3), 불화 이테르븀(YbF3), 또는 그 밖의 불화물로서 불화 카드늄(CdF2), 불화 이트륨(YF3)을 사용하는 것이 바람직하다. 그 중에서도, 불화물로서 불소와 이온화 경향이 높은 원소와의 조합을 사용하는 것이 바람직하고, 절연 내압, 고저항성 및 취급 쉬움을 고려하면 불화 마그네슘, 불화 칼슘, 불화 알루미늄 및 불화 리튬이 보다 바람직하다. 각각의 화합물의 밴드 갭은, 불화 마그네슘 6eV, 불화 칼슘 10eV, 불화 알루미늄 11eV, 불화 리튬 11eV이다. 또한, 불화 나트륨(NaF)에 대해서도, 첨가물을 가하는 등 하여, 저항치가 높은 상태라면 사용할 수 있다. 단, 저항 변화층(22)의 저항치에 따라서는, 기록 임계치 전압이 지나치게 커질 우려가 있기 때문에 저항 변화층(22)의 초기 저항치는 1Ω 이상 1G옴 이하가 되도록 조정하는 것이 바람직하다. 저항 변화층(22)에 포함되는 불화물은 1종류이라도 좋고, 2종류 이상이라도 좋다.
또한, 저항 변화층(22)은 예를 들면, 플라즈마 산화 등에 의해 산화되고, 산소(O)를 함유하고 있는 것이 바람직하다. 후술하는 바와 같이, 저항 변화층(22)은 불화물을 스퍼터링에 의해 성막하여 형성하는데, 이 때 불화물의 일부가 환원될 우려가 있다. 성막 후, 산화를 행함에 의해, 안정한 저항 변화층(22)이 형성된다고 생각되고, 결과로서 우수한 메모리 특성을 나타내는 기억 소자(1)를 얻을 수 있다. 산화에 대신하여, 불소와 산소를 포함하는 화합물을 저항 변화층(22)에 사용하도록 하여도 좋고. 또한 질소(N)와 같은 그 밖의 원소가 저항 변화층(22)에 포함되어 있어도 좋다.
상부 전극(30)은, 하부 전극(10)과 마찬가지로 공지의 반도체 재료를 사용할 수 있지만, 포스트 어닐을 경유하여도 이온원층(21)과 반응하지 않는 안정한 재료가 바람직하다.
본 실시의 형태의 기억 소자(1)에서는, 도시하지 않은 전원 회로(펄스 인가 수단)로부터 하부 전극(10) 및 상부 전극(30)을 통하여 전압 펄스 또는 전류 펄스를 인가하면, 기억층(20)의 전기적 특성(저항치)이 변화하는 것이고, 이에 의해 정보의 기록, 소거, 또한 판독이 행하여진다. 이하, 그 동작을 구체적으로 설명한다.
우선, 예를 들면 상부 전극(30)측이 정전위, 하부 전극(10)측이 부전위가 되도록 하여 기억 소자(1)에 대해 정전압을 인가하면, 이온원층(21)에 포함되는 금속 원소가 이온화하여 저항 변화층(22)에 확산하고, 하부 전극(10)측에서 전자와 결합하여 석출한다. 또는, 이온화한 금속 원소는, 저항 변화층(22)중에 머물러서 불순물 준위를 형성한다. 그 결과, 하부 전극(10)과 기억층(20)과의 계면에 금속 상태로 환원된 저저항의 금속 원소의 전도 패스가 형성된다. 이에 의해 기억층(20)의 저항치가 낮아지고, 초기 상태의 저항치(고저항 상태)보다도 낮은 저항치(저저항 상태)로 변화한다.
그 후, 정전압을 제거하여 기억 소자(1)에 걸리는 전압을 없애도, 저저항 상태가 유지된다. 이에 의해 정보가 기록된 것이 된다. 한 번만 기록 가능한 기억 장치, 이른바 PROM(Programmable Read Only Memory)에 사용하는 경우에는, 상술한 기록 과정만으로 기록은 완결된다.
한편, 소거가 가능한 기억 장치, 즉, RAM(Random Access Memory) 또는 EEPROM(Electronically Erasableand Programmable ReadOnly Memory) 등에의 응용에는 소거 과정이 필요하다. 소거 과정에서는, 예를 들면 상부 전극(30) 측이 부전위, 하부 전극(10) 측이 정전위가 되도록, 기억 소자(1)에 대해 부전압을 인가한다. 이에 의해, 기억층(20) 내에 형성되어 있던 전도 패스의 금속 원소가 이온화하고, 전도 패스가 소멸, 또는 감소하여 저항치가 높아진다.
그 후, 부전압을 제거하여 기억 소자(1)에 걸리는 전압을 없애도, 저항치가 높아진 상태로 유지된다. 이에 의해 기록된 정보가 소거되게 된다. 이와 같은 과정을 반복함에 의해, 기억 소자(1)에의 정보의 기록과 기록된 정보의 소거를 반복하여 행할 수 있다.
예를 들면, 저항치가 높은 상태를 「0」의 정보에, 저항치가 낮은 상태를 「1」의 정보에, 각각 대응시키면, 정전압의 인가에 의한 정보의 기록 과정에서 「0」부터 「1」로 변하고, 부전압의 인가에 의한 정보의 소거 과정에서 「1」부터 「0」으로 변한다. 또한, 여기서는 기억 소자(1)를 저저항화하는 동작 및 고저항화하는 동작을 각각 기록 동작 및 소거 동작에 대응시켰지만, 그 대응 관계는 역으로 정의해도 좋다.
기록 데이터를 복조하기 위해서는, 초기의 저항치와 기록 후의 저항치의 비는 클수록 바람직하다. 단, 상술한 바와 같이 저항 변화층(22)의 저항치가 너무 큰 경우에는, 기록, 즉 저저항화하는 것이 곤란해지고, 기록 임계치 전압이 지나치게 커지기 때문에, 초기 저항치는 1GΩ 이하로 조정된다. 저항 변화층(22)의 저항치는, 예를 들면, 저항 변화층(22)의 두께 등에 의해 제어하는 것이 가능하다.
본 실시의 형태에서는, 저항 변화층(22)이 불화물을 함유하고 있기 때문에, 기록 과정 또는 소거 과정에서의 전압 인가, 예를 들면 반복되는 전압 인가 또는 고전압 인가에 의해서도, 영향을 받기 어렵다. 상세하게는, 전기 음성도가 높은 불소를 저항 변화층(22)에 함유시킴에 의해, 저항 변화층(22)에서의 구성 원소끼리의 결합 상태가 강고하게 되고, 전압 인가의 영향을 받기 어려워지다. 따라서, 예를 들면 산화 가돌리늄막 등을 사용하고 있던 종래와 비교하여, 저항 변화층(22)의 절연 내압성이 향상하고, 저항 변화층(22)의 열화에 기인하는 기억 소자(1)의 메모리 특성의 저하를 억제할 수 있다.
또한, 본 실시의 형태에서는, 이온원층(21)이 상술한 구리, 알루미늄, 게르마늄 또는 아연 등(이하, 구리 등이라고 한다) 외에 지르코늄을 함유하는 것이 바람직하다.
예를 들면, 이온원층(21)이 지르코늄을 포함하지 않고, 금속 원소로서 구리만을 함유하는 경우, 기록 동작에 의해 형성된 구리 당독의 금속 필라멘트는, 이온원층(21)에 용해하기 쉽고, 기록 전압 펄스가 인가되지 않는 상태(데이터 유지 상태)에서는, 재차 이온화하여, 고저항 상태로 천이하여 버린다. 한편, 이온원층(21)중에 지르코늄이 포함되어 있으면, 구리 등과 함께, 지르코늄이 이온화 원소로서 작용하여, 구리 등과 지르코늄이 혼재한 전도 패스가 형성된다. 지르코늄은, 기록 동작시에 캐소드 전극(예를 들면 하부 전극(10)) 상에서 환원됨과 함께, 기록 후의 저저항 상태에서는 금속 상태의 필라멘트를 형성하고 있다고 생각된다. 지르코늄이 환원된 금속 필라멘트는, 칼코겐 원소를 포함하는 이온원층(21)에 비교적 용해되기 어렵고, 한 번 기록 상태(저저항 상태)가 된 경우에 구리 등 단독의 전도 패스의 경우보다도 저저항 상태를 유지하기 쉽다.
또한, 소거 상태에서 이온원층(21)중에 이온으로서 용해하고 있는 지르코늄은, 적어도 구리보다도 이온 이동도가 낮고, 온도 상승 또는 장시간의 방치에 의해서도 이동이 생기기 어렵다. 즉, 캐소드 전극(예를 들면 하부 전극(10)) 상에서의 석출이 일어나기 어렵고, 고저항 상태가 유지된다. 따라서, 구리 등과 지르코늄을 조합시킴에 의해 저항치의 유지 성능을 향상시킬 수 있다.
또한, 이온원층(21)은 알루미늄을 포함하는 것이 바람직하다. 소거 동작에서, 예를 들면 상부 전극(30)측이 부전위, 하부 전극(10)측이 정전위가 되도록 기억 소자(1)에 부전압을 인가하면, 이온원층(21)에 포함되는 알루미늄이 상부 전극(30) 측으로 이동하고, 상부 전극(30)과의 계면에 산화막이 형성된다. 이 안정한 알루미늄의 산화막에 의해, 고저항 상태(소거 상태)가 안정화된다. 알루미늄 외에, 마찬가지의 작용을 나타내는 게르마늄 등을 포함하고 있어도 좋다.
상기한 바와 같이, 이온원층(21)이 알루미늄, 게르마늄 또는 지르코늄을 포함하는 경우, 저항치의 유지 성능을 향상시킬 수 있다. 따라서, 이 높은 저항치 유지 성능을 이용하여, 고저항 상태와 저저항 상태 사이의 중간적인 상태를 안정하게 유지할 수 있으면 2치(値)뿐만 아니라 다치(多値) 기록 가능한 기억 소자가 실현 가능해진다. 중간적인 상태는, 저저항으로부터 고저항으로 변화시킬 때의 소거 전압을 조정함에 의해, 또는 고저항으로부터 저저항으로 변화시킬 때의 기록 전류를 변경하여 석출하는 원자의 량(量)을 조정함에 의해, 만들어 내는 것이 가능하다.
그런데, 기록·소거 동작 특성이나 저항치의 유지 특성 등 메모리 동작상의 중요한 여러 특성은, 이온원층(21)에 포함되는 원소의 종류 및 그 첨가량이 크게 영향을 준다.
예를 들면, 지르코늄의 첨가량이 적으면 상술한 저항치의 유지 효과가 낮기 때문에, 이온원층(21) 중의 지르코늄의 함유량은 7.5원자% 이상인 것이 바람직하다. 한편, 너무 많으면 이온원층(21)의 저항치가 지나치게 내려가 이온원층(21)에 유효한 전압 인가를 행할 수가 없게 된다. 따라서, 이온원층(21) 중의 지르코늄의 함유량은 7.5 이상 26원자% 이하인 것이 보다 바람직하다.
적량의 구리를 이온원층(21)에 첨가하면 비정질화가 촉진되고, 또한, 상술한 바와 같이, 구리와 지르코늄과의 조합에 의해 저항치 유지 성능이 향상한다. 따라서, 구리를 이온원층(21)에 첨가하는 것이 바람직하다.
상술한 바와 같이, 저항치의 유지 성능의 점에서 이온원층(21)에 알루미늄이 포함되어 있는 것이 바람직하고, 충분한 효과를 얻기 위해 30원자% 이상 함유되어 있는 것이 바람직하다. 한편, 알루미늄의 함유량이 너무 많으면, 알루미늄 이온의 이동이 생기기 쉬워지고, 알루미늄 이온의 환원에 의해 기록 상태가 만들어져 버린다. 알루미늄은 칼코게나이드의 고체 전해질중에서 금속 상태의 안정성이 낮기 때문에, 저저항인 기록 상태의 유지 성능이 저하된다. 따라서, 알루미늄은 이온원층(21)중에 30 이상 50원자% 이하로 포함되어 있는 것이 보다 바람직하다.
게르마늄은 반드시 포함되어 있지 않아도 좋지만, 게르마늄의 함유량이 너무 많으면 기록 유지 특성이 저하되기 때문에, 게르마늄을 첨가하는 경우는 15원자% 이하로 하는 것이 바람직하다.
이하, 본 실시의 형태의 기억 소자(1)의 제조 방법에 관해 설명한다.
우선, 선택 트랜지스터 등의 CMOS 회로가 형성되는 기판(41)(후술하는 도 3)상에, 예를 들면 질화 티탄으로 이루어지는 하부 전극(10)의 플러그를 형성한다. 그 후, 필요하면 역스퍼터 등으로, 하부 전극(10)의 표면상의 산화물 등을 제거한다.
계속해서, 예를 들면 2.0㎚의 두께로 불화 마그네슘을 성막하여 저항 변화층(22)을 형성하고, 계속해서 두께 45㎚의 CuZrTeAl로 이루어지는 이온원층(21) 및 지르코늄으로 이루어지는 상부 전극(30)까지를 각 층의 재료에 적응한 조성으로 이루어지는 타겟을 사용하여 스퍼터링 장치 내에서, 각 타겟을 교환함에 의해, 각 층을 연속하여 성막한다. 전극 지름은 50 내지 300㎚φ이다. 합금막은 구성 원소의 타겟을 사용하여 동시 성막한다.
상부 전극(30)까지 성막한 후, 상부 전극(30)에 접속하는 배선층(도시 생략)을 형성하고, 모든 기억 소자(1)와 공통 전위를 얻기 위한 콘택트부를 접속한다. 그 후, 적층막에 포스트 어닐 처리를 시행한다. 이상에 의해 도 1에 도시한 기억 소자(1)가 완성된다.
이와 같이 본 실시의 형태에서는, 저항 변화층(22)이 불화물을 함유하도록 하였기 때문에, 기록 과정 또는 소거 과정에서의 반복되는 전압 인가 및 고전압 인가에 의해서도, 영향을 받기 어렵다. 따라서, 종래보다도 저항 변화층(22)의 절연 내압성을 향상시켜, 저항 변화층(22)의 열화에 기인하는 기억 소자(1)의 메모리 특성의 저하를 억제할 수 있다.
이하, 상기 실시의 형태의 변형예 및 다른 실시의 형태에 관해 설명하지만, 이후의 설명에서 상기 실시의 형태와 동일 구성 부분에 관해서는 동일 부호를 붙이고 그 설명은 적절히 생략한다.
[변형예]
도 2는 상기 실시의 형태의 변형예에 관한 기억 소자(기억 소자(2))의 단면 구성을 도시하는 것이다. 이 기억 소자(2)는, 이온원층(21)이 중간층(21A) 및 이온 공급층(21B)의 적층 구조를 갖는 점에서 기억 소자(1)와 다른 것이다.
이온원층(21)은, 하부 전극(10)의 측부터 차례로, 중간층(21A)과, 이온 공급층(21B)이 적층된 2층 구조를 갖고 있다. 즉, 이온공 공급(21B)은, 중간층(21A)과 상부 전극(30) 사이에 마련되어 있다. 이온 공급층(21B)은, 상술한 이온원층(21)과 같은 구성, 즉, 구리, 알루미늄, 게르마늄 및 아연 등의 금속 원소를 1종 또는 2종 이상 및 칼코겐 원소와 함께, 티탄, 지르코늄, 하프늄, 바나듐, 니오브, 탄탈, 크롬, 몰리브덴 및 텅스텐으로 이루어지는 천이금속의 군중의 적어도 1종을 포함하고 있다. 중간층(21A)은, 이온 공급층(21B)에 포함되는 구리, 알루미늄, 게르마늄 및 아연 등의 금속 원소 중의 적어도 1종을 포함함과 함께, 텔루르, 유황 및 셀렌 중 적어도 1종의 칼코겐 원소를 포함하고 있다. 이와 같이 이온원층(21)을 적층 구조로 함에 의해, 상기 실시의 형태의 효과에 더하여, 유지 성능의 향상 및 저전류에서의 불휘발성 메모리 동작이 가능해진다.
중간층(21A)에서의 칼코겐 원소 함유량에 대한 구리, 알루미늄, 게르마늄 및 아연 등의 금속 원소 함유량의 비는, 이온 공급층(21B)에서의 칼코겐 원소 함유량에 대한 구리, 알루미늄, 게르마늄 및 아연 등의 금속 원소 함유량의 비보다도 작은 것이 바람직하다. 중간층(21A) 중의 구리, 알루미늄, 게르마늄 및 아연 등의 금속 원소는, 제조시에는 첨가하지 않고 중간층(21A)을 마련하고, 그 후의 이온 공급층(21B)과의 농도 구배에 의해 생긴 확산에 의해 존재하게 되기 때문에, 예를 들면 Al2Te3의 화학량론적 조성보다도 적어진다고 생각된다. 이와 같은 구리, 알루미늄, 게르마늄 및 아연 등의 금속 원소의 대부분은 이온 상태로 존재하고 있다고 생각되고, 인가한 전위가 효과적으로 이온 구동에 이용됨에 의해, 기억 소자(1)와 비교하여 유지 성능의 향상 및 저전류에서의 불휘발성 메모리 동작이 가능해진다.
또한, 이온원층(21)이 알루미늄을 포함하는 경우, 기록 동작(예를 들면 상부 전극(30)측이 정전위, 하부 전극(10)측이 부전위가 되도록 하여 기억 소자(2)에 대해 정전압을 인가)에 의해, 이온원층(21)중을 알루미늄 이온이 이동하여 하부 전극(10)과 이온원층(21)과의 계면 부근에 금속 상태에 가까운 알루미늄이 형성된다. 이 상태에서 기록 전압 바이어스를 멈추어서, 데이터 유지 상태로 하면, 금속 상태의 알루미늄은 용이하게 산화되고, 산화된 알루미늄은 고저항이 된다. 이것이 저저항 상태의 데이터 유지 불량의 원인이라고 생각된다.
그러나, 칼코겐 원소는, 금속 상태의 알루미늄과 용이하게 반응하기 때문에, 하부 전극(10)측의 중간층(21A)에 포함되는 칼코겐 원소의 양을 이온 공급층(21B)보다도 많게 함에 의해, 금속 상태의 알루미늄은, 산화되기 이전에 칼코겐 원소와 반응한다. 따라서, 데이터 유지 성능을 향상시킬 수 있다.
또한, 소거 동작(예를 들면 상부 전극(30)측이 부전위, 하부 전극(10)측이 정전위가 되도록 하여 기억 소자(2)에 대해 부전압을 인가)에서도, 칼코겐 원소를 많이 포함하는 중간층(21A)중에서는, 알루미늄 이온은 용이하게 이동할 수 있다. 즉, 소거 바이어스에서 알루미늄 이온이 공급되기 쉬워지고, 소거성능이 향상한다. 따라서, 저저항 상태와 고저항 상태의 저항 분리폭이 확대된다.
이와 같이 기억 소자(2)가 양호한 데이터 유지 성능을 갖음에 의해, 더욱 저전류에서의 불휘발성 메모리 동작이 가능해진다. 이하, 이에 관해 설명한다.
일반적으로, 기억 소자를 트랜지스터와 조합시켜서 불휘발성 메모리 셀을 구성하는 경우, 선단(先端)의 반도체 프로세스에서 메모리 셀을 대용량화하기 위해서는, 기억 소자의 미세화에 더하여, 트랜지스터의 미세화가 이루어진다. 트랜지스터는 사이즈를 미세화할수록 구동 전류가 저하되어 가기 때문에, 고용량이며 소비 전력이 낮은 불휘발성 메모리의 실현에는, 저전류로 재기록한 상태에서의 데이터 유지 성능을 향상시켜야 한다. 또한, 고속으로의 재기록 동작을 실현하기 위해서는, 미세 트랜지스터에 의한 저전류이면서 나노초 단위의 단(短)펄스로 고속으로 재기록한 저항 상태의 유지가 필요해진다.
그러나, 보다 작은 재기록 에너지에 의한 저항 상태의 유지는 열 요란(擾亂)에 의한 영향을 받기 쉽기 때문에, 저전류, 고속일수록, 데이터 유지는 곤란해진다. 여기서, 기억 소자(2)는, 양호한 데이터 유지 성능을 갖기 때문에, 저전류로 재기록된 데이터의 유지가 가능, 즉 저전류에서의 불휘발성 메모리 동작이 가능해진다.
[제 2의 실시의 형태]
다음에, 본 개시된 제 2의 실시의 형태에 관한 기억 소자(기억 소자(3))에 관해 설명한다. 이 기억 소자(3)는, 상기 제 1의 실시의 형태 및 변형예의 기억 소자(1, 2)와 마찬가지로 하부 전극(11)(제 1 전극), 기억층(60) 및 상부 전극(30)(제 2 전극)을 이 순서로 갖는 것이고(도 1), 기억층(60)은, 하부 전극(11)측의 저항 변화층(62)과, 상부 전극(30)측의 이온원층(61)을 구비하고 있다. 기억 소자(3)는, 하부 전극(11)에 불소 또는 인(P)을 함유하고 있는 점에서 기억 소자(1, 2)와 다른 것이다.
하부 전극(11)은, 하부 전극(11)의 형성시에 불소 또는 인을 예를 들면 5% 이상 함유하고 있다. 전기 음성도가 높은 불소 또는 인을 하부 전극(11)이 함유하고 있음에 의해, 저항 변화층(62)의 열화가 억제되고, 절연 내압이 향상한다. 하부 전극(11)은, 불소와 인 사이에서, 보다 전기 음성도가 높은 불소를 함유하고 있는 것이 바람직하다. 또한, 불소 또는 인을 함유시켜서 하부 전극(11)을 형성한 후, 하부 전극(11)의 산화를 행함에 의해 하부 전극(11)의 표면, 즉, 하부 전극(11)과 저항 변화층(62) 사이의 하부 전극(11)에 접한 면상에 산불화막 또는 인산화막이 형성된다. 이 산불화막 또는 인산화막에 의해, 더욱 절연 내압은 향상한다. 이 산불화막 또는 인산화막은, 불소 또는 인을 함유하지 않는 산화막과 비교하여, 보다 많은 종류의 원소에 의해 구성된 막이 되기 때문에, 서로의 결합이 보완된, 보다 강고하고 안정한 막이 된다.
저항 변화층(62)은, 예를 들면, 음이온 성분으로서 거동하는 Te를 주성분으로 하는 화합물로 구성되어 있다. 이와 같은 화합물로서는, 예를 들면 AlTe, MgTe 또는 ZnTe 등을 들 수 있다. 이 저항 변화층(62)에 불소 또는 인이 포함되어 있어도 좋다. 또한, 상기한 기억 소자(1, 2)와 같이, 저항 변화층(62)이 불화물에 의해 구성되어 있어도 좋다. 저항 변화층(62)의 구성 재료는, Te를 주성분으로 하는 화합물로 한정되지 않고, GaOx, AlOx 등의 산화물이라도 좋다.
이온원층(61)은, 단층 구조(도 1)라도, 상기 변형예에서 설명한 바와 같이, 중간층(61A)과 이온 공급층(61B)과의 적층 구조(도 2)라도 좋다.
본 실시의 형태의 기억 소자(3)는, 예를 들면, 이하와 같이 제조한다.
우선, 예를 들면 질화 티탄에, SF6를 포함하는 가스를 사용하여 에칭을 행한다. 이에 의해 질화 티탄에 플라즈마 불화가 이루어져, 불소를 함유하는 하부 전극(11)을 형성할 수 있다. 이 조작에 의해, 확실하게 하부 전극(11)에 불소가 포함되는 것은, XPS(X-ray Photoelectron Spectroscopy) 측정에 의해 확인하고 있다. XPS 스펙트럼의 결과를 도 18에 도시한다. 실선이 플라즈마 불화를 시행한 하부 전극(11)의 스펙트럼을 나타내고, 파선이 플라즈마 불화를 행하지 않은 것의 스펙트럼을 나타낸다. 또한, 플라즈마 불화에 대신하여, 인을 포함하는 약액을 사용하여 질화 티탄을 세정함에 의해, 인을 함유하는 하부 전극(11)을 형성할 수 있다. 도 19에 도시한 바와 같이, 마찬가지로 하부 전극(11)이 인을 포함하고 있는 것을 확인하고 있다.
뒤이어, 이 하부 전극(11)의 표면을 실온에서 산소 분위기속에 쬔다. 이에 의해, 하부 전극(11)의 표면에 산불화막 또는 인산화가 형성된다. 하부 전극(11)의 산화는, 산소 분위기에의 샘플의 투입 외에, 예를 들면 플라즈마 산화 등의 적극적인 산화 처리를 행하도록 하여도 좋고. 또한, 별도 공정에 의해 산불화막 또는 인산화막을, 하부 전극(11)상에 형성하여도 좋다.
하부 전극(11)의 표면을 산화시킨 후, 상기 제 1의 실시의 형태와 마찬가지로 하여 저항 변화층(62), 이온원층(61) 및상 전극(30)을 형성하고, 최후에 예를 들면 320℃, 2시간의 열처리를 행하여, 기억 소자(3)를 제조한다.
[기억 장치]
상기 기억 소자(1, 2, 3)를 다수, 예를 들면 열형상(列形狀)이나 매트릭스형상으로 배열함에 의해, 기억 장치(메모리)를 구성할 수 있다. 이때, 각 기억 소자(1, 2, 3)에, 필요에 응하여, 소자 선택용의 MOS(Metal Oxide Semiconductor) 트랜지스터, 또는 다이오드를 접속하여 메모리 셀을 구성하고, 또한 배선을 통하여, 센스 앰프, 어드레스 디코더, 기록·소거·판독 회로 등에 접속하면 좋다.
도 3 및 도 4는 다수의 기억 소자(1, 2, 3)를 매트릭스형상으로 배치한 기억 장치(메모리 셀 어레이(4))의 한 예를 도시한 것이고, 도 3은 단면 구성, 도 4는 평면 구성을 각각 나타내고 있다. 이 메모리 셀 어레이(4)에서는, 각 기억 소자(1, 2, 3)에 대해, 그 하부 전극(10, 11)측에 접속되는 배선과, 그 상부 전극(30)측에 접속되는 배선이 교차하도록 마련되고, 예를 들면 이들 배선의 교차점 부근에 각 기억 소자(1, 2, 3)가 배치되어 있다.
각 기억 소자(1, 2, 3)는 저항 변화층(22, 62), 이온원층(21, 61) 및 상부 전극(30)의 각 층을 공유하고 있다. 즉, 저항 변화층(22, 62), 이온원층(21, 61) 및 상부 전극(30) 각각은 각 기억 소자(1, 2, 3)에 공통의 층(동일층)에 의해 구성되어 있다. 상부 전극(30)은, 인접 셀에 대해 공통의 플레이트 전극(PL)으로 되어 있다.
한편, 하부 전극(10, 11)은, 메모리 셀마다 개별적으로 마련됨에 의해, 인접 셀 사이에서 전기적으로 분리되어 있고, 각 하부 전극(10, 11)에 대응한 위치에 각 메모리 셀의 기억 소자(1, 2, 3)가 규정된다. 하부 전극(10, 11)은 각각 대응하는 셀 선택용의 MOS 트랜지스터(Tr)에 접속되어 있고, 각 기억 소자(1, 2, 3)는 이 MOS 트랜지스터(Tr)의 상방에 마련되어 있다.
MOS 트랜지스터(Tr)는, 기판(41) 내의 소자 분리층(42)에 의해 분리된 영역에 형성된 소스/드레인 영역(43)과 게이트 전극(44)에 의해 구성되어 있다. 게이트 전극(44)의 벽면에는 사이드 월 절연층이 형성되어 있다. 게이트 전극(44)은, 기억 소자(1, 2)의 한쪽의 어드레스 배선인 워드선(WL)을 겸하고 있다. MOS 트랜지스터(Tr)의 소스/드레인 영역(43)의 한쪽과, 기억 소자(1, 2, 3)의 하부 전극(10, 11)이, 플러그층(45), 금속 배선층(46) 및 플러그층(47)을 통하여 전기적으로 접속되어 있다. MOS 트랜지스터(Tr)의 소스/드레인 영역(43)의 다른쪽은, 플러그층(45)을 통하여 금속 배선층(46)에 접속되어 있다. 금속 배선층(46)은, 기억 소자(1, 2, 3)의 다른쪽의 어드레스 배선인 비트선(BL)(도 4 참조)에 접속되어 있다. 또한, 도 4에서는, MOS 트랜지스터(Tr)의 액티브 영역(48)을 쇄선으로 나타내고 있고, 콘택트부(51)는 기억 소자(1, 2, 3)의 하부 전극(10, 11), 콘택트부(52)는 비트선(BL)에 각각 접속되어 있다.
이 메모리 셀 어레이(4)에서는, 워드선(WL)에 의해 MOS 트랜지스터(Tr)의 게이트 전극(44)을 온 상태로 하여, 비트선(BL)에 전압을 인가하면, MOS 트랜지스터(Tr)의 소스/드레인 영역(43)을 통하여, 선택된 메모리 셀의 하부 전극(10, 11)에 전압이 인가된다. 여기서, 하부 전극(10, 11)에 인가된 전압의 극성이, 상부 전극(30)(플레이트 전극(PL))의 전위에 비하여 부전위가 되는 경우는, 기억 소자(1, 2, 3)의 저항치가 저저항 상태로 천이한다. 이에 의해 선택된 메모리 셀에 정보가 기록된다. 다음에 하부 전극(10, 11)에, 상부 전극(30)(플레이트 전극(PL))에 비하여 정전위의 전압이 인가되면, 기억 소자(1, 2, 3)의 저항 상태가 재차 고저항 상태로 천이한다. 이에 의해 선택된 메모리 셀에 기록된 정보가 소거된다. 기록된 정보의 판독을 행하는데는, 예를 들면 MOS 트랜지스터(Tr)에 의해 메모리 셀을 선택하고, 그 셀에 대해 소정의 전압 또는 전류를 인가한다. 이 때, 기억 소자(1, 2, 3)의 저항 상태에 의해, 기억 소자(1, 2, 3)에 걸리는 전류 또는 전압의 값은 다른 것으로 되고, 이것을 비트선(BL) 또는 플레이트 전극(PL)의 앞에 접속된 센스 앰프 등을 통하여 검출한다. 또한, 선택한 메모리 셀에 대해 인가하는 전압 또는 전류는, 기억 소자(1, 2, 3)의 저항 상태가 천이하는 전압 등의 임계치보다도 작게 한다.
상기 제 1, 제 2의 실시의 형태 및 변형예에 관한 기억 소자(1, 2, 3)는, 각종의 기억 장치에 적용할 수 있다. 예를 들면, 한 번만 기록이 가능한 PROM(Programmable Read Only Memory), 전기적으로 소거가 가능한 EEPROM(Erasableand Programmable Read Only Memory), 또는 고속으로의 기록·소거·재생이 가능한 RAM 등, 어느 기억 장치의 형태라도 적용하는 것이 가능하다.
[실시예]
이하, 본 기술의 구체적인 실시예에 관해 비교예를 참조하면서 설명한다.
(실시예 1)
처음에, 상기 제 1의 실시의 형태와 마찬가지로 하여 도 1에 도시한 기억 소자(1)를 제작하였다. 우선, 150㎚φ 상당의 면적에서 질화 티탄으로 이루어지는 하부 전극(10)을 형성하고, 뒤이어 2㎚의 두께로 불화 마그네슘으로 이루어지는 저항 변화층(22), 45㎚의 두께로 CuZrTeAl(Cu11%-Zr12%-Te30%-Al47%)의 이온원층(21) 및 20㎚의 두께로 지르코늄으로 이루어지는 상부 전극(30)을 스퍼터링에 의해 적층하였다. 불화 마그네슘은 RF(RadioFrequency) 마그네트론 스퍼터링에 의해 성막하였다. 최후에 포토 리소그래피를 이용하여 가공을 행하여, 기억 소자(1)를 제작하였다. 실시예 1의 조성 및 막두께를 간략적으로 나타내면 이하와 같이 된다.
TiN/MgF2(2㎚)/CuZrTeAl(45㎚)/Zr(20㎚)
(실시예 2)
이온원층(21)을, 텔루르로 이루어지는 두께 3㎚의 중간층(21A) 및 CuZrTeAl(Cu11%-Zr12%-Te30%-Al47%)로 이루어지는 두께 45㎚의 이온 공급층(21B)의 2층으로 이루어지는 적층 구조로서 형성하였다. 이 점을 제외하고, 실시예 1과 마찬가지로 하여, 도 2에 도시한 기억 소자(2)를 제작하였다. 실시예 2의 조성 및 막두께를 간략적으로 나타내면 이하와 같이 된다.
TiN/MgF2(2㎚)/Te(3㎚)/CuZrTeAl(45㎚)/Zr(20㎚)
(실시예 3)
저항 변화층(22)을, 두께 0.5㎚의 불화 알루미늄, 이온원층(21)을, 텔루르로 이루어지는 두께 5㎚의 중간층(21A) 및 CuZrTeAl(Cu13%-Zr13%-Te33%-Al41%)로 이루어지는 두께 50㎚의 이온 공급층(21B)에 의해 형성하였다. 불화 알루미늄은 RF 마그네트론 스퍼터링에 의해 성막하였다. 이 점을 제외하고, 실시예 1과 마찬가지로 하여, 도 2에 도시한 기억 소자(2)를 제작하였다. 실시예 3의 조성 및 막두께를 간략적으로 나타내면 이하와 같이 된다.
TiN/AlF3(0.5㎚)/Te(5㎚)/CuZrTeAl(50㎚)/Zr(55㎚)
(실시예 4)
저항 변화층(22)을, 두께 1㎚의 불화 알루미늄, 이온원층(21)을, 텔루르로 이루어지는 두께 5㎚의 중간층(21A) 및 CuZrTeAl(Cu13%-Zr13%-Te33%-Al41%)로 이루어지는 두께 50㎚의 이온 공급층(21B)에 의해 형성하였다. 즉, 실시예 3과 저항 변화층(22)의 두께만을 바꾸고 각 층을 적층하고 있다. 이 점을 제외하고 실시예 1과 마찬가지로 하여, 도 2에 도시한 기억 소자(2)를 제작하였다. 실시예 4의 조성 및 막두께를 간략적으로 나타내면 이하와 같이 된다.
TiN/AlF3(1㎚)/Te(5㎚)/CuZrTeAl(50㎚)/Zr(55㎚)
(실시예 5)
두께 0.5㎚의 불화 알루미늄에 의해 형성한 후, 이 불화 알루미늄 막에 플라즈마 산화를 행하여 저항 변화층(22)을 형성하였다. 뒤이어, 이온원층(21)을, 텔루르로 이루어지는 두께 5㎚의 중간층(21A) 및 CuZrTeAl(Cu13%-Zr13%-Te33%-Al41%)로 이루어지는 두께 50㎚의 이온 공급층(21B)에 의해 형성하였다. 즉, 저항 변화층(22)에 플라즈마 산화를 행한 것을 제외하고, 각 층의 구성은 실시예 3과 마찬가지이다. 이 점을 제외하고, 실시예 1과 마찬가지로 하여, 도 2에 도시한 기억 소자(2)를 제작하였다. 실시예 5의 조성 및 막두께를 간략적으로 나타내면 이하와 같이 된다.
TiN/AlF3(0.5㎚)/플라즈마 산화/Te(5㎚)/CuZrTeAl(50㎚)/Zr(55㎚)
(비교예 1)
비교예 1로서, 우선, 150㎚φ 상당의 면적에서 질화 티탄으로 이루어지는 하부 전극을 형성하고, 뒤이어 2㎚의 두께의 산화 가돌리늄(GdOx)막(저항 변화층), 45㎚의 두께의 CuZrTeAlGe(Cu11%-Zr11%-Te29%-Al42%-Ge7%)로 이루어지는 막(이온원층) 및 50㎚의 두께의 텅스텐으로 이루어지는 상부 전극을 스퍼터링에 의해 적층하였다. 최후에 포토 리소그래피를 이용하여 가공을 행하여, 비교예 1에 관한 기억 소자를 제작하였다. 비교예 1의 조성 및 막두께를 간략적으로 나타내면 이하와 같이 된다.
TiN/GdOx(2㎚)/CuZrTeAlGe(45㎚)/W(50㎚)
(비교예 2)
비교예 2로서, 우선, 150㎚φ 상당의 면적에서 질화 티탄으로 이루어지는 하부 전극을 형성한 후, 플라즈마 산화를 행하였다. 뒤이어 2㎚의 두께의 텔루르화 알루미늄(AlTe)(Al10%-Te90%)으로 이루어지는 막, 60㎚의 두께의 CuZrTeAlGe(Cu13%-Zr13%-Te31%-Al37%-Ge6%)로 이루어지는 막(이온원층) 및 50㎚의 두께의 텅스텐으로 이루어지는 상부 전극을 스퍼터링에 의해 적층하였다. 최후에 포토 리소그래피를 이용하여 가공을 행하여, 비교예 2에 관한 기억 소자를 제작하였다. 비교예 2의 조성 및 막두께를 간략적으로 나타내면 이하와 같이 된다.
TiN/플라즈마 산화/AlTe(2㎚)/CuZrTeAlGe(45㎚)/W(50㎚)
또한, 상기한 비교예 2의 각 층의 조성은 제작시의 것이고, 실제는 플라즈마 산화 및 제조 공정에서 행하여지는 열처리(320℃ 어닐)에 의해, 이하와 같이 되어 있다고 예측된다. 즉, 산화 알루미늄층(AlOx)이 저항 변화층에 상당한다.
TiN/TiON/AlOx/AlTe/CuZrTeAlGe(45㎚)/W(50㎚)
이와 같이 하여 제작한 실시예 1 내지 5 및 비교예 1, 2의 기억 소자에 트랜지스터(W(채널 폭)/L(채널 길이)=0.7/0.34㎛)을 구동하여, 전압을 인가하고, 전류치의 변화를 측정하였다. 이 때의 실시예 1 내지 5 및 비교예 1, 2에서의 전류와 전압의 관계를 도시하는 특성도를 각각 도 5의 A와 B 내지 도 11의 A와 B에 도시한다. 도 5의 A 내지 도 11의 A에서는, 연속적으로 전압을 0→ 2.5→ -1.5V와 같이 인가하였다. 도 5의 B 내지 도 11의 B에서는, 0→ 3→ 0V와 같이 인가하였다. 또한, 도 9의 B의 종축만 축척을 바꾸고 기재하고 있다.
연속적으로 전압을 0→ 2.5→ -1.5V와 같이 인가한 경우, 실시예 1 내지 5 및 비교예 1, 2 함께, 정(正)의 전압을 인가하여 가면, 고저항의 초기 상태로부터 저저항 상태로 스위치하고, 부의 전압 인가로 전환하면, 재차 고저항 상태로 스위치하고 있다. 즉, 메모리 스위칭 특성을 나타내고 있다(도 5의 A 내지 도 11의 A). 그러나, 0→ 3→ 0V와 같이 전압을 인가한 경우, 고저항 상태가 유지되어야 함에도 불구하고, 도 10의 B, 도 11의 B에서는 같은 크기의 인가 전압에 대해, 전류치가 올라가 있다. 즉, 비교예 1, 2에서는 저항치가 내려가 버려, 비교예 1의 산화 가돌리늄층 및 비교예 2의 산화 알루미늄층의 열화에 기인하는 메모리 특성의 저하가 생기고 있다.
한편, 실시예 1 내지 5의 도 5의 B 내지 도 9의 B에서는, 전류치의 증대는 보여지지 않고, 고저항 상태가 유지되어 있다. 따라서, 저항 변화층(22)에 불화물을 함유시킴에 의해, 저항 변화층(22)의 열화에 기인하는 메모리 특성의 저하가 억제되는 것이 확인되었다. 이와 같은 효과는, 이온원층(21)이 단층(실시예 1) 구조인지 적층(실시예 2) 구조인지에도 의하지 않고, 또한, 저항 변화층(22)의 막두께에도 의존하지 않지만(실시예 3, 4), 저항 변화층(22)이 산화되어 있는 경우에 특히 높은 효과가 얻어지는 것을 확인할 수 있었다(실시예 5). 또한, 실시예 5에서는, 이온원층(21)이 중간층(21A) 및 이온 공급층(21B)으로 이루어지는 예를 나타냈지만, 이온원층(21)이 1층인 경우도 마찬가지이다.
(실시예 6)
다음에, 상기 제 2의 실시의 형태와 마찬가지로 하여 기억 소자(3)를 제작하였다. 우선, 150㎚φ 상당의 면적의 질화 티탄에 SF6를 포함하는 가스를 사용하여 에칭을 행하여, 불소를 포함하는 하부 전극(11)을 형성하였다. 뒤이어, 이 하부 전극(11)에 열처리를 시행한 후, 이 하부 전극(11)을 산소 분위기에 쬐여서 하부 전극(11)의 표면의 산화를 행하였다. 계속해서, 4㎚의 두께로 AlTe(Al20%-Te80%)로 이루어지는 저항 변화층(62), 8.16㎚의 두께로 CuZrTeAl(Cu12.9%-Zr12.9%-Te41.6%-Al32.6%)로 이루어지는 중간층(61A), 51.9㎚의 두께로 CuZrTeAlGe(Cu12.5%-Zr12.5%-Te36%-Al32%-Ge7%)로 이루어지는 이온 공급층(61B) 및 30㎚의 두께로 텅스텐으로 이루어지는 상부 전극(30)을 스퍼터링에 의해 적층하였다. 최후에 320℃, 2시간의 열처리를 행하여 기억 소자(3)를 제작하였다. 실시예 6의 조성 및 막두께를 간략적으로 나타내면 이하와 같이 된다.
[TiN]-F/"산소 분위기"/AlTe(4㎚)/CuZrTeAl(8.16㎚)/CuZrTeAlGe(51.9㎚)/W(30㎚)
(실시예 7)
저항 변화층(62)을, 두께 3.5㎚의 AlTe(Al40%-Te60%)에 의해 형성하였다. 이 점을 제외하고, 실시예 6과 마찬가지로 하여, 기억 소자(3)를 제작하였다. 실시예 7의 조성 및 막두께를 간략적으로 나타내면 이하와 같이 된다.
[TiN]-F/"산소 분위기"/AlTe(3.5㎚)/CuZrTeAl(8.16㎚)/CuZrTeAlGe(51.9㎚)/W(30㎚)
(실시예 8)
저항 변화층(62)을, 두께 3.5㎚의 AlTe(Al20%-Te80%)에 의해 형성하였다. 이 점을 제외하고, 실시예 6과 마찬가지로 하여, 기억 소자(3)를 제작하였다. 실시예 8의 조성 및 막두께를 간략적으로 나타내면 이하와 같이 된다.
[TiN]-F/"산소 분위기"/AlTe(3.5㎚)/CuZrTeAl(8.16㎚)/CuZrTeAlGe(51.9㎚)/W(30㎚)
(실시예 9)
질화 티탄을, 인을 포함하는 약액(와코순약공업 주식회사제 AF300)에 의해 세정하여 하부 전극(11)을 형성하였다. 저항 변화층(62)은, 두께 4㎚의 AlTe(Al40%-Te60%)에 의해 형성하였다. 이들의 점을 제외하고, 실시예 6과 마찬가지로 하여, 기억 소자(3)를 제작하였다. 실시예 9의 조성 및 막두께를 간략적으로 나타내면 이하와 같이 된다.
[TiN]-P/"산소 분위기"/AlTe(4㎚)/CuZrTeAl(8.16㎚)/CuZrTeAlGe(51.9㎚)/W(30㎚)
(비교예 3)
실시예 6 내지 9에 대한 비교예(비교예 3, 4)로서, 불소 및 인을 함유시키지 않고서 150㎚φ 상당의 면적에서 질화 티탄으로 이루어지는 하부 전극을 형성하였다. 뒤이어, 하부 전극의 플라즈마 산화를 행한 후, 4㎚의 두께의 AlTe(Al20%-Te80%)로 이루어지는 막(저항 변화층), 8.16㎚의 두께의 CuZrTeAl(Cu12.9%-Zr12.9%-Te41.6%-Al32.6%)로 이루어지는 막(중간층), 51.9㎚의 두께의 CuZrTeAlGe(Cu12.5%-Zr12.5%-Te36%-Al32%-Ge7%)로 이루어지는 막(이온 공급층) 및 30㎚의 두께의 텅스텐으로 이루어지는 상부 전극을 스퍼터링에 의해 적층하였다. 최후에 포토 리소그래피를 이용하여 가공을 행하여, 비교예 3에 관한 기억 소자를 제작하였다. 비교예 3의 조성 및 막두께를 간략적으로 나타내면 이하와 같이 된다.
TiN/플라즈마 산화/AlTe(4㎚)/CuZrTeAl(8.16㎚)/CuZrTeAlGe(51.9㎚)/W(30㎚)
(비교예 4)
비교예 4에서는, 저항 변화층으로서, 두께 3.5㎚의 AlTe(Al20%-Te80%)막을 형성하였다. 이 점을 제외하고, 비교예 3과 마찬가지로 하여, 기억 소자를 제작하였다. 비교예 4의 조성 및 막두께를 간략적으로 나타내면 이하와 같이 된다.
TiN/플라즈마 산화/AlTe(3.5㎚)/CuZrTeAl(8.16㎚)/CuZrTeAlGe(51.9㎚)/W(30㎚)
이와 같이 하여 제작한 실시예 6 내지 9 및 비교예 3, 4의 기억 소자에 트랜지스터(W(채널 폭)/L(채널 길이)=0.7/0.34㎛)를 구동하여, 전압을 인가하고, 전류치의 변화를 측정하였다. 이 때의 실시예 6 내지 9 및 비교예 3, 4로의 전류와 전압의 관계를 도시하는 특성도를 각각 도 12의 A와 B 내지 도 17의 A와 B에 나타낸다. 도 12의 A 내지 도 17의 A에서는, 연속적으로 전압을 0→ 2.5→ -1.5V와 같이 인가하였다. 도 12의 B 내지 도 17의 B에서는, 0→ 3→ 0V와 같이 인가하였다.
도 12의 A 내지 도 17의 A에서는, 상기 실시예 1 내지 5 및 비교예 1, 2와 마찬가지로 메모리 스위칭 특성을 나타내고 있다. 한편, 도 12의 B 내지 도 17의 B에서는, 도 12의 B 내지 도 15의 B(실시예 6 내지 9)가 양호한 절연 내압성을 나타내는 것에 대해, 도 16의 B, 도 17의 B(비교예 3, 4)에서, 저항 변화층의 열화에 기인하는 메모리 특성의 저하가 확인되었다. 이것은, 저항 변화층의 막두께 및 조성이 같은 실시예 6과 비교예 3, 실시예 8과 비교예 4를 각각 비교함에 의해 분명하다. 따라서, 하부 전극(11)에 불소 또는 인을 함유시킴에 의해, 절연 내압이 향상하고, 메모리 특성의 저하가 억제되는 것이 확인되었다.
이상, 실시의 형태, 변형예 및 실시예를 들어서 본 기술을 설명하였지만, 본 기술은, 상기 실시의 형태 등으로 한정되는 것이 아니고, 여러가지 변형하는 것이 가능하다.
예를 들면, 상기 실시의 형태 등에서 설명한 각 층의 재료, 또는 성막 방법 및 성막 조건 등은 한정되는 것이 아니고, 다른 재료로 하여도 좋고, 또는 다른 성막 방법으로 하여도 좋다. 또한, 상기 실시의 형태 등에서는, 기억 소자(1, 2, 3) 및 메모리 셀 어레이(4)의 구성을 구체적으로 들고서 설명하였지만, 모든 층을 구비할 필요는 없고, 또한, 다른 층을 더 구비하고 있어도 좋다.
또한, 본 기술은 이하와 같은 구성을 취하는 것도 가능하다.
(1) 제 1 전극, 기억층 및 제 2 전극을 이 순서로 가지며, 상기 기억층은, 불화물을 포함하는 저항 변화층과, 상기 저항 변화층과 상기 제 2 전극 사이에 마련된 이온원층을 구비한 기억 소자.
(2) 상기 저항 변화층은 불화 마그네슘(MgF2), 불화 알루미늄(AlF3), 불화 칼슘(CaF2) 및 불화 리튬(LiF) 중의 적어도 1종류를 포함하는 상기 (1)에 기재된 기억 소자.
(3) 상기 저항 변화층은 산소를 함유하고 있는 상기 (1) 또는 (2)에 기재된 기억 소자.
(4) 제 1 전극, 기억층 및 제 2 전극을 이 순서로 가지며, 상기 기억층은, 제 1 전극측의 저항 변화층과, 상기 저항 변화층과 상기 제 2 전극 사이에 마련된 이온원층을 구비하고, 상기 제 1 전극은, 불소(F) 또는 인(P)을 포함하는 기억 소자.
(5) 상기 저항 변화층도, 불소 또는 인을 포함하는 상기 (4)에 기재된 기억 소자.
(6) 상기 제 1 전극과 상기 저항 변화층 사이에, 상기 제 1 전극에 접하는 산불화막 또는 인산화막을 갖는 상기 (4) 또는 (5)에 기재된 기억 소자.
(7) 상기 이온원층은, 구리(Cu), 알루미늄(Al), 게르마늄(Ge) 및 아연(Zn) 중 적어도 1종류의 금속 원소를 포함함과 함께, 산소(O), 텔루르(Te), 유황(S) 및 셀렌(Se) 중의 적어도 1종류를 포함하는 상기 (1) 내지 (6) 중 어느 하나에 기재된 기억 소자.
(8) 상기 이온원층은, 티탄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈(Ta), 크롬(Cr), 몰리브덴(Mo) 및 텅스텐(W)으로 이루어지는 천이금속의 군 중의 적어도 1종류를 포함하는 상기 (1) 내지 (7) 중 어느 하나에 기재된 기억 소자.
(9) 상기 이온원층은, 중간층 및 상기 제 2 전극과 상기 중간층 사이에 마련된 이온 공급층을 가지며, 상기 이온 공급층은, 구리, 알루미늄, 게르마늄 및 아연 중의 적어도 1종류의 금속 원소와, 산소, 텔루르, 유황 및 셀렌 중의 적어도 1종류와, 티탄, 지르코늄, 하프늄, 바나듐, 니오브, 탄탈, 크롬, 몰리브덴 및 텅스텐으로 이루어지는 천이금속의 군중의 적어도 1종류를 포함하고, 상기 중간층은, 상기 이온 공급층에 포함되는 상기 금속 원소중의 적어도 1종류와, 산소, 텔루르, 유황 및 셀렌 중의 적어도 1종류를 포함하는 상기 (1) 내지 (8) 중 어느 하나에 기재된 기억 소자.
(10) 상기 중간층에서의 상기 산소, 텔루르, 유황 및 셀렌의 함유량에 대한 상기 금속 원소의 비는, 상기 이온 공급층에서의 상기 산소, 텔루르, 유황 및 셀렌의 함유량에 대한 상기 금속 원소의 비보다도 작은 상기 (9)에 기재된 기억 소자.
(11) 상기 제 1 전극 및 상기 제 2 전극에의 전압 인가에 의해 상기 이온원층에 포함되는 금속 원소가 이동하고, 상기 저항 변화층의 저항 상태가 변화하여 정보를 기억하는 상기 (1) 내지 (10) 중 어느 하나에 기재된 기억 소자.
(12) 불소(F) 또는 인(P)을 함유시켜서 제 1 전극을 형성하는 공정과, 상기 제 1 전극상에 저항 변화층 및 이온원층을 이 순서로 마련하여, 기억층을 형성하는 공정과 상기 기억층상에 제 2 전극을 형성하는 공정을 포함하는 기억 소자의 제조 방법.
(13) 상기 제 1 전극에 불소 또는 인을 함유시킨 후, 상기 제 1 전극과 상기 저항 변화층 사이에, 상기 제 1 전극에 접하는 산불화막 또는 인산화막을 형성하는 상기 (12)에 기재된 기억 소자의 제조 방법.
(14) 제 1 전극, 기억층 및 제 2 전극을 이 순서로 갖는 복수의 기억 소자와, 상기 복수의 기억 소자에 대해 선택적으로 전압 또는 전류의 펄스를 인가하는 펄스 인가부를 가지며, 상기 기억층은, 불화물을 포함하는 저항 변화층과, 상기 저항 변화층과 상기 제 2 전극 사이에 마련된 이온원층을 구비한 기억 장치.
(15) 제 1 전극, 기억층 및 제 2 전극을 이 순서로 갖는 복수의 기억 소자와, 상기 복수의 기억 소자에 대해 선택적으로 전압 또는 전류의 펄스를 인가하는 펄스 인가부를 가지며, 상기 기억층은, 제 1 전극측의 저항 변화층과, 상기 저항 변화층과 상기 제 2 전극 사이에 마련된 이온원층을 구비하고, 상기 제 1 전극은, 불소(F) 또는 인(P)을 포함하는 기억 장치.
본 발명은 2010년 12월 13일자로 일본특허청에 특허출원된 일본특허원 제2010-276749호 및 2011년 6월 2일자로 일본특허청에 특허출원된 일본특허원 제2011-124610호를 우선권으로 주장한다.
1, 2, 3 : 기억 소자 4 : 메모리 셀 어레이
10, 11 : 하부 전극 20, 60 : 기억층
21, 61 : 이온원층 21A, 61A : 중간층
21B, 61B : 이온 공급층 22, 62 : 저항 변화층
30 : 상부 전극 41 : 기판
43 : 소스/드레인 영역 44 : 게이트 전극
45, 47 : 플러그층 46 : 금속 배선층
48 : 액티브 영역 51, 52 : 콘택트부

Claims (15)

  1. 제 1 전극, 기억층 및 제 2 전극을 이 순서로 가지며,
    상기 기억층은,
    불화 마그네슘(MgF2), 불화 알루미늄(AlF3), 불화 칼슘(CaF2) 및 불화 리튬(LiF) 중의 적어도 1종류를 포함하는 저항 변화층과,
    상기 저항 변화층과 상기 제 2 전극 사이에 마련된 이온원층을 구비하는 것을 특징으로 하는 기억 소자.
  2. 제 1항에 있어서,
    상기 저항 변화층은 산소를 함유하고 있는 것을 특징으로 하는 기억 소자.
  3. 제 1 전극, 기억층 및 제 2 전극을 이 순서로 가지며,
    상기 기억층은, 제 1 전극측의 저항 변화층과, 상기 저항 변화층과 상기 제 2 전극 사이에 마련된 이온원층을 구비하고,
    상기 제 1 전극은, 불소(F) 또는 인(P)을 포함하고,
    상기 제 1 전극과 상기 저항 변화층 사이에, 상기 제 1 전극에 접하는 산불화막 또는 인산화막을 갖는 것을 특징으로 하는 기억 소자.
  4. 제 3항에 있어서,
    상기 저항 변화층도, 불소 또는 인을 포함하는 것을 특징으로 하는 기억 소자.
  5. 제 1항에 있어서,
    상기 이온원층은, 구리(Cu), 알루미늄(Al), 게르마늄(Ge) 및 아연(Zn) 중의 적어도 1종류의 금속 원소를 포함함과 함께, 산소(O), 텔루르(Te), 유황(S) 및 셀렌(Se) 중의 적어도 1종류를 포함하는 것을 특징으로 하는 기억 소자.
  6. 제 5항에 있어서,
    상기 이온원층은, 티탄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈(Ta), 크롬(Cr), 몰리브덴(Mo) 및 텅스텐(W)으로 이루어지는 천이금속의 군 중의 적어도 1종류를 더 포함하는 것을 특징으로 하는 기억 소자.
  7. 제 1항에 있어서,
    상기 이온원층은, 중간층 및 상기 제 2 전극과 상기 중간층 사이에 마련된 이온 공급층을 가지며,
    상기 이온 공급층은, 구리, 알루미늄, 게르마늄 및 아연 중의 적어도 1종류의 금속 원소와, 산소, 텔루르, 유황 및 셀렌 중의 적어도 1종류와, 티탄, 지르코늄, 하프늄, 바나듐, 니오브, 탄탈, 크롬, 몰리브덴 및 텅스텐으로 이루어지는 천이금속의 군 중의 적어도 1종류를 포함하고,
    상기 중간층은, 상기 이온 공급층에 포함되는 상기 금속 원소 중의 적어도 1종류와, 산소, 텔루르, 유황 및 셀렌 중의 적어도 1종류를 포함하는 것을 특징으로 하는 기억 소자.
  8. 제 7항에 있어서,
    상기 중간층에서의 상기 산소, 텔루르, 유황 및 셀렌의 함유량에 대한 상기 금속 원소의 비는, 상기 이온 공급층에서의 상기 산소, 텔루르, 유황 및 셀렌의 함유량에 대한 상기 금속 원소의 비보다도 작은 것을 특징으로 하는 기억 소자.
  9. 제 1항에 있어서,
    상기 제 1 전극 및 상기 제 2 전극에의 전압 인가에 의해 상기 이온원층에 포함되는 금속 원소가 이동하고, 상기 저항 변화층의 저항 상태가 변화하여 정보를 기억하는 것을 특징으로 하는 기억 소자.
  10. 불소(F) 또는 인(P)을 함유시켜서 제 1 전극을 형성하는 공정과,
    상기 제 1 전극 상에 저항 변화층 및 이온원층을 이 순서로 마련하여, 기억층을 형성하는 공정과
    상기 기억층 상에 제 2 전극을 형성하는 공정을 포함하고,
    상기 제 1 전극에 불소 또는 인을 함유시킨 후, 상기 제 1 전극과 상기 저항 변화층 사이에, 상기 제 1 전극에 접하는 산불화막 또는 인산화막을 형성하는 것을 특징으로 하는 기억 소자의 제조 방법.
  11. 제 1 전극, 기억층 및 제 2 전극을 이 순서로 갖는 복수의 기억 소자와, 상기 복수의 기억 소자에 대해 선택적으로 전압 또는 전류의 펄스를 인가하는 펄스 인가부를 가지며,
    상기 기억층은,
    불화 마그네슘(MgF2), 불화 알루미늄(AlF3), 불화 칼슘(CaF2) 및 불화 리튬(LiF) 중의 적어도 1종류를 포함하는 저항 변화층과,
    상기 저항 변화층과 상기 제 2 전극 사이에 마련된 이온원층을 구비하는 것을 특징으로 하는 기억 장치.
  12. 제 1 전극, 기억층 및 제 2 전극을 이 순서로 갖는 복수의 기억 소자와, 상기 복수의 기억 소자에 대해 선택적으로 전압 또는 전류의 펄스를 인가하는 펄스 인가부를 가지며,
    상기 기억층은, 제 1 전극측의 저항 변화층과, 상기 저항 변화층과 상기 제 2 전극 사이에 마련된 이온원층을 구비하고,
    상기 제 1 전극은, 불소(F) 또는 인(P)을 포함하고,
    상기 제 1 전극과 상기 저항 변화층 사이에, 상기 제 1 전극에 접하는 산불화막 또는 인산화막을 갖는 것을 특징으로 하는 기억 장치.
  13. 삭제
  14. 삭제
  15. 삭제
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