KR20100050452A - 기억 소자 및 기억 장치 - Google Patents

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Abstract

저항 변화형의 기억 장치에 있어서, 기억 및 소거 상태의 저항값의 보존유지{保持} 능력을 향상시킨다.
하부 전극(1)과 상부 전극(4) 사이에, 고저항 층(2) 및 이온원 층(3)으로 이루어지는 기억층(5)을 가진다. 이온원 층(3)은, S(황), Se(셀렌) 및 Te(텔루르)(카르코게나이드 원소) 등의 이온 전도 재료 및 Zr(지르코늄) 등의 이온화하는 금속 원소와 함께, 첨가 원소로서 Al(알루미늄)을 함유하고 있다. 이온원 층(3)에 Al이 포함되어 있으므로, 소거 동작시에는 애노드극 상에서 Al을 포함한 고저항 층(Al 산화물)이 형성되고, 고저항 상태의 보존유지 성능이 향상함과 동시에 동작 속도가 개선된다.

Description

기억 소자 및 기억 장치{MEMORY ELEMENT AND MEMORY DEVICE}
본 발명은, 이온원 층을 포함하는 기억층의 전기적 특성의 변화에 의해 2값{2値; binary} 이상의 정보를 기억가능한 기억 소자 및 기억 장치에 관한 것이다.
컴퓨터 등의 정보 기기에서는, RAM(Random Access Memory; 랜덤·액세스·메모리)으로서, 동작이 고속이고, 고밀도인 DRAM(Dynamic Random Access Memory)이 널리 사용되고 있다. 그렇지만, DRAM은, 전자 기기에 이용되는 일반적인 논리 회로 LSI(Large Scale Integration)나 신호 처리와 비교해서 제조 프로세스가 복잡하기 때문에, 제조 코스트가 비싸게 되어 있다. 또, DRAM은, 전원을 끄면 정보가 사라져 버리는 휘발성 메모리이며, 빈번하게 리프레시 동작, 즉 기입{書入; write}한 정보(데이터)를 판독출력{讀出; read out}하고, 다시 증폭하여, 재차 다시 기입하는 동작을 행할 필요가 있다.
그래서, 전원을 꺼도 정보가 사라지지 않는 불휘발성 메모리로서, 예를 들면 플래시 메모리, FeRAM(Ferroelectric Random Access Memory)(강유전체 메모리)나 MRAM(Magnetoresistive Random Access Memory)(자기 기억 소자) 등이 제안되어 있다. 이들 메모리의 경우, 전원을 공급하지 않아도 기입한 정보를 장시간 계속 보존유지{保持; retain}하는 것이 가능하게 된다.
그렇지만, 상술한 각종 불휘발성 메모리는, 각각 일장 일단{一長一短}이 있다. 플래시 메모리는, 집적도가 높지만, 동작 속도의 점에서 불리하다. FeRAM은, 고집적도화를 위한 미세 가공에 한계가 있으며, 또 제작 프로세스에 있어서 문제가 있다. MRAM은, 소비 전력의 문제가 있다.
그래서, 특히 메모리 소자의 미세 가공의 한계에 대해서 유리한, 새로운 타입의 기억 소자가 제안되어 있다. 이 기억 소자는, 2개의 전극 사이에, 어떤 금속을 포함하는 이온 도전체를 끼우는 구조로 한 것이다. 이 기억 소자에서는, 2개의 전극의 어느것인가 한쪽에 이온 도전체중에 포함되는 금속을 포함시키는 것에 의해서, 2개의 전극 사이에 전압을 인가한 경우에, 전극중에 포함되는 금속이 이온 도전체중에 이온으로서 확산하는 것에 의해서, 이온 도전체의 저항값 혹은 캐패시턴스 등의 전기 특성이 변화한다. 예를 들면, 특허문헌 1 및 비특허문헌 1에서는, 이 특성을 이용한 메모리 디바이스의 구성이 기재되어 있으며, 특히 특허문헌 1에서는, 이온 도전체는 카르코게나이트와 금속과의 고용체{固溶體; solid solution}로 이루어지는 구성이 제안되어 있다. 구체적으로는, AsS, GeS, GeSe에 Ag, Cu, Zn이 고용된 재료로 이루어지고, 2개의 전극의 어느것인가 한쪽의 전극에는, Ag, Cu, Zn이 포함되어 있다.
특허문헌 1: 일본 특표{特表}2002-536840호 공보
비특허문헌 1: 닛케이{日經}) 일렉트로닉스 2003.1.20호(제104페이지)
그렇지만, 상술한 구성의 기억 소자에서는, 이온 도전체의 저항값이 저저항의 기억 상태(예를 들면 「1」), 혹은 고저항값의 소거 상태(예를 들면 「0」)로 장시간에 걸쳐서 방치한 경우나, 실온보다도 높은 온도 분위기에서 방치한 경우에는, 저항값이 변화해서 정보를 보존유지하지 않게 된다고 하는 문제가 있다. 이와 같이 정보 보존유지 능력이 낮으면, 비휘발성 메모리에 이용하는 소자 특성으로서는 불충분하다.
또, 같은{同} 면적당 대용량의 기록을 행하기 위해서는, 단지 고저항 상태「0」, 저저항 상태「1」 뿐만 아니라, 예를 들면 고저항 상태가 수백 ㏁, 저저항 상태가 수 ㏀으로 해서, 그의 중간적인 임의의 값의 저항값을 보존유지하는 것이 가능해지면, 메모리의 동작 마진이 넓어질 뿐만 아니라, 다값{多値} 기록이 가능해진다. 즉, 4개의 저항 상태를 기억할 수 있으면, 2비트/소자, 16의 저항값을 기억할 수 있으면, 3비트/소자의 정보를 기억할 수가 있으며, 메모리의 용량을 각각 2배, 3배로 향상시킬 수가 있다.
그렇지만, 종래의 기억 소자에서는, 예를 들면 변화할 수 있는 저항값 범위가 수 ㏀∼수100㏁인 경우, 저저항 상태로 보존유지가능한 저항값은 대강 10㏀ 이하, 고저항 상태로 보존유지가능한 저항값은 대략 1㏁ 이상이며, 고저항과 저저항 상태의 중간적인 저항값의 보존유지가 곤란하고, 다값 기억의 실현은 곤란하다고 하는 문제가 있었다.
본 발명은 이러한 문제점을 감안해서 이루어진 것으로, 그 목적은, 특히 고저항 상태(소거 상태)의 저항값의 보존유지 능력이 향상함과 동시에 다값 기억이 가능하고, 대용량화에 매우 적합{好適}한 특성을 가지며, 또한 고속 동작시의 저항값 보존유지 특성도 뛰어난 기억 소자 및 기억 장치를 제공하는데 있다.
본 발명의 기억 소자는, 제1 전극과 제2 전극 사이에 이온원 층을 포함하는 기억층을 가지고, 기억층의 전기적 특성(예를 들면 저항값)의 변화에 의해 정보를 기억하는 것으로서, 이온원 층은, 이온 전도 재료 및 이온화하는 금속 원소와 함께, Al(알루미늄)을 함유하고 있는 것이다.
본 발명의 기억 장치는, 제1 전극과 제2 전극 사이에 이온원 층을 포함하는 복수의 기억층을 가지고, 기억층의 전기적 특성의 변화에 의해 정보를 기억하는 복수의 기억 소자와, 복수의 기억 소자에 대해서 선택적으로 전압 또는 전류의 펄스를 인가하는 펄스 인가 수단을 구비한 것이며, 기억 소자로서 상기 본 발명의 기억 소자를 이용한 것이다.
본 발명의 기억 소자 또는 기억 장치에서는, 초기 상태(고저항 상태)의 소자에 대해서 「정{正}방향」(예를 들면, 제1 전극측을 부{負}전위, 제2 전극측을 정전위)의 전압 또는 전류 펄스가 인가되면, 제1 전극측에 이온화하는 금속 원소의 전도 패스가 형성되어 저저항 상태로 된다. 이 저저항 상태의 소자에 대해서 「부방향」(예를 들면, 제1 전극측을 정전위, 제2 전극측을 부전위)에 전압 펄스가 인가되면, 상기 전도 패스가 산화해서 금속 원소가 이온원 층중에 용해해서, 고저항 상태로 변화한다.
여기서, 소거 동작에 의해 애노드 전극(제2 전극)이 낮은{卑} 전위로 바이어스된 경우에는, 이온원 층중에 포함되는 Al은, 이온원 층중에 용해하는 것이 아니라, 고체 전해질적으로 행동{振舞; behave}하는 이온원 층과 애노드극과의 계면에서 산화되어, 화학적으로 안정한 산화막을 생성한다. 이것에 의해, 소거 상태(고저항 상태)의 보존유지 성능이 개선되어, 어느 저항값 역{域}에서도 양호한 보존유지 특성이 얻어진다. 또, 기입·소거 사이클을 반복한 경우의 소자 특성의 변화나 열화{劣化}가 적어진다. 또한, Al 대신에 Mg를 첨가하도록 해도 좋다.
본 발명의 기억 소자 또는 기억 장치에 의하면, 이온원 층에, 이온 전도 재료 및 이온화하는 금속 원소와 함께, Al(알루미늄)을 함유하고 있으므로, 특히 고저항 상태(소거 상태)의 저항값의 보존유지 능력이 향상한다. 그리고, 저항값의 보존유지 특성이 향상하기 때문에, 예를 들면 저저항 상태로부터 고저항 상태로 변화시킬 때의 소거 전압을 조정하는 것에 의해서, 고저항 상태와 저저항 상태 사이의 중간적인 상태를 만들어낼 수 있으며, 따라서 다값 기억이 가능해지며, 대용량화를 실현하는 것이 가능해진다. 이에 더하여, 오랜 반복이 가능하고 단{短}펄스 고속 구동 동작이 가능하기 때문에, 고속 동작시의 저항값 보존유지 특성도 뛰어나다고 하는 효과를 얻을 수 있다.
도 1은 본 발명의 1실시형태에 관계된 기억 소자의 구성을 도시하는 단면도,
도 2는 도 1의 기억 소자를 이용한 메모리 셀 어레이의 개략 구성을 도시하는 단면도,
도 3은 같은{同} 메모리 셀 어레이의 평면도,
도 4는 실시예 1에서의 기억 소자의 반복 보존유지 특성을 도시하는 도면,
도 5는 실시예 1에서의 기입 상태 및 소거 상태의 저항값의 소거 전압 의존성을 도시하는 특성도,
도 6은 비교예 1의 소거 전압 의존성을 도시하는 특성도,
도 7은 비교예 2의 소거 전압 의존성을 도시하는 특성도,
도 8은 비교예 1에서의 반복 보존유지 특성을 도시하는 도면,
도 9는 실시예 2∼5에서의 반복 보존유지 특성을 도시하는 도면,
도 10은 비교예 3, 실시예 6∼9 및 비교예 4에서의 반복 보존유지 특성을 도시하는 도면,
도 11은 실시예 10∼15에서의 반복 보존유지 특성을 도시하는 도면,
도 12는 실시예 16∼18에서의 반복 보존유지 특성을 도시하는 도면,
도 13은 실시예 19의 DC 루프의 특성 평가 결과를 도시하는 도면,
도 14는 실시예 1의 DC 루프의 특성 평가 결과를 도시하는 도면.
이하, 본 발명의 실시형태에 대해서 설명한다.
도 1은, 본 발명의 1실시형태에 관계된 기억 소자(10)의 단면 구성도이다. 이 기억 소자(10)는, 하부 전극(1)과 상부 전극(4) 사이에 기억층(5)을 가지는 것이다. 여기서, 하부 전극(1)은, 예를 들면 후술하는(도 2) 바와 같이 CMOS(Complementary Metal Oxide Semiconductor) 회로가 형성된 실리콘 기판(11) 상에 설치되고, CMOS 회로 부분과의 접속부로 되어 있다.
하부 전극(1)에는, 반도체 프로세스에 이용되는 배선 재료, 예를 들면 W(텅스텐), WN(질화 텅스텐), Cu(구리), Al(알루미늄), Mo(몰리브덴), Ta(탄탈) 및 실리사이드 등을 이용할 수가 있다. 또, Cu 등의, 전계에서 이온 전도가 생길 가능성이 있는 재료를 이용하는 경우에는, Cu 등의 전극 상을 W, WN, TiN(질화 티탄), TaN(질화 탄탈) 등의 이온 전도나 열 확산하기 어려운 재료로 피복하도록 해도 좋다.
기억층(5)은 하부 전극(1)측으로부터 적층된 고저항 층(2) 및 이온원 층(3)에 의해 구성되어 있다. 이온원 층(3)은, 이온 전도 재료 및 이온화하는 금속 원소와 함께, 소거시(고저항시)에 산화물을 형성하기 위한 첨가 원소로서, 예를 들면 Al(알루미늄)을 함유하고 있다.
이온 전도 재료(음이온 원소)로서는, 예를 들면 S(황{硫黃}), Se(셀렌) 및 Te(텔루르) 등의 카르코게나이드 원소를 들 수 있으며, 이들 원소의 1종{種}이라도, 혹은 2종 이상의 조합이라도 좋다.
이온화하는 금속 원소는, 기입 동작시의 캐소드극 상에서 환원되어 금속 상태의 전도 패스(필라멘트)를 형성하는 것으로, 상기 S, Se, Te가 포함되는 이온원 층(3)중에서 금속 상태로 존재하는 것이, 보다 화학적으로 안정한 원소가 바람직하며, 예를 들면 주기율표 상의 4A, 5A, 6A족의 전이금속{遷移金屬; transfer metal} 원소, 즉 Ti(티탄), Zr(지르코늄), Hf(하프늄), V(바나듐), Nb(니오브), Ta(탄탈), Cr(크롬), Mo(몰리브덴), W(텅스텐)가 매우 적합하다. 이들 원소의 1종이라도 좋지만, 2종 이상의 금속 원소를 조합하도록 해도 좋다.
이들 전이금속 원소 외에, 예를 들면 Cu(구리)나, Ni(니켈), Ag(은), Zn(아연) 등의 원소를 포함하고 있어도 좋다. 또한, 전이금속 원소에 예를 들면 Cu를 더하여{첨가하여} 이용하는 경우에는, 이온원 층(3)에서의 전이금속 원소와 Cu와의 하기의 비율은 0.15보다 크게 하는 것이 바람직하다.
(전이금속 원소의 조성비, 원자%)/{(Cu의 조성비, 원자%)+(전이금속 원소의 조성비, 원자%)}
후술하는 바와 같이, 0.15보다도 큰 경우에는 보존유지 특성이 양호하지만, 0.15 이하로 되면, 소거측의 보존유지 특성이 저하하기 때문이다.
이온원 층(3)에 포함되는 첨가 원소 Al은, 기억 소자(10)가 저저항 상태로부터 고저항 상태로 전환{切替}될 때에 산화물을 형성하는 것이다. 즉, 소거 동작에 의해 애노드 전극(제2 전극)이 낮은 전위로 바이어스된 경우에, 이온원 층(3)중에 용해하는 것이 아니라, 고체 전해질적으로 행동하는 이온원 층(3)과 애노드극과의 계면에서 산화되어, 화학적으로 안정한 산화막(Al 산화막)으로 된다. 이것에 의해, 본 실시형태에서는, 소거 상태(고저항 상태)의 보존유지 성능이 개선되어, 어느 저항값 역{域}에서도 양호한 보존유지 특성이 얻어진다. 또, 기입·소거 사이클을 장기간 반복해도, 소자 특성의 변화나 열화가 억제된다.
이온원 층(3)중에는, Al과 마찬가지 기능을 나타내고, 이온원 층(3)과 애노드극과의 계면에서 산화되어, 안정한 산화막을 생성하는 원소, 예를 들면 Ge(게르마늄), Mg(마그네슘), Si(실리콘) 등을 포함하고 있어도 좋지만, 적어도 Al을 포함하고 있는 것이 바람직하다.
이온원 층(3)중의 Al의 함유량은, 바람직하게는, 20원자% 이상 60원자% 이하이다. 20원자% 미만에서는, 고저항 영역의 보존유지 특성을 향상시키는 효과 및 반복 특성의 향상 효과가 적어지며, 60원자%를 넘는 경우에는, Al 이온의 이동이 생기기 쉽게 되기 때문에, Al 이온의 환원에 의해서 기입 상태가 만들어져 버리고, 또 Al 또는 카르코게나이드의 고체 전해질내 중에서 금속 상태의 안정생이 낮고, 저저항인 기입 상태의 보존유지 특성이 저하하기 때문이다.
이온원 층(3)은, 구체적으로는, 예를 들면 ZrTeAl, TiTeAl, CrTeAl, WTeAl 및 TaTeAl이다. 또, 예를 들면 ZrTeAl에 대해서, Cu를 첨가한 CuZrTeAl, Ge를 더 첨가한 CuZrTeAlGe, 또 첨가 원소를 더한{첨가한} CuZrTeAlSiGe로 해도 좋다. 혹은, Al 대신에, 소거시에 산화층을 형성하는 원소로서 Mg를 이용한 ZrTeMg로 해도 좋다. 이온화하는 금속 원소로서는, Zr 대신에, Ti나 Ta 등의 다른 전이금속 원소를 선택한 경우에서도 마찬가지 첨가 원소를 이용하는 것은 가능하며, 예를 들면 TaTeAlGe 등으로 하는 것도 가능하다. 또, 이온 전도 재료로서는, Te 이외에 S나 Se, 혹은 I(요오드{沃素})를 이용해도 좋고, 구체적으로는 ZrSAl, ZrSeAl, ZeIAl 등을 이용해도, 본 발명의 효과가 얻어지는 것은 용이하게 유추할 수 있으며, 이 경우에서도, Ge나 Si 혹은 Mg를 이용해도 좋다.
고저항 층(2)은, 이온원 층(3)과 접해 있어도 안정한 절연체 혹은 반도체라면 어느 물질이라도 이용할 수 있지만, 바람직하게는 Gd(가돌리늄) 등의 희토류 원소, Al, Mg, Ta, Si 및 Cu중의 적어도 1종을 포함하는 산화물 혹은 질화물 등이 좋다. 고저항 층(2)의 저항값은, 예를 들면 희토류 원소의 산화물에 의해 구성하는 경우에는, 그의 두께나, 포함되는 산소의 양 등에 의해서 조정하는 것이 가능하다. 고저항 층(2)은 본 발명에서는 필수는 아니지만, 정보의 보존유지 특성을 안정화시키기 위해서는 고저항 층(2)을 설치하는 것이 바람직하며, 그 경우에는 도 1에 도시한 바와 같이 하부 전극(1)측에 접하도록 형성한다. 또한, 고저항 층(2)을 형성하지 않는 경우에는, 이온원 층(3)의 저항값은, 소거 전류 및 전압에 의해서 조정할 수가 있다.
상부 전극(4)에는, 하부 전극(1)과 마찬가지로 공지의 반도체 배선 재료를 이용할 수가 있다.
본 실시형태의 기억 소자(10)에서는, 상기 하부 전극(1) 및 상부 전극(4)을 거쳐서 도시하지 않은 전원(펄스 인가 수단)으로부터 전압 펄스 혹은 전류 펄스를 인가하면, 기억층(5)의 전기적 특성, 예를 들면 저항값이 변화하는 것이며, 이것에 의해 정보의 기억, 소거, 또 판독출력이 행해진다. 이하, 그 동작을 구체적으로 설명한다.
우선, 상부 전극(4)이 예를 들면 정전위, 하부 전극(1)측이 부전위로 되도록 해서 기억 소자(10)에 대해서 정전압을 인가한다. 여기서, 이온화하는 금속 원소로서, 예를 들면 전이금속의 Zr을 이용하고 있는 경우에는, 이온원 층(3)으로부터 Zr의 양{陽}이온이 이온 전도하고, 하부 전극(1)측에서 전자와 결합해서 석출하며, 그 결과, 하부 전극(1)과 기억층(5)의 계면에 금속 상태로 환원된 저저항의 Zr의 전도 패스(필라멘트)가 형성된다. 혹은, 고저항 층(2)중에 전도 패스가 형성된다 . 따라서, 기억층(5)의 저항값이 낮아지고, 초기 상태의 고저항 상태로부터 저저항 상태로 변화한다.
그 후, 정전압을 제거해서 기억 소자(10)에 가해지는 전압을 없애도, 저저항 상태가 보존유지된다. 이것에 의해, 정보가 기록된 것으로 된다. 한 번만 기록이 가능한 기억 장치, 소위 PROM(Programmable Read Only Memory)에 이용하는 경우에는, 상기의 기록 과정만으로 기록은 완결한다. 한편, 소거가 가능한 기억 장치, 즉, RAM(Random Access Memory) 혹은 EEPROM(Electronically Erasable and Program mabIe Read Only Memory) 등에의 응용에는 소거 과정이 필요하지만, 소거 과정에서는, 상부 전극(4)이 예를 들면 부전위, 하부 전극(1)측이 정전위로 되도록, 기억소자(10)에 대해서 부전압을 인가한다. 이것에 의해, 기억층(5)내에 형성되어 있던 전도 패스의 Zr이 산화해서 이온화하고, 이온원 층(3)에 용해 혹은 Te 등과 결합해서, Zr에 의한 전도 패스가 소실함과 동시에, 이온원 층(3)중에 포함되는 Al 의 산화물(절연층)이 형성되어 저항값이 높아진다.
그 후, 부전압을 제거해서 기억 소자(10)에 가해지는 전압을 없애도, 저항값이 높아진 상태로 보존유지된다. 이것에 의해, 기록된 정보를 소거하는 것이 가능하게 된다. 이와 같은 과정을 반복하는 것에 의해, 기억 소자(10)에 정보의 기록(기입)과 기록된 정보의 소거를 반복하여 행할 수가 있다.
그리고, 예를 들면 저항값이 높은 상태를 「0」의 정보에, 저항값이 낮은 상태를 「1」의 정보에, 각각 대응시키면, 정전압의 인가에 의한 정보의 기록 과정에서 「0」으로부터 「1」로 바꾸고, 부전압의 인가에 의한 정보의 소거 과정에서 「1」로부터 「0」으로 바꿀 수가 있다. 기록후의 저항값은, 기억 소자(10)의 셀 사이즈 및 고저항 층(2)의 재료 조성보다도, 기록시에 인가되는 전압 펄스 혹은 전류 펄스의 폭이나 전류량 등의 기록 조건에 의존하며, 초기 저항값이 100㏁ 이상인 경우에는, 대략 수㏀∼100㏁의 범위로 된다.
기록 데이터를 복조하기 위해서는, 초기의 저항값과 기록후의 저항값과의 비는 클 수록 바람직하지만, 고저항 층의 저항값이 너무 큰 경우에는, 기입, 다시말해 저저항화하는 것이 곤란해져, 기입 임계값{threshold} 전압이 너무 커지기 때문에, 초기 저항값은 1GΩ 이하로 조정된다. 고저항 층(2)의 저항값은, 예를 들면 고저항 층(2)을 희토류 원소의 산화물로 형성하는 경우에는, 그 두께나 포함되는 산소의 양 등에 의해 제어하는 것이 가능하다. 또한, 고저항 층(2)을 형성하지 않는 경우에는, 소거 전류 및 전압에 의해서 제어할 수가 있다.
상술한 바와 같이 본 실시형태의 기억 소자(10)에서는, 상부 전극(4) 및 하부 전극(1)에 전압 또는 전류 펄스를 인가하는 것에 의해, 정보를 기록하며, 또 기록되고 정보를 소거하는 것이 가능하게 되지만, 이하와 같이 모든 범위의 저항값의 보존유지 성능이 향상한다.
즉, 본 실시형태에서는, Zr을 포함하는 이온원 층(3)에서 기입을 행하면, Zr이 전도 패스를 형성하는 이온화 원소로서 기능해서, 환원된 금속 상태의 Zr로 이루어지는 전도 패스가 형성된다. Zr의 전도 패스는 카르코게나이드의 전해질중에서 비교적 용해하기 힘들기 때문에, 한 번 기입 상태, 즉 저저항 상태로 된 경우에는, 예를 들면 다른 Cu나 Ag 등 카르코게나이드 전해질에 용해하기 쉬운 금속 원소로 전도 패스를 형성한 경우보다도 저저항 상태를 보존유지하기 쉽다. 이것에 의해, 저저항 상태에서의 보존유지 성능이 향상한다.
한편, 소거시의 고저항 상태에서도, Zr이 다시 이온원 층중에 이온(양이온)으로서 용해하고 있는 경우에는, Zr은 적어도 Cu 등의 다른 원소보다도 이온 이동도가 낮으므로, 온도 상승이 있었다고 해도, 또 장기간 방치했다고 해도 움직이기 힘들고, 캐소드극 상에서 금속 상태로 석출하는 바와 같은 일이 일어나기 어렵다. 혹은, Zr 산화물은 카르코게나이드 전해질 중에서, 안정하며, 산화물이 열화하기 어려우므로, 실온보다도 고온 상태나 장시간에 걸쳐 보존유지한 경우라도 고저항 상태를 유지한다. 또한, Zr량이 너무 많으면, 이온원 층(3)의 저항값이 너무 내려가서 이온원 층(3)에 유효한 전압을 인가할 수 없거나, 혹은 카르코게나이드층 중에 Zr을 용해하는 것이 곤란해진다. 그 때문에, 특히 소거가 하기 힘들어지고, Zr 첨가량에 따라 소거의 임계값 전압이 상승해 가며, 또 너무 많은 경우에는 기입, 다시말해 저저항화도 곤란해진다. 한편, Zr 첨가량이 너무 적으면, 전술한 바와 같은 모든 범위의 저항값의 보존유지 특성을 향상시키는 효과가 적어진다. 따라서, 이온원 층(3)중의 Zr의 함유량은 3원자% 이상인 것이 바람직하고, 보다 바람직하게는 3원자% 이상 40원자% 이하이다.
또, 본 실시형태에서는, 이온원 층(3)에 Al이 포함되어 있으므로, 소거 동작시에는 애노드극 상에서 Al을 포함하는 고저항 층(Al 산화물)이 형성된다. Al 산화물은, 카르코게나이드의 고체 전해질중에서는 화학적으로 안정하므로, 다른 원소와 반응해서 파괴되거나 하지 않기 때문에, 고저항 상태를 유지하기 쉽고, 보존유지 및 고온 보존유지 가속 시험을 행해도 고저항 상태를 보존유지하기 쉽다. 덧붙여서 말하면, 예를 들면, Cu나 Ag의 산화물이 소거 동작에 의해 애노드극 상에 형성되었다고 해도, 애노드극에 낮은 전위를 인가하는 바이어스가 가해지지 않게 되고, 정보 보존유지 모드로 되면 아마 고저항인 산화물이 카르코게나이드와 반응하기 때문에, 고저항 상태를 보존유지하기 어렵다.
이와 같은 것으로부터, 본 실시형태에서는, 모든 범위의 저항값을 보존유지할 수 있는 특성을 가지고 있으므로, 예를 들면 저저항으로부터 고저항 상태로 동작시킬 때의 소거 전압을 조정해서, 고저항 상태와 저저항 상태의 중간적인 상태를 만들어내면, 그의 저항값을 보존유지할 수 있으므로, 다값 메모리를 실현하는 것이 가능해진다.
또, 본 실시형태에서는, 이온원 층(3) 중에는 Zr과 Al이 양이온 상태로 존재하고 있지만, 기입 동작시의 캐소드극 상에서는 Al에 비해 Zr이 환원되기 쉬우므로, Al이 환원제적인 역할을 해서 Zr의 환원이 촉진된다. 그 때문에, 기입 동작 속도가 크게 향상한다. 한편, 소거 동작의 경우에는, 역{逆}으로 Zr은 Al이 산화해서 고저항 층을 형성하는 경우의 산화제로서 작용하므로, Al의 산화 반응이 가속되어, 동작 속도가 향상한다.
이와 같이, 본 실시형태에서는, 기입 및 소거의 동작 속도가 현저하게 향상함과 동시에, 상기와 같이 기입·소거 동작이 용이하므로, 기입·소거 사이클에 의한 불필요한 이온의 이동이 일어나는 일이 없고, 이온원 층(3)중에서의 원소의 편석{偏析} 등도 생기지 않기 때문에 사이클 특성도 향상한다.
또한, 전술한 바와 같이, 이온원 층(3)중의 Al의 함유량은 바람직하게는 20원자% 이상 60원자% 이하이지만, 기억층(5)의 고온 열처리시의 막 벗겨짐을 억지{抑止}하는 등의 목적에서, Al 이외의 다른 원소를 첨가할 수도 있다. 예를 들면, Ge나 Si는, 보존유지 특성의 향상도 동시에 기대할 수 있는 첨가 원소이며, 이온원 층(3)에서 Al과 함께 이용하는데 매우 적합하다. 이들 원소는, 예를 들면 Ge는 더욱더 사이클 내성을 향상시키는데 유효하지만, 한편으로 첨가량이 너무 많으면 기입 보존유지 특성이 저하한다. 그의 메카니즘은 반드시 분명하지는 않지만, 아마 소거 동작시에 고저항 층이 형성되는 반응을 촉진시키고, 사이클 동작에 의해 불필요한 원소의 확산을 억제하는 효과가 있다고 생각된다. 그리고, 이 경우의 첨가량은, 너무 많으면, 데이터 보존유지 특성 및 고속 동작성이 저하하므로, 첨가 원소로서 Ge나 Si를 이용한 경우에서도, Al과의 합계 첨가량이 20원자% 이상 60원자% 이하의 범위내에 있는 것이 바람직하다.
이하, 본 실시형태의 기억 소자(10)의 제조 방법에 대해서 설명한다.
우선, 선택 트랜지스터 등의 CMOS(Complementary Metal Oxide Semiconductor) 회로가 형성된 기판 상에, 예를 들면 W로 이루어지는 하부 전극(1)을 형성한다. 그 후, 필요하면, 역{逆}스퍼터 등으로, 하부 전극(1)의 표면 상의 산화물 등을 제거한다. 다음에, Gd 산화막으로 이루어지는 고저항 층(2)을 형성한다. 예를 들면, Gd 타겟을 이용해서, 금속 Gd막을 예를 들면 막두께 1㎚로 성막한 후에, 산소 플라즈마에 의해서 산화한다. 다음에, 이온원 층(3), 예를 들면, ZrTeAl막을, DC 마그네트론 스퍼터링으로 형성한다. 다음에, 상부 전극(4)으로서 예를 들면 W(텅스텐)막을 성막한다. 이와 같이 해서 적층막을 형성한다.
그 후, 이 적층막의 각 층중, 고저항 층(2), 이온원 층(3) 및 상부 전극(4)을, 플라즈마 에칭 등에 의해 패터닝한다. 플라즈마 에칭 외에는, 이온 밀링, RIE(Reactive Ion Etching; 반응성 이온 에칭) 등의 에칭 방법을 이용해서 패터닝을 행할 수도 있다. 다음에, 상부 전극(4)에 접속하도록 배선층을 형성하고, 모든 기억 소자(10)와 공통 전위를 얻기 위한 컨택트부를 접속한다. 다음에, 적층막에 대해서 열처리를 실행한다. 이와 같이 해서 기억 소자(10)를 제조할 수가 있다.
이상과 같이, 본 실시형태의 기억 소자(10)에서는, 이온원 층(3)에 카르코겐 원소 외에 Zr과 Al이 포함되어 있으므로, 정보 보존유지 특성이 뛰어나다. 또, 미세화해 간 경우에, 트랜지스터의 전류 구동력이 작아진 경우에서도, 정보의 보존유지가 가능하다. 따라서, 이 기억 소자(10)를 이용해서 기억 장치를 구성하는 것에 의해 고밀도화 및 소형화를 도모할 수가 있다. 또, 하부 전극(1), 고저항 층(2), 이온원 층(3) 및 상부 전극(4)의 각 층의 어느 것이나 스퍼터링이 가능한 재료로 구성하는 것이 가능하며, 제조 프로세스도 간소화된다. 즉, 각 층의 재료에 적응{適應; suitable}한 조성으로 이루어지는 타겟을 이용해서, 순차 스퍼터링을 행하면 좋다. 또, 동일 스퍼터링 장치내에서, 타겟을 교환하는 것에 의해, 연속해서 성막하는 것도 가능하다.
상기 기억 소자(10)를 다수, 예를 들면 열모양{列狀}이나 매트릭스모양으로 배열하는 것에 의해, 기억 장치(메모리)를 구성할 수가 있다. 이 때, 각 기억 소자(10)에, 필요에 따라서, 소자 선택용 MOS 트랜지스터, 혹은 다이오드를 접속해서 메모리 셀을 구성하며, 또 배선을 거쳐서, 센스 앰프, 어드레스 레코더, 기록·소거·판독출력 회로 등에 접속하면 좋다.
도 2 및 도 3은 다수의 기억 소자(10)를 매트릭스모양으로 배치한 기억 장치(메모리 셀 어레이)의 1예를 도시하는 것이며, 도 2는 단면 구성, 도 3은 평면 구성을 각각 도시하고 있다. 이 메모리 셀 어레이에서는, 각 기억 소자(10)에 대해서, 그의 하부 전극(1)측에 접속되는 배선과, 그의 상부 전극(4)측에 접속되는 배선을 교차하도록 설치하며, 예를 들면 이들 배선의 교차점 부근에 각 기억 소자(10)가 배치되어 있다. 또, 예를 들면 상부 전극(4)측에 접속된 배선이 어레이 전체에 공통해서 형성된다.
보다 구체적으로는, 각 기억 소자(10)는, 고저항 층(2), 이온원 층(3) 및 상부 전극(4)의 각 층을 공유하고 있다. 즉, 고저항 층(2), 이온원 층(3) 및 상부 전극(4) 각각은 각 기억 소자(10)에 공통의 층(동일 층)에 의해 구성되어 있다. 이 중, 공통으로 형성된 상부 전극(4)이 플레이트 전극 PL로 된다. 한편, 하부 전극(1)은, 메모리 셀마다 개별적으로 형성되어 있으며, 이것에 의해 각 메모리 셀이 전기적으로 분리되어 있다. 이 메모리 셀마다의 하부 전극(1)에 의해서, 각 하부 전극(1)에 대응한 위치에 각 메모리 셀의 기억 소자(10)가 규정된다. 하부 전극(1)은 각각 대응하는 셀 선택용의 MOS 트랜지스터 Tr에 접속되어 있으며, 각 기억 소자(10)는 이 MOS 트랜지스터 Tr의 위쪽에 형성되어 있다. MOS 트랜지스터 Tr은, 반도체 기판(11)내의 소자 분리층(12)에 의해 분리된 영역에 형성된 소스/드레인 영역(13)과 게이트 전극(14)에 의해 구성되어 있다. 게이트 전극(14)의 벽면에는, 사이드월 절연층이 형성되어 있다. 게이트 전극(14)은, 기억 소자(10)의 한쪽의 어드레스 배선인 워드선 WL을 겸하고 있다. MOS 트랜지스터 Tr의 소스/드레인 영역(13)의 한쪽과, 기억 소자(10)의 하부 전극(1)이, 플러그층(15), 금속 배선층(16) 및 플러그층(17)을 거쳐서 전기적으로 접속되어 있다. MOS 트랜지스터 Tr의 소스/드레인 영역(13)의 다른쪽은, 플러그층(15)을 거쳐서 금속 배선층(16)에 접속되어 있다. 금속 배선층(16)은, 기억 소자의 다른쪽 어드레스 배선인 비트선 BL(도 3 참조)에 접속되어 있다. 또한, 도 3에서는, MOS 트랜지스터 Tr의 액티브 영역(18)을 쇄선으로 나타내고 있으며, 컨택트부(21)는 기억 소자(10)의 하부 전극(1), 컨택트부(22)는 비트선 BL에 각각 접속되어 있다.
이 메모리 셀 어레이에서는, 워드선 WL에 의해 MOS 트랜지스터 Tr의 게이트를 온 상태로 해서, 비트선 BL에 전압을 인가하면, MOS 트랜지스터 Tr의 소스/드레인을 거쳐서, 선택된 메모리 셀의 하부 전극(1)에 전압이 인가된다. 여기서, 하부 전극(1)에 인가된 전압의 극성이, 상부 전극(4)(플레이트 전극 PL)의 전위에 비해서 부전위인 경우에는, 상술한 바와 같이 기억 소자(10)의 저항값이 저저항 상태로 천이{遷移; transit}한다. 이것에 의해, 선택된 메모리 셀에 정보가 기록된다. 다음에, 하부 전극(1)에, 상부 전극(4)(플레이트 전극 PL)의 전위에 비해서 정전위의 전압을 인가하면, 기억 소자(10)의 저항값이 다시 고저항 상태로 천이한다. 이것에 의해, 선택된 메모리 셀에 기록된 정보가 소거된다. 기록된 정보의 판독출력을 행하려면, 예를 들면 MOS 트랜지스터 Tr에 의해 메모리 셀을 선택하고, 그 셀에 대해서 소정의 전압 또는 전류 펄스를 인가한다. 이 때의 기억 소자(10)의 저항 상태에 의해 다른 전류 또는 전압을, 비트선 BL 혹은 플레이트 전극 PL의 끝{先}에 접속된 센스 앰프 등을 거쳐서 검출한다. 또한, 선택한 메모리 셀에 대해서 인가하는 전압 또는 전류는, 기억 소자(10)의 저항값 상태가 천이하는 전압 등의 임계값보다도 작게 한다.
본 실시형태의 기억 장치는, 상술한 바와 같이 각종 메모리 장치에 적용할 수가 있다. 예를 들면, 한 번만 기입이 가능한, 이른바 PROM(Programmable Read Only Memory), 전기적으로 소거가 가능한 EEPROM(Erasable Programmable Read Only Memory), 혹은 고속으로 기록·소거·재생이 가능한, 이른바 RAM 등, 어느 메모리 형태라도 적용하는 것이 가능하다.
[실시예]
이하, 본 발명의 구체적인 실시예에 대해서 설명한다.
(실시예 1)
우선, 도 2 및 도 3에 도시한 바와 같이, 반도체 기판(11)에 MOS 트랜지스터 Tr을 형성했다. 그 다음에, 반도체 기판(11)의 표면을 덮도록 절연층을 형성하며, 이 절연층에 비어홀을 형성한다. 이어서, CVD(Chemical Vapor Deposition)법에 의해 비어홀의 내부를 W(텅스텐)로 이루어지는 전극재로 충전{充塡}하고, 그의 표면을 CMP(Chemical Mechanical Polishing)법에 의해 평탄화했다. 그리고, 이들 공정을 반복하는 것에 의해, 플러그층(15), 금속 배선층(16), 플러그층(17) 및 하부 전극(1)을 형성하고, 또 하부 전극(1)을 메모리 셀마다 패터닝했다. 이 하부 전극(1)의 개구부의 크기는 직경 300㎚로 했다. 다음에, 하부 전극(1)의 상면의 산화물을 제거하기 위해서, RF 전원을 이용한 역스퍼터에 의해서, 1㎚ 정도 에칭했다. 이 때, 하부 전극(1)의 표면을 주위의 절연층과 실질적으로 동일한 높이로 되도록 평탄화했다. 다음에, DC 마그네트론 스퍼터에 의해, 막두께 1.0㎚의 금속 Gd막을 형성하고, 또 챔버압 1mTorr, O₂분위기, 투입 전력 500W인 조건의 RF 플라즈마에 의해서 Gd막을 10초간 산화하고, 이 Gd 산화물을 고저항 층(2)으로 했다.
다음에, 고저항 층(2) 상에 이온원 층(3)으로서, ZrTeAl막을 45㎚ 퇴적했다. 그 조성을 Zr 20%-Te 40%-Al 40%(원자%)로 했다. 또, 이온원 층(3) 상에, 상부 전극(4)으로서 W막을 막두께 20㎚로 형성했다. 또, 이온원 층(3) 상에, 상부 전극(4)으로서 W막을 막두께 20㎚로 형성했다. 그 후, 반도체 기판(11) 상에 전면적으로 형성된 고저항 층(2), 이온원 층(3) 및 상부 전극(4)을 메모리부 전체에 걸쳐서 남도록 패터닝해서, 도 1에 도시한 기억 소자(10)를 형성함과 동시에, 상부 전극(4)의 표면에 대해서 에칭을 행하고, 중간 전위(Vdd/2)를 주기 위한 외부 회로에 접속되는 컨택트 부분을 노출시켰다. 또, 노출된 컨택트 부분에 접속되도록 두께 200㎚의 배선층(Al층)을 형성했다. 이어서, 진공 열처리 로{爐}에서 2시간, 300℃의 열처리를 실행했다. 이와 같이 해서, 도 2 및 도 3에 도시한 메모리 셀 어레이를 제작하고, 실시예 1로 했다.
이하, 이온원 층(3) 이외는 실시예 1과 마찬가지 기억 소자로 이루어지는 메모리 셀 어레이를 제작해서, 각각 실시예 2∼19, 비교예 1∼4로 했다.
(비교예 1, 2)
이온원 층(3)으로서, 실시예 1에서는 이온화하는 금속 원소로서 Zr을 이용했지만, 비교예 1에서는, Al과 Zr을 이용하는 일없이, 이온화하는 금속 원소로서 Cu를 이용함과 동시에, 소거 동작에서 산화막을 형성하는 원소로서 Si를 이용하고, 그의 조성을 Cu-Te-Si로 했다. 비교예 2에서는, Al을 이용하는 일없이, 이온화하는 금속 원소로서 Cu 및 Zr을 이용함과 동시에, 소거 동작에서 산화막을 형성하는 원소로서 Si를 이용하고, 그의 조성을 Cu-Zr-Te-Si로 했다. 실시예 1과 비교예 1, 2를 대비하는 것에 의해서, 소거 동작에 의해 고저항 층(산화층)을 형성한다고 생각되는 원소에, Si나 Al을 이용한 경우의 효과와, 이온화하는 금속 원소에 Zr을 이용한 경우와 Cu를 이용한 경우의 메모리 동작 특성의 차이를 검토했다.
구체적으로는, 비교예 1, 2는 이하의 조성으로 하며, 막두께는 45㎚로 했다.
비교예 1: Cu 47%-Te 25%-Si 28%(원자%)
비교예 2: Cu 14%-Zr 14%-Te 27%-Si 45%(원자%)
(실시예 2∼5)
이온원 층(3)중의 이온화하는 금속 원소로서, 실시예 2∼5에서는, Zr 대신에, 다른 전이금속 원소 Ta, Cr, Ti, W를 이용했다. 막두께는 45㎚로 했다.
실시예 2: Ta 20%-Te 40%-Al 40%(원자%)
실시예 3: Cr 30%-Te 30%-Al 40%(원자%)
실시예 4: Ti 30%-Te 30%-Al 40%(원자%)
실시예 5: W 15%-Zr 5%-Nb 5%-Te 35%-Al 40%(원자%)
(실시예 6∼9, 비교예 3, 4)
이온원 층(3)의 이온화하는 금속 원소로서 Zr을 이용해서, 막두께 45㎚ 이하의 조성비를 가지는 막을 각각 형성했다. Zr과 Te의 비율을 거의 일정하게 해서, Al의 조성비를 10, 20, 30, 40, 50, 60, 70%로 변화시켰다.
비교예 3: Zr 30%-Te 60%-Al 10%(원자%)
실시예 6: Zr 27%-Te 53%-Al 20%(원자%)
실시예 7: Zr 23%-Te 47%-Al 30%(원자%)
실시예 8: Zr 16%-Te 34%-Al 50%(원자%)
실시예 9: Zr 13%-Te 27%-Al 60%(원자%)
비교예 4:Zr 10%-Te 20%-Al 70%(원자%)
(실시예 10∼15)
이온원 층(3)의 이온화하는 금속 원소로서 Zr과 Cu를 이용해서, 막두께 45㎚ 이하의 조성비를 가지는 막을 각각 형성했다. Zr과 Cu의 비율을, Zr/(Cu+Zr)의 분율비{分率比}로 표시하고, 1, 0.69, 0.5, 0.32, 0.15, 0으로 변화시켰다.
실시예 10: Zr 16%-Te 44%-Al 40%(원자%)
실시예 11 :Zr 11%-Cu 5%-Te 44%-Al 40%(원자%)
실시예 12: Zr 8%-Cu 8%-Te 44%-Al 40%(원자%)
실시예 13: Zr 10%-Cu 21%-Te 29%-Al 44%(원자%)
실시예 14: Zr 5%-Cu 28%-Te 28%-Al 39%(원자%)
실시예 15: Cu 45%-Te 23%-Al 32%(원자%)
(실시예 16∼18)
이온원 층(3)의 이온화하는 금속 원소로서 Zr과 Cu를 이용해서, 막두께 45㎚ 이하의 조성비의 막을 각각 형성했다. 소거 동작시에 산화물을 형성하는 원소로서의 Al에 Ge, Si를 각각 첨가해서 실시예 16, 17로 했다. 또, Al 대신에 Mg를 이용한 경우를 실시예 18로 했다.
실시예 16: Zr 8%-Cu 8%-Te 44%-Al 35%-Ge 5%(원자%)
실시예 17: Zr 8%-Cu 8%-Te 44%-Al 35%-Si 5%(원자%)
실시예 18: Zr 8%-Cu 8%-Te 44%-Mg 40%(원자%)
(실시예 19)
실시예 1과 마찬가지로 해서, CMOS 회로를 가지는 반도체 기판(11)에 형성된 하부 전극(1)을, 두께 15㎚ 정도의 SiO₂막으로 덮고 층간 절연막으로 했다. 그 다음에, 전자선 리소그래피에 의해서 패터닝해서 층간 절연막에 직경 20㎚의 컨택트홀을 개구한 후에, 고저항 층(2)을 형성하지 않고, 직접 Zr 8%-Cu 8%-Te 44%-Al 40%(원자%)의 조성을 가지는 이온원 층(3)을 형성하고, 실시예 1과 마찬가지 메모리 셀 어레이를 제작했다. 이것을 실시예 19로 했다.
[특성 평가]
<실험 1>
예를 들면, 실시예 1의 기억 소자(10)의 셀 어레이에 대해서, 상부 전극(4)에 접속된 상부 배선을 Vdd/2의 중간 전위에 접지하고, 선택할 메모리 셀의 게이트 전극 즉 워드선 WL에 전압을 인가해서 온 상태로 하며, 트랜지스터 Tr의 소스/드레인(13) 중, 기억 소자(10)에 접속되어 있지 않은 쪽에 접속되어 있는 전극, 즉 비트선 BL에, 예를 들면 10㎲의 펄스폭으로 3.0V를 인가하는 「기입 동작」을 메모리 셀 어레이중의 10소자×2열에서 합계 20소자에 대해서 행하고, 그 후에 저항값을 판독출력했다. 그 다음에, 게이트 전극에 3.0V를 인가해서 온 상태로 하여 -0.7V∼-2.5V까지 0.2V씩{刻}의 전압을, 예를 들면 10㎲의 펄스폭으로 메모리 셀 어레이중의 같은 10소자×2열에서 합계 20소자에 인가해서 「소거 동작」을 행하고, 소거 상태의 저항값을 판독출력했다. 이 기입 및 소거 동작을 메모리 셀 어레이에 대해서 1000회 반복해서 행하고, 반복 동작 특성을 평가했다. 기입 및 소거 동작시의 펄스폭을 예를 들면 좁게 하면, 고속 동작 특성을 평가할 수가 있다. 또, 1000회 반복후에 10소자×2열의 1열분은 기입 상태에서 정지하고, 나머지 1열분은 소거 상태에서 정지하며, 기입 상태 및 소거 상태의 저항값을 측정했다. 다음에, 130℃의 오븐중에 1시간 보존유지하고, 고온 가속 보존유지 시험을 행했다. 그 후에, 기입 상태 및 소거 상태의 저항값을 판독출력하여, 고온 가속 보존유지 시험 전후에서 저항값을 비교해서, 정보 보존유지 특성을 평가했다. 이와 같이 해서 얻어진 실시예 1의 기억 소자의 반복 특성을 도 4에 도시한다.
다음에, 펄스폭을 100㎱, 1㎲, 10㎲로 하고, 기입 전압 Vw를 3.0V로 해서, 기입 게이트 전압 Vgw를 1.3V 및 1.8V, 소거 게이트 전압을 3.0V로 해서, 소거 전압 Ve를 0.7V∼2.5V까지 각각 변화시켰다. 이것을 1000회 반복한 후, 130℃-1h의 고온 가속 보존유지 전후에서의, 기입 상태(저저항 상태) 및 소거 상태(고저항 상태)의 저항값의 소거 전압 의존성을 조사했다. 도 5의 (a)∼(c)에 그 결과를 도시한다. 실선은 보존유지 전의 저항값, 점선은 보존유지 후의 저항값을 각각 나타내고 있다.
다음에, 마찬가지 방법으로, Cu-Te-Si계의 조성으로 이루어지는 비교예 1의 샘플로 마찬가지 측정을 행한 결과를 도 6의 (a)∼(c)에 도시한다. 양호한 보존유지 특성이 얻어지고, 기입과 소거, 다시말해 저저항과 고저항 상태를 보존유지할 수 있는 것은 펄스폭이 10㎲까지이며, 100㎱까지 펄스폭이 짧아지면 거의 보존유지할 수 없다. 도 7의 (a)∼(c)는, Cu-Zr-Te-Si계의 조성으로 이루어지는 비교예 2의 샘플로 마찬가지 측정을 행한 결과를 도시하는 것이다. 메모리 동작을 담당하는 동작 이온으로서 Cu만을 이용한 비교예 1의 결과보다도 단{短}펄스 동작에서의 보존유지 특성이 뛰어난 경향이 있지만, 고저항 상태 및 저저항 상태의 보존유지 특성이 실시예 1과 비교해서 뒤떨어져 있다. 또한, 도면중의 「Pww」는 기입의 펄스폭, 「Pwe」는 소거의 펄스폭을 각각 표시하고 있다.
이들 결과로부터 이하의 것을 알 수 있다. 즉, 소거시에 고저항 층(산화층)을 형성하는 원소로서, 실시예 1에서는 Al, 비교예 1, 2에서는 Si를 각각 이용하고 있지만, Al을 포함하고 있는 것에 의해, 실시예 1에서는 고속 동작의 안정성이 향상하고, 고속 동작후의 기입 및 소거 저항의 보존유지 특성이 대폭 개선되고 있다. 또, 메모리 동작을 담당하는 동작 이온이 Cu인 비교예 1과, Zr인 실시예 1을 비교하면, 실시예 1에서는 Zr을 함유하고 있는 것에 의해, 단펄스로 기입한 경우의 기록 보존유지 특성이 크게 개선되어 있다. 또, Zr을 포함하고 있지만, Al을 포함하고 있지 않은 비교예 2와, Zr 및 Al을 포함하고 있는 실시예 1을 비교하면, Al을 포함하고 있는 실시예 1에서는 소거 특성이 개선되어 있다.
또, 도 4와 같은 조건에서 비교예 2의 샘플의 반복 특성을 측정한 결과를 도 8에 도시한다. 비교예 2에서는, 실시예 1과 비교하면 반복 특성에 차가 있으며, 실시예 1보다도 열화가 크다. 즉, 실시예 1과 같이 이온원 층(3)에 Al을 함유하고, 또 캐리어 이온으로서 Zr을 포함하고 있는 것에 의해, 고속 동작이 가능하며, 또한 고속 동작후의 데이터 보존유지 특성도 뛰어난 것으로 된다.
<실험 2>
실험 1과 마찬가지로 해서, 캐리어 이온에 Ta, Cr, Ti, W-Zr-Nb 합금을 이용한 실시예 2∼5의 반복 보존유지 특성을 측정했다. 펄스폭을 100㎱로 한 경우의 결과를 도 9의 (a)∼(d)에 도시한다.
실험 1에서는, 캐리어 이온으로서 Zr을 이용한 경우에는, 동작 특성이 Cu 의 캐리어 이온인 경우에 비해 개선되어 있는 것을 알 수 있었지만, 그 밖에 Ta, Cr, Ti, W를 이용해도, 이온원 층(3)에 Al을 포함하고 있음으로써, Zr과 마찬가지로 고속 동작후의 보존유지 특성이 뛰어난 동작 특성을 얻을 수가 있다. 이 원인은 반드시 분명하지는 않지만, Zr, Ta, Cr, Ti 등을 캐리어 이온으로서 이용한 경우는, Cu만을 이용한 경우와 비교해서, 기입 동작에서 생기는 금속 상태의 전도 패스가 Te 등 카르코게나이드의 고체 전해질중에서 안정한 것에 기인하고 있다고 생각된다. 따라서, 실험 1, 2에서 시험을 행한 Zr, Ta, Cr, Ti 이외에도, 금속 상태의 전도 패스가 카르코게나이드 전해질중에서 안정하면, 마찬가지 효과를 기대할 수 있는 것은 용이하게 유추할 수 있다. 즉, 주기율표 상의 4A, 5A, 6A족의 전이금속 원소(Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W)의 어느것인가를 캐리어 이온으로서 이용한 경우에는, 고속 동작성 및 그의 데이터 보존유지 특성을 얻는 것이 가능하다.
또, 도 9의 (d)(실시예 5)의 결과로부터, 전이금속 원소의 혼합물 W-Zr-Nb를 캐리어 이온으로서 이용한 경우에서도, 고속 동작성 및 데이터 보존유지 특성을 얻을 수 있다는 것을 알 수 있다. 따라서, 상기 전이금속 원소는 2종 이상 포함하고 있어도 좋고, 혹은 이들 원소를 주로 이용하고 있으면, 그 이외의 원소를 포함하고 있어도 마찬가지 동작 특성이 얻어지는 것은 용이하게 유추할 수가 있다.
<실험 3>
Zr과 Te의 당량비{當量比}를 1로 일정하게 하고, Al의 조성비를 10, 20, 40, 50, 60, 70%(원자%)로 변화시켜, 본 발명에 매우 적합한 Al 첨가량에 대해서 조사했다(실시예 6∼9 및 비교예 3, 4). 실험 1, 2와 마찬가지로 해서, 펄스폭을 100㎱로 한 경우의 반복 보존유지 시험의 결과를 도 10에 도시한다.
Al량이 증가해 감에 따라서, 저저항과 고저항 상태에 명료한 차가 나타나고 있으며, 동시에 보존유지 특성도 개선해 가는 경향이 보인다. Al량이 너무 적은 경우에는, Al 첨가의 효과가 적어지기 때문에, 소거 동작시에 양호한 산화막 등의 고저항 층이 형성되지 않게 되므로, 소거에 의한 충분히 높은 고저항 값이 나타나지 않게 된다. 단, 조성비로 70원자%까지 Al량을 증대시키면, 기입이나 소거는 가능하지만, 보존유지 특성이 악화되어 특히 기입 보존유지 특성이 악화된다. 이것도 아마 Al을 너무 첨가하고 있으므로, 산화막 등의 고저항 층이 생성되기 너무 쉽게 되어 있는 것으로 추정된다. 따라서, 양호한 특성이 얻어지는 Al 첨가량으로서는, 바람직하게는 20% 이상 60% 이하이다.
<실험 4>
실시예 10∼15에 의해, 이온원 층(3)중의 캐리어 이온으로서 Zr 및 Cu의 양쪽을 이용하는 경우에 대해서 조사했다. 실시예 10∼15에서는, Zr과 Cu의 비율 Zr/(Cu+Zr)을, 1, 0.69, 0.5, 0.32, 0.15, 0으로 해서 변화시켰다. 실험 1∼3과 마찬가지로 해서, 펄스폭을 100㎱로 한 경우의 반복 보존유지 시험의 결과를 도 11의 (a)∼(f)에 도시한다.
도 11의 결과로부터, Zr 캐리어 이온에 대해서 일정량을 Cu로 치환해도 마찬가지 동작 특성을 나타내는 것을 알 수 있다. 단, 도면에 도시하고 있는 바와 같이, Zr/(Cu+Zr)비가 0.1보다도 작아지면, 소거측의 보존유지 특성이 양호하지 않게 되어진다. 그 때문에, Zr/(Cu+Zr)의 값은 0.15보다도 큰 것이 바람직하다. 이것은, Zr 이외의 전이금속 원소(Ti, Hf, V, Nb, Ta, Cr, Mo, W) 등을 캐리어 이온으로서 이용하고 있는 경우도 마찬가지이다. 또, Cu 이외에도, Ag, Ni, Zn 등을 상기 전이금속 원소에 첨가한 경우에서도, 마찬가지 결과가 얻어지는 것을 용이하게 유추할 수 있다.
<실험 5>
실시예 16, 17에 의해, 소거 동작시에 산화물을 형성하는 원소로서의 Al에 Ge, Si를 각각 첨가한 경우의 효과를 조사했다. 또, Al 대신에 Mg를 이용한 실시예 18에 대해서도 마찬가지 검토를 행했다. 실험 1∼4와 마찬가지로 해서, 펄스폭을 100㎱로 한 경우의 반복 보존유지 시험의 결과를 도 12의 (a)∼(c)에 도시한다.
Ge 첨가, Si 첨가의 어느 경우(실시예 16, 17)도, 캐리어 이온에 Zr을 이용하고 있는 것을 반영해서, 양호한 기입 특성을 나타내고 있다. 다시말해, Al에 더하여, Ge 또는 Si를 첨가하는 것이 가능하다. 또, Mg의 경우에는 Al의 일부로 치환해서 첨가해도 좋지만, 실시예 18과 같이 A1로 전량{全量}을 치환하는 것도 가능하다.
<실험 6>
이온원 층(3)을 이용한 기억 소자(10)가 기입용의 고저항 층(2) 없이도 동작하는지를 확인하기 위한 실험을 행했다. 고저항 층(2)을 가지지 않는 실시예 19의 DC 루프의 특성 평가 결과를 도 13의 (a), (b)에 도시한다. 또한, 도 14의 (a), (b)에 고저항 층(2)을 가지는 실시예 1의 결과도 도시했다.
도 13의 (a), (b)의 결과, 고저항 층(2)을 가지지 않는 소자인 경우에는, 초기 저항이 낮기는 하지만, 소자 사이즈가 충분히 작은 경우에는, 소자에의 정{正}의 인가 전압에 의해 저저항화하고, 부{負}의 인가 전압에 의해 고저항화하고 있으며, 고저항 층이 없어도 메모리 동작이 가능하다는 것을 알 수 있었다.
이상, 실시형태 및 실시예를 들어서 본 발명을 설명했지만, 본 발명은 상기 실시형태 및 실시예에 한정되는 것은 아니며, 갖가지 변형은 가능하다.
1: 하부 전극, 2: 고저항 층, 3: 이온원 층, 4: 상부 전극, 5: 기억층, 10: 기억 소자, 11: 반도체 기판, 12: 소자 분리층, 13: 소스/드레인 영역, 14: 게이트 전극, 15: 플러그층, 16: 금속 배선층, 17: 플러그층, , 18: 액티브 영역, 21, 22: 컨택트부.

Claims (22)

  1. 제1 전극과 제2 전극 사이에 이온원 층을 포함하는 기억층을 가지고, 상기 기억층의 전기적 특성의 변화에 의해 정보를 기억하는 기억 소자로서,
    상기 이온원 층은, 이온 전도 재료 및 이온화하는 금속 원소와 함께, Al(알루미늄)을 함유하고 있는
    기억 소자.
  2. 제1항에 있어서,
    상기 이온원 층은, Ge(게르마늄), Mg(마그네슘) 및 Si(실리콘)중의 적어도 1종을 포함하는 기억 소자.
  3. 제1항에 있어서,
    상기 이온원 층에 포함되는 Al 함유량은, 20원자% 이상 60원자% 이하인 기억 소자.
  4. 제1항에 있어서,
    상기 이온원 층은, 상기 금속 원소로서, 전이금속 원소(Ti(티탄), Zr(지르코늄), Hf(하프늄), V(바나듐), Nb(니오브), Ta(탄탈), Cr(크롬), Mo(몰리브덴) 및 W(텅스텐))중의 적어도 1종을 포함하는 기억 소자.
  5. 제4항에 있어서,
    상기 금속 원소는, Zr, Ti 및 Cr 중의 적어도 1종인 기억 소자.
  6. 제4항에 있어서,
    상기 이온원 층은, 상기 금속 원소로서, Cu(구리)를 포함하는 기억 소자.
  7. 제6항에 있어서,
    상기 이온원 층에서의 상기 전이금속 원소와 Cu와의 비율
    (전이금속 원소의 조성비, 원자%)/{(Cu의 조성비, 원자%)+(전이금속 원소의 조성비, 원자%)}
    은, 0.15보다 큰 기억 소자.
  8. 제1항에 있어서,
    상기 기억층의 이온 전도 재료는, S(황{硫黃}), Se(셀렌) 및 Te(텔루르)중의 적어도 1종인 기억 소자.
  9. 제1항에 있어서,
    상기 기억층은, 상기 이온원 층과 상기 제1 전극 사이에 상기 이온원 층보다도 저항값이 높은 고저항 층을 가지는 기억 소자.
  10. 제1 전극과 제2 전극 사이에 이온원 층을 포함하는 기억층을 가지고, 상기 기억층의 전기적 특성의 변화에 의해 정보를 기억하는 기억 소자로서,
    상기 이온원 층은, 이온 전도 재료 및 이온화하는 금속 원소와 함께, Al(알루미늄) 및 Mg(마그네슘) 중의 적어도 한쪽을 함유하고 있는
    기억 소자.
  11. 제1 전극과 제2 전극 사이에 이온원 층을 포함하는 기억층을 가지고, 상기 기억층의 전기적 특성의 변화에 의해 정보를 기억하는 복수의 기억 소자와, 상기 복수의 기억 소자에 대해서 선택적으로 전압 또는 전류의 펄스를 인가하는 펄스 인가 수단을 구비한 기억 장치로서,
    상기 이온원 층은, 이온 전도 재료 및 이온화하는 금속 원소와 함께, Al(알루미늄)을 함유하고 있는
    기억 장치.
  12. 제11항에 있어서,
    상기 이온원 층은, Ge(게르마늄), Mg(마그네슘) 및 Si(실리콘)중의 적어도 1종을 포함하는 기억 장치.
  13. 제11항에 있어서,
    상기 이온원 층에 포함되는 Al 함유량은, 20원자% 이상 60원자% 이하인 기억 장치.
  14. 제11항에 있어서,
    상기 이온원 층은, 상기 금속 원소로서, 전이금속 원소(Ti(티탄), Zr(지르코늄), Hf(하프늄), V(바나듐), Nb(니오브), Ta(탄탈), Cr(크롬), Mo(몰리브덴) 및 W(텅스텐)) 중의 적어도 1종을 포함하는 기억 장치.
  15. 제14항에 있어서,
    상기 금속 원소는, Zr, Ti 및 Cr 중의 적어도 1종인 기억 장치.
  16. 제14항에 있어서,
    상기 이온원 층은, 상기 금속 원소로서, Cu(구리)를 포함하는 기억 장치.
  17. 제16항에 있어서,
    상기 이온원 층에서의 상기 전이금속 원소와 Cu와의 비율
    (전이금속 원소의 조성비, 원자%)/{(Cu의 조성비, 원자%)+(전이금속 원소의 조성비, 원자%)}
    은, 0.15보다 큰 기억 장치.
  18. 제11항에 있어서,
    상기 기억층의 이온 전도 재료는, S(황), Se(셀렌) 및 Te(텔루르) 중의 적어도 1종인 기억 장치.
  19. 제11항에 있어서,
    상기 기억층은, 상기 이온원 층과 상기 제1 전극 사이에 상기 이온원 층보다도 저항값이 높은 고저항 층을 가지는 기억 장치.
  20. 제11항에 있어서,
    각 기억 소자는, 2값{2値; binary} 이상의 다값{多値}의 정보를 기억하는 기억 장치.
  21. 제11항에 있어서,
    인접하는 복수의 기억 소자에서, 상기 기억 소자를 구성하는 적어도 일부의 층이 동일 층에 의해 공통으로 형성되어 있는 기억 장치.
  22. 제21항에 있어서,
    상기 복수의 기억 소자에서의 공통의 층은, 고저항 층, 이온원 층 및 상부 전극이며, 상기 하부 전극은 소자마다 개별적으로 형성되어 있는 기억 장치.
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