KR101698023B1 - 저항 디바이스 및 그 동작 방법 - Google Patents

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Abstract

일 실시예에서, 저항 스위칭 소자(10)를 동작시키는 방법은 제 1 단자(1) 및 제 2 단자(2)를 갖는 2단자 저항 스위칭 디바이스(10)의 제 1 단자(1)에 펄스를 포함하는 신호를 인가하는 것을 포함한다. 저항 스위칭 디바이스(10)는 제 1 상태 및 제 2 상태를 갖는다. 펄스는 제 1 기간에 걸쳐 제 1 전압으로부터 제 2 전압으로의 제 1 램프를 포함한다. 제 1 기간은 펄스의 전체 기간의 적어도 0.1배이다.

Description

저항 디바이스 및 그 동작 방법{RESISTIVE DEVICES AND METHODS OF OPERATION THEREOF}
본 발명은, "저항 디바이스 및 그 동작 방법"의 발명의 명칭을 갖는 2012년 5월 11일 출원된 U.S. 출원 번호 13/470,030에 의거하여 우선권을 주장하며, 이로써 그 내용은 참조에 의해 본원에 통합된다.
본 발명은 일반적으로 반도체 디바이스에 관한 것이며, 특히 저항 디바이스 및 그 동작 방법에 관한 것이다.
반도체 산업은 저렴한 비용으로 향상된 성능을 제공하기 위해 디바이스 스케일링에 의존하고 있다. 플래시 메모리는 오늘날 시장에서 주류의 비휘발성 메모리이다. 그러나, 플래시 메모리는, 메모리 기술의 지속적인 발전에 중대한 위협을 주는 많은 제약을 갖고 있다. 따라서, 업계에서는 플래시 메모리를 대체할 대체 메모리를 탐구하고 있다. 미래의 메모리 기술을 위한 후보로는 자기 기억 랜덤 액세스 메모리(MRAM), 강유전체 RAM(FeRAM), 상 변화 RAM(PCRAM) 및 저항 RAM(RRAM) 등의 저항 스위칭 메모리, 프로그래머블 금속화 셀(PMC)을 포함하는 이온 메모리 또는 도전성 브리징 랜덤 액세스 메모리(CBRAM)를 포함한다. 이들 메모리는 또한, 이머징 메모리(emerging memory)라고도 불리고 있다.
이머징 메모리에서는, 생존을 위해서, 확장성, 성능, 에너지 효율, 온/오프 비, 동작 온도, CMOS 호환성, 및 신뢰성 등의 기술적 이점이 플래시 메모리보다 하나 이상은 좋아야 한다. CBRAM 기술은 이러한 기술 척도 중 많은 것에 있어 유망한 결과를 보여 왔다.
본 발명의 예시적인 실시예에 의해, 이들 및 다른 문제가 일반적으로 해결되거나 회피되며, 기술적 이점이 일반적으로 달성된다.
본 발명의 실시예에 따르면, 저항 스위칭 디바이스의 동작 방법은 제 1 단자 및 제 2 단자를 갖는 2단자 저항 스위칭 디바이스의 제 1 단자에 펄스를 포함하는 신호를 인가하는 것을 포함한다. 저항 스위칭 디바이스는 제 1 상태 및 제 2 상태를 갖는다. 펄스는 제 1 기간에 걸쳐 제 1 전압으로부터 제 2 전압으로의 제 1 램프(ramp)를 포함한다. 제 1 기간은 펄스의 전체 기간의 적어도 0.1배이다.
본 발명의 다른 실시예에 따르면, 제 1 액세스 단자 및 제 2 액세스 단자를 갖는 액세스 디바이스의 제 1 액세스 단자에 펄스를 포함하는 신호를 인가하는 것을 포함한다. 제 2 액세스 단자는 2단자 저항 스위칭 디바이스의 제 1 단자에 연결된다. 저항 스위칭 디바이스는 제 1 단자 및 제 2 단자를 갖는다. 저항 스위칭 디바이스는 제 1 상태 및 제 2 상태를 갖는다. 펄스는 제 1 기간에 걸쳐 제 1 전압으로부터 제 2 전압으로의 제 1 램프를 포함한다. 제 1 기간은 펄스의 전체 기간의 적어도 0.1배이고, 저항 스위칭 디바이스는 신호의 인가 후에 제 1 상태로부터 제 2 상태로 변경된다.
본 발명의 다른 실시예에 따르면, 반도체 디바이스는, 2단자 저항 스위칭 디바이스, 신호 발생기, 및 액세스 회로를 포함한다. 2단자 저항 스위칭 디바이스는 제 1 단자 및 제 2 단자를 갖는다. 2단자 저항 스위칭 디바이스는 제 1 상태 및 제 2 상태를 더 갖는다. 신호 발생기는 펄스를 포함하는 신호를 생성하도록 구성된다. 펄스는 제 1 기간에 걸쳐 제 1 전압으로부터 제 2 전압으로의 제 1 램프를 포함한다. 제 1 기간은 펄스의 전체 기간의 적어도 0.1배이다. 액세스 회로는 제 1 단자에 신호를 인가하도록 구성된다. 저항 스위칭 디바이스는 신호에 응답하여 제 1 상태로부터 제 2 상태로 변하도록 구성된다.
도 1은 도 1a 내지 도 1e를 포함하며 저항 스위치 메모리의 단면도 및 동작을 나타내고, 도 1a는 종래의 이온 메모리의 단면도이고, 도 1b는 프로그래밍 동작 중인 메모리를 나타내고, 도 1d는 대응하는 프로그래밍 펄스의 타이밍도이고, 도 1c는 소거 동작 중인 메모리를 나타내고, 도 1e는 대응하는 소거 펄스의 타이밍도를 나타내는 도면.
도 2는 도 2a 내지 도 2n을 포함하며 본 발명의 실시예에 따라 메모리 유닛에 인가되는 프로그래밍 펄스를 강조하는 타이밍도.
도 3은 도 3a 내지 도 3i를 포함하며 본 발명의 실시예에 따른 소거 펄스를 강조하는 소거 동작의 타이밍도.
도 4는 도 4a 및 도 4b를 포함하며 본 발명의 실시예에 따른 메모리 셀을 나타내는 도면.
도 5는 도 5a 내지 도 5l을 포함하며 본 발명의 실시예에 따른 워드 라인에 어설트(assert)되는 프로그램 펄스를 강조하는 프로그램 동작의 타이밍도.
도 6은 본 발명의 실시예에 따른 워드 라인에 어설트되는 소거 펄스를 강조하는 소거 동작의 타이밍도.
도 7은 도 7a 및 도 7b를 포함하며 비트 라인 및/또는 선택 라인에서 램프 프로파일(ramp profile)이 어설트되는 프로그래밍 및 소거의 다른 실시예를 나타내는 도면.
도 8은 도 8a 내지 도 8d를 포함하며 본 발명의 실시예에 따른 유한 램프 업 레이트(ramp-up rate)를 갖는 프로그래밍 펄스를 사용하는 것의 잠재적인 이점을 나타내는 도면.
도 9는 도 9a 내지 도 9e를 포함하며 본 발명의 실시예에 따른 소거 펄스가 인가될 때의 소거 동안에 메모리 유닛의 개략도(도 9는 이해의 목적으로 도시되는 것이며 실제 메커니즘은 보다 복잡할 수 있음).
도 10은 도 10a 및 도 10b를 포함하며 본 발명의 실시예를 구현하는 다양한 메모리 셀 어레이를 나타내는 도면.
도 11은 도 11a 내지 도 11f를 포함하며 본 발명의 실시예를 구현하는 메모리 디바이스를 나타낸 도면.
도 12는 본 발명의 실시예를 구현하는 시스템의 개략적인 블록도.
상술한 설명은 후속되는 본 발명의 상세한 설명의 보다 양호한 이해를 위해 본 발명의 실시예의 특징을 다소 폭넓게 개략적으로 기술했다. 이하, 본 발명의 특허청구범위의 요지를 형성하는 본 발명의 실시예의 추가적인 특징 및 이점을 설명한다. 개시된 개념 및 특정 실시예는 본 발명의 동일한 목적을 수행하기 위한 다른 구조 또는 프로세스를 수정 또는 설계하기 위한 기초로서 쉽게 이용될 수 있음을 통상의 기술자는 이해할 것이다. 또한, 그러한 동등한 구성이 첨부된 특허청구범위에 기재된 본 발명의 정신 및 범위에서 벗어나지 않음을 통상의 기술자에 의해 이해할 것이다.
본 발명 및 그 이점의 보다 완전한 이해를 위해, 첨부 도면과 함께 다음의 설명을 참조한다.
달리 언급하지 않는 한, 서로 다른 도면의 해당 숫자나 기호는 일반적으로 대응하는 부분을 말한다. 도면들은 실시예의 관련 측면을 명확히 나타내도록 도시되어 있으며, 반드시 축척되어 도시된 것은 아니다.
이하, 다양한 실시예의 형성 및 이의 이용을 상세하게 논의한다. 그러나, 본 발명은 다양한 특정 상황들에서 구현될 수 있는 많은 적용 가능한 발명의 개념을 제공함이 이해되어야 한다. 논의된 특정 실시예는 본 발명을 이루고 사용하는 특정 방법의 예시일뿐이며, 본 발명의 범위를 한정하는 것은 아니다.
본 발명은 특정 상황의 다양한 실시예, 즉 도전성 브리징 메모리 등의 이온 메모리와 관련하여 설명된다. 그러나, 본 발명은 또한 다른 종류의 메모리, 특히 2 단자 저항 메모리 등의 임의의 저항 메모리에 적용할 수 있다. 본원에서는 메모리 디바이스에 대해 기재하지만, 본 발명의 실시예는 또한, 마이크로 유체 밸브, 필드 프로그래머블 게이트 어레이, 광학 스위치, 동적 재라우팅 가능한 전자 장치, 및 프로세서 등의 저항 스위칭에 의해 형성되는 다른 유형의 디바이스, 및 다른 나노 이온화 디바이스에 적용할 수 있다.
도 1은 도 1a 내지 도 1e를 포함하며 저항 스위치 메모리의 단면도 및 동작을 나타내고, 도 1a는 종래의 이온 메모리의 단면도이고, 도 1b는 프로그래밍 동작 동안의 메모리를 나타내고, 도 1d는 대응 프로그래밍 펄스의 타이밍도이고, 도 1c는 소거 동작 동안의 메모리를 나타내고, 도 1e는 해당 소거 펄스의 타이밍도를 나타낸다.
도 1a는 제 1 도전층(20)과 제 2 도전층(40) 사이에 위치된 가변 저항층(30)을 갖는 메모리 디바이스(10)를 나타내고 있다. 예를 들면, 가변 저항층(30)은 전위, 열, 자기장 등과 같은 외부 자극을 줘서 프로그래밍 가능한 고체 전해질층일 수 있다. 환언하면, 가변 저항층(30)의 저항은 프로그램 동작 및 대응하는 소거 동작을 가해 변경될 수 있다. 예를 들면, 프로그램 동작 후에, 가변 저항층(30)은 저저항(ON 상태)인 반면, 소거 동작 후에, 가변 저항층(30)은 고저항(OFF 상태)이다. 메모리 셀의 동작은 가변 저항층(30)을 통한 금속 원자 등의 도전성 원자의 나노 스케일 마이그레이션 및 재배치를 수반한다. 또는, 메모리 셀은 가변 저항층(30) 내의 점 결함(point defect) 등의 결함 운동에 기인해 동작할 수 있다. 프로그램/소거 동작은 제 1 노드(1)와 제 2 노드(2) 사이에 전기 신호를 가함으로써 행해질 수 있다.
도 1a에 나타낸 바와 같이, 가변 저항층(30)에 내에는 나노상(nanophase)(50)들이 분포되어 있을 수 있다. 일부 실시예에서, 나노상(50)들은 도전성일 수 있다. 그러나, OFF 상태의 이 가변 저항층(30)의 저항은 높으며, 예를 들면 500MΩ을 넘고, 셀 면적에 따른다. 메모리 셀의 저항 상태는 제 1 노드(1)와 제 2 노드(2) 사이에 판독 전압(read voltage)을 가함으로써 판독될 수 있다. 그러나, 판독 전압은 무시 가능할 정도(일반적으로 약 -200 ㎷ 내지 약 200 ㎷로)여서 메모리 셀의 상태를 변화시키지 않는다.
도 1b는 기존의 프로그램 동작 동안의 메모리 유닛을 나타낸다. 프로그래밍 동작은 정전압 또는 동적 펄스를 이용하여 달성될 수 있다. 일반적으로, 프로그래밍은, 제 1 노드(1)와 제 2 노드(2) 사이에 인가되는 전위차를 나타내는 도 1d와 같은 프로그래밍 펄스를 사용하여 행해진다.
도 1b 및 도 1d에 나타난 바와 같이 제 1 노드(1)와 제 2 노드(2) 사이에 양의 전압이 인가되면, 제 2 도전층(40)으로부터의 도전성 원자는 산화되어 도전성 이온을 형성할 수 있고, 이후 가변 저항층(30) 내의 전기장에 의해 가속된다. 예를 들면 가변 저항층(30)에 의존하는 프로그래밍 펄스는 임계 전압 이상의 전위 VPROG를 가질 수 있으며, 이는 약 300 ㎷의 이상이고 일례로 일반적으로 약 450 ㎷이다. 예를 들면, 프로그래밍 펄스는 약 1 V 내지 약 1.5V의 전위 VPROG를 가질 수 있다. 도전성 이온은, 음극일 수 있는 제 1 도전층(20)을 향해 드리프트한다. 가변 저항층(30) 내에서, 드리프트하는 도전성 이온을 흡수하고 동일 또는 또 다른 도전성 이온을 방출할 수 있는 나노상(50)들을 이용해 도전성 이온은 마이그레이션할 수 있다. 마지막으로, 제 1 도전층에 가까운 도전성 이온은 제 2 노드(2)로부터의 전자를 흡수하며 다시 도전성 원자로 환원된다. 환원된 도전성 원자는 제 1 도전층(20) 위에 쌓인다. 프로그래밍 펄스 동안, 더욱더 많은 도전성 이온이 제 2 도전층(40)으로부터 제 1 도전층(20)으로 옮겨가고, 결국 가변 저항층(30) 내에 도전성 필라멘트(filament)가 형성되게 된다. 또한, 도전성 이온의 흐름으로 인해, 가변 저항층(30)을 통해 프로그래밍 전류 IPROG가 흐르게 된다. 가변 저항층(30)을 통한 제 2 도전층(40)과 제 1 도전층(20)의 브리징 후, 가변 저항층(30)의 저항은 현저하게 떨어지고 판독 동작을 이용하여 측정/판독될 수 있다.
도 1c는 기존 소거 동작 동안의 메모리 유닛을 나타낸다. 소거 동작은 정전압 또는 동적 펄스를 이용하여 달성될 수 있다. 일반적으로, 소거는, 제 1 노드(1)와 제 2 노드(2) 사이에 인가되는 전위차를 나타내는 도 1e와 같이 소거 펄스를 사용하여 행해진다.
도 1c 및 도 1e에 나타낸 바와 같이, 제 1 노드(1)와 제 2 노드(2) 사이에 음의 전압이 인가되면, 이전에 형성된 도전성 필라멘트 내의 도전성 원자는 도전성 이온으로 산화되어, 전계에 의해 제 2 도전층(40)으로 드리프트된다. 제 2 도전층(40)에서, 이들 도전성 이온은 제 1 노드(1)로부터의 전자를 흡수하고 도전성 원자로 환원되어, 초기의 고저항 상태를 재형성한다. 제 2 도전층으로의 도전성 이온의 흐름으로 인해 가변 저항층(30)을 통해 소거 전류 IERASE가 흐르게 된다. 제 2 도전층(40)과 달리, 제 1 도전층(20)은 불활성이며, 따라서 도전성 원자에 기여하지 않는다. 따라서, 소거 프로세스는 가변 저항층(30) 내의 모든 도전성 원자의 재배치 시에 종료된다. 일 실시예에서, 소거 펄스는 약 -200 ㎷ 미만(더 음수)의 전위 VERASE, 예를 들면 약 -1 V를 가질 수 있다.
상술한 바와 같이, 프로그래밍 및 소거 펄스는, 펄스 전압이 갑자기 로우 상태(예를 들면, 0 V)에서 하이 상태(예를 들면, VPROG)로 변경되는 계단 함수이다. 환언하면, 프로그래밍 및 소거는 기존과 같이 일련의 구형/직사각형 펄스를 사용하여 행해진다. 도 2 및 도 4에서 설명하는 바와 같이, 본 발명의 실시예는 메모리 유닛의 프로그래밍 및 소거에 다른 전압 펄스를 사용한다.
도 2는 도 2a 내지 도 2n을 포함하며 본 발명의 실시예에 따라 메모리 디바이스에 인가되는 프로그래밍 펄스를 강조하는 타이밍도이다.
도 2a는 본 발명의 실시예에 따른 메모리 유닛의 제 1 노드와 제 2 노드 사이에 인가되는 램프 업 전압 펄스를 나타내는 타이밍도이다.
본 발명의 실시예에 따르면, 제 1 노드(1)와 제 2 노드(2) 사이의 전위차는 피크 전압으로 상승하며, 이는 기존의 구형 펄스와 같을 수 있다. 따라서, 제 1 노드(1)는, 인가되는 펄스로 인해 제 2 노드(2)보다 높은 (양의) 전위이다.
그러나, 도시된 바와 같이, 전압은 기존 프로그래밍에서와 같이 급격히 증가하지는 않는다. 오히려, 프로그램 전압(VPROG)은 서서히 피크 프로그래밍 전압 PPV까지 램프 업된다. 도 2a에 나타낸 바와 같이, 램프 업 전압은 일 실시예에서 포물선 레이트를 추종한다. 도 2a에 도시한 실시예에서, 프로그래밍 펄스는 피크 프로그래밍 전압 PPV으로부터 급격히 램프 다운(ramp down)한다.
다양한 실시예에서, 프로그래밍 펄스는 적어도 500㎷의 피크 프로그래밍 전압 PPV를 가질 수 있다. 하나 이상의 실시예에서, 피크 프로그래밍 전압 PPV는 적어도 1 V이다. 하나 이상의 실시예에서, 피크 프로그래밍 전압 PPV는 약 750 ㎷ 내지 약 1000 ㎷이다. 하나 이상의 실시예에서, 피크 프로그래밍 전압 PPV는 약 1 V 내지 약 1.5 V이다. 하나 이상의 실시예에서, 피크 프로그래밍 전압 PPV는 약 1.5 V 내지 약 2 V이다. 하나 이상의 실시예에서, 피크 프로그래밍 전압은 약 2 V 내지 약 2.5 V이다.
다양한 실시예에서 프로그래밍 펄스는 적어도 0.1 ㎲의 프로그램 펄스 폭 tPW을 가질 수 있다. 하나 이상의 실시예에서, 프로그램 펄스 폭 tPW는 적어도 1 ㎲이다. 하나 이상의 실시예에서, 프로그램 펄스 폭은 약 1 ㎲ 내지 약 10 ㎲이다. 하나 이상의 실시예에서, 프로그램 펄스 폭 tPW는 약 2.5 ㎲ 내지 약 7.5 ㎲이다. 하나 이상의 실시예에서, 프로그램 펄스 폭 tPW는 약 5 ㎲ 내지 약 15 ㎲이다.
다양한 실시예에서, 프로그래밍 전압은 전위가 서서히 상승하는 초기 부분을 포함한다. 다양한 실시예에서, 프로그래밍 전압은 약 100㎷/㎲보다 낮은 레이트로 증가할 수 있다. 특히, 램프 업 프로파일은 저전압 위상 LVP인 제 1 부분 및 고전압에서의 제 2 부분을 갖는다. 도 3에 대해서 상세하게 설명하는 바와 같이, 전압을 점차적으로 증가시키는 것은 종래의 급격한 프로그래밍보다 많은 이점을 갖는다.
다양한 실시예에서, 프로그래밍 펄스의 램프 업 프로파일은 임의의 적절한 프로파일로 변경될 수 있다. 특히, 저전압 위상 LVP는 메모리 유닛의 프로그래밍 특성에 의존하여 램프 레이트를 증감하도록 변경될 수 있다. 다양한 실시예에서, 제 1 부분(tLVP)의 기간의 비율은 전체 펄스 폭 tPW의 적어도 10 %이다. 다양한 실시예에서, 제 1 부분(tLVP) 기간의 비율은 전체 펄스 폭 tPW의 적어도 50 %이다. 다양한 실시예에서, 제 1 부분(tLVP)의 기간의 비율은 전체 펄스 폭 tPW의 약 10 % 내지 약 50 %이다. 다양한 실시예에서, 제 1 부분(tLVP)의 기간의 비율은 전체 펄스 폭 tPW의 약 50 % 내지 약 100 %이다. 이러한 변경의 예를 본 발명의 다양한 실시예에 따른 도 2b 내지 2L를 이용하여 설명한다.
도 2b는 메모리 유닛(예를 들면 도 1b)의 제 1 노드와 제 2 노드 사이에 인가되는 지수적 램프 업 프로파일을 포함하는 본 발명의 실시예를 나타내고 있다. 도 2b에 나타낸 바와 같이, 지수 함수는, 하나 이상의 실시예에서, 프로그래밍 전압이 프로그래밍 펄스 폭 tPW의 약 절반에서 피크 프로그래밍 전압 PPV의 약 절반 이하가 되는 느린 지수 함수이다. 단지 예시로서, 제 1 부분(저전압 위상 LVP) 동안의 프로그래밍 전압(PV)은 PV(t)=(PVP×exp(t/(rate×tPW))-1) 등의 지수 함수를 추종할 수 있고, 여기에서 PVP는 피크 프로그래밍 전압이고, t는 시간이고, tPW는 펄스 폭이다. 레이트는 변경될 수 있으며, 다양한 실시예에서, 약 1.5 내지 약 50일 수 있고, 일 실시예에서는, 약 1.5 내지 약 3일 수 있다.
다른 실시예에서, 프로그램 펄스는 지수적 램프를 갖는 제 1 부분, 플랫 또는 일정한 전압을 갖는 제 2 부분, 및 급격한 램프 다운을 갖는 제 3 부분을 포함할 수 있다. 하나 이상의 실시예에서, 프로그래밍 전압은 프로그래밍 펄스 폭 tPW의 약 절반(또는 미만)에서 피크 프로그래밍 전압 PPV에 도달한다. 단지 예시로서, 제 1 부분(저전압 위상 LVP) 동안의 프로그래밍 전압(PV)은 PV(t)=(PVP×exp(t/(rate×tPW))-1) 등의 지수 함수를 추종할 수 있고, 여기에서 PVP는 피크 프로그래밍 전압이고, t는 시간이고, tPW는 펄스 폭이다. 레이트는 변경될 수 있으며, 다양한 실시예에 있어서, 약 0.1 내지 약 1.5일 수 있으며, 일 실시예에 있어서는, 약 0.5 내지 약 1일 수 있다.
도 2c는 다른 실시예에 따른 메모리 유닛의 제 1 노드와 제 2 노드 사이에 인가되는 톱니 프로그래밍 펄스를 나타내고 있다. 실시예에 따르면, 저전압 위상 LVP는 프로그래밍 전압이 선형적으로 상승하는 선형부를 포함한다. 일 실시예에서, 프로그래밍 전압은 PV(t)=(PVP×t/tPW)로서 선형적으로 증가하며, 여기에서 PVP는 피크 프로그래밍 전압이고, t는 시간이고, tPW는 펄스 폭이다. 다른 실시예에서, 프로그래밍 전압은 PV(t)=(PVP×t/(tPW-t0))로서 선형적으로 증가하며, 여기에서 t0는 약 0.5 tPW 내지 약 tPW일 수 있다.
도 2d는 다른 실시예에 따른 메모리 유닛의 제 1 노드와 제 2 노드 사이에 인가되는 삼각형 프로그래밍 펄스를 나타낸다. 이전 실시예에서와 같이, 프로그래밍 전압은 저전압 위상 LVP 동안에 선형적으로 증가한다. 그러나, 피크 프로그래밍 전압 PVP에 도달한 후, 프로그램 전압은 다시 선형적으로 감소한다.
도 2e는 다른 실시예를 나타내며, 여기에서 프로그램 펄스는 지수적 램프 업을 갖는 제 1 부분, 피크 프로그램 전압에서의 제 2 부분, 및 지수적 램프 다운을 갖는 제 3 부분을 포함한다. 지수 함수는 이전 실시예에서 설명한 바와 같다.
도 2f는 다른 실시예를 나타내며, 여기에서 프로그램 펄스는 선형적 램프 업을 갖는 제 1 부분, 피크 프로그램 전압에서의 제 2 부분, 및 선형적 램프 다운을 갖는 제 3 부분을 포함한다.
도 2g는 다른 실시예를 나타내며, 여기에서 프로그램 펄스는 포물선 램프 업을 갖는 제 1 부분, 피크 프로그램 전압에서의 제 2 부분, 및 포물선 램프 다운을 갖는 제 3 부분을 포함한다.
본 발명의 실시예는 또한, 프로그래밍 펄스의 다른 유형을 포함할 수 있다. 예를 들면, 도 2h는 복수의 구형 펄스(square pulse)의 중첩에 의해 형성된 프로그래밍 펄스를 나타내고 있다. 이러한 실시예를 이용하여 지수적 램프 업 또는 램프 다운을 발생시킬 필요에서 생기는 복잡성을 피할 수 있다.
도 2i는 복수의 펄스의 다른 중첩을 강조하는 본 발명의 실시예를 나타낸다. 도 2i에서, 제 1 피크 전압 P1을 갖는 제 1 프로그램 펄스파, 제 2 피크 전압 P2를 갖는 제 2 프로그램 펄스파, 및 제 3 전압 P3을 갖는 제 3 프로그램 펄스파 및 제 4 전압 P4를 갖는 제 4 프로그램 펄스파가 순차적으로 어설트될 수 있다. 결과적으로, 메모리 유닛의 프로그래밍은, 점증적으로 높은 피크 전위를 갖는 펄스에 의해 행해진다.
도 2j는 도 2i 및 도 2h와는 다른 복수의 펄스의 중첩을 강조하는 본 발명의 실시예를 나타내고 있다. 도 2i에서, 제 1 펄스 폭 PT1을 갖는 제 1 프로그램 펄스파, 제 2 펄스 폭 PT2를 갖는 제 2 프로그램 펄스파, 제 3 펄스 폭 PT3을 갖는 제 3 프로그램 펄스파, 및 제 4 펄스 폭 PT4를 갖는 제 4 프로그램 펄스파가 순차적을 사용될 수 있다. 결과적으로, 메모리 유닛의 프로그래밍은, 점증적으로 긴 펄스 및 아마도 점증적으로 높은 피크 전위를 갖는 펄스에 의해 행해진다.
도 2k는 복수의 펄스의 다른 중첩을 강조하는 본 발명의 실시예를 나타낸다. 도 2j의 앞선 실시예와 달리, 램프 업 전위 □RU가 후속 램프 다운 전위 □RD보다 크며, 이에 의해 비대칭 펄스를 생성한다.
본 발명의 실시예는 상술한 프로그래밍 펄스의 조합을 포함할 수 있다. 예를 들면, 일 실시예에서, 도 2l에 나타낸 바와 같이, 프로그래밍 펄스는 지수적 램프 업을 갖는 제 1 부분(제 1 프로그램 곡선 C1), 피크 프로그램 전압 PPV에서의 제 2 부분, 및 선형적 램프 다운을 갖는 제 3 부분(제 2 프로그램 곡선 C2)을 포함할 수 있다. 본 발명의 실시예는 마찬가지로 다른 실시예에서의 포물선 램프 다운을 포함할 수 있다. 다양한 실시예에서 램프 업 프로그램 시간 Δt1은 램프 다운 프로그램 시간 Δt2와 동일하지 않을 수 있으며, 즉 프로그램 펄스가 비대칭일 수 있다.
다양한 실시예에서, 램프 업 프로그램 시간 Δt1은 전체 펄스 폭 tPW의 적어도 10 %이다. 다양한 실시예에서, 램프 업 프로그램 시간 Δt1은 전체 펄스 폭 tPW의 적어도 50 %이다. 다양한 실시예에서, 램프 업 프로그램 시간 Δt1은, 전체 펄스 폭 tPW의 약 10 % 내지 약 50 %이다. 다양한 실시예에서, 램프 업 프로그램 시간 Δt1은 전체 펄스 폭 tPW의 약 50 % 내지 약 100 %이다.
다양한 실시예에서, 램프 다운 프로그램 시간 Δt2는 전체 펄스 폭 tPW의 적어도 10 %이다. 다양한 실시예에서, 램프 다운 프로그램 시간 Δt2는 전체 펄스 폭 tPW의 적어도 50 %이다. 다양한 실시예에서, 램프 다운 프로그램 시간 Δt2는 전체 펄스 폭 tPW의 약 10 % 내지 약 50 %이다. 다양한 실시예에서, 램프 다운 프로그램 시간 Δt2는 전체 펄스 폭 tPW의 약 50 % 내지 약 100 %이다.
도 2m은 메모리 셀에의 램프의 적용의 다른 실시예를 나타내고 있다.
이 실시예에서는, 이전 실시예와 달리, 램프가 종료 시간없이 적용된다. 따라서, 전압 램프의 끝은 타이밍 설정되지 않지만, 예를 들면 목표 도전성 레벨의 도달로 인해 셀 내의 상태 변화를 검출하는 것에 기반할 수 있다. 이 목표 도전성 레벨은 미리 결정되거나, 예를 들면 온도 및 기타 요인에 의거하여 동작 중에 동적으로 결정될 수 있다. 쓰기 회로가 인가되는 램프 펄스 동안에 이 도전성을 측정하는 데 사용될 수 있다. 이 목표 도전성 레벨이 달성되면, 전압 램프를 중단할 수 있다. 이 목표 전압은 피크 프로그램 전압(PVP)보다 훨씬 낮을 수 있다. 이러한 실시예는 바람직하게는 과잉-프로그래밍 및/또는 과잉-소거(소거 중에 적용되는 경우)를 없앤다. 이러한 기술을 이용하는 본 발명의 실시예는 여러 도전성 레벨을 목표로 할 수 있기 때문에, 다중 셀 동작을 가능하게 할 수 있다.
도 2n은 메모리 셀에의 램프의 적용의 다른 실시예를 나타내고 있다.
이전 실시예와 달리, 이 실시예에서, 제 1 램프 프로파일을 갖는 제 1 펄스가 적용된다. 제 1 펄스를 적용한 후, 저항 디바이스의 상태를 측정할 수 있다. 저항 디바이스의 상태가 변화하지 않으면, 다른 램프, 예를 들면 보다 높은 전압 또는 보다 높은 램프 레이트(기울기)를 갖는 램프를 적용할 수 있다. 따라서, 후속 펄스들은 서로 상이할 수 있다. 다양한 실시예에서, 램프 프로파일의 임의의 특성은 변화 파라미터일 수 있다. 예를 들면, 일 실시예에서, 펄스 폭은 후속 펄스 간에서 변할 수 있는 반면, 프로파일의 나머지는 유사하게 할 수 있다. 다른 실시예에서, 램프 기울기 및 램프 레이트는 변하는 한편, 후속 펄스 간에서 최대 전압 및 펄스 폭을 일정하게 유지할 수 있다. 또 다른 실시예에서, 최대 전압을 변화시킬 수 있다. 하나 이상의 실시예에서, 상술한 모든 것이 변할 수 있다.
도 3은 도 3a 내지 도 3i를 포함하며 본 발명의 실시예에 따른 소거 펄스를 강조하는 소거 동작의 타이밍도를 나타낸다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 메모리 유닛의 제 1 노드와 제 2 노드 사이에 인가되는 램프 전압 소거 펄스를 나타내는 타이밍도를 나타낸다. 본 발명의 실시예에 따르면, 제 1 노드와 제 2 노드 사이의 전위차는 피크 전압까지 저하된다. 따라서, 도 1c와 마찬가지로, 제 1 노드(1)는 인가 전압으로 인해 제 2 노드보다 낮은(음의) 전위에 있다.
그러나, 다양한 실시예에서 나타나는 바와 같이, 소거 전압은 기존 소거와 같이 급격히 증가하지는 않는다. 오히려, 소거 전압(VERASE)은 피크 소거 전압 PEV까지 서서히 램핑된다. 도 3a에 나타낸 바와 같이, 램프 다운 전압은 일 실시예에서 포물선 레이트를 추종한다. 도 3a의 도시된 실시예에서, 소거 펄스는 피크 소거 전압 PEV으로부터 급격히 램프 업된다.
소거 펄스는 다양한 실시예에서 적어도 - 200 ㎷의 피크 소거 전압 PEV을 가질 수 있다. 하나 이상의 실시예에서, 피크 소거 전압 PEV는 적어도 - 1 V 이다. 하나 이상의 실시예에서, 피크 소거 전압 PEV는 약 - 750 ㎷ 내지 약 - 1 V이다. 하나 이상의 실시예에서, 피크 소거 전압 PEV는 약 - 1 V 내지 약 - 1.5 V이다. 하나 이상의 실시예에서, 피크 소거 전압 PEV는 약 - 1.5 V 내지 약 - 2 V이다. 하나 이상의 실시예에서, 피크 소거 전압 PEV는 약 - 2 V 내지 약 - 3 V이다.
소거 펄스는 다양한 실시예에서 적어도 0.1 ㎲의 펄스 폭을 가질 수 있다. 하나 이상의 실시예에서, 펄스 폭은 적어도 0.1 ㎲이다. 하나 이상의 실시예에서, 펄스 폭은 약 1 ㎲ 내지 약 10 ㎲이다. 하나 이상의 실시예에서, 펄스 폭은 약 2.5 ㎲ 내지 약 7.5 ㎲이다. 하나 이상의 실시예에서, 펄스 폭은 약 5 ㎲ 내지 약 15 ㎲이다.
다양한 실시예에서, 소거 전압은 전위가 서서히 감소하는 초기 부분을 포함한다. 다양한 실시예에서, 소거 전압은 약 - 100 ㎷/㎲보다 낮은 속도로 저하될 수 있다. 특히, 램프 다운 프로파일은 저전압 위상 LVP인 제 1 부분 및 보다 고전압에서의 제 2 부분을 갖고 있다. 도 9에 대해 상세히 설명하는 바와 같이, 전압을 서서히 저하시키는 것은 종래의 급격한 소거에 비에 많은 이점을 갖는다.
다양한 실시예에서, 소거 펄스의 램프 다운 프로파일은 임의의 적절한 프로파일로 변경될 수 있다. 특히, 저전압 위상 LVP가 메모리 유닛의 프로그래밍/소거 특성에 의존하여 램프 레이트를 증감시키도록 변경될 수 있다. 다양한 실시예에서, 제 1 부분의 기간(tLVP)의 비율은 전체 펄스 폭 tPW의 적어도 10 %이다. 다양한 실시예에서, 제 1 부분의 기간(tLVP)의 비율은 전체 펄스 폭 tPW의 적어도 50 %이다. 다양한 실시예에서, 제 1 부분의 기간(tLVP)의 비율은 전체 펄스 폭 tPW의 약 10 % 내지 50 %이다. 다양한 실시예에서, 제 1 부분의 기간(tLVP)의 비율은 전체 펄스 폭 tPW의 약 50 % 내지 약 100 %이다. 이러한 변경의 예는 본 발명의 다양한 실시예에 따른 도 3b 내지 도 3h를 이용하여 설명한다.
도 3b는 메모리 유닛의 제 1 노드와 제 2 노드 간에 인가되는 지수적 램프 다운 프로파일을 포함하는 본 발명의 실시예를 나타내고 있다. 도 3b에 나타내는 바와 같이, 지수 함수는 하나 이상의 실시예에서, 소거 전압이 소거 펄스 폭 tPW의 약 절반에서 피크 소거 전압 PEV의 약 절반 이상인 느린 지수 함수이다. 단지 예시로서, 제 1 부분(저전압 위상 LVP) 동안의 소거 전압(EV)은 EV(t)=(PEV×exp(t/(rate×tPW))-1) 등의 지수 함수를 추종할 수 있고, 여기에서 PEV는 피크 소거 전압이고, t는 시간이고, tPW는 펄스 폭이다. 레이트는 변경될 수 있고, 다양한 실시예에서 약 1.5 내지 약 50일 수 있고, 일 실시예에 있어서는, 약 1.5 내지 약 3일 수 있다.
다른 실시예에서, 소거 펄스는 지수적 의존을 갖는 제 1 부분, 플랫 또는 일정한 전압을 갖는 제 2 부분, 및 급격한 램프 업을 갖는 제 3 부분을 포함할 수 있다. 하나 이상의 실시예에서, 소거 전압이 소거 펄스 폭 tPW의 약 절반 이하에서 피크 소거 전압 PEV에 도달한다. 단지 예시로서, 제 1 부분(저전압 위상 LVP) 동안의 피크 소거 전압(PEV)은 EV(t)=(PEV×exp(-t/(rate×tPW))-1) 등의 지수 함수를 추종할 수 있고, 여기에서 PEV는 피크 소거 전압이이고, t는 시간이고, tPW는 펄스 폭이다. 레이트는 변경될 수 있고, 다양한 실시예에서 약 0.1 내지 약 1.5일 수 있고, 일 실시예에 있어서는, 약 0.5 내지 약 1일 수 있다.
도 3c는 다른 실시예에 따른 메모리 유닛의 제 1 노드와 제 2 노드 간에 인가되는 톱니 프로그래밍 펄스를 나타내고 있다. 실시예에 따르면, 저전압 위상 LVP는 소거 전압이 선형적으로 감소하는 선형부를 포함한다. 일 실시예에서, 소거 전압은 EV(t)=(PEV×t/tPW)로서 선형적으로 증가하고, 여기에서 PEV는 피크 소거 전압이고, t는 시간이고, tPW는 펄스 폭이다. 다른 실시예에서, 소거 전압은 EV(t)=(PEV×t(t/(tPW-t0))로서 선형적으로 감소되고, 여기에서 t0는 약 0.5tPW 내지 약 tPW일 수 있다.
도 3d는 다른 실시예에 따른 메모리 유닛의 제 1 부분과 제 2 노드 간에 인가되는 삼각형 소거 펄스를 나타낸다. 이전 실시예와 마찬가지로, 소거 전압은 저전압 위상 LVP 동안 선형적으로 감소한다. 그러나, 피크 소거 전압 PEV에 도달한 후, 소거 전압은 다시 선형적으로 증가한다.
도 3e는 다른 실시예를 나타내며, 여기에서 소거 펄스는 지수적(교대로 포물선) 램프 다운을 갖는 제 1 부분, 피크 소거 전압의 제 2 부분, 및 지수적(교대로 포물선) 램프 업을 갖는 제 3 부분을 포함한다.
도 3f는 다른 실시예를 나타내며, 여기에서 프로그램 펄스는 선형적 램프 다운을 포함하는 제 1 부분, 피크 소거 전압에서의 제 2 부분, 및 선형적 램프 업을 갖는 제 3 부분을 포함한다.
본 발명의 실시예는 또한 소거 펄스의 다른 유형을 포함할 수 있다. 예를 들면, 도 3g는 복수의 구형 펄스의 중첩에 의해 형성된 프로그래밍 펄스를 나타내고 있다. 이러한 실시예를 이용하여, 지수적 램프 업 또는 램프 다운의 필요성으로 인해 발생하는 회로의 복잡성을 피할 수 있다.
도 3h는 복수의 펄스의 다른 중첩을 강조하는 본 발명의 실시예를 나타낸다. 도 3h에서, 제 1 피크 소거 전압 E1 및 제 1 펄스 폭 PE1을 갖는 제 1 소거 펄스파, 제 2 피크 소거 전압 E2 및 제 2 펄스 폭 PE2를 갖는 제 2 소거 펄스파, 제 3 소거 전압 E3 및 제 3 펄스 폭 PE3을 갖는 제 3 소거 펄스파, 및 제 4 소거 전압 E4 및 제 4 펄스 폭 PE4를 갖는 제 4 소거 펄스파가 소거 프로세서에 순차적으로 사용될 수 있다. 이들 파의 각 펄스 전압 및 펄스 폭은 또한 서로 다를 수 있고 각 후속 펄스에서 증대될 수 있다. 결과적으로, 메모리 유닛의 소거는 점증적으로 낮은 피크 전위 및 점증적으로 긴 펄스에 의해 행해진다. 다른 실시예에서, 도 2k에 나타낸 바와 같이 비대칭 램프 업 및 램프 다운이 포함될 수 있다.
본 발명의 실시예는 상기 소거 펄스의 조합을 포함할 수 있다. 도 3i에 도시된 바와 같이, 예를 들면, 일 실시예에서, 소거 펄스는 지수적 램프 다운을 갖는 제 1 부분(제 1 소거 곡선 C11), 피크 소거 전압 PEV에서의 제 2 부분, 및 선형적 램프 업을 갖는 제 3 부분(제 2 소거 곡선 C12)을 포함할 수 있다. 본 발명의 실시예는 마찬가지로 다른 실시예에서 포물선 또는 지수적 램프 업을 포함할 수 있다. 다양한 실시예에서, 램프 다운 소거 시간 Δt11는 램프 업 소거 시간 ΔT12와 동일하지 않을 수 있으며, 즉 프로그램 펄스가 비대칭일 수 있다.
다양한 실시예에서, 램프 업 소거 시간 Δt11은 전체 펄스 폭 tPW의 적어도 10 %이다. 다양한 실시예에서, 램프 업 소거 시간 Δt11은 전체 펄스 폭 tPW의 적어도 50 %이다. 다양한 실시예에서, 램프 업 소거 시간 Δt11은 전체 펄스 폭 tPW의 약 10 % 내지 약 50 %이다. 다양한 실시예에서, 램프 업 소거 시간 Δt11는 전체 펄스 폭 tPW의 약 50 % 내지 약 100 %이다.
다양한 실시예에서, 램프 다운 소거 시간 Δt12는 전체 펄스 폭 tPW의 적어도 10 %이다. 다양한 실시예에서, 램프 다운 소거 시간 Δt12는 전체 펄스 폭 tPW의 적어도 50 %이다. 다양한 실시예에서, 램프 다운 소거 시간 Δt12는 전체 펄스 폭 tPW의 약 10 % 내지 약 50 %이다. 다양한 실시예에서, 램프 다운 소거 시간 Δt12는 전체 펄스 폭 tPW의 약 50 % 내지 약 100 %이다.
소거 펄스의 실시예는 도 2에 나타낸 추가적인 실시예를 포함하지만, 간결성을 위해 재설명하지는 않는다. 예를 들면, 소거 펄스의 램프가 종료 시간 없이 적용될 수 있다. 전술한 바와 같이, 전압 램프의 끝은 예를 들면 목표 도전성 레벨에의 도달에 기인한 셀 내의 상태 변화의 검출에 의거하여 결정하는 것에 기반할 수 있다. 마찬가지로, 다양한 실시예에서, 후속 펄스는 서로 다를 수 있고 도 2n을 이용하여 설명한 바와 같이 동적으로 변경될 수 있다.
도 4는 도 4a 및 도 4b를 포함하며 본 발명의 실시예에 따른 메모리 셀을 나타낸다.
메모리 셀(15)은 일 실시예에서 하나의 액세스 디바이스 및 하나의 메모리 유닛(1-AD 1-MU)일 수 있다. 메모리 셀(15)은 워드 라인 WL, 비트 라인 BL, 및 선택 라인 SL을 통해 복수의 유사한 메모리 셀에 연결되어 메모리 어레이를 형성할 수 있다. 메모리 셀(15)은 본원의 다양한 실시예에서 설명한 메모리 유닛(10)을 포함한다. 메모리 유닛(10)은 열적, 전기적 및/또는 전자기적 효과에 의거하여 스위칭하는 저항 스위칭 메모리를 포함할 수 있다.
메모리 유닛(10)은 하나 이상의 실시예에서 이온 메모리를 포함할 수 있다. 이러한 이온 메모리는 음이온 또는 양이온 마이그레이션에 기반한 셀을 포함할 수 있다. 이온 메모리의 예는 도전성 브리징 랜덤 액세스 메모리를 포함한다. CBRAM는, 불활성 전극과 전기 화학적 활성 전극 사이에 끼워진 고체 전해질층을 포함할 수 있다. 고체 전해질층은, GeS2 등의 게르마늄계 칼코게 나이드 등의 칼코게나이드 재료를 포함할 수 있다. 다양한 실시예에서, 고체 전해질층은, 구리 도핑된 WO3, Cu/Cu2S, Cu/Ta2O5, Cu/SiO2, Ag/ZnxCd1 - xS, Cu/ZnxCd1-xS, Zn/ZnxCd1 - xS, GeTe, GST, As-S, ZnxCd1 - xS, TiO2, ZrO2, SiO2를 포함할 수 있다. 일부 실시예에서, 고체 전해질(60)은 복수의 층을 포함할 수 있고, 그런 GexSey/SiOx, GexSey/Ta2O5, CuxS/CuxO, CuxS/SiO2 및 이들의 조합 등의 이중 층을 포함할 수 있다. 전기 화학적 활성 전극은 다양한 실시예에서 은, 구리, 아연, 및/또는 구리-텔루륨을 포함할 수 있다.
다른 실시예에서, 메모리 유닛(10)은 예를 들면, 일부 실시예에서 금속 산화물 기반의 RRAM을 포함할 수 있다. 메모리 유닛(10)은 다른 실시예에서 상 변화 메모리 유닛을 포함할 수 있다.
도 4a를 참조하면, 메모리 유닛(10)은 제 1 노드(1)(예를 들면, 양극)와 제 2 노드(2)(예를 들면, 음극) 사이에 배치된다. 제 1 노드는 선택 라인 SL에 연결되는 한편, 제 2 노드는 액세스 디바이스(100)를 통해 비트 라인 BL에 연결된다.
다양한 실시예에서, 액세스 디바이스(100)는 스위칭 디바이스를 포함할 수 있다. 일 실시예에서, 액세스 디바이스(100)는 다이오드이다. 다른 실시예에서, 액세스 디바이스(100)는 트랜지스터이다. 액세스 디바이스(100)는 제 2 노드(2)로부터 비트 라인 BL에 도전성 경로를 제공할 수 있다. 액세스 디바이스(100)는 워드 라인 WL(및 비트 라인 BL과 선택 라인 SL)을 사용하여 인에이블되거나 제어될 수 있다. 워드 라인 WL은 워드 라인 드라이버(WLD)(110)에 연결될 수 있고, 이는 복수의 메모리 셀이 공통의 워드 라인 WL을 공유하여 공통으로 공유될 수 있다. 설명하는 바와 같이, WLD(110)는 다양한 실시예에 설명된 램프 프로파일 중 하나 이상을 사용하여 워드 라인을 구동할 수 있다.
마찬가지로, 비트 라인 BL은 비트 라인 드라이버 BLD(120)에 의해 연결되거나 구동될 수 있고, 선택 라인 SL은 선택 라인 드라이버 SLD(130)에 연결될 수 있다. BLD(120) 및 SLD(130)는 공통 비트 라인 또는 공통 선택 라인을 공유하는 복수의 메모리 셀에 걸쳐 공통적으로 공유될 수 있다. 후술하는 바와 같이, BLD(120) 및/또는 SLD(130)는 다양한 실시예에서 설명하는 램프 프로파일 중 하나 이상을 사용하여 비트 라인 및 선택 라인을 각각 구동할 수 있다.
도 4b는 본 발명의 실시예에 따른 트랜지스터 및 메모리 유닛을 포함하는 메모리 셀을 나타낸다.
이 실시예에서, 액세스 디바이스(100)는 트랜지스터이다. 트랜지스터는 일 실시예에서 금속 절연체 전계 효과 트랜지스터일 수 있다. 다른 실시예에서, 트랜지스터는 바이폴라 트랜지스터를 포함하는 다른 유형의 트랜지스터일 수 있다. 메모리 셀(15)은 일 실시예에서 하나의 트랜지스터 및 하나의 메모리 유닛(1-T 1-MU) 메모리 셀일 수 있다. 도 4b에 도시된 바와 같이, 액세스 디바이스(100)의 게이트는 워드 라인 WL에 연결되어 있다. 액세스 디바이스(100)의 제 1 소스/드레인 노드는 비트 라인 BL에 연결되는 한편, 액세스 디바이스(100)의 제 2 소스/드레인 노드는 제 2 노드(2)를 통해 메모리 유닛에 연결된다. 따라서, 메모리 유닛(10)은 액세스 디바이스(100)의 채널 영역을 통해 비트 라인 BL에 연결된다.
도 5 내지 도 7에서 설명하는 바와 같이, 도 2 내지 도 3과 관련하여 상술한 본 발명의 실시예는 메모리 셀의 하나 이상의 노드에 램프 펄스를 인가함으로써 메모리 셀에 구현될 수 있다.
도 5는 도 5a 내지 도 5l을 포함하며 본 발명의 실시예에 따른 워드 라인에 어설트되는 프로그램 펄스를 강조하는 프로그램 동작의 타이밍도이다.
도 5에 나타나는 프로그램 펄스는 도 4에서 설명되는 메모리 셀에 적용될 수 있다. 메모리 유닛(10)의 프로그래밍 동안, 비트 라인 BL은 접지될 수 있는 한편, 선택 라인은 양의 전위로 풀업(pulled-up)된다. 또는, 일부 실시예에서, 선택 라인 SL은 접지될 수 있고, 비트 라인 BL은 음의 전위로 풀다운(pulled-down)될 수 있다. 액세스 디바이스(100)의 워드 라인 WL은 액세스 디바이스(100)를 턴온하도록 인에이블되고, 결국 메모리 유닛(10)을 턴온할 수 있다(저저항 상태로 푸시). 예를 들면, n 채널 전계 효과 트랜지스터를 포함하는 액세스 디바이스를 인에이블시키기 위해서는, 양의 바이어스가 워드 라인 WL에 인가된다.
일련의 펄스들 중 하나의 펄스에 대한 선택 라인 상의 전압 VSL 및 워드 라인 상의 전압 VWL은 도 5에 나타나 있다. 다양한 실시예에서, 복수의 펄스가 프로그램 및 소거 동작에 사용될 수 있지만, 도 5는 명확성을 위해 단일 펄스를 나타낸다. 도 5에서 설명된 실시예는 도 2에 설명된 다양한 실시예를 적용할 수 있다.
기존의 프로그래밍 펄스는 도 5a에 나타나 있다. 도 5a에 나타나 있는 바와 같이, 선택 라인 SL 및 워드 라인 WL은 예를 들면 프로그램 전압 VPROG에 풀업된다. 전술한 바와 같이, 종래의 프로그래밍에서, 프로그램 전압 VPROG은 급격히 램핑되고(무한 기울기에 가까움), 워드 라인 WL 및 선택 라인 SL은 동시에 어설트될 수 있다.
도 5b 내지 도 5l은 도 2에 대해 전술한 본 발명의 실시예의 다양한 적용을 나타낸다.
도 5b를 참조하면, 일 실시예에서, 선택 라인에는 구형 펄스가 어설트될 수 있는 한편, 워드 라인에는 램프 펄스가 어설트된다. 워드 라인의 램프 업 전압 VWL은 일 실시예에서 포물선 레이트를 추종한다. 피크 프로그램 전압 PPV에 도달한 후, 워드 라인의 전압 VWL은 급격히 램프 다운한다.
다양한 실시예에서, 워드 라인의 전압 VWL은 전위가 서서히 증가되는 제 1 부분을 포함한다. 다양한 실시예에서, 워드 라인의 전압 VWL은 약 100㎷/㎲보다 낮은 레이트로 증가될 수 있다. 특히, 램프 업 프로파일은 저전압 위상 LVP인 제 1 부분 및 고전압에서의 제 2 부분을 갖고 있다. 따라서 워드 라인 WL의 램핑은 액세스 디바이스 및 그에 따른 메모리 유닛을 통해 흐르는 전류를 변조한다.
다양한 실시예에서, 프로그래밍 펄스의 램프 업 프로파일은 임의의 적절한 프로파일로 변경될 수 있다. 특히, 저전압 위상 LVP는 메모리 유닛의 프로그래밍 특성에 의존하여 램프 레이트를 증감시키도록 변경될 수 있다.
도 5c는 메모리 셀의 워드 라인에 어설트되는 지수적 램프 업 프로파일을 포함하는 본 발명의 실시예를 나타내고 있다.
일 실시예에서, 워드 라인의 전압 VWL은 지수적 의존성을 갖는 제 1 부분, 플랫 또는 일정한 전압을 갖는 제 2 부분, 및 급격한 램프 다운을 갖는 제 3 부분을 포함할 수 있다. 하나 이상의 실시예에서, 워드 라인의 전압 VWL은 프로그래밍 펄스 폭 tPW의 약 절반(또는 그 이하)에서 피크 프로그래밍 전압 PPV에 도달한다. 다른 실시예에서, 지수 함수는, 프로그래밍 전압이 프로그래밍 펄스 폭 tPW의 약 절반에서 피크 프로그래밍 전압 PPV의 약 절반 이하인 느린 지수 함수이다. 단지 예시로서, 제 1 부분(저전압 위상 LVP) 동안의 워드 라인의 전압 VWL은 VWL(t)=(PVP×exp(t/(rate×tPW))-1) 등의 지수 함수를 추종할 수 있고, 여기에서 PVP는 피크 프로그래밍 전압이며, t는 시간이고, tPW는 펄스 폭이다. 레이트는 변경될 수 있으며, 다양한 실시예에서 약 1.5 내지 약 50일 수 있고, 일 실시예에 있어서는, 약 1.5 내지 약 3일 수 있다. 다른 실시예에서, 레이트는 약 0.1 내지 약 1.5일 수 있고, 일 실시예에 있어서는, 약 0.5 내지 약 1일 수 있다.
도 5d는 다른 실시예에 따른 메모리 셀의 워드 라인 WL에 인가되는 톱니 펄스 전압을 나타내고 있다. 실시예에 따르면, 저전압 위상 LVP는 워드 라인의 전압 VWL이 선형적으로 증가하는 선형적 부분을 포함한다. 일 실시예에서, 워드 라인의 전압 VWL은 VWL(t)=(PVP×t/tPW)으로서 선형적으로 증가하고, 여기에서 PVP는 피크 프로그래밍 전압이고, t는 시간이며, tPW는 펄스 폭이다. 다른 실시예에서, 워드 라인의 전압 VWL은 VWL(t)=(PVP×t/(tPW-t0))으로서 선형적으로 증가하며, t0는 약 0.5tPW 내지 약 tPW이다.
도 5e는 다른 실시예에 따른 메모리 셀의 워드 라인 WL에 어설트되는 삼각형 프로그래밍 펄스를 나타낸다. 이전 실시예와 마찬가지로, 워드 라인의 전압 VWL은 저전압 위상 LVP 동안 선형적으로 증가한다. 그러나, 피크 프로그래밍 전압 PVP에 도달한 후, 워드 라인의 전압 VWL은 다시 선형적으로 감소한다.
도 5f는 다른 실시예를 나타내며, 워드 라인의 전압 VWL은 지수적 램프 업을 갖는 제 1 부분, 피크 프로그램 전압 PPV에서의 제 2 부분, 및 지수적 램프 다운을 갖는 제 3 부분을 포함한다.
도 5g는 다른 실시예를 나타내며, 워드 라인의 전압 VWL은 선형적 램프 업을 갖는 제 1 부분, 피크 프로그램 전압에서의 제 2 부분, 및 선형적 램프 다운을 갖는 제 3 부분을 포함한다.
도 5h는 다른 실시예를 나타내며, 워드 라인의 전압 VWL은 포물선 램프 업을 갖는 제 1 부분, 피크 프로그램 전압에서의 제 2 부분, 및 포물선 램프 다운을 갖는 제 3 부분을 포함한다.
도 5i는 복수의 구형 펄스의 중첩에 의해 형성되는 워드 라인의 전압 VWL을 나타낸다.
도 5j는 복수의 펄스의 다른 중첩을 강조하는 본 발명의 실시예를 나타낸다. 도 5j에서, 제 1 피크 전압 u1 및 제 1 펄스 폭 m1을 갖는 제 1 워드 라인 펄스파가 어설트될 수 있고, 제 2 피크 전압 u2 및 제 2 펄스 폭 m2를 갖는 제 2 워드 라인 펄스파 및 제 3 전압 u3 및 제 3 펄스 폭 m3을 갖는 제 3 워드 라인 펄스파가 동시에 어설트될 수 있다. 그러나, 이러한 워드 라인 펄스파 각각은 서로에 대해 위상 시프트된다. 따라서, 이러한 파 각각의 피크는 서로 시간적으로 중첩되지 않을 수 있다. 도 5j에 나타낸 바와 같이, 이들 파 각각의 펄스 폭은 또한 서로 다를 수 있다. 결과적으로, 메모리 유닛의 프로그래밍은 점증적으로 높은 피크 전위를 갖는 펄스 및 아마도 점증적으로 긴 펄스에 의해 행해진다.
도 5k는, 워드 라인의 전압 VWL이 지수적 램프 업을 갖는 제 1 부분(제 1 WL 곡선 C21), 피크 프로그램 전압 PPV에서의 제 2 부분, 및 선형적 램프 다운을 갖는 제 3 부분(제 2 워드 라인 곡선 C22)을 포함하는 실시예를 나타낸다. 본 발명의 실시예는 마찬가지로 다른 실시예의 포물선 램프 다운을 포함할 수 있다. 램프 업 프로그램 시간 Δt21은 다양한 실시예에서 램프 다운 프로그램 시간 Δt22와 동일하지 않을 수 있으며, 즉 워드 라인 펄스가 비대칭일 수 있다.
도 5l은 워드 라인의 전압 VWL이 선택 라인 펄스 내에 시간적으로 완전히 포함되는 실시예를 나타내고 있다. 따라서, 워드 라인 WL은 액세스 디바이스를 통해 흐르는 전류 및 이에 따른 셀의 프로그래밍을 독립적으로 제어한다. 이 실시예는 도 5b 내지 도 5k에 기재된 본 발명의 실시예와 결합될 수 있다.
도 6은 본 발명의 실시예에 따른 워드 라인에 어설트되는 소거 펄스를 강조하는 소거 동작의 타이밍도를 나타낸다.
소거 동작은 메모리 유닛의 양단의 전위가 역전되는 것을 제외하고 프로그래밍 펄스와 유사하게 행해질 수 있다. 이러한 실시예에서, 선택 라인은 접지될 수 있는 한편, 비트 라인은 펄스가 공급될 수 있다(또는 선택 라인은 음의 전압 펄스로 바이어스되는 한편 비트 라인은 접지될 수 있다). 워드 라인은, 과도한 반복을 피하기 위해 반복 재현되지는 않는 도 5b 내지 도 5k에서 앞서 설명한 바와 같이 어설트될 수 있다. 예시를 위해, 대표적인 타이밍도가 나타나 있다. 비트 라인의 전압 VBL 동안, 워드 라인은 워드 라인의 전압 VWL로 어설트된다. 도 5l에서 앞서 설명한 바와 같이, 워드 라인 펄스는 비트 라인 펄스 내에 시간적으로 완전히 포함되어 있다. 소거 동작의 다양한 실시예는 도 2(예를 들면, 반전 후) 및 도 3을 이용하여 설명되는 프로파일을 이용할 수 있다.
도 7은 도 7a 및 도 7b를 포함하며 비트 라인 및/또는 선택 라인에서 램프 프로파일이 어설트되는 프로그래밍 및 소거의 다른 실시예를 나타낸다.
도 7a는 본 발명의 다른 실시예에 따른 프로그램 동작을 나타낸다. 도 7a를 참조하면, 프로그래밍 동작은 예를 들면 구형 펄스를 이용하여 워드 라인의 전압 VWL을 램핑시킴으로써 행해질 수 있다. 비트 라인 BL은 접지될 수 있다. 다음으로, 선택 라인은 선택 라인 VSL에 전압을 인가함으로써 램프 프로파일을 사용하여 램핑된다. 다양한 실시예에서, 선택 라인 펄스는 워드 라인 펄스 내에 포함될 수 있다. 또는, 예를 들면 도 3에 나타낸 바와 같이, 선택 라인은 접지되고, 비트 라인은 램프 다운 프로파일로 램핑된다. 다양한 실시예에서, 예를 들면 도 2에서 설명한 바와 같이, 선택 라인 VSL 상의 전압은 램프 형상 중 임의의 형상일 수 있다. 추가 실시예는 도 2에 대해 설명한 실시예 중 하나 이상을 따를 수 있다.
도 7b는 본 발명의 다른 실시예에 따른 소거 동작을 나타낸다. 일 실시예에서, 소거 동작은, 선택 라인을 접지하고 워드 라인 및 비트 라인을 램핑시킴으로써 행해질 수 있다. 도 2 및 도 3에 나타낸 하나 이상의 실시예에서 설명한 바와 같이 비트 라인은 램핑될 수 있다.
도 8은 도 8a 내지 도 8d를 포함하며 본 발명의 실시예에 따른 유한 램프 업 레이트를 갖는 프로그래밍 펄스를 사용하는 것의 잠재적인 이점을 나타낸다.
도 8a 내지 도 8c는 본 발명의 실시예에 따른 프로그래밍 펄스가 인가되는 프로그래밍 동안 메모리 디바이스의 개략도를 나타낸다(예를 들면, 도 2, 도 5, 또는 도 7에 기재된 바와 마찬가지임). 도 8은 단지 이해의 목적으로 도시된 것이며 실제 물리적 메커니즘은 더 복잡할 수 있다.
도 8a에 나타낸 바와 같이, 메모리 유닛에 양의 전압(프로그래밍 펄스)을 인가하면, 도전성 원자(60)가 제 1 도전층(20)에 축적되기 시작한다. 프로그래밍 전압 모두가 램프 업 동안 낮으므로, 프로그래밍 전류 또한 낮다. 그러나, 도시된 바와 같이, 인가되는 프로그램 전압 VPROG의 대부분은 가변 저항층(30)의 저항부를 가로질러 드롭된다. 따라서, 제 2 도전층(40)과 성장 필라멘트 사이의 전계는 나머지 가변 저항층(30)을 통한 제 2 도전층(40)과 제 1 도전층 사이의 전계보다 크므로, 후속 도전성 이온은 언클리티드 필라멘트에 쌓인다. 따라서, 전계로 인해 드리프트되는 이온은 주로 성장 필라멘트에 쌓인다.
다음으로, 도 8b에 나타낸 바와 같이, 필라멘트는 최대 전계를 갖는 경로를 가능한 추종해서 제 2 도전층(40)을 향해 성장한다. 필라멘트가 제 2 도전층(40)과 접할 경우, 가변 저항층(30)의 저항은 도전성 경로(70)의 형성으로 인해 드롭된다. 이 단계에서, 도전성 경로(70)는 제 1 저부 폭 W1을 갖는다.
도 8c를 참조하면, 추가적인 전류가 가변 저항층(30)을 통과하여, 제 2 도전층(40)으로부터 보다 많은 도전성 원자들이 쌓인다. 결과적으로, 도전성 경로(70)는 제 2 저부 폭 W2에 대해 횡 방향으로 성장한다.
다양한 실시예에서, 도전성 경로(70)의 성장은 2개의 단계 프로세스를 따른다. 우선, 얇은 도전성 경로(70)가 제 1 및 제 2 도전층(20, 40) 사이에 형성된다. 다음으로, 얇은 도전성 경로(70)는 원자가 쌓임에 따라 가로 방향으로 성장하여 직경이 두꺼워진다.
이상적으로는, 프로그램 펄스가 임계 전압을 넘는 매우 작은 전압을 사용하여 아주 천천히 인가될 경우, 근 평형(near equilibrium) 필라멘트가 성장되어 최대 전계 라인을 추종할 수 있다. 그러나, 메모리의 성능과 관련하여 실시의 고려를 할 경우 프로그램 펄스는 짧아야 한다. 본 발명의 실시예는 프로그램 펄스 동안 램프의 사용에 의해 이러한 준 평형 성장을 실질적으로 달성(도달) 가능하게 한다. 램프 업 프로그래밍 펄스가 이상적이지 않음에 따라, 몇몇 지류가 형성될 수 있다. 그러나, 램프 업은 주로 단일 필라멘트의 형성을 가능하게 할 수 있다.
반대로, 도 8d에 나타낸 바와 같이, 가변 저항층에 큰 전압이 인가될 경우, 반드시 최대 전계를 추종하는 영역만이 아니라, 다수의 영역에 걸쳐 도전성 원자(60)가 쌓일 수 있다. 따라서, 도 8d에 나타난 바와 같이, 다수의 지류를 갖는 다수의 필라멘트를 형성할 수 있다.
결과적으로, 메모리 유닛이 램프 업 프로그래밍이 될 때, 누적 수율이 크게 향상된다. 일부 경우에는, 지수적 램프를 갖는 펄스가 선형적 램프를 갖는 펄스보다 더 양호할 수 있다. 이는, 도 8d에 비해 도 8a 내지 도 8c에 설명된 프로그래밍 및 소거 프로세스의 랜덤 특성이 작기 때문이다.
도 9는 도 9a 내지 도 9e를 포함하며, (예를 들면, 도 3, 도 6, 또는 도 7에 설명된 바와 같은) 본 발명의 실시예에 따른 소거 펄스가 인가될 때의 소거 동안의 메모리 유닛의 개략도를 나타낸다. 도 9는 단지 이해의 목적을 위해 설명되는 것이며, 실제 물리적 메커니즘은 더 복잡할 수 있다.
도 9a에 도시된 바와 같이, 소거에 앞서, 메모리 유닛은 저저항 상태에 있고, 가변 저항층(30) 내에 도전성 경로(70)가 형성되어 있다. 메모리에 음의 전압(소거 펄스)이 인가될 경우, 가변 저항층 내의 도전성 원자(60)가 이온화된다. 가변 저항층(30) 내의 이러한 이온화된 도전성 원자(60)는 전기장에 의해 제 2 도전층(40) 내로 이끌려가서 거기에서 다시 도전성 원자(60)로 환원된다. 특히, 도전성 경로(70)의 저항은 제 1 도전층(20)을 향해 감소되므로(예를 들면, 마찬가지로 도전성 경로(70)의 직경이 증가함), 특히 제 2 도전층(40)에 인접하는 도전성 경로(70)의 끝에서 전위 드롭이 최대가 된다. 따라서, 도전성 경로(70)는 제 2 도전층(40)에 인접하는 면으로부터 분해되기 시작한다.
도 9b에 나타낸 바와 같이, 인가되는 소거 전압 VERASE의 대부분은 가변 저항층(30)의 저항부에서 드롭된다. 따라서, 후속 도전성 원자(60)는 도전성 경로(70)의 상면으로부터 분해된다. 램프 다운 동안에는 소거 전압이 낮으므로, 소거 전류 또한 낮다. 분해되는 소수의 원자는 주로 도전성 경로(70)의 상면으로부터 온다. 따라서, 느린 램프 다운이 평형 프로세스에 보다 가까워지기 쉽다. 결과적으로, 도 9c에 나타낸 바와 같이, 도전성 경로(70)의 모든 도전성 원자(60)가 분해되어 제 2 도전층(40)에서 재흡수된다.
이와는 반대로, 도 9d에 나타난 바와 같이, 큰 소거 전압이 인가되면, 대전류가 가변 저항층(30)을 강제로 통하게 된다. 이것은 도전성 경로(70)로부터 다수의 도전성 원자(60)가 동시에 강제 용해되게 한다. 도 9d에 나타낸 바와 같이, 이 프로세스는 평형 프로세스로부터는 더 멀어지게 되고, 도전성 경로(70)의 서로 다른 부분으로부터 도전성 원자(60)가 분해될 수 있다. 다음으로 도 9e에 나타나는 바와 같이, 이러한 분해로 인해 가변 저항층은 소거 프로세스 후에 결함(51)을 포함하는 결함 구조가 될 가능성이 있다. 이러한 결함(51)은 도전성 원자(60)의 클러스터를 포함할 수 있거나, 또는 소거 프로세스의 파괴적인 성격의 아티팩트일 수 있다. 이러한 결함을 갖는 메모리 유닛이 정상 동작 동안에 프로그래밍/소거될 경우, 메모리 유닛은 프로그래밍 및/또는 소거가 저하될 수 있다. 그 결과, 표준 구형 펄스에 비해, 램프를 갖는 펄스는 누적 수율을 향상시키거나, 저항의 확산을 타이트하게 하거나, 및/또는 소거 후 저항을 증가시킬 수 있다.
또한, 예를 들면, 상술한 램프 업 및 램프 다운을 포함하는, 본 발명의 실시예는 판독 동작, 리플레시 동작 및/또는 자동 중단 동작을 포함하여 메모리 디바이스의 다른 동작에도 적용될 수 있다.
도 10은 도 10a 및 도 10b를 포함하며 본 발명의 실시예를 구현하는 다양한 메모리 셀 어레이를 나타낸다.
메모리 셀 어레이(200)는 상술한 다양한 실시예를 실현하는 메모리 유닛(10)을 이용하여 형성될 수 있다. 도 1 및/또는 도 4에 기재된 바와 같이 메모리 유닛(10)을 형성할 수 있다. 도 10a에 나타난 일 실시예에서, 메모리 셀 어레이(200)는, 도 4 및 동작적으로는 도 5 내지 도 7에 대해 전술한 액세스 디바이스(100) 및 메모리 유닛(10)을 포함하는 메모리 셀(15)로 형성될 수 있다.
다른 실시예에서, 메모리 셀 어레이(200)는 크로스 포인트 메모리 어레이로서, 예를 들면 적층된 메모리 어레이로서 실현될 수 있다. 메모리 유닛(10)은 스위칭 디바이스, 예를 들면 다이오드 및 하나의 이러한 실시예에서의 동일 디바이스 내의 저항을 포함할 수 있다. 이러한 어레이는 또한, 일부 실시예에서 로직 디바이스를 형성하는 데 사용될 수도 있다. 메모리 유닛(10)은 라인(301)의 제 1의 복수의 라인(302)과 제 2의 복수 라인(302) 사이에 연결되어 있다. 제 1 및 제 2의 복수의 라인(301 및 302)은 서로 수직일 수 있다. 메모리 유닛(10)은 제 1 금속 레벨 내의 제 1의 복수의 라인(301) 중 제 1 라인과 제 2 금속 레벨 내의 제 2의 복수의 라인(302) 중 제 1 라인에, 제 1 금속 레벨의 위 또는 아래의 상하 방향으로 연결될 수 있다.
도 11은 도 11a 내지 도 11f를 포함하며 본 발명의 실시예를 구현하는 메모리 디바이스를 나타낸다.
도 11a를 참조하면, 메모리 디바이스는 메모리 셀 어레이(200)(예를 들면, 도 10에서 설명한 바와 같음), 액세스 회로(210), 및 프로그램/소거 회로(220)를 포함한다. 앞서 설명한 바와 같이, 메모리 셀 어레이(200)는 복수의 메모리 유닛(10)을 포함할 수 있다. 액세스 회로(210)는, 메모리 유닛(10)을 프로그래밍, 소거, 및 판독하도록 메모리 셀 어레이(200)에 전기적 접속을 제공한다. 액세스 회로(210)는 메모리 셀 어레이(200)의 하나 이상의 측부에 위치될 수 있다. 예를 들면, 액세스 회로(210)는, 메모리 유닛에 전위를 인가할 수 있도록 양측에 위치될 수 있다. 액세스 회로(210)는 예를 들면 도 4에 나타낸 워드 라인, 비트 라인, 및 선택 라인 드라이버를 포함할 수 있다.
프로그램 및 소거 회로(220)는 프로그램 및 소거 신호(예를 들면, P/E1, P/E2)를 액세스 회로(210)에 제공하여, 이들을 메모리 셀 어레이(200)에 인가할 수 있다. 프로그램 및 소거 신호는 도 2, 도 3, 및 도 5 내지 도 7에서의 다양한 실시형태에서 설명하는 바와 같이 램프 프로파일을 포함할 수 있다. 프로그램 및 소거 신호는 램프 프로파일 전압 소스의 생성을 가능하게 하는 외부 또는 내부 회로를 포함할 수 있다. 일 실시예에서, 프로그램 및 소거 회로(220)는 램프 업 및 램프 다운 프로그램 또는 소거 펄스를 생성하는 램프 발생기(221)를 포함한다. 램프 발생기(221)는 펄스, 함수, 또는 신호 발생기를 포함할 수 있다. 일 실시예에서, 램프 발생기(221)는 램프 업을 얻도록 커패시터를 충전하는 정전류 소스를 포함한다. 일 실시예에서, 램프 발생기(221)는 소정의 전압이 달성될 경우 전류 소스를 차단하는 커패시터를 포함한다. 다양한 실시예에서, 램프 발생기(221)는 당해 기술 분야에서 통상의 지식을 가진 자에게 공지된 임의의 적절한 회로를 포함할 수 있다. 일부 실시예에서, 메모리 유닛을 통하는 최대 전류를 동적으로 유지하기 위해, 전류 미러 회로를 사용해도 된다.
피크 프로그램 또는 소거 전압이 전원 전압보다 보다 높거나 낮을 수 있다. 프로그램 및 소거 회로는 전원 전압보다 높게 생성하는 전하 펌프 회로, 또는 전원 전압보다 낮게 생성하는 스텝 다운 전압 조정기 등을 포함할 수 있다. 일부 실시예에서 프로그램 및 소거 회로는 또한 외부 회로로부터의 하나 이상의 프로그램 및 소거 신호를 수신할 수 있다. 일부 실시예에서, 프로그램 및 소거 회로는 소거 회로로부터 물리적으로 분리된 프로그램 회로를 포함할 수 있다.
도 11b는 메모리 디바이스의 추가 실시예를 나타내고 있다. 도 11a에 나타낸 바와 같이, 메모리 디바이스는 프로그램 및 소거 회로(220) 및 메모리 셀 어레이(200)를 포함한다. 메모리 디바이스는, 액세스 회로가 열 디코더(230) 및 행 디코더(240)를 포함할 수 있다는 점에서 이전 실시예와 다를 수 있다. 어드레스 데이터에 응답하여, 열 및 행 디코더(230, 240)는 판독, 프로그래밍, 소거를 위해 메모리 셀로 이루어지는 그룹을 선택할 수 있다. 또한, 메모리 디바이스는 프로그램 및 소거 회로(220)와는 별개로 판독 회로(250)를 포함할 수 있다. 판독 회로(250)는 전류 및/또는 전압 감지 증폭기를 포함할 수 있다. 메모리 디바이스는 메모리 셀 어레이(200)로부터의 판독 데이터 값을 저장하거나, 메모리 셀 어레이(200)에 쓰기되는 데이터를 저장하는 레지스터(260)를 더 포함할 수 있다. 다양한 실시예에서, 레지스터(260)는 병행적으로 데이터를 입력 및 출력할 수 있다(즉, 바이트, 워드, 및 기타). 일부 실시예에서, 레지스터(260)는 직렬 데이터 경로에 의해 액세스될 수 있다.
입력/출력(I/O) 회로(270)는 어드레스 값을 수신하고 데이터 값을 쓰기하고 판독 데이터 값을 출력할 수 있다. 수신된 어드레스 값이 열 및 행 디코더(230)에 적용되어 메모리 셀을 선택할 수 있다. 레지스터(260)로부터의 판독 데이터는 I/O 회로(270)를 통해 출력될 수 있다. 마찬가지로, I/O 회로(270) 상의 쓰기 데이터는 레지스터(260)에 저장될 수 있다. 커맨드 디코더(290)는, 제어 로직(280)에 전해질 수 있는 커맨드 데이터를 수신할 수 있다. 제어 로직(280)은 메모리 디바이스의 다양한 회로를 제어하기 위한 신호를 제공할 수 있다.
도 11c는 다양한 실시예에서 전술한 램프 발생기 회로를 실현하는 한 가지 방법을 보여주고 있다. 하나 이상의 실시예에서, 메모리 시스템은 램프 발생기(221)를 포함한다. 램프 발생기(221)는 클록 신호 입력 CLK를 갖는 비트 카운터(222)를 포함한다. 클록 신호 입력 CLK는 클록 디바이더에서 기준 클록 신호로부터 생성될 수 있다. 클록 신호 입력 CLK는 하나 이상의 실시예에서, 기준 클록 신호의 주파수 배수일 수 있다. 비트 카운터(222)는 전압 멀티플렉서(223) 내에 워드 라인 전압 선택 비트를 출력한다. 비트 카운터(222)는 클록 신호 입력 CLK의 각 상승 또는 하강에서 워드 라인 전압 선택 비트의 값을 변경할 수 있다.
전압 멀티플렉서(223)는, 다수의 전압 입력, 예를 들면 V0, V1, ...V(2n-1)을 갖고 있다. 복수의 전압 입력 각각은 다른 전위로 되어 있을 수 있다. 전압 멀티플렉서(223)는, 워드 라인 전압 선택 비트의 값에 의거하여 출력 전압으로서 복수의 전압 입력 중 하나를 선택한다. 따라서, 클록 신호 입력 CLK의 모든 상승 또는 하강에서, 다른 전압이 전압 멀티플렉서(223)에 의해 출력될 수 있다. 따라서, 전압 멀티플렉서(223)로부터의 전압은 계단 함수 기반의 전압과 유사하다(예를 들면, 도 2h 또는 도 3g에 나타낸 바와 같음). 따라서, 임의의 적절한 전압 프로파일을 생성할 수 있다.
전압 멀티플렉서(223)의 출력은 워드 라인 드라이버(110)에 입력될 수 있다. 하나 이상의 실시예에서, 워드 라인(WL) 전압 조정기(224)가 중개 매체로 사용될 수 있다. 또한, 전압 조정기(224)는, 예를 들면 스텝 업 및/또는 평활화함으로써 전압 멀티플렉서(223)의 출력을 변경할 수 있다.
이와 같이, 워드 라인 드라이버(110)는 램프 발생기(221)로부터 램프 프로파일을 수신한다. 워드 라인 선택 라인(WLSL)의 값에 의존하여, 워드 라인 드라이버(110)는 이 전압을 복수의 워드 라인(예를 들면, WL0, WL1, ..., WLm-1, WLm) 중 하나에 어설트할 수 있고, 예를 들면 이에 따라 메모리 셀 어레이(200)의 메모리 셀 중 하나에 나타낼 수 있다.
도 11d는 전술한 램프 발생기 회로를 구현하는 추가 실시예를 나타낸다.
도 11c에서 설명한 회로 이외에도, 램프 발생기(221)는 비트 카운터(222)에 입력되는 고주파 클록 신호 CLKcont를 생성하기 위해 기준 클록 신호 SCLK 및 슬루 레이트(slew rate)를 취하는 클록 디바이더(227)를 포함할 수 있다. 오버 플로우 검출기(226)는 비트 카운터(222)로부터의 출력을 감시하고 상승 또는 하강으로부터 카운터를 유지한다. 예를 들면, 이것은, 비트 카운터(222)로부터의 워드 라인 선택 라인 비트의 값이 최대 최종 워드 라인 전압에 대응하는 값을 초과하지 않도록 보장한다. 마찬가지로, 이것은 또한, 카운터가 기준 클록 신호 SCLK의 전체 사이클 후 초기 전압으로 리셋되는 것을 보장한다.
예시한 바와 같이, 프로그램/소거 회로(220)는 또한 클록 신호 SCLK를 사용하여, 전압 멀티플렉서로부터의 출력이 쓰기/소거 펄스보다 훨씬 높은 주파수에서 변할 수 있으며, 이는 기준 클록 신호 SCLK에 의해 타이밍 설정된다. 판독 회로는 기준 클록 신호 SCLK를 사용하여 판독 동작을 행할 수 있다.
도 11e 및 도 11f는 일 실시예에서 전술한 램프 발생기 회로의 구현을 나타낸다.
도 12는 본 발명의 실시예를 구현하는 시스템의 개략 블록도를 나타낸다.
도 12에 나타난 바와 같이, 시스템은 메모리 디바이스(400), 프로세서(410), 출력 디바이스(420), 입력 디바이스(430), 및 옵션으로 주변 디바이스(450)를 포함할 수 있다. 메모리 디바이스(400)는 하나 이상의 실시예에서 도 11에 설명된 바와 같이 형성될 수 있고, 복수의 메모리 유닛을 포함할 수 있다.
본 발명을 예시적인 실시예를 참조하여 설명하였지만, 이 설명은 제한된 의미로 해석되어서는 안 된다. 예시적인 실시예들의 다양한 수정 및 조합, 및 본 발명의 다른 실시예는 설명을 참조하면 통상의 기술자에게 명백할 것이다. 예시로서, 도 2 내지 도 12에 기재된 실시예들은 다양한 실시예에서 조합될 수 있다. 따라서 첨부된 특허청구범위는 임의의 그러한 수정 또는 실시예를 포함하는 것이다.
본 발명 및 그 이점을 자세히 설명했지만, 다양한 변경, 치환 및 변형이 첨부된 특허청구범위에 의해 정의되는 본 발명의 정신 및 범위에서 벗어나지 않고 이루어질 수 있음이 이해될 것이다. 예를 들면, 본 발명의 범위 내에서, 본원에서 설명되는 많은 특징, 기능, 프로세스 및 재료를 바꿀 수 있음을 통상의 기술자는 쉽게 이해할 것이다.
또한, 본 출원의 범위는 명세서에서 설명되는 프로세스, 머신, 제조, 물질 조성, 수단, 방법 및 단계의 특정 실시예에 한정되는 것은 아니다. 통상의 기술자는 본 발명의 개시로부터, 본원에서 설명되는 대응하는 실시예와 실질적으로 동일한 결과 또는 기능을 행하는 현재 존재하거나 추후 개발될 프로세스, 머신, 제조, 물질 조성, 수단, 방법 또는 단계가 본 발명에 따라 이용될 수 있음을 쉽게 이해할 것이다. 이에 따라, 첨부된 특허청구범위는 그 범위 내에서 그러한 프로세스, 머신, 제조, 물질 조성, 수단, 방법 또는 단계를 포함하는 것을 의도하고 있다.

Claims (27)

  1. 저항 스위칭 디바이스의 동작 방법으로서,
    제 1 액세스 단자 및 제 2 액세스 단자를 갖는 액세스 디바이스의 제 1 액세스 단자에 펄스를 포함하는 신호를 인가하는 단계로서, 상기 제 2 액세스 단자는 2단자 저항 스위칭 디바이스의 제 1 단자에 연결되고, 상기 저항 스위칭 디바이스는 제 1 단자 및 제 2 단자를 갖고, 또한 상기 저항 스위칭 디바이스는 제 1 상태 및 제 2 상태를 갖고, 상기 펄스는 제 1 기간에 걸쳐 제 1 전압으로부터 제 2 전압으로의 제 1 램프(ramp)를 포함하고, 상기 제 1 기간은 상기 펄스의 전체 기간의 적어도 0.1배인, 상기 신호를 인가하는 단계;
    상기 저항 스위칭 디바이스의 상태가 상기 펄스로 인해 상기 제 1 상태로부터 상기 제 2 상태로 변했는지의 여부를 결정하는 단계; 및
    상기 저항 스위칭 디바이스의 상태가 상기 제 1 상태로부터 상기 제 2 상태로 변하지 않았을 경우, 상기 제 1 단자에 제 2 펄스를 인가하는 단계를 포함하고,
    상기 제 2 펄스는 이전에 인가된 펄스와는 다른 제 2 램프를 포함하는, 저항 스위칭 디바이스의 동작 방법.
  2. 제 1 항에 있어서,
    상기 저항 스위칭 디바이스는 상기 신호의 인가 후에 상기 제 1 상태로부터 상기 제 2 상태로 변하는 저항 스위칭 디바이스의 동작 방법.
  3. 제 2 항에 있어서,
    상기 제 2 전압은 상기 신호의 인가 동안 상기 저항 스위칭 디바이스의 전도도(conductance)의 변화에 기반하여 동적으로 결정되는 저항 스위칭 디바이스의 동작 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 저항 스위칭 디바이스가 상기 제 1 상태로부터 상기 제 2 상태로 변할 때까지, 상기 결정하는 단계 및 상기 제 2 펄스를 인가하는 단계를 반복하는 단계를 더 포함하는 저항 스위칭 디바이스의 동작 방법.
  6. 제 2 항에 있어서,
    상기 신호는, 신호의 일부가 판독 동작의 일부, 형성 동작의 일부, 리프레시 동작의 일부, 또는 자동 중단 동작의 일부인 저항 스위칭 디바이스의 동작 방법.
  7. 제 2 항에 있어서,
    상기 신호는 상기 펄스의 제 1 램프에 앞서 상기 제 1 전압에서 정전압을 더 포함하는 저항 스위칭 디바이스의 동작 방법.
  8. 제 2 항에 있어서,
    상기 제 1 램프는 상기 제 1 전압으로부터 상기 제 2 전압으로의 선형 또는 포물선 변화를 포함하는 저항 스위칭 디바이스의 동작 방법.
  9. 제 2 항에 있어서,
    상기 제 1 램프는 상기 제 1 전압으로부터 상기 제 2 전압으로의 지수적 변화(exponential change)를 포함하는 저항 스위칭 디바이스의 동작 방법.
  10. 제 2 항에 있어서,
    상기 펄스는 톱니형, 삼각형, 또는 중첩되는 구형(superimposed square) 펄스를 포함하는 저항 스위칭 디바이스의 동작 방법.
  11. 제 2 항에 있어서,
    상기 펄스는 시간에 따라 비대칭인 저항 스위칭 디바이스의 동작 방법.
  12. 제 2 항에 있어서,
    상기 펄스는 제 2 기간에 걸쳐 제 2 전압으로부터 제 3 전압으로의 제 2 램프를 포함하고, 상기 제 2 램프는 상기 제 1 램프의 역 기울기를 갖고,
    상기 제 2 기간은 상기 펄스의 전체 기간의 적어도 0.1배인 저항 스위칭 디바이스의 동작 방법.
  13. 제 12 항에 있어서,
    상기 신호는 상기 펄스의 제 2 램프 후에 상기 제 3 전압에서 정전압을 더 포함하는 저항 스위칭 디바이스의 동작 방법.
  14. 제 2 항에 있어서,
    상기 신호는, 제 2 기간에 걸쳐 제 3 전압으로부터 제 4 전압으로의 제 2 램프를 포함하는 제 2 펄스를 포함하고,
    상기 제 2 기간은 상기 제 2 펄스의 전체 기간의 적어도 0.1배인 저항 스위칭 디바이스의 동작 방법.
  15. 제 1 항에 있어서,
    상기 액세스 디바이스는 다이오드인 저항 스위칭 디바이스의 동작 방법.
  16. 제 1 항에 있어서,
    상기 액세스 디바이스는 트랜지스터인 저항 스위칭 디바이스의 동작 방법.
  17. 반도체 디바이스로서,
    제 1 단자 및 제 2 단자를 갖고 제 1 상태 및 제 2 상태를 갖는 2단자 저항 스위칭 디바이스,
    제 1 액세스 단자 및 상기 저항 스위칭 디바이스의 제 1 단자에 연결되는 제 2 액세스 단자를 갖는 액세스 디바이스,
    펄스를 포함하는 신호를 생성하도록 구성된 신호 발생기로서, 상기 펄스는 제 1 기간에 걸쳐 제 1 전압으로부터 제 2 전압으로의 제 1 램프를 포함하며, 상기 제 1 기간은 상기 펄스의 전체 기간의 적어도 0.1배인 상기 신호 발생기, 및
    상기 신호를 상기 제 1 액세스 단자에 인가하도록 구성된 액세스 회로를 포함하고,
    상기 저항 스위칭 디바이스는 상기 신호에 응답하여 상기 제 1 상태로부터 상기 제 2 상태로 변하도록 구성되고,
    상기 저항 스위칭 디바이스의 상태가 상기 제 1 상태로부터 상기 제 2 상태로 변하지 않았을 경우, 상기 신호 발생기는 제 2 펄스를 생성하도록 더 구성되고,
    상기 제 2 펄스는 이전에 인가된 펄스와는 다른 제 2 램프를 포함하는, 반도체 디바이스.
  18. 제 17 항에 있어서,
    상기 액세스 디바이스는 다이오드인 반도체 디바이스.
  19. 제 17 항에 있어서,
    상기 액세스 디바이스는 트랜지스터인 반도체 디바이스.
  20. 제 17 항에 있어서,
    상기 저항 스위칭 디바이스는 이온 메모리를 포함하는 반도체 디바이스.
  21. 제 20 항에 있어서,
    상기 이온 메모리는 불활성 전극과 전기적 활성 금속 전극 사이에 배치되는 고체 전해질층을 포함하는 반도체 디바이스.
  22. 제 21 항에 있어서,
    상기 고체 전해질층은 칼코게나이드(chalcogenide)계 재료를 포함하고, 상기 전기적 활성 금속 전극은 구리 또는 은을 포함하는 반도체 디바이스.
  23. 제 17 항에 있어서,
    복수의 메모리 셀에 연결되고, 제 1 클록 주파수에서 2단자 저항 스위칭 디바이스에 대한 판독 동작을 행하도록 구성된 판독 회로,
    상기 제 1 클록 주파수보다 높은 제 2 클록 주파수에서 전압 선택 신호를 생성하도록 구성된 카운터, 및
    복수의 입력 전압을 가지며 상기 카운터로부터 전압 선택 신호를 수신하도록 연결된 선택 라인을 갖는 전압 멀티플렉서로서, 상기 전압 선택 신호에 의거하여 전압을 출력하도록 구성되는 상기 전압 멀티플렉서를 더 포함하고,
    상기 액세스 회로는 상기 전압 멀티플렉서로부터의 출력 전압을 상기 2단자 저항 스위칭 디바이스에 어설트(assert)하도록 구성되는 반도체 디바이스.
  24. 저항 스위칭 디바이스의 동작 방법으로서,
    제 1 단자 및 제 2 단자를 가지며 제 1 상태 및 제 2 상태를 갖는 2단자 저항 스위칭 디바이스의 제 1 단자에 펄스를 포함하는 신호를 인가하는 단계로서, 상기 펄스는 제 1 기간에 걸쳐 제 1 전압으로부터 제 2 전압으로의 제 1 램프를 포함하고, 상기 제 1 기간은 상기 펄스의 전체 기간의 적어도 0.1배인, 상기 신호를 인가하는 단계;
    상기 저항 스위칭 디바이스의 상태가 상기 펄스로 인해 상기 제 1 상태로부터 상기 제 2 상태로 변했는지의 여부를 결정하는 단계; 및
    상기 저항 스위칭 디바이스의 상태가 상기 제 1 상태로부터 상기 제 2 상태로 변하지 않았을 경우, 상기 제 1 단자에 제 2 펄스를 인가하는 단계를 포함하고,
    상기 제 2 펄스는 이전에 인가된 펄스와는 다른 제 2 램프를 포함하는, 저항 스위칭 디바이스의 동작 방법.
  25. 제 24 항에 있어서,
    상기 저항 스위칭 디바이스는 신호의 인가 후에 상기 제 1 상태로부터 상기 제 2 상태로 변하는 저항 스위칭 디바이스의 동작 방법.
  26. 제 24 항에 있어서,
    상기 제 2 전압은 상기 신호의 인가 동안 상기 저항 스위칭 디바이스의 전도도의 변화에 기반하여 동적으로 결정되는 저항 스위칭 디바이스의 동작 방법.
  27. 삭제
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