KR20220062505A - 기억 소자 및 기억 장치 - Google Patents

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KR20220062505A
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데츠야 미즈구치
가츠히사 아라타니
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 개시의 일 실시 형태의 기억 소자는, 제1 전극과, 제2 전극과, 제1 전극과 제2 전극의 사이에 마련됨과 함께, 적어도 구리, 알루미늄, 지르코늄 및 텔루륨을 포함하는 기억층과, 기억층과 제2 전극의 사이에 마련되고, 적어도 기억층보다도 고농도의 지르코늄을 포함함과 함께, 제2 전극과의 계면에 있어서의 구리의 농도가 기억층보다도 낮은 배리어층을 구비한다.

Description

기억 소자 및 기억 장치
본 개시는, 전극 간에 칼코게나이드층을 갖는 기억 소자 및 이것을 구비한 기억 장치에 관한 것이다.
차세대 불휘발 메모리로서, ReRAM(Resistance Random Access Memory)(등록상표)이나 PCM(Phase Change Memory)(등록상표)과 같은 새로운 타입의 기억 소자가 제안되어 있다(예를 들어, 특허문헌 1, 2 참조).
일본 특허 공개 제2008-135659호 공보 일본 특허 공개 제2009-43873호 공보
그런데, 크로스 포인트형 메모리 셀 어레이에서는, 고밀도화 및 대용량화가 요구되고 있다.
고밀도이면서, 또한, 대용량의 기억 소자 및 기억 장치를 제공하는 것이 바람직하다.
본 개시의 일 실시 형태의 기억 소자는, 제1 전극과, 제2 전극과, 제1 전극과 제2 전극의 사이에 마련됨과 함께, 적어도 구리, 알루미늄, 지르코늄 및 텔루륨을 포함하는 기억층과, 기억층과 제2 전극의 사이에 마련되고, 적어도 기억층보다도 고농도의 지르코늄을 포함함과 함께, 제2 전극과의 계면에 있어서의 구리의 농도가 기억층보다도 낮은 배리어층을 구비한 것이다.
본 개시의 일 실시 형태의 기억 장치는, 하나의 방향으로 연신하는 1개 또는 복수의 제1 배선과, 다른 방향으로 연신함과 함께, 제1 배선과 교차하는 1개 또는 복수의 제2 배선과, 제1 배선과 제2 배선의 교점에 배치되는 1개 또는 복수의 상기 본 개시의 일 실시 형태의 기억 소자를 구비한 것이다.
본 개시의 일 실시 형태의 기억 소자 및 일 실시 형태의 기억 장치에서는, 적어도 구리, 알루미늄, 지르코늄 및 텔루륨을 포함하는 기억층과, 제2 전극과의 사이에, 적어도 기억층보다도 고농도의 지르코늄을 포함함과 함께, 제2 전극과의 계면에 있어서의 구리의 농도가 기억층보다도 낮은 배리어층을 마련하도록 하였다. 이에 의해, 제2 전극의 하층에 대한 밀착성이 향상된다.
도 1은 본 개시의 일 실시 형태에 따른 메모리 소자의 구성의 일례를 나타내는 단면 모식도이다.
도 2는 본 개시의 일 실시 형태에 따른 메모리 셀 어레이의 개략 구성의 일례를 나타내는 도면이다.
도 3은 도 1에 도시한 메모리 소자의 구성의 다른 예를 나타내는 단면 모식도이다.
도 4a는 도 2에 도시한 스위치 소자의 구성의 일례를 나타내는 단면 모식도이다.
도 4b는 도 2에 도시한 스위치 소자의 구성의 다른 예를 나타내는 단면 모식도이다.
도 5a는 도 2에 도시한 메모리 셀의 구성의 일례를 나타내는 단면 모식도이다.
도 5b는 도 2에 도시한 메모리 셀의 구성의 다른 예를 나타내는 단면 모식도이다.
도 5c는 도 2에 도시한 메모리 셀의 구성의 다른 예를 나타내는 단면 모식도이다.
도 5d는 도 2에 도시한 메모리 셀의 구성의 다른 예를 나타내는 단면 모식도이다.
도 6a는 도 5a에 도시한 메모리 셀의 구성의 일례를 나타내는 사시도이다.
도 6b는 도 6a에 도시한 메모리 셀의 단면 구성을 나타내는 모식도이다.
도 7a는 도 5d에 도시한 메모리 셀의 구성의 일례를 나타내는 사시도이다.
도 7b는 도 7a에 도시한 메모리 셀의 단면 구성을 나타내는 모식도이다.
도 8a는 도 5c에 도시한 메모리 셀의 단면 구성을 나타내는 모식도이다.
도 8b는 비교예로서 도 5c에 도시한 메모리 셀의 단면 구성을 나타내는 모식도이다.
도 9는 본 개시의 변형예에 있어서의 메모리 셀 어레이의 개략 구성의 일례를 나타내는 도면이다.
도 10은 본 개시의 변형예에 있어서의 메모리 셀 어레이의 개략 구성의 다른 예를 나타내는 도면이다.
도 11은 본 개시의 변형예에 있어서의 메모리 셀 어레이의 개략 구성의 다른 예를 나타내는 도면이다.
도 12는 본 개시의 변형예에 있어서의 메모리 셀 어레이의 개략 구성의 다른 예를 나타내는 도면이다.
도 13은 본 개시의 배리어층을 구성하는 Te, Al, Zr의 조성 범위를 설명하는 도면이다.
이하, 본 개시에 있어서의 실시 형태에 대하여, 도면을 참조하여 상세히 설명한다. 이하의 설명은 본 개시의 일 구체예이며, 본 개시는 이하의 양태에 한정되는 것은 아니다. 또한, 본 개시는, 각 도면에 도시한 각 구성 요소의 배치나 치수, 치수비 등에 대해서도, 그것들에 한정되는 것은 아니다. 또한, 설명하는 순서는, 하기와 같다.
1. 실시 형태
(기억층과 상부 전극의 사이에, 기억층보다도 고농도의 지르코늄을 포함하는 배리어층을 갖는 메모리 소자의 예)
1-1. 메모리 소자의 구성
1-2. 메모리 셀 어레이의 구성
1-3. 작용·효과
2. 변형예(3차원 구조를 갖는 메모리 셀 어레이의 예)
3. 실시예
<1. 실시 형태>
(1-1. 메모리 소자의 구성)
도 1은, 본 개시의 일 실시 형태에 따른 기억 소자(메모리 소자(20))의 단면 구성의 일례를 나타낸 것이다. 이 메모리 소자(20)는, 예를 들어 도 2에 도시한, 소위 크로스 포인트 어레이 구조를 갖는 메모리 셀 어레이(1)에 사용되는 것이다. 메모리 소자(20)는, 하부 전극(21), 기억층(22), 배리어층(25) 및 상부 전극(26)을 이 순으로 갖는 것이다. 본 실시 형태에서는, 기억층(22)은, 예를 들어 구리(Cu), 알루미늄(Al), 지르코늄(Zr) 및 텔루륨(Te)을 포함해서 형성되고, 배리어층(25)은, 기억층(22)보다도 고농도의 지르코늄(Zr)을 포함해서 형성되어 있으며, 상부 전극(26)과 접하는 계면은, 구리(Cu)의 농도가 기억층(22)보다도 낮게 되어 있다.
하부 전극(21)은, 예를 들어 반도체 프로세스에 사용되는 배선 재료에 의해 형성되어 있으며, 본 개시의 「제1 전극」의 일 구체예에 상당한다. 구체적으로는, 하부 전극(21)은, 예를 들어 텅스텐(W), 질화텅스텐(WN), 질화티타늄(TiN), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 탄탈(Ta), 질화탄탈(TaN) 및 실리사이드 등을 사용하여 형성할 수 있다. 하부 전극(21)이 전계에서 이온 전도가 발생할 가능성이 있는, Cu 등의 재료에 의해 구성되어 있는 경우에는, 하부 전극(21)의 표면을 이온 전도나 열확산하기 어려운 재료로 피복하도록 해도 된다. 이온 전도나 열확산하기 어려운 재료로서는, 예를 들어 텅스텐(W), 질화텅스텐(WN), 질화티타늄(TiN), 질화탄탈(TaN), 티타늄텅스텐(TiW) 및 질화티타늄텅스텐(TiWN) 등을 들 수 있다.
기억층(22)은, 하부 전극(21)측으로부터, 저항 변화층(23) 및 이온원 층(24)이 이 순으로 적층된 것이다.
저항 변화층(23)은, 하부 전극(21)과 상부 전극(26)의 사이에 소정의 전압 이상의 전압을 인가함으로써 저항값이 변화하는 것이다. 저항 변화층(23)은, 예를 들어 금속 원소 또는 비금속 원소의 산화물, 질화물 또는 산질화물 중 어느 것을 포함해서 형성되어 있다. 구체적으로는, 저항 변화층(23)은, 예를 들어 알루미늄(Al)을 포함하는 산화물을 사용하여 형성할 수 있다.
예를 들어, 하부 전극(21)과 상부 전극(26)의 사이에 소정의 전압 이상의 전압이 인가되면, 후술하는 이온원 층(24)에 포함되는 가동 원소(예를 들어, 전이 금속 원소)가 저항 변화층(23) 내로 이동하여 전도 경로를 형성하고, 이에 의해 저항 변화층(23)은 저저항화된다. 또한, 저항 변화층(23)에서는, 산소 결함이나 질소 결함 등의 구조 결함이 발생하여 전도 경로가 형성되어, 저항 변화층(23)은 저저항화된다. 또한, 저항 변화층(23)이 저저항화될 때에 인가되는 전압의 방향과는 역방향의 전압이 인가됨으로써, 전도 경로가 절단되거나, 또는 도전성이 변화하여, 저항 변화층(23)은 고저항화된다.
또한, 저항 변화층(23)에 포함되는 금속 원소 및 비금속 원소는, 반드시 전부가 산화물의 상태가 아니어도 되며, 일부가 산화되어 있는 상태여도 된다. 또한, 저항 변화층(23)은, 초기 상태에 있어서, 예를 들어 수 MΩ 내지 수백 MΩ 정도의 소자 저항이 실현되면, 알루미늄(Al) 이외의 금속 원소 또는 비금속 원소를 사용하여 형성할 수 있다. 또한, 저항 변화층(23)은, 이하의 첨가 원소를 포함하고 있어도 된다. 첨가 원소로서는, 예를 들어 텅스텐(W), 하프늄(Hf), 탄소(C), 규소(Si), 마그네슘(Mg), 탄탈(Ta), 구리(Cu), 니켈(Ni), 지르코늄(Zr) 및 가돌리늄(Gd) 등을 들 수 있다.
또한, 저항 변화층(23)은, 산화물을 포함하는 절연층과, 금속 원소 또는 비금속 원소의 질화물의 적층막으로서 형성하도록 해도 된다. 또한, 저항 변화층(23)은, 초기 상태에 있어서, 예를 들어 수 MΩ 내지 수백 MΩ 정도의 소자 저항이 실현되면 되며, 메모리 소자(20)의 크기나 이온원 층(24)의 저항값에 의해서도 그 최적값이 변화하지만, 그 두께는, 예를 들어 1㎚ 이상 10㎚ 정도가 바람직하다.
또한, 저항 변화층(23)은 반드시 적극적으로 형성할 필요는 없다. 메모리 소자(20)의 제조 공정 중에 있어서 이온원 층(24)에 포함되는 전이 금속 원소와 산소가 결합하여, 자연적으로 하부 전극(21)과 이온원 층(24)의 사이에, 저항 변화층(23)에 상당하는 산화막이 형성된다. 또는, 소거 방향의 전압 바이어스를 인가함으로써 형성되는 산화막이 저항 변화층(23)에 상당하게 된다.
이온원 층(24)은, 하부 전극(21)과 상부 전극(26)의 사이에 소정의 전압 이상의 전압을 인가함으로써, 저항 변화층(23) 내에 전도 경로를 형성하는 원소(가동 원소)를 포함해서 형성되어 있다. 가동 원소는, 전계의 인가에 의해 양이온화 또는 음이온화되어 저항 변화층(23) 내로 이동하여, 전도 경로를 형성하는 것이다. 양이온화되는 가동 원소로서는, 전이 금속 원소, 특히, 주기율표 제4족(티타늄(Ti), 지르코늄(Zr), 하프늄(Hf)), 제5족(바나듐(V), 니오븀(Nb), 탄탈(Ta)) 및 제6족(크롬(Cr), 몰리브덴(Mo), 텅스텐(W))의 금속 원소 및 구리(Cu)를 들 수 있다. 이밖에, 알루미늄(Al)을 들 수 있다. 음이온화되는 가동 원소로서는, 주기율표 제16족의 원소, 구체적으로는, 텔루륨(Te), 황(S) 및 셀레늄(Se) 등의 칼코겐 원소를 들 수 있다. 상기 전이 금속 원소는, 칼코겐 매트릭스 중에 있어서 비교적, 화학적으로 안정되기 때문에, 칼코겐 원소와 접하고 있는 상태에 있어서의 전도 경로의 안정성이 높아진다. 이온원 층(24)은, 이들 양이온 원소 및 음이온 원소를 각각 1종 혹은 2종 이상 포함해서 형성할 수 있다.
또한, 이온원 층(24)은, 산소(O), 질소(N), 상기 가동 원소 이외의 금속 원소(예를 들어, 망간(Mn), 코발트(Co), 철(Fe), 니켈(Ni) 및 백금(Pt) 등의 금속 원소) 또는 규소(Si) 등을 포함하고 있어도 무방하다.
배리어층(25)은, 기억층(22)(구체적으로는, 이온원 층(24))과 상부 전극(26)의 밀착성을 향상시키기 위한 것이다. 기억층(22)과 상부 전극(26) 사이의 밀착성은, 배리어층(25)의 조성이나, 이온원 층(24)과 배리어층(25)의 조성 그리고 이온원 층(24) 및 배리어층(25)의 각각의 적층 방향의 막 두께(이하, 단순히 두께라고 함)를 포함하는 평균 조성비에 영향을 받는다.
예를 들어, 배리어층(25)은, 이온원 층(24)을 구성하는 원소 중, 구리(Cu) 이외의 원소를 사용하여 형성할 수 있다. 이와 같이, 이온원 층(24)과 배리어층(25)을 동일한 원소를 사용하여 형성함으로써, 메모리 소자(20)의 제조 공정에 있어서의 가공 조건의 복잡화를 피할 수 있다.
배리어층(25)의 구체적인 조성의 일례로서는, 이하의 구성을 들 수 있다. 예를 들어, 배리어층(25)은, 지르코늄(Zr)을 포함하고, 또한, 배리어층(25)과 이온원 층(24)의 평균 조성비에 있어서의 구리(Cu)를 제외한 텔루륨(Te), 알루미늄(Al) 및 지르코늄(Zr)의 3개의 원소 중, 텔루륨(Te)의 농도를 42.5원자％ 미만으로 한다. 배리어층(25) 및 이온원 층(24)이, 상기 조건을 충족함으로써, 이온원 층(24)과 상부 전극(26) 사이의 밀착성이 향상된다.
배리어층(25)은, 예를 들어 지르코늄(Zr) 및 텔루륨(Te)을 포함하고, 지르코늄(Zr)의 농도가 59.4원자％ 이상 100원자％ 미만이며, 또한, 배리어층(25)과 이온원 층(24)의 평균 조성비에 있어서의 구리(Cu)를 제외한 텔루륨(Te), 알루미늄(Al) 및 지르코늄(Zr)의 3개의 원소 중, 텔루륨(Te)의 농도를 42.5원자％ 미만으로 한다. 배리어층(25) 및 이온원 층(24)이, 상기 조건을 충족함으로써, 이온원 층(24)과 상부 전극(26) 사이의 밀착성이 향상된다.
또한, 배리어층(25)은, 예를 들어 지르코늄(Zr), 텔루륨(Te) 및 알루미늄(Al)을 포함하고, 지르코늄(Zr)의 농도가 40원자％ 이상이며, 텔루륨(Te)과 알루미늄(Al)의 농도비(Te/Al)가 1.0 이상, 또한, 텔루륨(Te)의 농도를 42.5원자％ 미만으로 한다. 상기 조건을 충족함으로써, 이온원 층(24)과 상부 전극(26) 사이의 밀착성이 향상된다.
또한, 배리어층(25)은, 예를 들어 지르코늄(Zr), 텔루륨(Te) 및 알루미늄(Al)을 포함하고, 지르코늄(Zr)의 농도가 18.5원자％ 이상 36원자％ 이하이며, 텔루륨(Te)과 알루미늄(Al)의 농도비(Te/Al)를 0.64 이상 1.0 이하로 한다. 상기 조건을 충족함으로써, 이온원 층(24)과 상부 전극(26) 사이의 밀착성이 향상된다.
또한, 상기 조건에 있어서의 배리어층(25)의 두께는, 예를 들어 2㎚ 이상 12㎚ 이하로 한다. 또한, 배리어층(25)과 이온원 층(24)의 합계 두께는, 예를 들어 15㎚ 이상 25㎚ 이하로 한다.
또한, 배리어층(25)은, 본 개시의 효과를 손상시키지 않는 범위에 있어서, 지르코늄(Zr), 텔루륨(Te) 및 알루미늄(Al) 이외의 원소를 포함하고 있어도 무방하다.
이상의 조건을 충족함으로써, 배리어층(25)은, 이온원 층(24)으로부터 상부 전극(26)에 대한 구리(Cu)의 확산을 저감시키는 것이 가능해진다. 예를 들어, 배리어층(25)과 상부 전극(26)의 계면에 있어서의 구리(Cu)의 농도는, 0원자％, 혹은, 기억층(22)(구체적으로는, 이온원 층(24))의 구리(Cu)의 농도보다도 낮아진다. 이에 의해, 기억층(22)(구체적으로는, 이온원 층(24))과 상부 전극(26) 사이의 밀착성이 향상되어, 메모리 소자(20)의 미세 가공이 가능해진다.
또한, 배리어층(25)은, 예를 들어 2차 이온 질량 분석법(SIMS)이나 에너지 분산형 X선 분석법(TEM-EDX)을 이용한 원소 분석에 의해 확인할 수 있다.
상부 전극(26)은, 본 개시의 「제2 전극」의 일 구체예에 상당하고, 예를 들어 하부 전극(21)과 마찬가지로 공지된 반도체 배선 재료를 사용할 수 있지만, 포스트 어닐을 거쳐도 이온원 층(24)과 반응하지 않는 안정된 재료가 바람직하다. 구체적으로는, 상부 전극(26)은, 예를 들어 텅스텐(W)을 포함해서 형성할 수 있다.
또한, 도 1에서는, 하부 전극(21) 위에 저항 변화층(23) 및 이온원 층(24)을 갖는 기억층(22), 배리어층(25) 및 상부 전극(26)이 이 순으로 적층되어 있는 예를 나타내었지만, 이것에 한정되지는 않는다. 메모리 소자(20)는, 예를 들어 도 3에 도시한 바와 같이, 메모리 소자(20)는, 하부 전극(21) 위에 배리어층(25), 기억층(22) 및 상부 전극(26)의 순으로 적층된 구성으로 해도 된다. 그 때에는, 하부 전극(21)이 본 개시의 「제2 전극」의 일 구체예에 상당하고, 상부 전극(26)이 본 개시의 「제1 전극」의 일 구체예에 상당한다. 또한, 기억층(22)을 구성하는 저항 변화층(23)은 하부 전극(21)측에 마련되고, 이온원 층(24)은 배리어층(25)에 접하도록 마련된다.
(1-2. 메모리 셀 어레이의 구성)
도 2는, 메모리 셀 어레이(1)의 구성의 일례를 사시적으로 나타낸 것이다. 메모리 셀 어레이(1)는, 본 개시의 「기억 장치」의 일 구체예에 상당한다. 메모리 셀 어레이(1)는, 소위 크로스 포인트 어레이 구조를 구비하고 있으며, 예를 들어 도 2에 도시한 바와 같이, 각 워드선 WL과 각 비트선 BL이 서로 대향하는 위치(크로스 포인트)에 1개씩, 메모리 셀(10)을 구비하고 있다. 즉, 메모리 셀 어레이(1)는, 복수의 워드선 WL과, 복수의 비트선 BL과, 크로스 포인트마다 1개씩 배치된 복수의 메모리 셀(10)을 구비하고 있다. 워드선 WL 및 비트선 BL은, 각각, 본 개시의 「제1 배선」 및 「제2 배선」의 일 구체예에 상당한다.
각 워드선 WL은, 서로 공통된 방향으로 연장되어 있다. 각 비트선 BL은, 워드선 WL의 연장 방향과는 다른 방향(예를 들어, 워드선 WL의 연장 방향과 직교하는 방향)이며, 또한, 서로 공통된 방향으로 연장되어 있다. 또한, 복수의 워드선 WL 및 복수의 비트선 BL은, 각각, 1개 또는 복수의 층 내에 배치되어 있으며, 예를 들어 복수의 계층으로 나뉘어 배치되어 있어도 된다.
예를 들어, 도 2에 도시한 바와 같이, 복수의 워드선 WL이 복수의 계층으로 나뉘어 배치되어 있는 경우에는, 복수의 워드선 WL이 배치된 제1층과, 복수의 워드선 WL이 배치된, 제1층에 인접하는 제2층의 사이에, 복수의 비트선 BL이 배치되어 있다. 복수의 비트선 BL이 복수의 계층으로 나뉘어 배치되어 있는 경우에는, 복수의 비트선 BL이 배치된 제3층과, 복수의 비트선 BL이 배치된, 제3층에 인접하는 제4층의 사이에, 복수의 워드선 WL이 배치되어 있다. 즉, 복수의 워드선 WL 및 복수의 비트선 BL이 서로 복수의 계층으로 나뉘어 배치되어 있는 경우에는, 복수의 워드선 WL 및 복수의 비트선 BL은, 메모리 셀 어레이(1)의 적층 방향(예를 들어, Z축 방향)에 있어서, 교대로 배치되어 있다.
즉, 메모리 셀 어레이(1)는, 기판(도시생략) 위에, 복수의 워드선 WL 및 복수의 비트선 BL이 1개 또는 복수의 계층으로 나뉘어 배치되어 있으며, 각각의 크로스 포인트에, 메모리 셀(10)이 2차원 또는 3차원적으로 배치되어 있다. 기판에는, 또한, 예를 들어 워드선 WL 및 비트선 BL과 전기적으로 접속된 배선군이나, 그 배선군과 외부 회로를 연결하기 위한 회로 등이 형성되어 있다.
메모리 셀(10)은, 예를 들어 메모리 소자(20)와 스위치 소자(30)를 포함해서 구성되어 있으며, 상기한 바와 같이 각 워드선 WL과 각 비트선 BL의 크로스 포인트에 1개씩 배치되어 있다.
도 4a는, 스위치 소자(30)의 단면 구성의 일례를 모식적으로 나타낸 것이다. 스위치 소자(30)는, 예를 들어 도 2에 도시한 메모리 셀 어레이(1)에 있어서, 복수의 워드선 WL과 복수의 비트선 BL의 각각의 크로스 포인트에 배치된 복수의 메모리 소자(20) 중 임의의 메모리 소자를 선택적으로 동작시키기 위한 것이다. 구체적으로는, 스위치 소자(30)는, 비정질상과 결정상의 상변화를 수반하지 않고, 인가 전압을, 소정의 임계값 전압 이상으로 함으로써 저저항 상태로, 임계값 전압보다 내림으로써 고저항 상태로 변화하는 것이다. 스위치 소자(30)는, 예를 들어 하부 전극(31), 스위치층(32) 및 상부 전극(33)의 순으로 적층된 구성을 갖는다.
하부 전극(31)은, 메모리 소자(20)의 하부 전극(21)과 마찬가지로, 예를 들어 반도체 프로세스에 사용되는 배선 재료에 의해 형성할 수 있다. 구체적으로는, 하부 전극(31)은, 예를 들어 텅스텐(W), 질화텅스텐(WN), 질화티타늄(TiN), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 탄탈(Ta), 질화탄탈(TaN) 및 실리사이드 등을 사용하여 형성할 수 있다. 하부 전극(31)이 Cu 등의 전계에서 이온 전도가 발생할 가능성이 있는 재료에 의해 구성되어 있는 경우에는, 하부 전극(31)의 표면을 이온 전도나 열확산하기 어려운 재료로 피복하도록 해도 된다. 이온 전도나 열확산하기 어려운 재료로서는, 예를 들어 텅스텐(W), 질화텅스텐(WN), 질화티타늄(TiN), 질화탄탈(TaN), 티타늄텅스텐(TiW) 및 질화티타늄텅스텐(TiWN) 등을 들 수 있다.
스위치층(32)은, 인가 전압을 소정의 임계값 전압(스위칭 임계값 전압) 이상으로 높임으로써 저저항 상태로 변화하고, 인가 전압을 상기 스위칭 임계값 전압보다 낮은 전압으로 내림으로써 고저항 상태로 변화하는 것이다. 또한, 스위치층(32)은, 부성 미분 저항 특성을 갖는 것이며, 스위치 소자(30A)에 인가되는 전압이 소정의 임계값 전압(스위칭 임계값 전압)을 초과했을 때, 전류를 수자릿수 배로 흘리도록 되는 것이다.
또한, 스위치층(32)은, 도시하지 않은 전원 회로(펄스 인가 수단)로부터 하부 전극(31) 및 상부 전극(33)을 통한 전압 펄스 혹은 전류 펄스의 인가에 구애되지 않고, 스위치층(32)의 아몰퍼스 구조가 안정적으로 유지되는 것이다. 또한, 스위치층(32)은, 전압 인가에 의한 이온의 이동에 의해 형성되는 전도 경로가 인가 전압 소거 후에도 유지되는 등의 메모리 동작을 하지 않는 것이다.
스위치층(32)은, 주기율표 제16족의 원소, 구체적으로는, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소를 포함해서 형성할 수 있다. OTS(Ovonic Threshold Switch) 현상을 갖는 스위치 소자(30)에서는, 스위칭을 위한 전압 바이어스를 인가해도 스위치층(32)은 아몰퍼스 구조를 안정적으로 유지해서 상변화하지 않는 것이 바람직하고, 아몰퍼스 구조가 안정될수록, 안정적으로 OTS 현상을 발생시킬 수 있다. 스위치층(32)은, 상기 칼코겐 원소 외에, 붕소(B), 탄소(C) 및 규소(Si)로부터 선택되는 적어도 1종의 첨가 원소를 포함해서 형성하는 것이 바람직하다. 스위치층(32)은, 질소(N)를 더 포함해서 형성하는 것이 바람직하다. 구체적으로는, BTe, CTe, BCTe, CSiTe, BSiTe, BCSiTe, BTeN, CTeN, BCTeN, CSiTeN, BSiTeN, BCSiTeN 중 어느 것의 조성을 포함해서 형성하는 것이 바람직하다.
스위치층(32)은, 쌍방향 스위치로서 기능하도록 되어 있다. 스위치층(32)은, 예를 들어 하부 전극(31)의 전압이 상부 전극(33)의 전압보다도 높아지는 전압(제1 전압 V1)이, 하부 전극(31)과 상부 전극(33)의 사이에 인가되었을 때, 제1 전압 V1의 절댓값이 제1 임계값 전압 이상으로 높아짐으로써 저저항 상태로 변화하고, 제1 전압 V1의 절댓값이 제1 임계값 전압보다 낮은 전압으로 낮아짐으로써 고저항 상태로 변화하도록 되어 있다. 스위치층(32)은, 또한, 상부 전극(33)의 전압이 하부 전극(31)의 전압보다도 높아지는 전압(제2 전압 V2)이 하부 전극(31) 및 상부 전극(33)의 사이에 인가되었을 때, 제2 전압 V2의 절댓값이 제2 임계값 전압 이상으로 높아짐으로써 저저항 상태로 변화하고, 제2 전압 V2의 절댓값이 제2 임계값 전압보다도 낮은 전압으로 낮아짐으로써 고저항 상태로 변화하도록 되어 있다.
스위치층(32)은, 또한, 메모리 셀(10)을 저저항화하는 기입 전압 Vw가 메모리 셀(10)에 인가되었을 때의, 하부 전극(31) 및 상부 전극(33) 사이의 전압(제3 전압 V3)의 절댓값이 제3 임계값 전압 이상으로 높아짐으로써 저저항 상태로 변화하고, 제3 전압 V3의 절댓값이 제3 임계값 전압보다 낮은 전압으로 낮아짐으로써 고저항 상태로 변화하도록 되어 있다. 스위치층(32)은, 메모리 셀(10)을 고저항화하는 소거 전압 Vr이 메모리 셀(10)에 인가되었을 때의, 하부 전극(31)과 상부 전극(33) 사이의 전압(제4 전압 V4)의 절댓값이 제4 임계값 전압 이상으로 높아짐으로써 저저항 상태로 변화하고, 제4 전압 V4의 절댓값이 제4 임계값 전압보다도 낮은 전압으로 낮아짐으로써 고저항 상태로 변화하도록 되어 있다.
메모리 셀(10)에서는, 예를 들어 도 5a 내지 도 5d에 도시한 바와 같이, 스위치 소자(30)가 메모리 소자(20)에 직접 접속되어 있다. 즉, 예를 들어 도 5a 내지 도 5d에 있어서, 비트선 BL이 하방에, 워드선 WL이 상방에 배치되어 있는 것으로 하면, 도 5a 및 도 5c에 도시한 바와 같이, 메모리 소자(20)는, 예를 들어 워드선 WL 근처에 배치되고, 스위치 소자(30)는, 예를 들어 비트선 BL 근처에 배치되어 있다. 또한, 도 5b 및 도 5d에 도시한 바와 같이, 메모리 소자(20)가, 예를 들어 비트선 BL 근처에 배치되고, 스위치 소자(30)가, 예를 들어 워드선 WL 근처에 배치되어 있어도 된다.
상술한 메모리 소자(20) 및 스위치 소자(30)를 사용하여 메모리 셀(10)을 구성하는 경우에는, 그 적층순에 따라서, 최하층 및 최상층에 배치되는 메모리 소자(20) 및 스위치 소자(30)의 하부 전극(21, 31) 및 상부 전극(26, 33)이, 워드선 WL 및 비트선 BL을 겸하고 있어도 된다. 또한, 최하층 및 최상층에 배치되는 하부 전극(21, 31) 및 상부 전극(26, 33)이, 워드선 WL 및 비트선 BL과는 별체로서 형성되어 있어도 된다.
예를 들어, 도 5a에 도시한 바와 같이, 예를 들어 비트선 BL과 워드선 WL의 사이에, 스위치 소자(30) 및 메모리 소자(20)가 이 순으로 적층되어 있는 경우에는, 스위치 소자(30)의 하부 전극(31)이 비트선 BL을 겸하고, 메모리 소자(20)의 상부 전극(26)이 워드선 WL을 겸하고 있어도 된다. 또한, 하부 전극(31)과 비트선 BL, 그리고, 상부 전극(26)과 워드선 WL이, 각각, 별체로서 형성되어 있어도 된다. 또한, 각각이 별체로서 형성되어 있는 경우에는, 하부 전극(31)과 비트선 BL, 그리고, 상부 전극(26)과 워드선 WL은, 각각 전기적으로 접속되어 있다.
또한, 상술한 메모리 소자(20) 및 스위치 소자(30)를 사용하여 메모리 셀(10)을 구성하는 경우에는, 메모리 소자(20)와 스위치 소자(30)의 사이에서 서로 적층되는 전극(예를 들어, 도 5a에 도시한 바와 같이, 스위치 소자(30) 및 메모리 소자(20)의 순으로 적층되어 있는 경우에는, 스위치 소자(30)의 상부 전극(33)과 메모리 소자(20)의 하부 전극(21))은, 예를 들어 중간 전극으로서, 각각의 상부 전극 및 하부 전극을 겸하고 있어도 되고, 각각, 별체로서 형성되어 있어도 된다.
메모리 소자(20)와 스위치 소자(30)의 사이에, 서로의 상부 전극 및 하부 전극을 겸하는 중간 전극을 형성하는 경우에는, 중간 전극은, 예를 들어 전계의 인가에 의해 이온원 층(24) 및 스위치층(32)에 포함되는 칼코겐 원소가 확산하는 것을 방지하는 재료를 사용하여 형성하는 것이 바람직하다. 이것은, 예를 들어 이온원 층(24)에는 메모리 동작하여 기입 상태를 유지시키는 원소로서 전이 금속 원소가 포함되어 있는 경우가 있고, 그 경우에는, 전이 금속 원소가 전계의 인가에 의해 스위치층(32)에 확산하면 스위치 특성이 열화될 우려가 있기 때문이다. 따라서, 중간 전극은, 전이 금속 원소의 확산 및 이온 전도를 방지하는 배리어성을 갖는 배리어 재료를 포함하여 구성되어 있는 것이 바람직하다. 배리어 재료로서는, 예를 들어 텅스텐(W), 질화텅스텐(WN), 질화티타늄(TiN), 탄소(C), 탄탈(Ta), 질화탄탈(TaN) 및 티타늄텅스텐(TiW) 등을 들 수 있다.
또한, 메모리 셀(10) 내에 있어서의 저항 변화층(23), 이온원 층(24) 및 배리어층(25)의 적층순은, 도 5a 내지 도 5d에 도시한 바와 같이, 이온원 층(24)을 사이로 두고 저항 변화층(23)이 대향하는 한쪽의 전극측에, 배리어층(25)이 다른 쪽의 전극측에 배치되어 있으면, 그 순서는 특별히 한정되지 않는다.
또한, 도 2에서는, 메모리 소자(20)가 워드선 WL과 비트선 BL의 크로스 포인트마다 독립적으로 형성되어 있는 예를 나타내었지만, 워드선 WL 및 비트선 BL과 마찬가지로, 일 방향으로 연장되는 공통된 소자로서 형성할 수 있다.
예를 들어, 도 5a에 도시한 바와 같이, 예를 들어 비트선 BL과 워드선 WL의 사이에, 스위치 소자(30) 및 메모리 소자(20)가 이 순으로 적층되고, 저항 변화층(23)이 스위치 소자(30)측에 배치되어 있는 경우에는, 도 6a, 도 6b에 도시한 바와 같이, 메모리 소자(20)를 구성하는 저항 변화층(23), 이온원 층(24) 및 배리어층(25)은, 워드선 WL과 마찬가지로, Y축 방향으로 연장되고, 각 메모리 셀(10)에 대한 공통층으로서 형성할 수 있다. 또한, 도 6a, 도 6b에서는, 워드선 WL이 메모리 소자(20)의 상부 전극(26)을 겸한 구조로 되어 있다. 또한, 도 6b는, 도 6a에 도시한 Ⅰ-Ⅰ'선에 있어서의 단면 구성을 나타내고 있다. 마찬가지로, 도 5d에 도시한 바와 같이, 예를 들어 비트선 BL과 워드선 WL의 사이에, 메모리 소자(20) 및 스위치 소자(30)가 이 순으로 적층되고, 저항 변화층(23)이 스위치 소자(30)측에 배치되어 있는 경우에는, 도 7a, 도 7b에 도시한 바와 같이, 메모리 소자(20)를 구성하는 저항 변화층(23), 이온원 층(24) 및 배리어층(25)은, 비트선 BL과 마찬가지로, X축 방향으로 연장되고, 각 메모리 셀(10)에 대한 공통층으로서 형성할 수 있다. 또한, 도 7a, 도 7b에서는, 비트선 BL이 메모리 소자(20)의 하부 전극(21)을 겸한 구조로 되어 있다. 또한, 도 7b는, 도 7a에 도시한 Ⅱ-Ⅱ'선에 있어서의 단면 구성을 나타내고 있다.
단, 도 5b, 도 5c에 도시한 바와 같이, 저항 변화층(23)이 스위치 소자(30)측에 배치되어 있지 않은 경우, 즉, 저항 변화층(23)이 비트선 BL 근처(도 5b) 또는 워드선(WL) 근처(도 5c)에 배치되어 있는 경우에는, 도 8a에 도시한 바와 같이, 메모리 소자(20)는, 스위치 소자(30)와 마찬가지로, 크로스 포인트마다 형성하는 것이 바람직하다. 이것은, 예를 들어 도 8b에 도시한 바와 같이, 워드선 WL 근처에 연속 형성된 저항 변화층(23)에 저저항의 부분(저저항부(23X))이 있으면, 전류 e는, 연속하는 배리어층(25) 및 이온원 층(24)을 통해 저저항부(23X)에 선택적으로 흐르게 되어, 메모리 소자(20)마다의 판별 및 동작을 할 수 없게 되기 때문이다. 도 5a, 도 5d에 도시한 바와 같이, 저항 변화층(23)이 스위치 소자(30)측에 배치되어 있는 경우에는, 스위치 소자(30)로부터 메모리 소자(20)로 흐르는 전류는, 반드시 저항 변화층(23)을 통과하기 때문에, 도 6a 및 도 7a 등에 도시한 바와 같은 구조를 취할 수 있다.
(1-3. 작용·효과)
본 실시 형태의 메모리 소자(20)는, 적어도 구리(Cu), 알루미늄(Al), 지르코늄(Zr) 및 텔루륨(Te)을 포함해서 형성되는 기억층(22)(구체적으로는, 이온원 층(24))과, 상부 전극(26)의 사이에, 적어도 이온원 층(24)보다도 고농도의 지르코늄(Zr)을 포함함과 함께, 상부 전극(26)과의 계면에 있어서의 구리(Cu)의 농도가 이온원 층(24)보다도 낮은 배리어층(25)을 마련하도록 하였다. 이에 의해, 이온원 층(24)과 상부 전극(26) 사이의 밀착성이 향상된다. 이하, 이에 대하여 설명한다.
컴퓨터 등의 정보 기기에 있어서는, 랜덤 액세스 메모리로서, 동작이 고속이고, 고밀도인 DRAM(Dynamic Random Access Memory)이 널리 사용되고 있다. 그러나, DRAM은, 전자 기기에 사용되는 일반적인 논리 회로 LSI(Large Scale Integrated circuit)나 신호 처리 회로와 비교하여, 제조 프로세스가 복잡하기 때문에, 제조 비용이 높아져 있다. 또한, DRAM은, 전원을 끄면 정보가 지워져버리는 휘발성 메모리이며, 빈번하게 리프레시 동작, 즉 기입한 정보(데이터)를 판독하고, 다시 증폭해서, 다시 재기입하는 동작을 행할 필요가 있다.
그래서, 종래, 전원을 꺼도 정보가 지워지지 않는 불휘발성 메모리로서, 예를 들어 플래시 메모리, FeRAM(Ferroelectric Random Access Memory)(강유전체 메모리)이나 MRAM(Magnetoresistive Random Access Memory)(자기 기억 소자) 등이 제안되어 있다. 이들 메모리의 경우, 전원을 공급하지 않아도 기입한 정보를 장시간 계속해서 유지하는 것이 가능해진다. 그러나, 이들 메모리는 각각 일장일단이 있다. 예를 들어, 플래시 메모리는, 집적도가 높지만 동작 속도의 점에서 불리하다. FeRAM은 고집적도화를 위한 미세 가공에 한계가 있고, 또한 제작 프로세스에 있어서 문제가 있다. MRAM은 소비 전력의 문제가 있다.
그래서, 차세대 불휘발 메모리로서, ReRAM이나 PCM과 같은 새로운 타입의 기억 소자가 제안되어 있다. 또한, 메모리의 대용량화를 실현하기 위해서, 저전류 동작이 가능한 기억 소자도 개발되어 있다.
그런데, 상기와 같은 기억 소자에서는, 구리(Cu)가 메모리 동작을 담당하는 이온원으로서 사용되고 있다. 구리(Cu)는, 소자 가공에 사용되고 있는 가스 반응성 건식 에칭에 있어서 난에칭 재료로서 알려져 있지만, 농도가 낮고, 또한, 이온원 층이 얇은 경우에는, 조건을 적절하게 선택함으로써 가공 가능하다. 그러나, 구리(Cu)는 확산이 용이한 원소이며, 이온원 층 이외의 층, 특히 이온원 층과 접하는 전극층으로 확산하는 경우가 있다.
통상적이면, 전극층에 특수한 재료를 사용하지 않는 한, 건식 에칭에 의한 전극층의 가공은 가능하지만, 구리(Cu)가 확산하면 가공이 어려워진다. 또한, 대용량 메모리에 사용되는 크로스 포인트 어레이 구조의 경우, 각 기억 소자에 액세스 트랜지스터가 배치되지 않고, 어떤 일정 길이의 배선에 다수의 기억 소자가 접속되어, 판독 회로 및 기입 회로에 접속된다. 그 때문에, 배선의 저항값이 크면, 기억 소자의 위치에 따라서는, 그 메모리 동작에 필요한 전압과 비교해서 배선의 전압 강하를 무시할 수 없게 된다. 배선 저항값을 낮게 억제하기 위해서는, 저항률이 낮은 재료를 사용함과 함께, 가능한 한 배선의 두께를 두껍게 설정하게 된다. 여기서, 배선에, 전극층을 그대로 사용하는 경우, 전극층을 두껍게 하게 되지만, 거기에 구리(Cu)가 확산하면, 이온원 층보다도 가공이 어려워져버린다. 구체적으로는 에칭 레이트가 매우 느려지게 되어, 배선 폭 등의 형상을 규정하는 마스크 재료를 두껍게 할 필요가 생긴다. 건식 에칭에 의한 가공은, 미세한 패턴으로 되면 될수록, 폭과 두께, 즉 배선 폭과 에칭 깊이의 비가 커지기 때문에, 가공이 더 곤란해진다.
이온원 층으로부터 전극층으로의 구리(Cu)의 확산을 방지하기 위해서는, 이온원 층과 전극층의 사이에 배리어층을 마련하는 것이 생각된다. 그러나, 배리어층의 재료 및 구조의 선택에 따라서는, 전극층이 막 박리를 일으킬 우려가 있다.
이에 반하여, 본 실시 형태의 메모리 소자(20)에서는, 이온원 층(24)과, 상부 전극(26)의 사이에, 적어도 이온원 층(24)보다도 고농도의 지르코늄(Zr)을 포함하는 배리어층(25)을 마련하도록 하였으므로, 이온원 층(24)과 상부 전극(26) 사이의 밀착성이 향상된다. 또한, 이와 같은 구성의 배리어층에서는, 배리어층(25)의 상부 전극(26)의 계면에 있어서의 구리(Cu)의 농도는, 이온원 층(24)보다도 낮게 되어 있다. 즉, 이온원 층(24)과, 상부 전극(26)의 사이에 상기 구성을 갖는 배리어층(25)을 마련함으로써, 이온원 층(24)으로부터 상부 전극(26)으로의 구리(Cu)의 확산을 저감시키면서, 이온원 층(24)과 상부 전극(26) 사이의 밀착성을 향상시키는 것이 가능해진다.
이상에 의해, 본 실시 형태에서는, 에칭에 의한 가공성이 우수한 메모리 소자(20)를 실현하는 것이 가능하게 되어, 고밀도이면서, 또한, 대용량의 메모리 셀 어레이(1)를 제공하는 것이 가능해진다.
다음으로, 상기 실시 형태에 있어서의 변형예에 대하여 설명한다. 이하에서는, 상기 실시 형태와 마찬가지의 구성 요소에 대해서는 동일한 부호를 붙이고, 적절히 그 설명을 생략한다.
<2. 변형예>
상기 실시 형태에 있어서의 메모리 셀 어레이(1)에서는, Y축 방향으로 연신하는 복수의 워드선 WL과, X축 방향으로 복수의 연신하는 비트선 BL이, 복수의 층으로 나뉘어 교대로 배치되고, 각각의 크로스 포인트에 메모리 셀(10)이 배치된 예를 나타내었지만, 이것에 한정되지는 않는다. 본 개시의 메모리 소자(20) 및 메모리 셀(10)은, 예를 들어 이하와 같은 3차원 구조를 갖는 메모리 셀에도 적용할 수 있다.
도 9에 도시한 메모리 셀 어레이(2)는, 복수의 워드선 WL이 각각 X축 방향으로, 복수의 비트선 BL이 각각 Z축 방향으로 연신하고, 각각의 크로스 포인트에 메모리 셀(10)이 배치된 것이다. 도 10에 도시한 메모리 셀 어레이(3)는, 메모리 셀 어레이(1)와 마찬가지로, X축 방향 및 Z축 방향으로 각각 연신하는 복수의 워드선 WL 및 복수의 비트선 BL의 크로스 포인트의 양면에, 각각 메모리 셀(10)이 배치된 것이다. 도 11에 도시한 메모리 셀 어레이(4)는, Z축 방향으로 연신하는 복수의 비트선 BL과, X축 방향 또는 Y축 방향의 2방향으로 연신하는 2종류의 복수의 워드선 WL을 갖고, 각각의 크로스 포인트에 메모리 셀(10)이 배치된 것이다. 도 12에 도시한 메모리 셀 어레이(5)는, 복수의 비트선 BL은 Z축 방향으로 연신하고, 복수의 워드선 WL은 X축 방향으로 연신하는 도중에 Y축 방향으로 굴곡하고, 또한, X축 방향으로 굴곡하여, XY 평면에 있어서, 소위 U자형으로 연신하고 있고, 각각의 크로스 포인트에 메모리 셀(10)이 배치된 것이다.
이상과 같이, 상기 실시 형태의 메모리 소자(20) 및 이것을 구비한 메모리 셀(10)은, 워드선 WL 또는 비트선 BL 중 어느 쪽인가 한쪽이 Z축 방향으로 평행하게 마련되고, 다른 쪽이 XY 평면 방향으로 평행하게 마련된, 소위 종형의 크로스 포인트 구조의 메모리 셀 어레이(예를 들어, 메모리 셀 어레이(2 내지 5))에도 적용할 수 있다. 또한, 복수의 워드선 WL 및 복수의 비트선 BL은, 예를 들어 도 12에 도시한 메모리 셀 어레이(5)와 같이, 반드시 일 방향으로 연신하지 않아도 된다.
<3. 실시예>
이하, 본 개시의 구체적인 실시예에 대하여 설명한다.
우선, 메모리 소자의 가공에 대하여, 배리어층의 효과를 확인하기 위한 실험을 행하였다. 가공하기 전의 막으로서, 하부 전극층, 저항 변화층, 이온원 층, 배리어층 및 상부 전극층을 이 순으로 적층한 적층막을 준비하였다. 비교를 위해서, 상기 구성으로부터 배리어층을 제외한 적층막을 준비하였다. 하부 전극층은 질화티타늄(TiN)을 사용하여 형성하였다. 저항 변화층은, 1㎚의 산화알루미늄(Al2O3)막과, 3.5㎚의 알루미늄(Al), 텔루륨(Te) 및 질소(N)를 포함하는 층의 적층막으로 하였다. 이온원 층은 TeAlCuZr로 형성하였다. 상부 전극층은 텅스텐(W)을 사용하여 형성하였다.
배리어층으로서는, 일반적인 배리어 메탈로서 질화티타늄(TiN)이나 탄탈(Ta) 등이 알려져 있지만, 검토 결과, 이들을 사용하면, 이온원 층과 배리어층 사이의 밀착성이 저하되어, 박리해버린다는 사실을 알 수 있었다. 그래서, 충분한 밀착성이 얻어지는 배리어층의 검토를 행하였다.
(실험)
이온원 층 및 배리어층의 각각의 조성비 그리고 이온원 층의 두께를 10㎚ 내지 20㎚, 배리어층의 두께를 2㎚ 내지 12㎚의 사이에서 변화시킨 샘플 1 내지 샘플 91을 작성하고, 이온원 층과 배리어층 사이의 밀착성의 확인을 행하였다. 또한, 이온원 층과 배리어층 두께의 합계는 15㎚ 내지 25㎚로 하였다. 상부 전극층인 텅스텐(W)의 두께는 40㎚로 하였다. 배리어층은 가공 조건을 복잡하게 하지 않기 위해서, 이온원 층에 사용되고 있는 구리(Cu) 이외에 원소를 성분으로서 선택하였다. 이온원 층의 구리(Cu)의 조성비는, 4원자％ 내지 19원자％의 범위로 하였다. 샘플 1 내지 샘플 91의 이온원 층 및 배리어층의 조성 및 두께에 대해서는 표 1A 내지 표 1C에 나타내었다.
[표 1A]
Figure pct00001
[표 1B]
Figure pct00002
[표 1C]
Figure pct00003
표 2는, 샘플 1 내지 샘플 91의 이온원 층과 배리어층의 밀착성을 확인한 결과를 기재한 것이다. 표 2에서는, 밀착성이 양호한 경우를 A, 불량인 경우를 B로서 나타내었다. 도 13은, 배리어층을 구성하는 알루미늄(Al), 지르코늄(Zr) 및 텔루륨(Te)의 조성 범위를 나타낸 조성 맵(Al, Zr, Te의 3원도)이다. 도 13에서는, 밀착성이 양호한 것을 흰색 동그라미(○)로 하고, 불량인 것을 검은 다이아몬드(◆)로 하여 플롯하였다.
[표 2]
Figure pct00004
도 13으로부터, 밀착성을 확보할 수 있는 배리어층의 조성 영역은, 2개의 영역(영역 X1, 영역 X2)으로 나뉘어져 있음을 알 수 있다. 영역 X1은, 지르코늄(Zr)의 농도가 18.5원자％ 이상 36원자％ 이하, 또한, 텔루륨(Te)과 알루미늄(Al)의 농도비(Te/Al)가 0.64 이상 1.0 이하이다. 영역 X2는, 지르코늄(Zr)의 농도가 40원자％ 이상, 또한, 텔루륨(Te)과 알루미늄(Al)의 농도비(Te/Al)가 1.0 이상, 또한, 텔루륨(Te)의 농도가 40원자％ 미만이다.
단, 영역 X2의 Al=0의 조건에 있어서는, 양호(○) 및 불량(◆)이 겹쳐 있는 점이 존재한다. 이것은, 배리어층의 조성만으로는 밀착성의 양호, 불량이 정해지지 않는 경우가 있음을 의미하고 있다.
표 3A, 표 3B는, 영역 X2의 Al=0의 조건을 추출한 것이다. 표 3A, 표 3B에서는, 밀착성이 양호한 경우를 A, 불량인 경우를 B, 또한, 각 판정 기준에 적합한 것을 A, 부적합한 것을 B로 나타내었다. 각각의 밀착성은, 배리어층의 조성 이외에, 배리어층 및 이온원 층의 조성, 그리고 배리어층 및 이온원 층의 각각의 두께를 포함하는 평균 조성이 영향을 미치고 있다. 구체적으로는, 배리어층이 지르코늄(Zr; 지르코늄(Zr)의 농도가 100원자％)을 포함하고, 또한, 이온원 층과 배리어층의 평균 조성비에 있어서의, 구리(Cu)를 제외한 텔루륨(Te), 알루미늄(Al) 및 지르코늄(Zr)의 3원소 중, 텔루륨(Te)의 농도가 42.5원자％ 미만, 또는 배리어층이 지르코늄(Zr) 및 텔루륨(Te)을 포함하고, 지르코늄(Zr)의 농도가 59.4원자％ 이상 100원자％ 미만, 또한, 이온원 층과 배리어층의 평균 조성비에 있어서의, 구리(Cu)를 제외한 텔루륨(Te), 알루미늄(Al) 및 지르코늄(Zr)의 3원소 중, 텔루륨(Te)의 농도가 42.5원자％ 미만이다. 상기 조건을 충족했을 때, 실제의 밀착성이 양호해진다는 사실을 알 수 있다.
[표 3A]
Figure pct00005
[표 3B]
Figure pct00006
밀착성이 충분히 확보된 적층막에 대하여, 리소그래피를 거쳐서 드라이 에치 가공을 행한바, 배리어층이 없는 적층막과 비교하여, 가공성이 향상된다는 사실을 확인할 수 있었다. 배리어층에 의해, 이온원 층으로부터 상부 전극층으로의 구리(Cu)의 확산이 억제되어, 상부 전극층의 에칭 레이트가 향상된 것이라고 추정된다.
이상의 점에서, 이온원 층보다도 고농도의 지르코늄(Zr)을 포함하는 배리어층을, 이온원 층과 상부 전극의 사이에 마련함으로써, 메모리 소자를 구성하는 적층막의 가공성 및 이온원 층과 상부 전극 사이의 밀착성을 확보할 수 있고, 또한, 하기 4개의 조건 중 어느 것을 충족하는 배리어층을 마련함으로써, 메모리 소자를 구성하는 적층막의 가공성 및 이온원 층과 상부 전극 사이의 밀착성을 안정적으로 확보할 수 있다는 사실을 알 수 있었다. 4개의 조건 중, 제1 조건은, 지르코늄(Zr)의 농도가 18.5원자％ 이상 36원자％ 이하, 또한, 텔루륨(Te)과 알루미늄(Al)의 농도비(Te/Al)가 0.64 이상 1.0 이하이다. 제2 조건은, 지르코늄(Zr)의 농도가 40원자％ 이상, 또한, 텔루륨(Te)과 알루미늄(Al)의 농도비(Te/Al)가 1.0 이상, 또한, 텔루륨(Te)의 농도가 40원자％ 미만이다. 제3 조건은, 배리어층이 지르코늄(Zr; 지르코늄(Zr)의 농도가 100원자％)을 포함하고, 또한, 이온원 층과 배리어층의 평균 조성비에 있어서의, 구리(Cu)를 제외한 텔루륨(Te), 알루미늄(Al) 및 지르코늄(Zr)의 3원소 중, 텔루륨(Te)의 농도가 42.5원자％ 미만이다. 제4 조건은, 배리어층이 지르코늄(Zr) 및 텔루륨(Te)을 포함하고, 지르코늄(Zr)의 농도가 59.4원자％ 이상 100원자％ 미만, 또한, 이온원 층과 배리어층의 평균 조성비에 있어서의, 구리(Cu)를 제외한 텔루륨(Te), 알루미늄(Al) 및 지르코늄(Zr)의 3원소 중, 텔루륨(Te)의 농도가 42.5원자％ 미만이다.
이상, 실시 형태 및 변형예 그리고 실시예를 들어 설명하였지만, 본 개시 내용은, 상기 실시 형태 등에 한정되는 것은 아니고, 본 개시의 메모리 소자 및 메모리 셀 어레이의 구성은, 상기 실시 형태 등과 마찬가지의 효과를 얻는 것이 가능한 한, 자유롭게 변형 가능하다.
예를 들어, 이온원 층(24)은 단층 구조에 한정되는 것은 아니고, 복수 조성을 적층한 것이어도 된다. 또한 각각의 층은, 필요한 원소가 모두 포함된 합금이 아니어도 되며, 각 원소마다, 혹은 복수의 원소를 포함하는 합금의 박층을 적층한 적층 구조여도, 층내의 평균 조성이 동일하면 무방하다.
또한, 여기에 기재된 효과는 반드시 한정되는 것은 아니고, 본 개시 중에 기재된 어느 효과여도 된다.
또한, 본 개시는 이하와 같은 구성을 취하는 것도 가능하다. 이하의 구성에 의하면, 기억층과 제2 전극의 사이에, 적어도 기억층보다도 고농도의 지르코늄을 포함함과 함께, 제2 전극과의 계면에 있어서의 구리의 농도가 기억층보다도 낮은 배리어층을 마련하도록 하였으므로, 기억층으로부터 제2 전극으로의 구리(Cu)의 확산을 억제하면서, 제2 전극의 하층에 대한 밀착성을 향상시킬 수 있다. 따라서, 고밀도이면서, 또한, 대용량의 메모리 셀 어레이를 제공하는 것이 가능해진다.
(1)
제1 전극과,
제2 전극과,
상기 제1 전극과 상기 제2 전극의 사이에 마련됨과 함께, 적어도 구리, 알루미늄, 지르코늄 및 텔루륨을 포함하는 기억층과,
상기 기억층과 상기 제2 전극의 사이에 마련되고, 적어도 상기 기억층보다도 고농도의 지르코늄을 포함함과 함께, 상기 제2 전극과의 계면에 있어서의 구리의 농도가 상기 기억층보다도 낮은 배리어층
을 구비한 기억 소자.
(2)
상기 배리어층은, 지르코늄 농도가 100원자％이며,
상기 기억층 및 상기 배리어층의 평균 조성비에 있어서, 텔루륨, 알루미늄 및 지르코늄의 3원소 중에 있어서의 텔루륨의 농도가 42.5원자％ 미만인, 상기 (1)에 기재된 기억 소자.
(3)
상기 배리어층은, 텔루륨을 더 포함하고, 지르코늄의 농도가 59.4원자％ 이상 100원자％ 미만이며,
상기 기억층 및 상기 배리어층의 평균 조성비에 있어서, 텔루륨, 알루미늄 및 지르코늄의 3원소 중에 있어서의 텔루륨의 농도가 42.5원자％ 미만인, 상기 (1)에 기재된 기억 소자.
(4)
상기 배리어층은, 텔루륨과 알루미늄을 더 포함하고, 지르코늄의 농도가 40원자％ 이상이며, 텔루륨과 알루미늄의 농도비(Te/Al)가 1.0 이상, 또한, 텔루륨의 농도가 40원자％ 미만인, 상기 (1)에 기재된 기억 소자.
(5)
상기 배리어층은, 텔루륨과 알루미늄을 더 포함하고, 지르코늄의 농도가 18.5원자％ 이상 36원자％ 이하이며, 텔루륨과 알루미늄의 농도비(Te/Al)가 0.64 이상 1.0 이하인, 상기 (1)에 기재된 기억 소자.
(6)
상기 배리어층의 적층 방향의 두께는 2㎚ 이상 12㎚ 이하인, 상기 (1) 내지 (5) 중 어느 하나에 기재된 기억 소자.
(7)
상기 기억층 및 상기 배리어층의 적층 방향의 합계 두께는 15㎚ 이상 25㎚ 이하인, 상기 (1) 내지 (6) 중 어느 하나에 기재된 기억 소자.
(8)
상기 기억층은, 상기 제1 전극측으로부터 차례로 적층된 저항 변화층과, 이온원 층을 갖고,
상기 저항 변화층은, 상기 제1 전극과 상기 제2 전극의 사이에 전압을 인가함으로써, 소정의 전압 이상에서 저항 상태가 스위칭하고,
상기 이온원 층은, 적어도 구리, 알루미늄, 지르코늄 및 텔루륨을 포함하고 있는, 상기 (1) 내지 (7) 중 어느 하나에 기재된 기억 소자.
(9)
상기 저항 변화층은, 텔루륨 및 질소를 포함하는 제1층을 포함하는 단층 구조, 또는 상기 제1층과 알루미늄을 포함하는 산화물을 포함하는 제2층의 적층 구조를 갖고,
상기 제1층은 상기 이온원 층에 직접 적층되어 있는, 상기 (8)에 기재된 기억 소자.
(10)
상기 제2 전극은 텅스텐을 포함해서 형성되어 있는, 상기 (1) 내지 (9) 중 어느 하나에 기재된 기억 소자.
(11)
하나의 방향으로 연신하는 1개 또는 복수의 제1 배선과, 다른 방향으로 연신함과 함께, 상기 제1 배선과 교차하는 1개 또는 복수의 제2 배선과, 상기 제1 배선과 상기 제2 배선의 교점에 배치되는 1개 또는 복수의 기억 소자를 구비하고,
상기 기억 소자는,
제1 전극과,
텅스텐을 포함하는 제2 전극과,
상기 제1 전극과 상기 제2 전극의 사이에 마련됨과 함께, 적어도 구리, 알루미늄, 지르코늄 및 텔루륨을 포함하는 기억층과,
상기 기억층과 상기 제2 전극의 사이에 마련되고, 적어도 상기 기억층보다도 고농도의 지르코늄을 포함함과 함께, 상기 제2 전극과의 계면에 있어서의 구리의 농도가 상기 기억층보다도 낮은 배리어층
을 갖는 기억 장치.
(12)
상기 제1 배선 및 상기 제2 배선의 한쪽이, 상기 기억 소자의 상기 제2 전극을 겸하고 있는, 상기 (11)에 기재된 기억 장치.
(13)
상기 제1 배선과 상기 제2 배선의 교점에, 비정질상과 결정상의 상변화를 수반하지 않고, 인가 전압을 소정의 임계값 전압 이상으로 함으로써 저저항 상태로, 상기 임계값 전압보다 내림으로써 고저항 상태로 변화하는 스위치 소자를 더 갖는, 상기 (11) 또는 (12)에 기재된 기억 장치.
(14)
상기 스위치 소자는, 상기 기억 소자에 적층되어 있는, 상기 (13)에 기재된 기억 장치.
(15)
상기 스위치 소자는, 제3 전극과, 텔루륨, 셀레늄 및 황으로부터 선택되는 적어도 1종의 칼코겐 원소를 포함하는 스위치층과, 제4 전극이 이 순으로 적층되어 있는, 상기 (13) 또는 (14)에 기재된 기억 장치.
(16)
상기 제1 배선 및 상기 제2 배선의 한쪽이 상기 스위치 소자의 제3 전극을 겸하고 있는, 상기 (15)에 기재된 기억 장치.
(17)
상기 기억 소자의 상기 제1 전극이, 상기 스위치 소자의 상기 제4 전극을 겸하고 있는, 상기 (15) 또는 (16)에 기재된 기억 장치.
본 출원은, 일본 특허청에 있어서 2019년 9월 19일에 출원된 일본 특허 출원 번호 제2019-170594호를 기초로 하여 우선권을 주장하는 것이며, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면 설계상의 요건이나 다른 요인에 따라서, 다양한 수정, 콤비네이션, 서브 콤비네이션 및 변경을 상도할 수 있지만, 그것들은 첨부의 청구범위나 그 균등물의 범위에 포함되는 것이라고 이해된다.

Claims (17)

  1. 제1 전극과,
    제2 전극과,
    상기 제1 전극과 상기 제2 전극의 사이에 마련됨과 함께, 적어도 구리, 알루미늄, 지르코늄 및 텔루륨을 포함하는 기억층과,
    상기 기억층과 상기 제2 전극의 사이에 마련되고, 적어도 상기 기억층보다도 고농도의 지르코늄을 포함함과 함께, 상기 제2 전극과의 계면에 있어서의 구리의 농도가 상기 기억층보다도 낮은 배리어층
    을 구비한 기억 소자.
  2. 제1항에 있어서,
    상기 배리어층은, 지르코늄 농도가 100원자％이며,
    상기 기억층 및 상기 배리어층의 평균 조성비에 있어서, 텔루륨, 알루미늄 및 지르코늄의 3원소 중에 있어서의 텔루륨의 농도가 42.5원자％ 미만인, 기억 소자.
  3. 제1항에 있어서,
    상기 배리어층은, 텔루륨을 더 포함하고, 지르코늄의 농도가 59.4원자％ 이상 100원자％ 미만이며,
    상기 기억층 및 상기 배리어층의 평균 조성비에 있어서, 텔루륨, 알루미늄 및 지르코늄의 3원소 중에 있어서의 텔루륨의 농도가 42.5원자％ 미만인, 기억 소자.
  4. 제1항에 있어서,
    상기 배리어층은, 텔루륨과 알루미늄을 더 포함하고, 지르코늄의 농도가 40원자％ 이상이며, 텔루륨과 알루미늄의 농도비(Te/Al)가 1.0 이상, 또한, 텔루륨의 농도가 40원자％ 미만인, 기억 소자.
  5. 제1항에 있어서,
    상기 배리어층은, 텔루륨과 알루미늄을 더 포함하고, 지르코늄의 농도가 18.5원자％ 이상 36원자％ 이하이며, 텔루륨과 알루미늄의 농도비(Te/Al)가 0.64 이상 1.0 이하인, 기억 소자.
  6. 제1항에 있어서,
    상기 배리어층의 적층 방향의 두께는 2㎚ 이상 12㎚ 이하인, 기억 소자.
  7. 제1항에 있어서,
    상기 기억층 및 상기 배리어층의 적층 방향의 합계 두께는 15㎚ 이상 25㎚ 이하인, 기억 소자.
  8. 제1항에 있어서,
    상기 기억층은, 상기 제1 전극측으로부터 차례로 적층된 저항 변화층과, 이온원 층을 갖고,
    상기 저항 변화층은, 상기 제1 전극과 상기 제2 전극의 사이에 전압을 인가함으로써, 소정의 전압 이상에서 저항 상태가 스위칭하고,
    상기 이온원 층은, 적어도 구리, 알루미늄, 지르코늄 및 텔루륨을 포함하고 있는, 기억 소자.
  9. 제8항에 있어서,
    상기 저항 변화층은, 텔루륨 및 질소를 포함하는 제1층을 포함하는 단층 구조, 또는 상기 제1층과 알루미늄을 포함하는 산화물을 포함하는 제2층과의 적층 구조를 갖고,
    상기 제1층은 상기 이온원 층에 직접 적층되어 있는, 기억 소자.
  10. 제1항에 있어서,
    상기 제2 전극은 텅스텐을 포함해서 형성되어 있는, 기억 소자.
  11. 하나의 방향으로 연신하는 1개 또는 복수의 제1 배선과, 다른 방향으로 연신함과 함께, 상기 제1 배선과 교차하는 1개 또는 복수의 제2 배선과, 상기 제1 배선과 상기 제2 배선의 교점에 배치되는 1개 또는 복수의 기억 소자를 구비하고,
    상기 기억 소자는,
    제1 전극과,
    텅스텐을 포함하는 제2 전극과,
    상기 제1 전극과 상기 제2 전극의 사이에 마련됨과 함께, 적어도 구리, 알루미늄, 지르코늄 및 텔루륨을 포함하는 기억층과,
    상기 기억층과 상기 제2 전극의 사이에 마련되고, 적어도 상기 기억층보다도 고농도의 지르코늄을 포함함과 함께, 상기 제2 전극과의 계면에 있어서의 구리의 농도가 상기 기억층보다도 낮은 배리어층
    을 갖는 기억 장치.
  12. 제11항에 있어서,
    상기 제1 배선 및 상기 제2 배선의 한쪽이, 상기 기억 소자의 상기 제2 전극을 겸하고 있는, 기억 장치.
  13. 제11항에 있어서,
    상기 제1 배선과 상기 제2 배선의 교점에, 비정질상과 결정상의 상변화를 수반하지 않고, 인가 전압을 소정의 임계값 전압 이상으로 함으로써 저저항 상태로, 상기 임계값 전압보다 내림으로써 고저항 상태로 변화하는 스위치 소자를 더 갖는, 기억 장치.
  14. 제13항에 있어서,
    상기 스위치 소자는, 상기 기억 소자에 적층되어 있는, 기억 장치.
  15. 제13항에 있어서,
    상기 스위치 소자는, 제3 전극과, 텔루륨, 셀레늄 및 황으로부터 선택되는 적어도 1종의 칼코겐 원소를 포함하는 스위치층과, 제4 전극이 이 순으로 적층되어 있는, 기억 장치.
  16. 제15항에 있어서,
    상기 제1 배선 및 상기 제2 배선의 한쪽이 상기 스위치 소자의 제3 전극을 겸하고 있는, 기억 장치.
  17. 제15항에 있어서,
    상기 기억 소자의 상기 제1 전극이, 상기 스위치 소자의 상기 제4 전극을 겸하고 있는, 기억 장치.
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