TW202115870A - 記憶元件及記憶裝置 - Google Patents

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Abstract

本揭露之一實施形態的記憶元件，係具備：第1電極；和第2電極；和記憶層，係被設在第1電極與第2電極之間，並且至少含有銅、鋁、鋯及碲；和隔絕層，係被設在記憶層與第2電極之間，至少含有較記憶層高濃度的鋯，並且與第2電極之界面上的銅的濃度是較記憶層還低。

Description

記憶元件及記憶裝置
本揭露係有關於，在電極間具有硫屬化物層的記憶元件及具備其之記憶裝置。
作為次世代非揮發記憶體，係有ReRAM (Resistance Random Access Memory)(註冊商標)或PCM (Phase Change Memory)(註冊商標)這類新類型的記憶元件已被提出(例如參照專利文獻1、2)。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2008-135659號公報 [專利文獻2]日本特開2009-43873號公報
順便一提，交叉點型的記憶胞陣列，係被要求高密度化及大容量化。
提供高密度且大容量的記憶元件及記憶裝置這件事情，是被人們所期望。
本揭露之一實施形態的記憶元件，係具備：第1電極；和第2電極；和記憶層，係被設在第1電極與第2電極之間，並且至少含有銅、鋁、鋯及碲；和隔絕層，係被設在記憶層與第2電極之間，至少含有較記憶層高濃度的鋯，並且與第2電極之界面上的銅的濃度是較記憶層還低。
本揭露之一實施形態的記憶裝置，係具備：朝一方向延伸之一或複數個第1配線；和朝另一方向延伸，並且與第1配線交叉的1或複數個第2配線；和被配置在第1配線與第2配線之交點的1或複數個上記本揭露之一實施形態的記憶元件。
本揭露之一實施形態的記憶元件及一實施形態的記憶裝置中，係設有：至少含銅、鋁、鋯及碲的記憶層；和隔絕層，係在與第2電極之間，至少含有較記憶層高濃度的鋯，並且與第2電極之界面上的銅的濃度是較記憶層還低。藉此，可提升對第2電極之下層的密接性。
以下，參照圖式來詳細說明本揭露的實施形態。以下的說明係為本揭露的一具體例，本揭露係不被限定於以下的態樣。又，本揭露係關於各圖中所示的各構成元件之配置或尺寸、尺寸比等，也不受這些所限定。此外，說明的順序係如下。 1.實施形態 (在記憶層與上部電極之間，具有含較記憶層高濃度之鋯的隔絕層的記憶體元件之例子) 1-1.記憶體元件之構成 1-2.記憶胞陣列之構成 1-3.作用、效果 2.變形例(具有3維結構的記憶胞陣列之例子) 3.實施例
＜1.實施形態＞ (1-1.記憶體元件之構成) 圖1係表示本揭露之一實施形態所述之記憶元件(記憶體元件20)的剖面構成之一例。該記憶體元件20係被使用於例如，圖2所示的具有所謂交叉點陣列結構的記憶胞陣列1中。記憶體元件20係依序具有：下部電極21、記憶層22、隔絕層25及上部電極26。在本實施形態中，記憶層22係例如含有銅(Cu)、鋁(Al)、鋯(Zr)及碲(Te)而被形成，隔絕層25係含有較記憶層22高濃度的鋯(Zr)而被形成，且與上部電極26銜接的界面，銅(Cu)的濃度是低於記憶層22。
下部電極21係藉由例如半導體製程中所使用的配線材料所形成，係相當於本揭露的「第1電極」之一具體例。具體而言，下部電極21係可使用例如：鎢(W)、氮化鎢(WN)、氮化鈦(TiN)、銅(Cu)、鋁(Al)、鉬(Mo)、鉭(Ta)、氮化鉭(TaN)及矽化物等來加以形成。下部電極21係由在電場中具有離子傳導之可能性的Cu等之材料所構成的情況下，則亦可將下部電極21的表面，以難以發生離子傳導或熱擴散的材料而加以被覆。作為難以發生離子傳導或熱擴散的材料係可舉出例如：鎢(W)、氮化鎢(WN)、氮化鈦(TiN)、氮化鉭(TaN)、鈦鎢(TiW)及氮化鈦鎢(TiWN)等。
記憶層22，係從下部電極21側起，依序層積電阻變化層23及離子源層24。
電阻變化層23，係藉由下部電極21與上部電極26之間施加所定電壓以上之電壓，其電阻值會產生變化。電阻變化層23係含有例如金屬元素或非金屬元素之氧化物、氮化物或氮氧化物之任一者而被形成。具體而言，電阻變化層23係可使用例如含鋁(Al)的氧化物來加以形成。
例如，一旦在下部電極21與上部電極26之間施加所定電壓以上之電壓，則後述的離子源層24中所含之可動元素(例如過渡金屬元素)會移動至電阻變化層23內而形成傳導路徑，藉此電阻變化層23就會低電阻化。又，在電阻變化層23中，會發生氧缺陷或氮缺陷等之結構缺陷而形成傳導路徑，電阻變化層23就會低電阻化。又，藉由施加與電阻變化層23低電阻化時所被施加之電壓方向相反方向的電壓，傳導路徑就會被切斷、或導電性產生變化，電阻變化層23就會高電阻化。
此外，電阻變化層23中所含之金屬元素及非金屬元素，並不一定全部皆非氧化物之狀態，亦可一部分是被氧化的狀態。又，電阻變化層23，係只要於初期狀態下可實現例如數MΩ至數百MΩ左右之元件阻抗，則可使用鋁(Al)以外之金屬元素或非金屬元素來加以形成。甚至，電阻變化層23，係亦可含有以下的添加元素。作為添加元素係可舉出例如：鎢(W)、鉿(Hf)、碳(C)、矽(Si)、鎂(Mg)、鉭(Ta)、銅(Cu)、鎳(Ni)、鋯(Zr)及釓(Gd)等。
甚至，電阻變化層23，係亦可作為由氧化物所成之絕緣層、與金屬元素或非金屬元素之氮化物的層積膜的方式而加以形成。又甚至，電阻變化層23，係只要於初期狀態下，可實現例如數MΩ至數百MΩ左右之元件阻抗即可，隨著記憶體元件20之大小或離子源層24之電阻值，其最佳值也會有所變化，但其厚度係為例如1nm以上10nm左右為理想。
又，電阻變化層23並不一定要積極地形成。於記憶體元件20的製造工程中，離子源層24中所含之過渡金屬元素與氧結合，自然會在下部電極21與離子源層24之間，形成相當於電阻變化層23的氧化膜。或者，藉由施加抹除方向之電壓偏壓所被形成的氧化膜，係可相當於電阻變化層23。
離子源層24係含有，藉由在下部電極21與上部電極26之間施加所定電壓以上之電壓，而在電阻變化層23內形成傳導路徑的元素(可動元素)而被形成。可動元素，係會隨著電場的施加而陽離子化或陰離子化而往電阻變化層23內移動，可形成傳導路徑。作為陽離子化的可動元素係可舉出過渡金屬元素，尤其是週期表第4族(鈦(Ti)、鋯(Zr)、鉿(Hf))、第5族(釩(V)、鈮(Nb)、鉭(Ta))及第6族(鉻(Cr)、鉬(Mo)、鎢(W))的金屬元素及銅(Cu)。其他還可舉出鋁(Al)。作為陰離子化的可動元素係可舉出週期表第16族之元素，具體而言係為碲(Te)、硫(S)及硒(Se)等之硫屬元素。上記過渡金屬元素，係於硫屬基質中化學性質較為穩定，因此與硫屬元素銜接的狀態下的傳導路徑的穩定性較高。離子源層24，係可含有這些陽離子元素及陰離子元素各1種或2種以上而加以形成。
又，離子源層24係亦可含有：氧(O)、氮(N)、上記可動元素以外之金屬元素(例如錳(Mn)、鈷(Co)、鐵(Fe)、鎳(Ni)、及鉑(Pt)等之金屬元素)或矽(Si)等也無妨。
隔絕層25係用來提升記憶層22(具體而言係為離子源層24)與上部電極26之密接性所需。記憶層22與上部電極26之間的密接性，係受到包含隔絕層25之組成、或離子源層24與隔絕層25之組成以及離子源層24及隔絕層25之各者的層積方向之膜厚(以下簡稱為厚度)的平均組成比所影響。
例如，隔絕層25，係在構成離子源層24的元素之中，可使用銅(Cu)以外之元素來加以形成。如此，藉由使用相同元素來形成離子源層24與隔絕層25，就可避免記憶體元件20的製造工程中的加工條件之複雜化。
作為隔絕層25的具體組成之一例，舉出以下的構成。例如，隔絕層25，係由鋯(Zr)所成，且隔絕層25與離子源層24的平均組成比中的銅(Cu)以外的碲(Te)、鋁(Al)及鋯(Zr)的3個元素之中，碲(Te)的濃度係為未滿42.5原子%。藉由使隔絕層25及離子源層24滿足上記條件，可提升離子源層24與上部電極26之間的密接性。
隔絕層25係例如，含有鋯(Zr)及碲(Te)，鋯(Zr)的濃度為59.4原子%以上未滿100原子%，且隔絕層25與離子源層24的平均組成比中的銅(Cu)以外的碲(Te)、鋁(Al)及鋯(Zr)的3個元素之中，碲(Te)的濃度係為未滿42.5原子%。藉由使隔絕層25及離子源層24滿足上記條件，可提升離子源層24與上部電極26之間的密接性。
又，隔絕層25係例如，含有鋯(Zr)、碲(Te)及鋁(Al)，鋯(Zr)的濃度為40原子%以上、碲(Te)與鋁(Al)的濃度比(Te/Al)為1.0以上，且碲(Te)的濃度為未滿42.5原子%。藉由滿足上記條件，可提升離子源層24與上部電極26之間的密接性。
又，隔絕層25係例如，含有鋯(Zr)、碲(Te)及鋁(Al)，鋯(Zr)的濃度為18.5原子%以上36原子%以下、碲(Te)與鋁(Al)的濃度比(Te/Al)為0.64以上1.0以下。藉由滿足上記條件，可提升離子源層24與上部電極26之間的密接性。
此外，上記條件中的隔絕層25之厚度，係為例如2nm以上12nm以下。又，隔絕層25與離子源層24的合計厚度係為例如15nm以上25nm以下。
甚至，隔絕層25，係在不損及本揭露之效果的範圍內，亦可含有鋯(Zr)、碲(Te)及鋁(Al)以外之元素。
藉由滿足以上的條件，隔絕層25，係可降低從離子源層24往上部電極26的銅(Cu)之擴散。例如，隔絕層25與上部電極26之界面上的銅(Cu)的濃度係為0原子%，或者是低於記憶層22(具體而言係為離子源層24)的銅(Cu)的濃度。藉此，記憶層22(具體而言係為離子源層24)與上部電極26之間的密接性就會提升，記憶體元件20的微細加工就成為可能。
此外，隔絕層25係可藉由例如採用二次離子質量分析法(SIMS)或能量分散型X線分析法(TEM-EDX)的元素分析而加以確認。
上部電極26係相當於本揭露的「第2電極」之一具體例，例如，雖然可以和下部電極21同樣地使用公知的半導體配線材料，但以即使經過後退火仍不會與離子源層24發生反應的穩定的材料為理想。具體而言，上部電極26係可含有例如鎢(W)而加以形成。
此外，在圖1中雖然圖示了，在下部電極21上依序層積了具有電阻變化層23及離子源層24的記憶層22、隔絕層25及上部電極26的例子，但不限於此。記憶體元件20係亦可例如，如圖3所示，記憶體元件20係亦可為，在下部電極21上，依序層積了隔絕層25、記憶層22及上部電極26的構成。此時，下部電極21是相當於本揭露的「第2電極」之一具體例，上部電極26是相當於本揭露的「第1電極」之一具體例。又，構成記憶層22的電阻變化層23係被設在下部電極21側，離子源層24係以銜接於隔絕層25的方式而被設置。
(1-2.記憶胞陣列之構成) 圖2係斜視性地表示記憶胞陣列1之構成之一例。記憶胞陣列1，係相當於本揭露的「記憶裝置」之一具體例。記憶胞陣列1係具備所謂的交叉點陣列結構，例如，如圖2所示，在各字組線WL與各位元線BL呈彼此對向的位置(交叉點)上，分別具備有1個記憶胞10。亦即，記憶胞陣列1係具備：複數個字組線WL、複數個位元線BL、每一交叉點分別被配置1個的複數個記憶胞10。字組線WL及位元線BL，係分別相當於本揭露的「第1配線」及「第2配線」之一具體例。
各字組線WL，係朝彼此共通的方向延展。各位元線BL，係朝與字組線WL之延展方向不同方向(例如與字組線WL之延展方向正交之方向)，且為彼此共通之方向而延展。此外，複數個字組線WL及複數個位元線BL，係亦可分別被配置在1或複數個層內，例如，分成複數個階層而被配置。
例如，如圖2所示，在複數個字組線WL是分成複數個階層而被配置的情況下，則在複數個字組線WL所被配置的第1層、與複數個字組線WL所被配置的相鄰於第1層的第2層之間，係被配置有複數個位元線BL。在複數個位元線BL是分成複數個階層而被配置的情況下，則在複數個位元線BL所被配置的第3層、與複數個位元線BL所被配置的相鄰於第3層的第4層之間，係被配置有複數個字組線WL。亦即，複數個字組線WL及複數個位元線BL是彼此分成複數個階層而被配置的情況下，則複數個字組線WL及複數個位元線BL，係於記憶胞陣列1的層積方向(例如Z軸方向)上，被交互地配置。
亦即，記憶胞陣列1，係在基板(未圖示)上，複數個字組線WL及複數個位元線BL是被分成1或複數個階層而被配置，在各者的交叉點上，記憶胞10是以2維或3維方式而被配置。基板上係還被形成有例如，與字組線WL及位元線BL做電性連接的配線群、或將該配線群與外部電路做連結所需之電路等。
記憶胞10係例如，含有記憶體元件20與開關元件30而被構成，如上記，在各字組線WL與各位元線BL之交叉點上分別被配置1個。
圖4A係模式性表示開關元件30的剖面構成之一例。開關元件30係為例如，於圖2所示的記憶胞陣列1中，用來使複數個字組線WL與複數個位元線BL之各者的交叉點上所被配置的複數個記憶體元件20之中的任意之記憶體元件選擇性動作所需。具體而言，開關元件30係不伴隨著非晶質相與結晶相之相變，而是藉由將施加電壓設成所定之閾值電壓以上就變化成低電阻狀態，設成低於閾值電壓就變化成高電阻狀態。開關元件30係具有例如，按照下部電極31、開關層32及上部電極33之順序而被層積的構成。
下部電極31，係可和記憶體元件20的下部電極21同樣地，例如藉由半導體製程中所被使用的配線材料來加以形成。具體而言，下部電極31係可使用例如：鎢(W)、氮化鎢(WN)、氮化鈦(TiN)、銅(Cu)、鋁(Al)、鉬(Mo)、鉭(Ta)、氮化鉭(TaN)及矽化物等來加以形成。下部電極31係由在電場中具有離子傳導之可能性的Cu等之材料所構成的情況下，則亦可將下部電極31的表面，以難以發生離子傳導或熱擴散的材料而加以被覆。作為難以發生離子傳導或熱擴散的材料係可舉出例如：鎢(W)、氮化鎢(WN)、氮化鈦(TiN)、氮化鉭(TaN)、鈦鎢(TiW)及氮化鈦鎢(TiWN)等。
開關層32，係藉由將施加電壓提高至所定之閾值電壓(切換閾值電壓)以上而變化成低電阻狀態，藉由將施加電壓降低至比上記切換閾值電壓還低的電壓而變化成高電阻狀態。又，開關層32，係具有負性微分電阻特性，當開關元件30A上所被施加的電壓超過所定之閾值電壓(切換閾值電壓)時，電流就會指數倍地流通。
又，開關層32，係即使從未圖示的電源電路(脈衝施加手段)經由下部電極31及上部電極33而施加電壓脈衝或是電流脈衝，開關層32的非晶質結構仍可被穩定地維持。此外，開關層32係不會進行，藉由電壓施加所致之離子之移動而被形成的傳導路徑在施加電壓消失後仍被維持等的記憶體動作。
開關層32係可含有週期表第16族之元素，具體而言，是從碲(Te)、硒(Se)及硫(S)所選擇出來之至少1種之硫屬元素，來加以形成。在具有OTS(Ovonic Threshold Switch)現象的開關元件30中，即使施加切換所需之電壓偏壓，開關層32仍穩定地維持非晶質結構而不發生相變化為理想，非晶質結構越穩定，就可使其越穩定地產生OTS現象。開關層32，係除了上記硫屬元素以外，含有從硼(B)、碳(C)及矽(Si所選擇出來的至少1種之添加元素而加以形成為理想。開關層32，係還含有氮(N)而加以形成為理想。具體而言，含有BTe、CTe、BCTe、CSiTe、BSiTe、BCSiTe、BTeN、CTeN、BCTeN、CSiTeN、BSiTeN、BCSiTeN之中的任一組成而加以形成為理想。
開關層32，係作為雙向開關而發揮機能。開關層32係為例如，當下部電極31之電壓高於上部電極33之電壓的電壓(第1電壓V1)是在下部電極31與上部電極33之間被施加時，隨著第1電壓V1之絕對值升到第1閾值電壓以上而會變化成低電阻狀態，隨著第1電壓V1之絕對值降到低於第1閾值電壓的電壓而會變化成高電阻狀態。開關層32，係還當上部電極33之電壓高於下部電極31之電壓的電壓(第2電壓V2)是在下部電極31及上部電極33之間被施加時，隨著第2電壓V2之絕對值高於第2閾值電壓以上而會變化成低電阻狀態，隨著第2電壓V2之絕對值降到低於第2閾值電壓的電壓而會變化成高電阻狀態。
開關層32係又當使記憶胞10低電阻化的寫入電壓Vw被施加至記憶胞10時，隨著下部電極31及上部電極33之間的電壓(第3電壓V3)之絕對值升到第3閾值電壓以上而會變化成低電阻狀態，隨著第3電壓V3之絕對值降到低於第3閾值電壓的電壓而會變化成高電阻狀態。開關層32，係當使記憶胞10高電阻化的抹除電壓Vr被施加至記憶胞10時，隨著下部電極31與上部電極33之間的電壓(第4電壓V4)之絕對值升到第4閾值電壓以上而會變化成低電阻狀態，隨著第4電壓V4之絕對值降到低於第4閾值電壓的電壓而會變化成高電阻狀態。
在記憶胞10中，例如如圖5A~圖5D所示般地，開關元件30是被直接連接至記憶體元件20。亦即，例如，於圖5A~圖5D中，若位元線BL是被配置在下方，字組線WL是被配置在上方，則如圖5A及圖5C所示般地，記憶體元件20係被配置在例如靠近字組線WL側，開關元件30係被配置在例如靠近位元線BL側。又，亦可如圖5B及圖5D所示般地，記憶體元件20是被配置在例如靠近位元線BL側，開關元件30是被配置在例如靠近字組線WL側。
使用上述的記憶體元件20及開關元件30來構成記憶胞10的情況下，隨應於其層積順序，被配置在最下層及最上層的記憶體元件20及開關元件30的下部電極21、31及上部電極26、33，係亦可兼任字組線WL及位元線BL。又，被配置在最下層及最上層的下部電極21、31及上部電極26、33，亦可有別於字組線WL及位元線BL而作為獨立個體而被形成。
例如，如圖5A所示，例如，在位元線BL與字組線WL之間，開關元件30及記憶體元件20是依此順序而被層積的情況下，則開關元件30的下部電極31亦可兼任位元線BL，記憶體元件20的上部電極26亦可兼任字組線WL。又，下部電極31與位元線BL、以及上部電極26與字組線WL，亦可分別作為獨立個體而被形成。此外，分別作為獨立個體而被形成的情況下，則下部電極31與位元線BL、以及上部電極26與字組線WL，係分別被電性連接。
又，使用上述的記憶體元件20及開關元件30來構成記憶胞10的情況下，在記憶體元件20與開關元件30之間被交互層積的電極(例如如圖5A所示，按照開關元件30及記憶體元件20之順序而被層積的情況下，則為開關元件30的上部電極33與記憶體元件20的下部電極21)，係亦可例如作為中間電極，而兼任各自的上部電極及下部電極，亦可分別作為獨立個體而被形成。
在記憶體元件20與開關元件30之間，形成兼任彼此之上部電極及下部電極的中間電極的情況下，中間電極係使用例如防止因為電場的施加而導致離子源層24及開關層32中所含之硫屬元素發生擴散的材料來加以形成為理想。這是因為例如，在離子源層24中作為令記憶體動作並保持寫入狀態的元素而會有含有過渡金屬元素的情況，此情況下，過渡金屬元素一旦因為電場的施加而往開關層32擴散，就會有導致開關特性劣化之虞。因此，中間電極，係含有防止過渡金屬元素之擴散及離子傳導之具有隔絕性的隔絕材料來構成為理想。作為隔絕材料係可舉出例如：鎢(W)、氮化鎢(WN)、氮化鈦(TiN)、碳(C)、鉭(Ta)、氮化鉭(TaN)及鎢化鈦(TiW)等。
又，記憶胞10內中的電阻變化層23、離子源層24及隔絕層25的層積順序，係如圖5A~圖5D所示，只要是隔著離子源層24，而在電阻變化層23所面對的一方之電極側，隔絕層25是被配置在另一電極側即可，其順序並無特別限定。
甚至，在圖2中，雖然圖示記憶體元件20是在字組線WL與位元線BL之每一交叉點上被獨立地形成的例子，但可與字組線WL及位元線BL同樣地，作為朝一方向延展的共通之元件的方式而加以形成。
例如，如圖5A所示，例如，在位元線BL與字組線WL之間，開關元件30及記憶體元件20是依此順序而被層積，電阻變化層23是被配置在開關元件30側的情況下，則如圖6A、圖6B所示，構成記憶體元件20的電阻變化層23、離子源層24及隔絕層25，係可和字組線WL同樣地，朝Y軸方向延展，作為對各記憶胞10的共通層的方式而加以形成。此外，在圖6A、圖6B中係為，字組線WL是兼任記憶體元件20的上部電極26的結構。又，圖6B係表示，圖6A所示的I-I’線上的剖面構成。同樣地，如圖5D所示，例如，在位元線BL與字組線WL之間，記憶體元件20及開關元件30是依此順序而被層積，電阻變化層23是被配置在開關元件30側的情況下，則如圖7A、圖7B所示，構成記憶體元件20的電阻變化層23、離子源層24及隔絕層25，係可和位元線BL同樣地，朝X軸方向延展，作為對各記憶胞10的共通層的方式而加以形成。此外，在圖7A、圖7B中係為，位元線BL是兼任記憶體元件20的下部電極21的結構。又，圖7B係表示，圖7A所示的II-II’線上的剖面構成。
但是，如圖5B、圖5C所示，電阻變化層23未被配置在電阻變化層30側的情況，亦即，電阻變化層23是被配置在靠近位元線BL側(圖5B)或靠近字組線(WL)側(圖5C)的情況下，則如圖8A所示，記憶體元件20係和開關元件30同樣地，形成在每一交叉點上為理想。這是因為，例如，如圖8B所示，靠近字組線WL側而被連續形成的電阻變化層23中若有低電阻的部分(低電阻部23X)，則電流e就會經過連續的隔絕層25及離子源層24而選擇性地往低電阻部23X流動，導致無法進行每一記憶體元件20的判別及動作。如圖5A、圖5D所示，電阻變化層23是被配置在電阻變化層30側的情況下，從開關元件30往記憶體元件20流動的電流，係必定會通過電阻變化層23，因此可視為如圖6A及圖7A等所示的結構。
(1-3.作用、效果) 本實施形態的記憶體元件20係設有：至少含銅(Cu)、鋁(Al)、鋯(Zr)及碲(Te)而被形成的記憶層22(具體而言係為離子源層24)；和與上部電極26之間，至少含有較離子源層24高濃度的鋯(Zr)，並且與上部電極26之界面上的銅(Cu)的濃度是較離子源層24還低的隔絕層25。藉此，可提升離子源層24與上部電極26之間的密接性。以下針對這點做說明。
於電腦等之資訊機器中，作為隨機存取記憶體，係廣泛使用動作高速、且高密度的DRAM(Dynamic Random Access Memory)。然而，DRAM，係相較於電子機器中所被使用的一般的邏輯電路LSI(Large Scale Integrated circuit)或訊號處理電路，由於製造製程較為複雜，因此製造成本較高。又，DRAM係為一旦電源切斷則資訊就會消失的揮發性記憶體，因此需要頻繁地進行刷新動作，亦即將已寫入的資訊(資料)予以讀出，重新增幅，然後再度寫入的動作。
於是，先前，作為即使電源切斷資訊仍不消失的非揮發性之記憶體，係被提出有例如：快閃記憶體、FeRAM(Ferroelectric Random Access Memory)(強介電體記憶體)或MRAM(Magnetoresistive Random Access Memory)(磁性記憶元件)等。在這些記憶體的情況下，即使不供給電源，仍可長時間持續保持已經寫入的資訊。然而，這些記憶體係有優點也有缺點。例如，快閃記憶體雖然集縮度高但在動作速度的這點上是不利的。FeRAM則是為了高集縮度化所需之微細加工上是有極限，且製作製程中會有問題。MRAM則是會有消耗電力的問題。
於是，作為次世代非揮發記憶體，ReRAM或PCM這類新類型的記憶元件，係被提出。甚至，為了實現記憶體的大容量化，可低電流動作的記憶元件也正在開發。
順便一提，在如上記的記憶元件中，銅(Cu)是作為擔任記憶體動作的離子源而被使用。銅(Cu)係在元件加工中所被使用的氣體反應性乾蝕刻中被認為是難以蝕刻的材料，但在濃度低、且離子源層薄的情況下，藉由適切地選擇條件，是可進行加工。然而，由於銅(Cu)是容易擴散的元素，因此會有往離子源層以外的層，尤其是與離子源層銜接的電極層擴散的情況。
通常來說，只要電極層中沒有使用特殊的材料，則乾蝕刻所致之電極層的加工雖為可能，但一旦銅(Cu)發生擴散就會變得難以加工。又，被使用於大容量記憶體的交叉點陣列結構的情況下，不會對各記憶元件配置存取電晶體，而是對某一定長度之配線連接多數個記憶元件，而連接至讀出電路及寫入電路。因此，若配線的電阻值較大，則隨著記憶元件的位置，相較於該記憶體動作時所必要之電壓，配線的電壓降低將會無法忽視。為了將配線電阻值降得較低，除了使用電阻率低的材料以外，還盡可能把配線的厚度設定得較厚。此處，在配線中，若將電極層直接使用的情況下，雖然可將電極層加厚，但若銅(Cu)擴散到該處，則會變得較離子源層更難加工。具體而言，蝕刻速率會變得非常慢，用來規定配線寬度等之形狀的遮罩材料也必須跟著加厚。乾蝕刻所致之加工係為，越是微細的圖案，則寬度與厚度，亦即配線寬度與蝕刻深度的比就會越大，而使加工變得更為困難。
為了防止從離子源層往電極層的銅(Cu)之擴散，可考慮在離子源層與電極層之間設置隔絕層。然而，隨著隔絕層的材料及結構之選擇，會有引發電極層發生膜剝離之虞。
相對於此，在本實施形態的記憶體元件20中，是在離子源層24與上部電極26之間，設置至少含有較離子源層24高濃度的鋯(Zr)的隔絕層25，因此提升了離子源層24與上部電極26之間的密接性。又，在如此構成的隔絕層中，在隔絕層25的上部電極26之界面上的銅(Cu)的濃度，係低於離子源層24。亦即，在離子源層24與上部電極26之間設置具有上記構成的隔絕層25，藉此，可一面減低從離子源層24往上部電極26的銅(Cu)之擴散，一面提升離子源層24與上部電極26之間的密接性。
藉由以上，在本實施形態中，可實現蝕刻所致之加工性佳的記憶體元件20，可提供高密度且大容量的記憶胞陣列1。
接著，說明上記實施形態的變形例。以下，關於與上記實施形態相同之構成要素係標示同一符號，並適宜省略其說明。
＜2.變形例＞ 在上記實施形態中的記憶胞陣列1中雖然揭露了，往Y軸方向延伸的複數個字組線WL、與往X軸方向複數延伸的位元線BL，是被分成複數層而被交互配置，並在各者的交叉點上配置有記憶胞10的例子，但不限於此。本揭露的記憶體元件20及記憶胞10係亦可適用於例如，具有如以下之3維結構的記憶胞。
圖9所示的記憶胞陣列2，係複數個字組線WL是分別朝X軸方向延伸，複數個位元線BL是分別朝Z軸方向延伸，在各者的交叉點上配置有記憶胞10。圖10所示的記憶胞陣列3，係和記憶胞陣列1同樣地，在朝X軸方向及Z軸方向分別延伸的複數個字組線WL及複數個位元線BL之交叉點的兩面，分別配置有記憶胞10。圖11所示的記憶胞陣列4，係具有朝Z軸方向延伸的複數個位元線BL、和朝X軸方向或Y軸方向之2方向延伸的2種類之複數個字組線WL，在各者的交叉點上配置有記憶胞10。圖12所示的記憶胞陣列5係為，複數個位元線BL是朝Z軸方向延伸，複數個字組線WL是朝X軸方向延伸的途中往Y軸方向曲折，然後，往X軸方向曲折，於XY平面上，呈所謂U字狀地延伸，在各者的交叉點上配置有記憶胞10。
如以上，上記實施形態的記憶體元件20及具備其之記憶胞10係亦可適用於，字組線WL或位元線BL之其中一方是朝Z軸方向平行設置，另一方則是朝XY平面方向平行設置的所謂縱型交叉點結構的記憶胞陣列(例如記憶胞陣列2~5)。又，複數個字組線WL及複數個位元線BL係例如，如圖12所示的記憶胞陣列5般地，並不一定要往一方向延伸。
＜3.實施例＞ 以下說明本揭露的具體的實施例。
首先，關於記憶體元件的加工，進行了用來確認隔絕層之效果所需之實驗。作為加工前的膜，準備了將下部電極層、電阻變化層、離子源層、隔絕層及上部電極層依此順序而層積的層積膜。為了比較，準備了從上記構成移除了隔絕層的層積膜。下部電極層係使用氮化鈦(TiN)來形成。電阻變化層，係為1nm的氧化鋁(Al2 O3 )膜、與3.5nm的由鋁(Al)、碲(Te)及氮(N)所成之層的層積膜。離子源層係由TeAlCuZr所形成。上部電極層係使用鎢(W)來形成。
作為隔絕層，一般作為隔絕金屬而熟知的係有氮化鈦(TiN)或鉭(Ta)等，但根據研究的結果可知，若使用這些，則離子源層與隔絕層之間的密接性會降低，甚至造成剝離。於是，進行了能夠獲得充分密接性的隔絕層之研究。
(實驗) 令離子源層及隔絕層之各者的組成比以及離子源層的厚度在10nm~20nm之間做變化，令隔絕層的厚度在2nm~ 12nm之間做變化而作成樣本1~樣本91，進行了離子源層與隔絕層之間的密接性之確認。此外，離子源層與隔絕層的厚度之合計係設成15nm~25nm。上部電極層的鎢(W)的厚度係設成40nm。隔絕層係為了不使加工條件變得複雜，而選擇了離子源層中所被使用的銅(Cu)以外的元素作為成分。離子源層的銅(Cu)之組成比，係設成4原子%~19原子%之範圍。關於樣本1~樣本91的離子源層及隔絕層的組成及厚度，示於表1A~表1C。
Figure 02_image001
Figure 02_image003
Figure 02_image005
表2係為樣本1~樣本91的離子源層與隔絕層之密接性的確認結果的總整理。在表2中，密接性為良好的情況以A表示，不良的情況以B表示。圖13係為表示構成隔絕層的鋁(Al)、鋯(Zr)及碲(Te)之組成範圍的組成地圖(Al、Zr、Te的3元圖)。在圖13中，密接性良好者以白圈(〇)作圖，不良者以黑方塊(◆)作圖。
Figure 02_image007
由圖13可知，能夠確保密接性的隔絕層之組成領域，係分成2個領域(領域X1、領域X2)。領域X1係為，鋯(Zr)的濃度為18.5原子%以上36原子%以下，且碲(Te)與鋁(Al)的濃度比(Te/Al)為0.64以上1.0以下。領域X2係為，鋯(Zr)的濃度為40原子%以上，且碲(Te)與鋁(Al)的濃度比(Te/Al)為1.0以上，且碲(Te)的濃度為未滿40原子%。
但是，在領域X2的Al=0條件下，係有良好(〇)及不良(◆)重疊的點存在。這是意味著，光就隔絕層的組成而言，無法決定密接性的良、不良的情況。
表3A、表3B係將領域X2的Al=0之條件予以節錄。在表3A、表3B中，密接性為良好的情況以A表示，不良的情況以B表示，又，適合於各判定基準者以A表示，不適合者以B表示。各者的密接性，係除了隔絕層之組成以外，隔絕層及離子源層之組成，以及包含隔絕層及離子源層之各者的厚度的平均組成，都會有所影響。具體而言，隔絕層是由鋯(Zr；鋯(Zr)的濃度為100原子%)所成，且於離子源層與隔絕層的平均組成比中，銅(Cu)以外的碲(Te)、鋁(Al)及鋯(Zr)的3元素之中，碲(Te)的濃度為未滿42.5原子%；或者，隔絕層是由鋯(Zr)及碲(Te)所成，鋯(Zr)的濃度為59.4原子%以上未滿100原子%，且於離子源層與隔絕層的平均組成比中，銅(Cu)以外的碲(Te)、鋁(Al)及鋯(Zr)的3元素之中，碲(Te)的濃度為未滿42.5原子%。可知當滿足上記條件時，實際的密接性會變得良好。
Figure 02_image009
Figure 02_image011
針對已充分確保了密接性的層積膜，經過光微影然後進行乾蝕刻加工後，與沒有隔絕層的層積膜做比較，確認到加工性係有所提升。可以推論出，藉由隔絕層，從離子源層往上部電極層的銅(Cu)之擴散係受到抑制，提升了上部電極層的蝕刻速率。
由以上可知，藉由將含有較離子源層高濃度的鋯(Zr)的隔絕層，設置在離子源層與上部電極之間，可確保構成記憶體元件的層積膜之加工性及離子源層與上部電極之間的密接性，而且，藉由設置滿足下記4個條件之任一者的隔絕層，可穩定確保構成記憶體元件的層積膜的加工性及離子源層與上部電極之間的密接性。4個條件之中，第1條件係為，鋯(Zr)的濃度為18.5原子%以上36原子，且碲(Te)與鋁(Al)的濃度比(Te/Al)為0.64以上1.0以下。第2條件係為，鋯(Zr)的濃度為40原子%以上，且碲(Te)與鋁(Al)的濃度比(Te/Al)為1.0以上，且碲(Te)的濃度為未滿40原子%。第3條件係為，隔絕層是由鋯(Zr；鋯(Zr)的濃度為100原子%)所成，且於離子源層與隔絕層的平均組成比中，銅(Cu)以外的碲(Te)、鋁(Al)及鋯(Zr)的3元素之中，碲(Te)的濃度為未滿42.5原子%。第4條件係為，隔絕層是由鋯(Zr)及碲(Te)所成，鋯(Zr)的濃度為59.4原子%以上未滿100原子%，且於離子源層與隔絕層的平均組成比中，銅(Cu)以外的碲(Te)、鋁(Al)及鋯(Zr)的3元素之中，碲(Te)的濃度為未滿42.5原子%。
以上雖然舉出實施形態及變形例以及實施例來說明，但本揭露內容係不限定於上記實施形態等，本揭露的記憶體元件及記憶胞陣列之構成，係只要能夠獲得與上記實施形態等同樣之效果，則可做自由地變形。
例如，離子源層24係不限定於單層結構，亦可為將複數組成予以層積而成者。又各個層係並不一定要為包含所有必要元素的合金，即使是將各元素地、或是複數個元素所成之合金的薄層予以層疊而成的層積結構，只要層內的平均組成相同則亦無妨。
此外，並非一定限定於這裡所記載的效果，亦可為本揭露中所記載之任一效果。
此外，本揭露係亦可採取如下之構成。若依據以下的構成，則在記憶層與第2電極之間，設置至少含有較記憶層高濃度的鋯，並且與第2電極之界面上的銅的濃度是較記憶層還低的隔絕層，因此，可抑制從記憶層往第2電極的銅(Cu)之擴散，同時可提升第2電極對下層的密接性。因此，可提供高密度且大容量的記憶胞陣列。 (1) 一種記憶元件，係具備： 第1電極；和 第2電極；和 記憶層，係被設在前記第1電極與前記第2電極之間，並且至少含有銅、鋁、鋯及碲；和 隔絕層，係被設在前記記憶層與前記第2電極之間，至少含有較前記記憶層高濃度的鋯，並且與前記第2電極之界面上的銅的濃度是較前記記憶層還低。 (2) 如前記(1)所記載之記憶元件，其中， 前記隔絕層的鋯濃度係為100原子%； 於前記記憶層及前記隔絕層的平均組成比中，碲、鋁及鋯之3元素中的碲的濃度係為未滿42.5原子%。 (3) 如前記(1)所記載之記憶元件，其中， 前記隔絕層係還含有碲，且鋯的濃度係為59.4原子%以上未滿100原子%； 於前記記憶層及前記隔絕層的平均組成比中，碲、鋁及鋯之3元素中的碲的濃度係為未滿42.5原子%。 (4) 如前記(1)所記載之記憶元件，其中，前記隔絕層係還含有碲與鋁，鋯的濃度係為40原子%以上，碲與鋁的濃度比(Te/Al)係為1.0以上，且碲的濃度係為未滿40原子%。 (5) 如前記(1)所記載之記憶元件，其中，前記隔絕層係還含有碲與鋁，鋯的濃度係為18.5原子%以上36原子%以下，碲與鋁的濃度比(Te/Al)係為0.64以上1.0以下。 (6) 如前記(1)至(5)之中的任1項所記載之記憶元件，其中，前記隔絕層的層積方向之厚度係為2nm以上12nm以下。 (7) 如前記(1)至(6)之中的任1項所記載之記憶元件，其中，前記記憶層及前記隔絕層的層積方向之合計厚度係為15nm以上25nm以下。 (8) 如前記(1)至(7)之中的任1項所記載之記憶元件，其中， 前記記憶層係具有：從前記第1電極側起被依序層積的電阻變化層、與離子源層； 前記電阻變化層，係藉由在前記第1電極與前記第2電極之間施加電壓，在所定之電壓以上時電阻狀態會做切換； 前記離子源層係至少含有銅、鋁、鋯及碲。 (9) 如前記(8)所記載之記憶元件，其中， 前記電阻變化層係具有：由含碲及氮之第1層所成之單層結構、或前記第1層與由含鋁之氧化物所成之第2層的層積結構； 前記第1層係被直接層積至前記離子源層。 (10) 如前記(1)至(9)之中的任1項所記載之記憶元件，其中，前記第2電極係含有鎢而被形成。 (11) 一種記憶裝置，係具備： 朝一方向延伸之一或複數個第1配線；和朝另一方向延伸，並且與前記第1配線交叉的1或複數個第2配線；和被配置在前記第1配線與前記第2配線之交點的1或複數個記憶元件； 前記記憶元件係具有： 第1電極；和 由鎢所成之第2電極；和 記憶層，係被設在前記第1電極與前記第2電極之間，並且至少含有銅、鋁、鋯及碲；和 隔絕層，係被設在前記記憶層與前記第2電極之間，至少含有較前記記憶層高濃度的鋯，並且與前記第2電極之界面上的銅的濃度是較前記記憶層還低。 (12) 如前記(11)所記載之記憶裝置，其中，前記第1配線及前記第2配線之一方，係兼任前記記憶元件的前記第2電極。 (13) 如前記(11)或(12)所記載之記憶裝置，其中，在前記第1配線與前記第2配線之交點係還具有開關元件，其係不伴隨著非晶質相與結晶相之相變，而是藉由將施加電壓設成所定之閾值電壓以上就變化成低電阻狀態，設成低於前記閾值電壓就變化成高電阻狀態。 (14) 如前記(13)所記載之記憶裝置，其中，前記開關元件係被層積至前記記憶元件。 (15) 如前記(13)或(14)所記載之記憶裝置，其中，前記開關元件係為：第3電極，和含有從碲、硒及硫所選出之至少1種硫屬元素的開關層，和第4電極，是依此順序而被層積。 (16) 如前記(15)所記載之記憶裝置，其中，前記第1配線及前記第2配線之一方，係兼任前記開關元件的第3電極。 (17) 如前記(15)或(16)所記載之記憶裝置，其中，前記記憶元件的前記第1電極，係兼任前記開關元件的前記第4電極。
本申請案係以在日本國特許廳19.09.19申請的日本專利申請號第2019-170594號為基礎而主張優先權，該申請案的全部內容係藉由參照而引用於本申請案。
只要是當業者，可隨著設計上之要件或其他因素，而想到各種修正、結合、次結合、及變更，但這些係被添附的申請專利範圍或其均等物之範圍所包含，這點必須理解。
1~5:記憶胞陣列 10:記憶胞 20:記憶體元件 21:下部電極 22:記憶層 23:電阻變化層 23X:低電阻部 24:離子源層 25:隔絕層 26:上部電極 30:開關元件 30A:開關元件 31:下部電極 32:開關層 33:上部電極 BL:位元線 WL:字組線 Vr:抹除電壓 Vw:寫入電壓
[圖1]本揭露之一實施形態所述之記憶體元件之構成之一例的剖面模式圖。 [圖2]本揭露之一實施形態所述之記憶胞陣列之概略構成之一例的圖示。 [圖3]圖1所示的記憶體元件之構成之其他例子的剖面模式圖。 [圖4A]圖2所示的開關元件之構成之一例的剖面模式圖。 [圖4B]圖2所示的開關元件之構成之其他例子的剖面模式圖。 [圖5A]圖2所示的記憶胞之構成之一例的剖面模式圖。 [圖5B]圖2所示的記憶胞之構成之其他例子的剖面模式圖。 [圖5C]圖2所示的記憶胞之構成之其他例子的剖面模式圖。 [圖5D]圖2所示的記憶胞之構成之其他例子的剖面模式圖。 [圖6A]圖5A所示的記憶胞之構成之一例的斜視圖。 [圖6B]圖6A所示的記憶胞之剖面構成的模式圖。 [圖7A]圖5D所示的記憶胞之構成之一例的斜視圖。 [圖7B]圖7A所示的記憶胞之剖面構成的模式圖。 [圖8A]圖5C所示的記憶胞之剖面構成的模式圖。 [圖8B]作為比較例而示於圖5C的記憶胞之剖面構成的模式圖。 [圖9]本揭露之變形例的記憶胞陣列之概略構成之一例的圖示。 [圖10]本揭露之變形例的記憶胞陣列之概略構成之其他例子的圖示。 [圖11]本揭露之變形例的記憶胞陣列之概略構成之其他例子的圖示。 [圖12]本揭露之變形例的記憶胞陣列之概略構成之其他例子的圖示。 [圖13]構成本揭露之隔絕層的Te、Al、Zr之組成範圍的說明圖。
20:記憶體元件
21:下部電極
22:記憶層
23:電阻變化層
24:離子源層
25:隔絕層
26:上部電極

Claims (17)

  1. 一種記憶元件，係具備： 第1電極；和 第2電極；和 記憶層，係被設在前記第1電極與前記第2電極之間，並且至少含有銅、鋁、鋯及碲；和 隔絕層，係被設在前記記憶層與前記第2電極之間，至少含有較前記記憶層高濃度的鋯，並且與前記第2電極之界面上的銅的濃度是較前記記憶層還低。
  2. 如請求項1所記載之記憶元件，其中， 前記隔絕層的鋯濃度係為100原子%； 於前記記憶層及前記隔絕層的平均組成比中，碲、鋁及鋯之3元素中的碲的濃度係為未滿42.5原子%。
  3. 如請求項1所記載之記憶元件，其中， 前記隔絕層係還含有碲，且鋯的濃度係為59.4原子%以上未滿100原子%； 於前記記憶層及前記隔絕層的平均組成比中，碲、鋁及鋯之3元素中的碲的濃度係為未滿42.5原子%。
  4. 如請求項1所記載之記憶元件，其中，前記隔絕層係還含有碲與鋁，鋯的濃度係為40原子%以上，碲與鋁的濃度比(Te/Al)係為1.0以上，且碲的濃度係為未滿40原子%。
  5. 如請求項1所記載之記憶元件，其中，前記隔絕層係還含有碲與鋁，鋯的濃度係為18.5原子%以上36原子%以下，碲與鋁的濃度比(Te/Al)係為0.64以上1.0以下。
  6. 如請求項1所記載之記憶元件，其中，前記隔絕層的層積方向之厚度係為2nm以上12nm以下。
  7. 如請求項1所記載之記憶元件，其中，前記記憶層及前記隔絕層的層積方向之合計厚度係為15nm以上25nm以下。
  8. 如請求項1所記載之記憶元件，其中， 前記記憶層係具有：從前記第1電極側起被依序層積的電阻變化層、與離子源層； 前記電阻變化層，係藉由在前記第1電極與前記第2電極之間施加電壓，在所定之電壓以上時電阻狀態會做切換； 前記離子源層係至少含有銅、鋁、鋯及碲。
  9. 如請求項8所記載之記憶元件，其中， 前記電阻變化層係具有：由含碲及氮之第1層所成之單層結構、或前記第1層與由含鋁之氧化物所成之第2層的層積結構； 前記第1層係被直接層積至前記離子源層。
  10. 如請求項1所記載之記憶元件，其中，前記第2電極係含有鎢而被形成。
  11. 一種記憶裝置，係具備： 朝一方向延伸之一或複數個第1配線；和朝另一方向延伸，並且與前記第1配線交叉的1或複數個第2配線；和被配置在前記第1配線與前記第2配線之交點的1或複數個記憶元件； 前記記憶元件係具有： 第1電極；和 由鎢所成之第2電極；和 記憶層，係被設在前記第1電極與前記第2電極之間，並且至少含有銅、鋁、鋯及碲；和 隔絕層，係被設在前記記憶層與前記第2電極之間，至少含有較前記記憶層高濃度的鋯，並且與前記第2電極之界面上的銅的濃度是較前記記憶層還低。
  12. 如請求項11所記載之記憶裝置，其中，前記第1配線及前記第2配線之一方，係兼任前記記憶元件的前記第2電極。
  13. 如請求項11所記載之記憶裝置，其中，在前記第1配線與前記第2配線之交點係還具有開關元件，其係不伴隨著非晶質相與結晶相之相變，而是藉由將施加電壓設成所定之閾值電壓以上就變化成低電阻狀態，設成低於前記閾值電壓就變化成高電阻狀態。
  14. 如請求項13所記載之記憶裝置，其中，前記開關元件係被層積至前記記憶元件。
  15. 如請求項13所記載之記憶裝置，其中，前記開關元件係為：第3電極，和含有從碲、硒及硫所選出之至少1種硫屬元素的開關層，和第4電極，是依此順序而被層積。
  16. 如請求項15所記載之記憶裝置，其中，前記第1配線及前記第2配線之一方，係兼任前記開關元件的第3電極。
  17. 如請求項15所記載之記憶裝置，其中，前記記憶元件的前記第1電極，係兼任前記開關元件的前記第4電極。
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