JP2021044398A - 磁気記憶装置 - Google Patents

Abstract

【課題】 高性能な磁気記憶装置を提供しようとする。【解決手段】 一実施形態による磁気記憶装置は、第１強磁性体と、第１強磁性体の上方の第１絶縁体と、第１絶縁体の上方の第２強磁性体と、第２強磁性体上のノンストイキオメトリックな第１層と、第１層上のストイキオメトリックな第２層と、を備える。【選択図】 図６

Description

実施形態は、概して磁気記憶装置に関する。

磁気抵抗効果を用いてデータを記憶可能な磁気記憶装置が知られている。

米国特許第９３０５５７６号明細書

高性能な磁気記憶装置を提供しようとするものである。

一実施形態による磁気記憶装置は、第１強磁性体と、上記第１強磁性体の上方の第１絶縁体と、上記第１絶縁体の上方の第２強磁性体と、上記第２強磁性体上のノンストイキオメトリックな第１層と、上記第１層上のストイキオメトリックな第２層と、を備える。

図１は、第１実施形態の磁気記憶装置の機能ブロックを示す。 図２は、第１実施形態のメモリセルアレイの回路図である。 図３は、第１実施形態のメモリセルアレイの一部の断面の構造を示す。 図４は、第１実施形態のメモリセルの構造の例を示す。 図５は、第１実施形態のメモリセルの一部の構造の例の詳細を示す。 図６は、第１実施形態のメモリセルでの原子の拡散を示す。 図７は、第１実施形態の変形例の磁気記憶装置の機能ブロックを示す。 図８は、第１実施形態の変形例のメモリセルの回路図である。 図９は、第２実施形態のメモリセルの一部の構造の例の詳細を示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、或る実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。

＜第１実施形態＞
＜１．構造（構成）＞
＜１．１．全体の構造＞
図１は、第１実施形態の磁気記憶装置の機能ブロックを示す。図１に示されるように、磁気記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、及び読出し回路１７を含む。

メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、及び複数のビット線ＢＬを含む。メモリセルＭＣは、データを不揮発に記憶することができる。各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線ＢＬと接続されている。ワード線ＷＬは行（ロウ）と関連付けられている。ビット線ＢＬは列（カラム）と関連付けられている。１つの行の選択及び１つ又は複数の列の選択により、１つ又は複数のメモリセルＭＣが特定される。

入出力回路１２は、例えばメモリコントローラ２から、種々の制御信号ＣＮＴ、種々のコマンドＣＭＤ、アドレス信号ＡＤＤ、データ（書込みデータ）ＤＡＴを受け取り、例えばメモリコントローラにデータ（読出しデータ）ＤＡＴを送信する。

ロウ選択回路１４は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される行と関連付けられた１つのワード線ＷＬを選択された状態にする。

カラム選択回路１５は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される列と関連付けられた複数のビット線ＢＬを選択された状態にする。

制御回路１３は、入出力回路１２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて、書込み回路１６及び読出し回路１７を制御する。具体的には、制御回路１３は、メモリセルアレイ１１へのデータの書込みの間に、データ書込みに使用される電圧を書込み回路１６に供給する。また、制御回路１３は、メモリセルアレイ１１からのデータの読出しの間に、データ読出しに使用される電圧を読出し回路１７に供給する。

書込み回路１６は、入出力回路１２から書込みデータＤＡＴを受け取り、制御回路１３の制御及び書込みデータＤＡＴに基づいて、データ書込みに使用される電圧をカラム選択回路１５に供給する。

読出し回路１７は、センスアンプを含み、制御回路１３の制御に基づいて、データ読出しに使用される電圧を使用して、メモリセルＭＣに保持されているデータを割り出す。割り出されたデータは、読出しデータＤＡＴとして、入出力回路１２に供給される。

＜１．２．メモリセルアレイの回路構成＞
図２は、第１実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１は、Ｍ＋１（Ｍは自然数）本のワード線ＷＬａ（ＷＬａ＜０＞、ＷＬａ＜１＞、…、ＷＬａ＜Ｍ＞）及びＭ＋１本のワード線ＷＬｂ（ＷＬｂ＜０＞、ＷＬｂ＜１＞、…、ＷＬｂ＜Ｍ＞）を含む。メモリセルアレイ１１はまた、Ｎ＋１（Ｎは自然数）本のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）を含む。

各メモリセルＭＣ（ＭＣａ及びＭＣｂ）は、２つのノードを有し、第１ノードにおいて１本のワード線ＷＬと接続され、第２ノードにおいて１本のビット線ＢＬと接続されている。より具体的には、メモリセルＭＣａは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α，β＞を含み、メモリセルＭＣａ＜α，β＞は、ワード線ＷＬａ＜α＞とビット線ＢＬ＜β＞との間に接続される。同様に、メモリセルＭＣｂは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α，β＞を含み、メモリセルＭＣｂ＜α，β＞は、ワード線ＷＬｂ＜α＞とビット線ＢＬ＜β＞との間に接続される。

各メモリセルＭＣは、１つの磁気抵抗効果素子ＶＲ（ＶＲａ又はＶＲｂ）及び１つのスイッチ素子ＳＥ（ＳＥａ又はＳＥｂ）を含む。より具体的には、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α，β＞は、磁気抵抗効果素子ＶＲａ＜α，β＞及びスイッチ素子ＳＥａ＜α，β＞を含む。さらに、αが０以上Ｍ以下の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α，β＞は、磁気抵抗効果素子ＶＲｂ＜α，β＞及びスイッチ素子ＳＥｂ＜α，β＞を含む。

各メモリセルＭＣにおいて、磁気抵抗効果素子ＶＲとスイッチ素子ＳＥとは直列に接続されている。磁気抵抗効果素子ＶＲは１本のワード線ＷＬと接続されており、スイッチ素子ＳＥは１本のビット線ＢＬと接続されている。

磁気抵抗効果素子ＶＲは、低抵抗の状態と高抵抗の状態との間を切り替わることができる。磁気抵抗効果素子ＶＲは、この２つの抵抗状態の違いを利用して、１ビットのデータを保持することができる。

スイッチ素子ＳＥは、２つの端子を有し、２端子間に第１閾値未満の電圧が第１方向に印加されている場合、そのスイッチ素子ＳＥは高抵抗状態、例えば電気的に非導通状態である（オフ状態である）。一方、２端子間に第１閾値以上の電圧が第１方向に印加されている場合、そのスイッチ素子ＳＥは低抵抗状態、例えば電気的に導通状態である（オン状態である）。スイッチ素子ＳＥは、さらに、このような第１方向に印加される電圧の大きさに基づく高抵抗状態及び低抵抗状態の間の切り替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。スイッチ素子ＳＥのオン又はオフにより、当該スイッチ素子ＳＥと接続された磁気抵抗効果素子ＶＲへの電流の供給の有無、すなわち当該磁気抵抗効果素子ＶＲの選択又は非選択が制御されることが可能である。

＜１．３．メモリセルアレイの構造＞
図３は、第１実施形態のメモリセルアレイ１１の一部の断面の構造を示す。

図３に示されるように、半導体基板（図示せず）の上方に複数の導電体２１が設けられている。導電体２１は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各導電体２１は、１つののワード線ＷＬとして機能する。

各導電体２１は、上面において、複数のメモリセルＭＣｂのそれぞれの底面と接続されている。メモリセルＭＣｂは各導電体２１上でｙ軸に沿って並んでおり、このような配置によってメモリセルＭＣｂは行列状に配置されている。各メモリセルＭＣは、スイッチ素子ＳＥとして機能する構造と、磁気抵抗効果素子ＶＲとして機能する構造を含む。スイッチ素子ＳＥとして機能する構造及び磁気抵抗効果素子ＶＲは、各々、後述のように１又は複数の層を含む。

メモリセルＭＣｂの上方に、複数の導電体２２が設けられている。導電体２２は、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各導電体２２は、底面において、ｘ軸に沿って並ぶ複数のメモリセルＭＣｂのそれぞれの上面と接している。各導電体２２は、１つのビット線ＢＬとして機能する。

各導電体２２は、上面において、複数のメモリセルＭＣａのそれぞれの底面と接続されている。メモリセルＭＣａは各導電体２２上でｘ軸に沿って並んでおり、このような配置によってメモリセルＭＣａは行列状に配置されている。ｙ軸に沿って並ぶ複数のメモリセルＭＣａのそれぞれの上面上に、さらなる導電体２１が設けられている。図２に示される最下の導電体２１の層からメモリセルＭＣａの層までの構造がｚ軸に沿って繰り返し設けられることによって、図２に示されるようなメモリセルアレイが実現されることが可能である。

メモリセルアレイ１１は、さらに、導電体２１及び導電体２２、並びにメモリセルＭＣを設けられていない領域において層間絶縁体を含む。

＜１．４．メモリセルの構造＞
図４は、第１実施形態の１つのメモリセルＭＣの構造の例を示す。図４に示されるように、メモリセルＭＣは、スイッチ素子ＳＥと、スイッチ素子ＳＥ上の磁気抵抗効果素子ＶＲを含む。スイッチ素子ＳＥは、可変抵抗材料３２を含む。スイッチ素子ＳＥは、図４に示されるように、下部電極３１及び上部電極３３をさらに含み得る。

可変抵抗材料３２は、例えば２端子間スイッチ素子であり、２端子のうちの第１端子は可変抵抗材料３２の上面及び底面の一方に相当し、２端子のうちの第２端子は可変抵抗材料３２の上面及び底面の他方である。可変抵抗材料３２は、テルル（Ｔｅ）、セレン（Ｓｅ）、及び硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素を含む。又は、可変抵抗材料３２は、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。可変抵抗材料３２は、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、ヒ素（Ａｓ）、リン（Ｐ）、及びアンチモン（Ｓｂ）からなる群より選択された少なくとも１つ以上の元素をさらに含んでもよい。

磁気抵抗効果素子ＶＲは、トンネル磁気抵抗効果を示し、ＭＴＪ（magnetic tunnel junction）を含む。具体的には、磁気抵抗効果素子ＶＲは、強磁性体４１、絶縁体４２、及び強磁性体４３を含む。例として、図４に示されるように、絶縁体４２は強磁性体４１の上面上に位置し、強磁性体４３は絶縁体４２の上面上に位置する。

強磁性体４１は、強磁性体４１、絶縁体４２、及び強磁性体４３の界面を貫く方向に沿った磁化容易軸（矢印により示されている）を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性体４１の磁化の向きは磁気記憶装置１でのデータの読出し及び書込みによっても不変であることを意図されている。強磁性体４１は、いわゆる参照層として機能することができる。強磁性体４１は、複数の層を含んでいてもよい。

絶縁体４２は、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯからなり、いわゆるトンネルバリアとして機能する。

強磁性体４３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含むか、或いはＣｏＦｅＢ又はＦｅＢからなる。強磁性体４３は、強磁性体４１、絶縁体４２、及び強磁性体４３の界面を貫く方向に沿った磁化容易軸（矢印により示されている）を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性体４３の磁化の向きはデータ書込みによって可変であり、強磁性体４３は、いわゆる記憶層として機能することができる。

以下、強磁性体４１又は強磁性体４３の磁化容易軸が強磁性体４１、絶縁体４２、及び強磁性体４３の界面を貫く方向に沿っている性質、特に界面に対して４５°以上９０°以下の角度を有する性質は、垂直磁気異方性と称される。

強磁性体４３の磁化の向きが強磁性体４１の磁化の向きと平行であると、磁気抵抗効果素子ＶＲは、より低い抵抗を有する状態にある。強磁性体４３の磁化の向きが強磁性体４１の磁化の向きと反平行であると、磁気抵抗効果素子ＶＲは、より高い抵抗を有する状態にある。

強磁性体４３から強磁性体４１に向かって或る大きさの書込み電流が流れると、強磁性体４３の磁化の向きは強磁性体４１の磁化の向きと平行になる。一方、強磁性体４１から強磁性体４３に向かって別の大きさの書込み電流が流れると、強磁性体４３の磁化の向きは強磁性体４１の磁化の向きと反平行になる。

メモリセルＭＣは、さらなる層を含む。図５を参照して、さらなる層が記述される。

図５は、第１実施形態のメモリセルＭＣの一部の構造の例の詳細を示す。図５に示されるように、メモリセルＭＣは、キャップ層４６、拡散防止層（キャップ層）４７、及びトップ層４８をさらに含む。

キャップ層４６は、強磁性体４３の上面上に位置する。キャップ層４６は、強磁性体４３に含まれているボロンを吸収することを意図されている。強磁性体４３は、強磁性体４３に求められる特性を実現するためなどの理由で、成膜の段階ではボロンを含めながら形成される。一方、成膜後ではボロンは必ずしも必要ではなく、むしろ、ボロンがより少ないと、強磁性体４３はより高い磁気特性、例えばより高い垂直磁気異方性を有する。このことなどに基づいて、キャップ層４６が設けられ、キャップ層４６は強磁性体４３の成膜後の工程において強磁性体４３からその外部に拡散したボロンの吸収に役立つことができる。

キャップ層４６は、例えば、ストイキオメトリックでない状態にある（ノンストイキオメトリックである）。キャップ層４６は、例えば、ＦｅＣｏＢ合金、Ｆｅ、Ｃｏ、Ｂ、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、カルシウム（Ｃａ）、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、イットリウム（Ｙ）、及びガドリニウム（Ｇｄ）の各々の酸化物並びに酸化物の１つ以上を含む。

拡散防止層４７は、キャップ層４６の上面上に位置する。拡散防止層４７は、強磁性体４３中の鉄原子が強磁性体４３の外部へと広く拡散するのを防止することを意図されている。その目的で、拡散防止層４７は、小さな格子定数を有するとともに安定している材料からなる。そのような特徴を有するために、拡散防止層４７は、ストイキオメトリックであることが可能である。本明細書及び特許請求の範囲において、或る材料がストイキオメトリックであるとは、理論通りの、すなわち、当該材料の化学式の組成比と１００％一致する組成比を有することを指さない。すなわち、現実には、１００％理想的なストイキオメトリックな状態は形成され得ず、一方、一般に、無線周波数（ＲＦ）の領域にあるエネルギーでのスパッタ（ＲＦスパッタ）を用いてスパッタ用ターゲットに形成されたストイキオメトリック材料をスパッタした場合、作成された膜はストイキオメトリックであると考えられる。このことが利用されて、本明細書及び特許請求の範囲でのストイキオメトリックは、このようなＲＦスパッタで作成された膜のストイキオメトリック性（ストイキオメトリックの程度）と同じかそれより高いストイキオメトリック性であることとして定義される。

ストイキオメトリックであることは、以下のようにも定義されることが可能である。上記のように、強磁性体４３中の鉄原子は強磁性体４３の外部へと拡散し得る。拡散防止層４７は、より高いストイキオメトリック性を有すれば、強磁性体４３からの鉄原子の拡散をより強く抑制できる。成膜後の強磁性体４３の外部への鉄原子の拡散がより多いと、拡散後の強磁性体４３の厚さは拡散前（成膜直後）よりもより薄い。これらの現象の関係性に基づいて、強磁性体４３の鉄原子の拡散前の厚さと拡散後の厚さの差がより小さいほど、拡散防止層４７はより高いストイキオメトリック性を有すると考えられることが可能である。このことに基づいて、ストイキオメトリックであることは、強磁性体４３の鉄原子の拡散前の厚さと拡散後の厚さとの差に基づいて定義されることが可能である。

拡散前の厚さは、強磁性体４３を成膜する装置に入力される、強磁性体４３の目標の厚さ（設定厚さ）であることが可能である。一方、拡散後の厚さは、完成した磁気記憶装置１の強磁性体４３の実際の厚さ、又は、強磁性体４３より上層の膜（例えばキャップ層４６）の成膜後の実際の厚さであることが可能である。

以上の事項に基づいて、本明細書及び特許請求の範囲において、或る第１材料がストイキオメトリックであるとは、以下のように定義されることも可能である。すなわち、第１材料が或る度合いのストイキオメトリック性を有しており、第１材料によって第２材料中の或る原子の拡散が抑制されて、原子の拡散後の第２材料が拡散前の第２材料の厚さの８９％以上の厚さを有する場合、第１材料はストイキオメトリックである。具体的には、拡散後の強磁性体４３が強磁性体４３の設定厚さの８９％以上の厚さを有している場合、拡散防止層４７はストイキオメトリックである。

また、拡散防止層４７は、鉄原子が拡散防止層４７を通過することを防止することを意図されていることに基づいて、鉄原子より小さい原子からなる材料の化合物を含むことが可能である。具体的な例として、拡散防止層４７は、Ｂ_２Ｏ_３、ＭｇＯ、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＣａＯ、Ｓｃ_２Ｏ_３、ＴｉＯ_２、Ｖ_２Ｏ_５、Ｃｒ_２Ｏ_３、ＦｅＯ、Ｆｅ_３Ｏ_４、Ｆｅ_２Ｏ_３、ＣｏＯ、Ｃｏ_３Ｏ_４、ＢＮ、Ｂ_４Ｃ、ダイアモンド、及びグラファイトのうちの１つ以上を含むか１つからなる。

拡散防止層４７は、ＲＦスパッタにより形成されることが可能である。

トップ層４８は、拡散防止層４７の上面上に位置する。トップ層４８は、白金（Ｐｔ）、タングステン（Ｗ）、タンタル（Ｔａ）、及びルテニウム（Ｒｕ）の１つ以上を含む。

トップ層４８の上面にさらなる層が設けられていてもよい。

＜１．４．利点（効果）＞
第１実施形態によれば、以下に記述されるように、高い性能を有するメモリセルＭＣが実現されることが可能である。

高性能なメモリセルＭＣの実現は、以下の３つの要素に関連する。第１の要素は、強磁性体４３の成膜中に強磁性体４３に含まれることになったボロン原子の数を、成膜後に減じることである。第２の要素は、強磁性体４３中の鉄原子が強磁性体４３の外部へと広く拡散することを抑制することである。

高性能なメモリセルＭＣの実現のために、強磁性体４３上にキャップ層が設けられる場合がある。キャップ層は以下の２つの機能を有することが求められる。１つ目の機能は、強磁性体４３中のボロン原子数を減じるために、強磁性体４３から拡散してくるボロン原子を吸収することである。２つ目の機能は、強磁性体４３から拡散してくる鉄原子が、キャップ層を通過することを妨げることである。鉄原子は、強磁性体４３からは出ていったとしてもキャップ層にとどめられることができれば、強磁性体４３とキャップ層の協働によって、メモリセルＭＣの特性は高く保たれることが可能である。

キャップ層に求められる１つ目の機能の実現のために、ノンストイキオメトリックなキャップ層が使用され得る。このようなキャップ層は、強磁性体４３から拡散してきたボロン原子を吸収し、よって、強磁性体４３中のボロン原子数は減少する。一方、ノンストイキオメトリックなキャップ層は、強磁性体４３から拡散してきた鉄原子を通過させてしまう。このため、鉄原子が強磁性体４３にとどめられることができず、強磁性体４３の鉄原子数が意図せずに減少する。

キャップ層に求められる２つ目の機能の実現のために、ストイキオメトリックなキャップ層が使用され得る。このようなキャップ層は、強磁性体４３から拡散してきた鉄原子がキャップ層を通過することを妨げることができる。一方、ストイキオメトリックなキャップ層は、ボロン原子を求められるほど多くは吸収せず、高い磁気特性を有する強磁性体４３の実現にあまり役立たない。

第１実施形態によれば、強磁性体４３の上面上にノンストイキオメトリックなキャップ層４６が設けられ、キャップ層４６の上面上にストイキオメトリックな拡散防止層４７が設けられる。キャップ層４６は、ノンストイキオメトリックであるため、図６に示されるように、強磁性体４３から拡散してきたボロン原子（Ｂ）を吸収できる。一方、強磁性体４３から拡散する鉄原子（Ｆｅ）は、キャップ層４６を通過する。しかし、拡散防止層４７がストイキオメトリックであるため、鉄原子は、拡散防止層４７により阻まれ、トップ層４８まで到達することを抑制される。このため、強磁性体４３からのボロン原子の吸収と、強磁性体４３からの鉄原子がトップ層４８まで到達することの抑制が両立されることが可能である。

＜１．５．変形例＞
メモリセルＭＣは、スイッチ素子ＳＥに代えて、選択トランジスタＳＴを有していても良い。図７は、第１実施形態の変形例の磁気記憶装置の機能ブロックを示す。図７に示されるように、メモリセルアレイ１１は、複数のビット線ＢＬ及び／ＢＬを含む。１つのビット線ＢＬと１つのビット線／ＢＬは１つのビット線対を構成する。各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線対ＢＬ並びに／ＢＬと接続されている。ビット線対ＢＬ及び／ＢＬは、列（カラム）と関連付けられており、カラム選択回路１５と接続されている。１つのロウの選択及び１つ又は複数のカラムの選択により、１つ又は複数のメモリセルＭＣが特定される。

図８は、第１実施形態の変形例のメモリセルの回路図である。メモリセルＭＣは、磁気抵抗効果素子ＶＲ及び選択トランジスタＳＴを含む。選択トランジスタＳＴは、例えば、ｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）である。磁気抵抗効果素子ＶＲは、第１端において１つのビット線ＢＬに接続され、第２端において選択トランジスタＳＴの第１端（ソース又はドレイン）に接続される。選択トランジスタＳＴの第２端（ドレイン又はソース）は、ビット線／ＢＬに接続される。選択トランジスタＳＴのゲートは１つのワード線ＷＬに接続され、ソースはビット線／ＢＬに接続される。

＜第２実施形態＞
第２実施形態は、キャップ層４６及び拡散防止層４７の位置の点で、第１実施形態と異なる。以下、第１実施形態と異なる点が主に記述される。

図９は、第２実施形態のメモリセルＭＣの一部の構造の例の詳細を示す。図９に示されるように、拡散防止層４７は強磁性体４３の上面上に位置し、キャップ層４６は拡散防止層４７の上面上に位置する。トップ層４８は、キャップ層４６の上面上に位置する。

第２実施形態のメモリセルＭＣは、第１実施形態と同じく、強磁性体４３とトップ層４８との間において、ストイキオメトリックな拡散防止層４７とノンストイキオメトリックなキャップ層４６を含む。このため、第１実施形態と同じ利点を得られる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…磁気記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書込み回路、１７…読出し回路、ＭＣ…メモリセル、ＶＲ…磁気抵抗効果素子、ＳＥ…スイッチ素子、ＷＬ…ワード線、ＢＬ…ビット線、２１…導電体（ＷＬ）、２２…導電体（ＢＬ）、４１、４３…強磁性体、４２…絶縁体、３１、３３…電極、３２…可変抵抗材料…、４６…キャップ層、４７…拡散防止層、４８…トップ層。

Claims (7)

1. 第１強磁性体と、
   前記第１強磁性体の上方の第１絶縁体と、
   前記第１絶縁体の上方の第２強磁性体と、
   前記第２強磁性体上のノンストイキオメトリックな第１層と、
   前記第１層上のストイキオメトリックな第２層と、
   を備える磁気記憶装置。
2. 前記第１層は、ＦｅＣｏＢ合金、Ｆｅ、Ｃｏ、Ｂ、Ｍｇ、Ａｌ、Ｓｉ、Ｃａ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｙ、及びＧｄの各々の酸化物並びに酸化物の１つ以上を含む、
   請求項１に記載の磁気記憶装置。
3. 前記第２層は、Ｂ_２Ｏ_３、ＭｇＯ、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＣａＯ、Ｓｃ_２Ｏ_３、ＴｉＯ_２，Ｖ_２Ｏ_５、Ｃｒ_２Ｏ_３、ＦｅＯ、Ｆｅ_３Ｏ_４、Ｆｅ_２Ｏ_３、ＣｏＯ、Ｃｏ_３Ｏ_４、ＢＮ、Ｂ_４Ｃ、ダイアモンド、及びグラファイトのうちの１つ以上を含む、
   請求項１又は請求項２に記載の磁気記憶装置。
4. 前記第２層は、Ｂ_２Ｏ_３、ＭｇＯ、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＣａＯ、Ｓｃ_２Ｏ_３、ＴｉＯ_２，Ｖ_２Ｏ_５、Ｃｒ_２Ｏ_３、ＦｅＯ、Ｆｅ_３Ｏ_４、Ｆｅ_２Ｏ_３、ＣｏＯ、Ｃｏ_３Ｏ_４、ＢＮ、Ｂ_４Ｃ、ダイアモンド、及びグラファイトのうちの１つからなる、
   請求項１又は請求項２に記載の磁気記憶装置。
5. 前記第２強磁性体は、前記第１層が設けられる前の厚さの８９％以上の厚さを有する、
   請求項１に記載の磁気記憶装置。
6. 第１強磁性体と、
   前記第１強磁性体の上方の第１絶縁体と、
   前記第１絶縁体の上方の第２強磁性体と、
   前記第２強磁性体上の、ＦｅＣｏＢ合金、Ｆｅ、Ｃｏ、Ｂ、Ｍｇ、Ａｌ、Ｓｉ、Ｃａ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｙ、及びＧｄの各々の酸化物並びに酸化物の１つ以上を含む第１層と、
   前記第１層上のＢ_２Ｏ_３、ＭｇＯ、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＣａＯ、Ｓｃ_２Ｏ_３、ＴｉＯ_２，Ｖ_２Ｏ_５、Ｃｒ_２Ｏ_３、ＦｅＯ、Ｆｅ_３Ｏ_４、Ｆｅ_２Ｏ_３、ＣｏＯ、Ｃｏ_３Ｏ_４、ＢＮ、Ｂ_４Ｃ、ダイアモンド、及びグラファイトのうちの１つ以上を含む第２層と、
   を備える磁気記憶装置。
7. 前記第２層は、Ｂ_２Ｏ_３、ＭｇＯ、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＣａＯ、Ｓｃ_２Ｏ_３、ＴｉＯ_２，Ｖ_２Ｏ_５、Ｃｒ_２Ｏ_３、ＦｅＯ、Ｆｅ_３Ｏ_４、Ｆｅ_２Ｏ_３、ＣｏＯ、Ｃｏ_３Ｏ_４、ＢＮ、Ｂ_４Ｃ、ダイアモンド、及びグラファイトのうちの１つからなる、
   請求項６に記載の磁気記憶装置。

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