JP2022049878A - 磁気記憶装置 - Google Patents

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永ミン 李
Youngmin Eeh
忠昭 及川
Tadaaki Oikawa
英二 北川
Eiji Kitagawa
大河 磯田
Taiga Isoda
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Abstract

【課題】磁気抵抗効果素子の性能の劣化を抑制する。【解決手段】一実施形態の磁気記憶装置は、磁気抵抗効果素子を備える。磁気抵抗効果素子は、第１乃至第３強磁性層と、第１及び第２強磁性層間の第１非磁性層と、第２及び第３強磁性層間の第２非磁性層と、を含む。第２強磁性層は、第１及び第３強磁性層間にある。第１非磁性層は、マグネシウム（Ｍｇ）を含む酸化物を含む。第３強磁性層は、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）を含む。【選択図】図５

Description

実施形態は、磁気記憶装置に関する。
磁気抵抗効果素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。
特開２０２０－０３５９７５号公報
磁気抵抗効果素子の性能の劣化を抑制する。
実施形態の磁気記憶装置は、磁気抵抗効果素子を備える。上記磁気抵抗効果素子は、第１強磁性層と、第２強磁性層と、第３強磁性層と、上記第１強磁性層と上記第２強磁性層との間の第１非磁性層と、上記第２強磁性層と上記第３強磁性層との間の第２非磁性層と、を含む。上記第２強磁性層は、上記第１強磁性層と上記第３強磁性層との間にある。上記第１非磁性層は、マグネシウム（Ｍｇ）を含む酸化物を含む。上記第３強磁性層は、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）を含む。
実施形態に係る磁気記憶装置の構成を説明するためのブロック図。 実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための回路図。 実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を説明するための断面図。 実施形態に係る磁気記憶装置における磁気抵抗効果素子の製造方法を説明するための模式図。 実施形態に係る磁気記憶装置における磁気抵抗効果素子内の拡散抑制元素のアニーリング処理前における分布を説明するためのダイアグラム。 実施形態に係る磁気記憶装置における磁気抵抗効果素子の製造方法を説明するための模式図。 実施形態に係る効果を説明するためのダイアグラム。 変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための回路図。 変形例に係る磁気記憶装置のメモリセルの構成を説明するための断面図。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。
１．実施形態
実施形態に係る磁気記憶装置について説明する。実施形態に係る磁気記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistance effect）を有する素子（ＭＴＪ素子）を抵抗変化素子として用いた、垂直磁化方式による磁気記憶装置を含む。ＭＴＪ素子を磁気抵抗効果素子（Magnetoresistance effect element）とも称する場合もある。本実施形態を含めて後述する実施形態では、磁気抵抗効果素子としてＭＴＪ素子を適用した場合にて説明を行う。また、説明の便宜上、磁気抵抗効果素子ＭＴＪと表記して説明を行う。
１．１ 構成
まず、実施形態に係る磁気記憶装置の構成について説明する。
１．１．１ 磁気記憶装置
図１は、実施形態に係る磁気記憶装置の構成を示すブロック図である。図１に示すように、磁気記憶装置１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備えている。
メモリセルアレイ１０は、各々が行（row）、及び列（column）の組に対応付けられた複数のメモリセルＭＣを備えている。具体的には、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。
ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。
カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列に対応するビット線ＢＬを選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬと言う。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと言う。
デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードする。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。
書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。
読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。読出し回路１５は、例えば、センスアンプ（図示せず）を含む。
電圧生成回路１６は、磁気記憶装置１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。
入出力回路１７は、磁気記憶装置１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気記憶装置１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気記憶装置１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、磁気記憶装置１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを磁気記憶装置１の外部に出力する。
制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気記憶装置１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。
１．１．２ メモリセルアレイ
次に、実施形態に係る磁気記憶装置のメモリセルアレイの構成について図２を用いて説明する。図２は、実施形態に係る磁気記憶装置のメモリセルアレイの構成を示す回路図である。図２では、ワード線ＷＬが２つの小文字のアルファベット（“ｕ”及び“ｄ”）と、インデックス（“＜＞”）と、を含む添え字によって分類されて示されている。
図２に示すように、メモリセルＭＣ（ＭＣｕ及びＭＣｄ）は、メモリセルアレイ１０内でマトリクス状に配置され、複数のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞））のうちの１本と、複数のワード線ＷＬｄ（ＷＬｄ＜０＞、ＷＬｄ＜１＞、…、ＷＬｄ＜Ｍ＞）及びＷＬｕ（ＷＬｕ＜０＞、ＷＬｕ＜１＞、…、ＷＬｕ＜Ｍ＞）のうちの１本と、の組に対応付けられる（Ｍ及びＮは、任意の整数）。すなわち、メモリセルＭＣｄ＜ｉ、ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬｄ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続され、メモリセルＭＣｕ＜ｉ、ｊ＞は、ワード線ＷＬｕ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続される。
なお、添え字の“ｄ”及び“ｕ”はそれぞれ、複数のメモリセルＭＣのうちの、（例えば、ビット線ＢＬに対して）下方に設けられたもの、及び上方に設けられたもの、を便宜的に識別するものである。メモリセルアレイ１０の立体的な構造の例については、後述する。
メモリセルＭＣｄ＜ｉ、ｊ＞は、直列に接続されたスイッチング素子ＳＥＬｄ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｄ＜ｉ、ｊ＞を含む。メモリセルＭＣｕ＜ｉ、ｊ＞は、直列に接続されたスイッチング素子ＳＥＬｕ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｕ＜ｉ、ｊ＞を含む。
スイッチング素子ＳＥＬは、対応する磁気抵抗効果素子ＭＴＪへのデータ書込み及び読出し時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するスイッチとしての機能を有する。より具体的には、例えば、或るメモリセルＭＣ内のスイッチング素子ＳＥＬは、当該メモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈを下回る場合、抵抗値の大きい絶縁体として電流を遮断し（オフ状態となり）、閾値電圧Ｖｔｈを上回る場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、スイッチング素子ＳＥＬは、流れる電流の方向に依らず、メモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替え可能な機能を有する。
スイッチング素子ＳＥＬは、例えば２端子型のスイッチング素子であってもよい。２端子間に印加する電圧が閾値未満の場合、そのスイッチング素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチング素子は”低抵抗”状態、例えば電気的に導通状態に変わる。スイッチング素子は、電圧がどちらの極性でもこの機能を有していてもよい。
磁気抵抗効果素子ＭＴＪは、スイッチング素子ＳＥＬによって供給を制御された電流により、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書込み可能であり、書込まれたデータを不揮発に保持し、読出し可能である記憶素子として機能する。
次に、メモリセルアレイ１０の断面構造について図３及び図４を用いて説明する。図３及び図４は、実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図の一例を示している。図３及び図４はそれぞれ、メモリセルアレイ１０を互いに交差する異なる方向から見た断面図である。
図３及び図４に示すように、メモリセルアレイ１０は、半導体基板２０上に設けられている。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な軸をＺ軸とする。また、ＸＹ平面内において、ワード線ＷＬに沿う軸をＸ軸とし、ビット線ＢＬに沿う軸をＹ軸とする。すなわち、図３及び図４はそれぞれ、メモリセルアレイ１０をＹ軸及びＸ軸に沿って見た場合の断面図である。
半導体基板２０の上面上には、例えば、複数の導電体２１が設けられる。複数の導電体２１は、導電性を有し、ワード線ＷＬｄとして機能する。複数の導電体２１は、例えば、Ｙ軸に沿って並んで設けられ、各々がＸ軸に沿って延びる。なお、図３及び図４では、複数の導電体２１が半導体基板２０上に設けられる場合について説明したが、これに限られない。例えば、複数の導電体２１は、半導体基板２０に接することなく、上方に離れて設けられてもよい。
１つの導電体２１の上面上には、各々が磁気抵抗効果素子ＭＴＪｄとして機能する複数の素子２２が設けられる。１つの導電体２１の上面上に設けられる複数の素子２２は、例えば、Ｘ軸に沿って並んで設けられる。すなわち、１つの導電体２１の上面には、Ｘ軸に沿って並ぶ複数の素子２２が共通して接続される。なお、素子２２の構成の詳細については、後述する。
複数の素子２２の各々の上面上には、スイッチング素子ＳＥＬｄとして機能する素子２３が設けられる。複数の素子２３の各々の上面は、複数の導電体２４のいずれか１つに接続される。複数の導電体２４は、導電性を有し、ビット線ＢＬとして機能する。複数の導電体２４は、例えば、Ｘ軸に沿って並んで設けられ、各々がＹ軸に沿って延びる。すなわち、１つの導電体２４には、Ｙ軸に沿って並ぶ複数の素子２３が共通して接続される。なお、図３及び図４では、複数の素子２３の各々が素子２２の上面上、及び導電体２４の下面上に接して設けられる場合について説明したが、これに限られない。例えば、複数の素子２３の各々は、導電性のコンタクトプラグ（図示せず）を介して、素子２２、及び導電体２４と接続されていてもよい。
１つの導電体２４の上面上には各々が磁気抵抗効果素子ＭＴＪｕとして機能する複数の素子２５が設けられる。１つの導電体２４の上面上に設けられる複数の素子２５は、例えば、Ｘ軸に沿って並んで設けられる。すなわち、１つの導電体２４の上面には、Ｙ軸に沿って並ぶ複数の素子２５が共通して接続される。なお、素子２５は、例えば、素子２２と同等の構成を有する。
複数の素子２５の各々の上面上には、スイッチング素子ＳＥＬｕとして機能する素子２６が設けられる。複数の素子２６の各々の上面は、複数の導電体２７のいずれか１つに接続される。複数の導電体２７は、導電性を有し、ワード線ＷＬｕとして機能する。複数の導電体２７は、例えば、Ｙ軸に沿って並んで設けられ、各々がＸ軸に沿って延びる。すなわち、１つの導電体２７には、Ｘ軸に沿って並ぶ複数の素子２６が共通して接続される。なお、図３及び図４では、複数の素子２６の各々が素子２５の上面上、及び導電体２７の下面上に接して設けられる場合について説明したが、これに限られない。例えば、複数の素子２６の各々は、導電性のコンタクトプラグ（図示せず）を介して、素子２５、及び導電体２７と接続されていてもよい。
以上のように構成されることにより、メモリセルアレイ１０は、１本のビット線ＢＬに対して、２本のワード線ＷＬｄ及びＷＬｕの組が対応する構造となる。そして、メモリセルアレイ１０は、ワード線ＷＬｄとビット線ＢＬとの間にメモリセルＭＣｄが設けられ、ビット線ＢＬとワード線ＷＬｕとの間にメモリセルＭＣｕが設けられる。つまり、メモリセルアレイ１０は、複数のメモリセルＭＣがＺ軸に沿って異なる高さに設けられる構造を有する。図３及び図４において示されたセル構造においては、メモリセルＭＣｄが下層に対応付けられ、メモリセルＭＣｕが上層に対応付けられる。すなわち、１つのビット線ＢＬに共通に接続される２つのメモリセルＭＣのうち、ビット線ＢＬの上層に設けられるメモリセルＭＣは添え字“ｕ”が付されたメモリセルＭＣｕに対応し、下層に設けられるメモリセルＭＣは添え字“ｄ”が付されたメモリセルＭＣｄに対応する。
１．１．３ 磁気抵抗効果素子
次に、実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成について図５を用いて説明する。図５は、実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を示す断面図である。図５では、例えば、図３及び図４に示された磁気抵抗効果素子ＭＴＪｄをＺ軸に垂直な平面（例えば、ＸＺ平面）に沿って切った断面の一例が示される。なお、磁気抵抗効果素子ＭＴＪｕは、磁気抵抗効果素子ＭＴＪｄと同等の構成を有するため、その図示が省略される。
図５に示すように、磁気抵抗効果素子ＭＴＪは、例えば、トップ層ＴＯＰ（Top layer）として機能する非磁性層３１、キャップ層ＣＡＰ（Capping layer）として機能する非磁性層３２、記憶層ＳＬ（Storage layer）として機能する強磁性層３３、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する非磁性層３４、参照層ＲＬ（Reference layer）として機能する積層体３５、スペーサ層ＳＰ（Spacer layer）として機能する非磁性層３６、シフトキャンセル層ＳＣＬ（Shift cancelling layer）として機能する積層体３７、及びバッファ層ＢＵＦ（Buffer layer）として機能する積層体３８を含む。記憶層ＳＬ、参照層ＲＬ、及びシフトキャンセル層ＳＣＬの各々は、一体として強磁性を有する構造体とみなし得る。バッファ層ＢＵＦは、一体として非磁性を有する構造体とみなし得る。
磁気抵抗効果素子ＭＴＪｄは、例えば、ワード線ＷＬｄ側からビット線ＢＬ側に向けて（Ｚ軸方向に）、積層体３８、積層体３７、非磁性層３６、積層体３５、非磁性層３４、強磁性層３３、非磁性層３２、及び非磁性層３１の順に、複数の膜が積層される。磁気抵抗効果素子ＭＴＪｕは、例えば、ビット線ＢＬ側からワード線ＷＬｕ側に向けて（Ｚ軸方向に）、積層体３８、積層体３７、非磁性層３６、積層体３５、非磁性層３４、強磁性層３３、非磁性層３２、及び非磁性層３１の順に、複数の膜が積層される。磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕは、例えば、磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕを構成する磁性体の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化型のＭＴＪ素子として機能する。なお、磁気抵抗効果素子ＭＴＪは、上述の各層３１～３８の間に、図示しない更なる層を含んでいてもよい。
非磁性層３１は、非磁性の導電体であり、磁気抵抗効果素子ＭＴＪの上端とビット線ＢＬ又はワード線ＷＬとの電気的な接続性を向上させる上部電極（top electrode）としての機能を有する。非磁性層３１は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、及び窒化チタン（ＴｉＮ）から選択される少なくとも１つの元素又は化合物を含む。
非磁性層３２は、非磁性体の層であり、強磁性層３３のダンピング定数の上昇を抑制し、書込み電流を低減させる機能を有する。非磁性層３２は、例えば、酸化マグネシウム（ＭｇＯ）、酸化アルミニウム（ＡＬ２Ｏ３）、又は希土類酸化物を含む。また、非磁性層３２は、これら酸化物の混合物でもよい。すなわち、非磁性層３２は、２種類の元素からなる二元化合物に限らず、３種類の元素からなる三元化合物、例えば、酸化マグネシウムアルミニウム（ＭｇＡｌ２Ｏ４）等を含み得る。
強磁性層３３は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性層３３は、Ｚ軸に沿って、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性層３３は、鉄（Ｆｅ）を含み、更にコバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくともいずれか１つを含み得る。また、強磁性層３３は、ボロン（Ｂ）を更に含み得る。より具体的には、例えば、強磁性層３３は、鉄コバルトボロン（ＦｅＣｏＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方系の結晶構造を有し得る。
非磁性層３４は、非磁性の絶縁体であり、例えば酸化マグネシウム（ＭｇＯ）を含む。非磁性層３４は、膜面が（００１）面に配向したＮａＣｌ結晶構造を有し、強磁性層３３の結晶化処理において、強磁性層３３との界面から結晶質の膜を成長させるための核となるシード材として機能する。非磁性層３４は、強磁性層３３と積層体３５との間に設けられて、これら２つの強磁性層と共に磁気トンネル接合を形成する。
積層体３５は、全体として１つの強磁性層とみなすことができ、膜面に垂直な方向に磁化容易軸方向を有する。積層体３５は、Ｚ軸に沿って、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。積層体３５の磁化方向は、固定されており、図５の例では、積層体３７の方向を向いている。なお、「磁化方向が固定されている」とは、強磁性層３３の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。
より具体的には、積層体３５は、界面層ＩＬ（Interface layer）として機能する強磁性層３５ａ、機能層ＦＬ（Function layer）として機能する非磁性層３５ｂ、及び主参照層ＭＲＬ（Main reference layer）３５ｃとして機能する強磁性層３５ｃと、を含む。例えば、非磁性層３６の上面と非磁性層３４の下面との間に、強磁性層３５ｃ、非磁性層３５ｂ、及び強磁性層３５ａがこの順に積層される。
強磁性層３５ａは、強磁性の導電体であり、例えば、鉄（Ｆｅ）を含み、更にコバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくともいずれか１つを含み得る。また、強磁性層３５ａは、ボロン（Ｂ）を更に含み得る。より具体的には、例えば、強磁性層３５ａは、鉄コバルトボロン（ＦｅＣｏＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方系の結晶構造を有し得る。
非磁性層３５ｂは、非磁性の導電体であり、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、及びチタン（Ｔｉ）から選択される少なくとも１つの金属を含む。非磁性層３５ｂは、強磁性層３５ａと強磁性層３５ｃとの間の交換結合を維持する機能を有する。
強磁性層３５ｃは、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を含み得る。なお、強磁性層３５ｃを構成する多層膜のうち、非磁性層３６と接する層は、例えば、コバルト（Ｃｏ）を含む。
非磁性層３６は、非磁性の導電体であり、例えばルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、及びクロム（Ｃｒ）から選択される少なくとも１つの元素を含む。
積層体３７は、全体として１つの強磁性層とみなすことができ、膜面に垂直な方向に磁化容易軸方向を有する。積層体３７は、Ｚ軸に沿って、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。積層体３７の磁化方向は、積層体３５と同様に固定されており、図５の例では、積層体３５の方向を向いている。
より具体的には、積層体３７は、反強磁性的結合層ＡＦＬ（Anti-ferromagnetic coupling layer）として機能する強磁性層３７ａ、及び各々が多層膜ＭＬ（Multi-layer）の１つとして機能する非磁性層３７ｂ（ＭＬ１）、強磁性層３７ｃ（ＭＬ２）、及び非磁性層３７ｄ（ＭＬ３）を含む。例えば、積層体３８の上面と非磁性層３６の下面との間に、非磁性層３７ｄ、強磁性層３７ｃ、非磁性層３７ｂ、及び強磁性層３７ａがこの順に積層される。
強磁性層３７ａは、六方最密充填構造（ｈｃｐ：Hexagonal close-packed）又は面心立方（ｆｃｃ：face-centered cubic）系の結晶構造を有する強磁性の導電体であり、例えば、コバルト（Ｃｏ）を含む。強磁性層３５ｃ及び３７ａは、非磁性層３６によって反強磁性的に結合される。すなわち、強磁性層３５ｃ（より具体的には、強磁性層３５ｃを構成する多層膜のうち、非磁性層３６に接する層）、及び強磁性層３７ａは、互いに反平行な磁化方向を有するように結合される。このため、図５の例では、強磁性層３５ｃ及び３７ａの磁化方向は、互いに向かい合う方向を向いている。このような強磁性層３５ｃ、非磁性層３６、及び強磁性層３７ａの結合構造を、ＳＡＦ（Synthetic Anti-Ferromagnetic）構造という。
非磁性層３７ｂは、非磁性の導電体であり、例えば、白金（Ｐｔ）、ニッケル（Ｎｉ）、及びパラジウム（Ｐｄ）から選択される少なくとも１つの元素を含む。強磁性層３７ｃは、強磁性の導電体であり、例えば、コバルト（Ｃｏ）を含む。非磁性層３７ｄは、非磁性の導電体であり、例えば、白金（Ｐｔ）、ニッケル（Ｎｉ）、及びパラジウム（Ｐｄ）から選択される少なくとも１つの元素を含む。
なお、強磁性層３７ａ及び３７ｃ、並びに非磁性層３７ｂ及び３７ｄは更に、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）を含む。これにより、積層体３７は、アニーリング処理のような高温環境下において、強磁性層３５ａ等に含まれる鉄（Ｆｅ）のＳＡＦ構造への拡散を抑制する性質を有する。以降の説明では、上述の鉄（Ｆｅ）のように、アニーリング処理において拡散しやすい元素を「拡散容易元素」とも呼ぶ。また、上述のシリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）のように、拡散容易元素の他層への拡散を抑制する機能を有する元素を、「拡散抑制元素」とも呼ぶ。
なお、図５の例では、積層体３７において、強磁性層及び非磁性層の組が２組積層される場合が示されるが、強磁性層及び非磁性層の組は、３層以上積層されてもよい。すなわち、複数回積層された強磁性層及び非磁性層の組の各々は、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を形成し得る。
以上の構成により、積層体３７は、積層体３５の漏れ磁場が強磁性層３３の磁化方向に与える影響を相殺することができる。このため、積層体３５の漏れ磁場等によって強磁性層３３の磁化の反転し易さに非対称性が発生すること（すなわち、強磁性層３３の磁化の方向の反転する際の反転し易さが、一方から他方に反転する場合と、その逆方向に反転する場合とで異なること）が抑制される。
積層体３８は、全体として１つの非磁性層とみなすことができ、ビット線ＢＬやワード線ＷＬとの電気的な接続性を向上させる電極としての機能を有する。具体的には、積層体３８は、拡散抑制層（Diffusion barrier layer）として機能する非磁性層３８ａ、及び各々がバッファ層ＢＵＦの１つとして機能する非磁性層３８ｂ（ＢＵＦ１）及び非磁性層３８ｃ（ＢＵＦ２）を含む。例えば、半導体基板２０と積層体３７の下面との間に、非磁性層３８ｃ、非磁性層３８ｂ、及び非磁性層３８ａが、Ｚ軸に沿ってこの順に積層される。
非磁性層３８ａは、アモルファス構造を有する非磁性の導電体であり、例えば、拡散抑制元素として機能するシリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）を含む。また、非磁性層３８ａは、ボロン（Ｂ）を含む。非磁性層３８ａは、成膜段階（すなわち、アニーリング処理の前段階）において、積層体３７内に拡散抑制元素を供給するための供給源として機能する。これにより、アニーリング処理に先立って、強磁性層３５ａ等に含まれる鉄（Ｆｅ）のＳＡＦ構造への拡散を抑制する性質を、積層体３７に発現させることができる。
非磁性層３８ｂは、非磁性の導電体であり、例えばタンタル（Ｔａ）を含む。非磁性層３８ｂは、強磁性層３３、非磁性層３４、及び強磁性層３５ａにより形成される磁気トンネル接合のトンネル磁気抵抗比（ＴＭＲ：Tunnel magnetoresistive ratio）を向上させる機能を有する。
非磁性層３８ｃは、アモルファス構造を有する非磁性の導電体であり、例えばホウ化ハフニウム（ＨｆＢ）を含む。非磁性層３８ｃは、非磁性層３８ｃの上層の結晶構造と、下層の結晶構造を分断する機能を有する。
なお、非磁性層３８ｂ及び３８ｃは、積層体３８の下層（例えば導電体２１や半導体基板２０）に含まれる材料に応じて、適宜省略可能である。
実施形態では、このような磁気抵抗効果素子ＭＴＪに直接書込み電流を流し、この書込み電流によって記憶層ＳＬ及び参照層ＲＬにスピントルクを注入し、記憶層ＳＬの磁化方向及び参照層ＲＬの磁化方向を制御するスピン注入書込み方式を採用する。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。
磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ１の方向、即ち記憶層ＳＬから参照層ＲＬに向かう方向に、或る大きさの書込み電流Ｉｃ０を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
また、磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ２の方向、即ち参照層ＲＬから記憶層ＳＬに向かう方向（矢印Ａ１と反対方向）に、書込み電流Ｉｃ０より大きい書込み電流Ｉｃ１を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。
なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
１．２ 磁気抵抗効果素子の製造方法
次に、実施形態に係る磁気記憶装置の磁気抵抗効果素子の製造方法について説明する。以下の説明では、磁気抵抗効果素子ＭＴＪ内の各構成要素のうち、積層体３８（バッファ層ＢＵＦ）から積層体３５（参照層ＲＬ）までの層の製造方法について特に説明するものとし、非磁性層３４以上の層構造については説明を省略する。
図６及び図８は、実施形態に係る磁気記憶装置の磁気抵抗効果素子の製造方法を説明するための模式図である。図６及び図８では、アニーリング処理が実行される前後における磁気抵抗効果素子ＭＴＪとして機能する予定の層構造が示される。また、図７は、実施形態に係る磁気記憶装置の磁気抵抗効果素子内の拡散抑制元素のアニーリング処理前における分布を示すダイアグラムである。図７では、横軸にＺ軸を対応させ、縦軸に拡散抑制元素の強度を対応させることで、磁気抵抗効果素子ＭＴＪ内における拡散抑制元素の分布が線Ｌ＿ｄｂｌとして示される。図７に示される分布は、例えば、二次イオン質量分析（ＳＩＭＳ：Secondary Ion Mass Spectrometry）によって測定可能である。
図６に示すように、非磁性層３８ｃ、非磁性層３８ｂ、非磁性層３８ａ、非磁性層３７ｄ、強磁性層３７ｃ、非磁性層３７ｂ、強磁性層３７ａ、非磁性層３６、強磁性層３５ｃ、非磁性層３５ｂ、及び強磁性層３５ａが半導体基板２０の上方において、この順に積層される。
上述の通り、非磁性層３８ａ内には、拡散抑制元素（図６では、丸で表示）として、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）が含まれる。一方、強磁性層３５ａ内には、高温環境下において他の層に拡散しやすい性質を有する元素（図６では、菱形で表示）として、鉄（Ｆｅ）が含まれる。
図７に示すように、非磁性層３８ａ内の拡散抑制元素は、各層が成膜された後、アニーリング処理が実行される前に、主に上層の積層体３７内に拡散する。これにより、強磁性層３７ａ及び３７ｃ、並びに非磁性層３７ｂ及び３７ｄ内には、拡散抑制元素が供給される。
次に、図８に示すように、図６において形成された層構造に対して、アニーリング処理が行われ、当該層構造は、磁気抵抗効果素子ＭＴＪとしての性質を得ることができる。
なお、アニーリング処理によって、各層に対して外部から熱が加えられることにより、強磁性層３５ａ内の拡散容易元素は、他の層に向けて拡散し得る。拡散容易元素は、例えば、ＳＡＦ構造、すなわち強磁性層３５ｃ、非磁性層３６、及び強磁性層３７ａ内に拡散することにより、参照層ＲＬとシフトキャンセル層ＳＣＬとの間の反強磁性的結合の結合力を低下させ得る。反強磁性的結合の結合力の低下は、参照層ＲＬの磁化方向の安定性を低下させる要因となるため、好ましくない。
実施形態によれば、積層体３７には、アニーリング処理の前に、非磁性層３８ａから拡散抑制元素が供給される。これにより、積層体３７は、強磁性層３５ａ内の拡散容易元素がＳＡＦ構造内に拡散することを抑制する機能を有する。このため、拡散容易元素がＳＡＦ構造内に不純物として混入することを抑制することができる。したがって、磁気抵抗効果素子ＭＴＪの性能の劣化を抑制することができる。
１．３． 本実施形態に係る効果
実施形態によれば、磁気抵抗効果素子ＭＴＪの性能の劣化を抑制しつつ、磁気抵抗効果素子ＭＴＪを製造することができる。本効果につき、図９を用いて以下に説明する。
図９は、実施形態に係る効果を説明するためのダイアグラムである。図９では、横軸にスペーサ層ＳＰ（すなわち、非磁性層３６）の膜厚を取り、縦軸に界面層ＩＬの磁化方向が反転するための必要な外部磁場の大きさに対応する指標Ｈｅｘを取り、線Ｌ１及びＬ２がプロットされる。線Ｌ１は、実施形態における磁気抵抗効果素子ＭＴＪにおける指標Ｈｅｘに対応し、線Ｌ２は、比較例における磁気抵抗効果素子ＭＴＪにおける指標Ｈｅｘに対応する。比較例における磁気抵抗効果素子ＭＴＪは、例えば、非磁性層３８ａを含まない。
図９に示すように、指標Ｈｅｘは、スペーサ層ＳＰの膜厚に依存して変化し、最適な膜厚において最大値をとる。指標Ｈｅｘの最大値は、スペーサ層ＳＰや、当該スペーサ層ＳＰと共にＳＡＦ構造を形成する主参照層ＭＲＬやシフトキャンセル層ＳＣＬ内の反強磁性的結合層ＡＦＬ内に含まれる不純物の影響を受けて、低下し得る。すなわち、指標Ｈｅｘの最大値として理想的な値を得るためには、ＳＡＦ構造内においてＳＡＦ構造における反強磁性的結合を阻害する不純物の量が少ないことが望ましい。
上述の通り、比較例における磁気抵抗効果素子は、非磁性層３８ａを含まない。これにより、比較例に係る積層体３７には、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）のような拡散抑制元素が供給されない。このため、アニーリング処理の際に強磁性層３３及び強磁性層３５ａに含まれる鉄（Ｆｅ）等の拡散容易元素がＳＡＦ構造内に多く拡散してしまい、反強磁性的結合の結合力が弱まってしまう。
一方、実施形態における磁気抵抗効果素子は、非磁性層３８ａを含む。これにより、実施形態に係る積層体３７には、アニーリング処理に先立ち、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）のような拡散抑制元素が供給される。このため、強磁性層３３及び強磁性層３５ａに含まれる鉄（Ｆｅ）等の拡散容易元素が、アニーリング処理の際にＳＡＦ構造内に拡散する量を低減でき、反強磁性的結合の結合力の低下を抑制できる。
したがって、実施形態における指標Ｈｅｘの最大値Ｍａｘ＿Ｌ１を、比較例における指標Ｈｅｘの最大値Ｍａｘ＿Ｌ２よりも大きな値とすることができる。また、高い値の指標Ｈｅｘが得られることにより、より小さな書込み電流ＩｃでメモリセルＭＣを動作させることができる。このため、磁気抵抗効果素子ＭＴＪの性能の劣化を抑制することができる。
なお、トンネル磁気抵抗比ＴＭＲを向上させるためには、アニーリング処理の際に、より磁気抵抗効果素子ＭＴＪに多くの熱量を加えることが望ましい。一方、加える熱量が多いと、ＳＡＦ構造における反強磁性的結合の結合力の低下を引き起こし、指標Ｈｅｘが低下し得る。このように、アニーリング処理の際に加えられる熱量は、トンネル磁気抵抗比ＴＭＲの向上と、指標Ｈｅｘ低下の抑制と、のトレードオフによって決定される場合がある。実施形態によれば、より高い指標Ｈｅｘを得ることができる。このため、アニーリング処理の際に加えられる熱量に対する制約を緩和することができる（すなわち、熱耐性を向上させることができる）。
２． 変形例
なお、上述の実施形態に限らず、種々の変形が適用可能である。
例えば、上述の実施形態におけるメモリセルＭＣには、スイッチング素子ＳＥＬとして、２端子型のスイッチング素子が適用される場合について説明したが、スイッチング素子ＳＥＬとして、ＭＯＳ（Metal oxide semiconductor）トランジスタが適用されてもよい。すなわち、メモリセルアレイは、Ｚ方向の異なる高さに複数のメモリセルＭＣを有する構造に限らず、任意のアレイ構造が適用可能である。
図１０は、変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための回路図である。図１０は、実施形態の図１において説明した磁気記憶装置１のうちのメモリセルアレイ１０に対応する。
図１０に示すように、メモリセルアレイ１０Ａは、各々が行及び列に対応付けられた複数のメモリセルＭＣを備えている。そして、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣの両端は、同一のビット線ＢＬ及び同一のソース線／ＢＬに接続される。
図１１は、変形例に係る磁気記憶装置のメモリセルの構成を説明するための断面図である。図１１は、実施形態の図３及び図４において説明したメモリセルＭＣに対応する。なお、図１１の例では、メモリセルＭＣは、半導体基板に対して積層されないため、“ｕ”及び“ｄ”等の添え字は付されない。
図１１に示すように、メモリセルＭＣは、半導体基板４０上に設けられ、選択トランジスタ４１（Ｔｒ）及び磁気抵抗効果素子４２（ＭＴＪ）を含む。選択トランジスタ４１は、磁気抵抗効果素子４２へのデータ書込み及び読出し時において、電流の供給及び停止を制御するスイッチとして設けられる。磁気抵抗効果素子４２の構成は、実施形態の図５に示された磁気抵抗効果素子ＭＴＪと同等である。
選択トランジスタ４１は、ワード線ＷＬとして機能するゲート（導電体４３）と、当該ゲートのｘ軸に沿う両端において半導体基板４０上に設けられた１対のソース領域又はドレイン領域（拡散領域４４）と、を備えている。導電体４３は、半導体基板４０上に設けられたゲート絶縁膜として機能する絶縁体４５上に設けられる。導電体４３は、例えば、ｙ軸に沿って延び、ｙ軸に沿って並ぶ他のメモリセルＭＣの選択トランジスタ（図示せず）のゲートに共通接続される。導電体４３は、例えばｘ軸に沿って並ぶ。選択トランジスタ４１の第１端に設けられた拡散領域４４上には、コンタクトプラグ４６が設けられる。コンタクトプラグ４６は、磁気抵抗効果素子４２の下面（第１端）上に接続される。磁気抵抗効果素子４２の上面（第２端）上にはコンタクトプラグ４７が設けられ、コンタクトプラグ４７の上面上には、ビット線ＢＬとして機能する導電体４８に接続される。導電体４８は、例えば、ｘ軸に沿ってに延び、ｘ軸に沿って並ぶ他のメモリセルの磁気抵抗効果素子（図示せず）の第２端に共通接続される。選択トランジスタ４１の第２端に設けられた拡散領域４４上には、コンタクトプラグ４９が設けられる。コンタクトプラグ４９は、ソース線／ＢＬとして機能する導電体５０の下面上に接続される。導電体５０は、例えば、ｘ軸に沿って延び、例えばｘ軸に沿って並ぶ他のメモリセルの選択トランジスタ（図示せず）の第２端に共通接続される。導電体４８及び５０は、例えばｙ軸に沿って並ぶ。導電体４８は、例えば導電体５０の上方に位置する。なお、図１１では省略されているが、導電体４８及び５０は、互いに物理的及び電気的な干渉を避けて配置される。選択トランジスタ４１、磁気抵抗効果素子４２、導電体４３、４８、及び５０、並びに及びコンタクトプラグ４６、４７、及び４９は、層間絶縁膜５１によって被覆される。なお、磁気抵抗効果素子４２に対してｘ軸又はｙ軸に沿って並ぶ他の磁気抵抗効果素子（図示せず）は、例えば同一の階層上に設けられる。すなわち、メモリセルアレイ１０Ａ内において、複数の磁気抵抗効果素子４２は、例えばＸＹ平面上に配置される。
以上のように構成することにより、スイッチング素子ＳＥＬに２端子型のスイッチング素子ではなく、３端子型のスイッチング素子であるＭＯＳトランジスタが適用される場合についても、実施形態と同等の効果を奏することができる。
３． その他
また、上述の実施形態及び変形例で述べたメモリセルＭＣは、磁気抵抗効果素子ＭＴＪがスイッチング素子ＳＥＬの下方に設けられる場合について説明したが、磁気抵抗効果素子ＭＴＪがスイッチング素子ＳＥＬの上方に設けられてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…磁気記憶装置、１０，１０Ａ…メモリセルアレイ、１１…ロウ選択回路、１２…カラム選択回路、１３…デコード回路、１４…書込み回路、１５…読出し回路、１６…電圧生成回路、１７…入出力回路、１８…制御回路、２１，２４，２７…導電体、２２，２３，２５，２６…素子、３１，３２，３４，３５ｂ，３６，３７ｂ，３７ｄ，３８ａ，３８ｂ，３８ｃ…非磁性層、３３，３５ａ，３５ｃ，３７ａ，３７ｃ…強磁性層、３５，３７，３８…積層体、２０，４０…半導体基板、４１…選択トランジスタ、４２…磁気抵抗効果素子、４４…拡散領域、４５…絶縁体、４６，４７，４９…コンタクトプラグ、５１…層間絶縁膜。

Claims (17)

  1. 磁気抵抗効果素子を備え、
    前記磁気抵抗効果素子は、
    第１強磁性層と、
    第２強磁性層と、
    第３強磁性層と、
    前記第１強磁性層と前記第２強磁性層との間の第１非磁性層と、
    前記第２強磁性層と前記第３強磁性層との間の第２非磁性層と、
    を含み、
    前記第２強磁性層は、前記第１強磁性層と前記第３強磁性層との間にあり、
    前記第１非磁性層は、マグネシウム（Ｍｇ）を含む酸化物を含み、
    前記第３強磁性層は、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）を含む、
    磁気記憶装置。
  2. 前記磁気抵抗効果素子は、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）を含む第３非磁性層を更に含み、
    前記第３強磁性層は、前記第２非磁性層と前記第３非磁性層の間に設けられた、
    請求項１記載の磁気記憶装置。
  3. 前記第３強磁性層は、
    コバルト（Ｃｏ）を含み、前記第２非磁性層に接する第１層と、
    白金（Ｐｔ）を含み、前記第３非磁性層に接する第２層と、
    を含む、
    請求項２記載の磁気記憶装置。
  4. 前記第３非磁性層は、ボロン（Ｂ）を更に含む、
    請求項２記載の磁気記憶装置。
  5. 前記第３非磁性層は、基板と前記第３強磁性層との間に設けられた、
    請求項２記載の磁気記憶装置。
  6. 前記磁気抵抗効果素子は、タンタル（Ｔａ）を含む第４非磁性層を更に含み、
    前記第４非磁性層は、前記基板と前記第３非磁性層との間に設けられた、
    請求項５記載の磁気記憶装置。
  7. 前記磁気抵抗効果素子は、ホウ化ハフニウム（ＨｆＢ）を含む第５非磁性層を更に含み、
    前記第５非磁性層は、前記基板と前記第４非磁性層との間に設けられた、
    請求項６記載の磁気記憶装置。
  8. 前記第２非磁性層は、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、及びクロム（Ｃｒ）から選択される少なくとも１つの元素を含む、
    請求項１記載の磁気記憶装置。
  9. 前記第２強磁性層及び前記第３強磁性層は、互いに反対の磁化方向を有する、
    請求項８記載の磁気記憶装置。
  10. 前記第１強磁性層及び前記第２強磁性層は、鉄（Ｆｅ）を含む、
    請求項１記載の磁気記憶装置。
  11. 前記第２強磁性層は、
    鉄（Ｆｅ）を含み、前記第１非磁性層に接する第１層と、
    コバルト（Ｃｏ）を含み、前記第２非磁性層に接する第２層と、
    請求項１０記載の磁気記憶装置。
  12. 前記磁気抵抗効果素子は、
    前記第１強磁性層から前記第２強磁性層への第１電流に応じて第１抵抗値となり、
    前記第２強磁性層から前記第１強磁性層への第２電流に応じて第２抵抗値となる、
    請求項１記載の磁気記憶装置。
  13. 前記第１抵抗値は、前記第２抵抗値より小さい、
    請求項１２記載の磁気記憶装置。
  14. 前記第１強磁性層は、前記第２強磁性層の上方に設けられた、
    請求項１記載の磁気記憶装置。
  15. 前記磁気記憶装置は、
    前記磁気抵抗効果素子と、
    前記磁気抵抗効果素子と直列に接続されたスイッチング素子と、
    を含むメモリセルを備えた、
    請求項１記載の磁気記憶装置。
  16. 前記スイッチング素子は、２端子型スイッチング素子である、
    請求項１５記載の磁気記憶装置。
  17. 前記スイッチング素子は、ＭＯＳ（Metal oxide semiconductor）トランジスタである、
    請求項１５記載の磁気記憶装置。
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