KR101997987B1 - 커패시턴스-기반의 다층 시냅스 소자 및 그의 제조 방법 - Google Patents

커패시턴스-기반의 다층 시냅스 소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 제1 방향으로 신장된 수평 도전 라인들과 상기 수평 도전라인들 사이를 절연하는 수평 도전층들이 제3 방향으로 교대로 적층된 단위 수평 적층 구조체와, 제3 방향으로 신장된 수직 도전 라인들과 상기 수직 도전 라인들 사이를 절연하는 수직 절연층들이 제1방향으로 교대로 적층된 단위 수직 배열 구조체 및 상기 단위 수평 적층 구조체와 상기 단위 수직 배열 구조체의 사이에 개재되는 저항변화층이 제2방향으로 반복하여 적층되는 크로스-포인트 구조체, 상기 크로스-포인트 구조체 상에 형성되고, 상기 수직 도전 라인에 전기적으로 접속하는 복수 개의 커패시터를 포함하는 커패시터 구조체 및 상기 커패시터 구조체 상에 형성되고, 상기 커패시터 구조체에 축적된 전하를 합산하는 도전성 플레이트를 포함하고, 상기 저항변화층에서 상기 수평 도전 라인과 상기 수직 도전 라인이 교차하는 영역으로 정의되는 크로스 포인트 노드들은 상기 수평 도전 라인에 부여된 가중치 값에 따라 도전 경로를 형성하거나 형성하지 않는 커패시턴스-기반의 다층 시냅스 소자 및 이의 제조 방법을 제공한다. 공간 사용량 및 전력 소모량이 적으면서도 선형적인 다중 가중치 레벨을 가지는 본 발명에 따른 커패시턴스-기반의 다층 시냅스 소자는 오프라인 인공 지능 서비스를 위한 온-칩 러닝에 활용 가능하다.

Description

커패시턴스-기반의 다층 시냅스 소자 및 그의 제조 방법{Capacitance based multi-level synapse device and fabrication method thereof}
본 발명은 시냅스 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 수직형 크로스-포인트 구조를 갖는 커패시턴스-기반의 다층 시냅스 소자에 관한 것이다.
인공지능은 사물 인터넷(Internet of Things), 빅데이터 등과 함께 4차 산업 혁명의 핵심 기술로 주목받고 있다. 개별적인 코드 프로그래밍 없이도 기계 시스템 스스로 데이터를 평가하고 일반화할 수 있는 기술인 머신 러닝(machine learning)은 인공지능의 한 분야로, 인터넷 검색, 뉴스 카테고리 분류, 번역 및 이미지 인식과 같은 다양항 분야에 적용되고 있다.
머신 러닝을 구현하기 위하여 소프트웨어 뿐 아니라, 소프트웨어를 구동하기 위한 하드웨어가 필요하다. 일례로 2016년 이세돌 9단과의 바둑 대국을 통하여 알려진 알파고의 경우 1,202개의 CPU와 176개의 GPU로 구성된 슈퍼 컴퓨터 시스템에서 구동되었다. 문자 인식 등의 이미지 인식 시스템에 사용되는 컨벌루션 신경망(Convolutional Neural Network,CNN)의 경우 위하여 16 bit 이상의 선형적인 가중치 bit-폭(Weight bit-width)이 요구된다. 따라서 현재 제공되는 인공지능 서비스의 경우 이러한 시스템의 요구를 감당할 수 있도록 서버를 이용한 온라인 서비스가 주종을 이룬다.
온라인이 아닌 오프라인 상에서도 인공지능 서비스를 제공하기 위하여, 다양한 방법들이 연구되고 있다. 신경망이 요구하는 16 bit-폭 이상의 다층 시냅스 소자를 제조하기 위하여 다중 저항 값을 갖도록 조절된 소자를 사용하거나, 바이너리(binary) 값을 갖는 소자를 그룹화하는 방법 등이 연구되고 있다. 이러한 소자는 차지하는 면적이 크므로 인공지능 서비스를 제공하기 위한 휴대용 기기에는 적용하는데 한계가 있다.
따라서 적층이 가능하여 면적 사용량이 작은 시냅스 소자 및 이의 제조 방법이 필요하다.
본 발명이 해결하고자 하는 제1 기술적 과제는 커패시턴스-기반의 다층 시냅스 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 제2 기술적 과제는 커패시턴스-기반의 다층 시냅스 소자의 제조 방법을 제공하는데 있다.
상술한 제1 기술적 과제를 해결하기 위하여 본 발명은 제1 방향으로 신장된 수평 도전 라인들과 상기 수평 도전라인들 사이를 절연하는 수평 절연층들이 제3 방향으로 교대로 적층된 단위 수평 적층 구조체와, 제3 방향으로 신장된 수직 도전 라인들과 상기 수직 도전 라인들 사이를 절연하는 수직 절연층들이 제1방향으로 교대로 적층된 단위 수직 배열 구조체 및 상기 단위 수평 적층 구조체와 상기 단위 수직 배열 구조체의 사이에 개재되는 저항변화층이 제2방향으로 반복하여 적층되는 수직형 크로스-포인트 구조체, 상기 수직형 크로스-포인트 구조체 상에 형성되고, 상기 수직 도전 라인에 전기적으로 접속하는 복수 개의 커패시터를 포함하는 커패시터 구조체 및 상기 커패시터 구조체 상에 형성되고, 상기 커패시터 구조체에 축적된 전하를 합산하는 도전성 플레이트를 포함하고, 상기 저항변화층에서 상기 수평 도전 라인과 상기 수직 도전 라인이 교차하는 영역으로 정의되는 크로스 포인트 노드들은 상기 수평 도전 라인에 부여된 가중치 값에 따라 도전 경로를 형성하거나 형성하지 않는 기능의 커패시턴스-기반의 다층 시냅스 소자를 제공한다.
상기 단위 수평 적층 구조체는 복수 개의 상기 수평 도전 라인들 및 상기 수평 도전 라인들 사이에 개재된 복수 개의 수평 절연층들이 교차 적층된 구조이고, 상기 수평 도전 라인들은 상기 수평 도전 라인으로부터 상기 수직 도전 라인 방향으로 순방향 전류가 흐르는 pn 접합을 포함하여, 크로스-포인트 구조에서 나타나는 끼어드는 전류(sneak current)를 방지하거나 최소화 할 수 있다.
본 발명의 일 실시예에 따른 커패시턴스-기반의 다층 시냅스 소자의 상기 크로스 포인트 노드들은 상기 수평 도전 라인과 상기 수직 도전 라인 사이에 일정 이상의 전압이 인가되었을 때 절연 파괴(break down)되어 영구적 도전 경로를 형성할 수 있다. 상기 크로스 포인트 노드들을 포함하는 상기 저항변화층은 SiO2일 수 있다.
본 발명의 또 다른 실시예에 따른 커패시턴스-기반의 다층 시냅스 소자의 상기 크로스 포인트 노드들은 상기 수평 도전 라인과 상기 수직 도전 라인 사이에 형성된 저항변화층에 일정 이상의 전압이 인가되었을 때 고쳐 쓰기 가능한(rewritable) 도전 경로를 형성할 수 있다. 이 경우 상기 크로스 포인트 노드들을 포함하는 상기 저항변화층은 유니폴라(unipolar) 저항변화 물질로, 예를 들면, NiOx 또는 상변환물질일 수 있으나 이에 한정되는 것은 아니다.
상기 수평 적층 구조체가 N개의 상기 수평 도전 라인들을 포함하고, 상기 수직 배열 구조체가 N’개의 상기 수직 도전 라인들을 포함할 때, 제m층(1≤m≤N)에 적층된 제m 수평 도전 라인은 상기 제m 수평 도전 라인이 형성하는 N’개의 크로스 포인트 노드들 중 최대 N’개의 크로스 포인트 노드에 도전 경로를 형성할 수 있다.
상기 커패시터 구조체는 상기 커패시터 및 상기 커패시터들을 지지하고 절연하는 상부 절연층을 포함하고, 상기 커패시터는 상기 수직 도전 라인과 전기적으로 접속되는 하부 전극, 상기 도전성 플레이트에 전기적으로 접속되는 상부 전극 및 상기 하부 전극과 상기 상부 전극을 전기적으로 절연하는 유전체층을 포함할 수 있다.
상기 커패시턴스-기반의 다층 시냅스 소자의 상기 수평 도전 라인에 입력 펄스가 인가될 때, 상기 수평 도전 라인과 도전 경로가 형성된 크로스 포인트 노드들에 의해 전기적으로 접속되는 상기 수직 도전 라인들과 연결된 상기 커패시터들에 전하가 저장되고, 상기 커패시터들에 저장된 전하는 상기 도전성 플레이트에서 집적되어 출력 신호를 형성한다.
상술한 제2 기술적 과제를 해결하기 위하여 본 발명은 절연층과 상기 절연층 에 형성되고, 일정한 폭을 갖는 제1 방향으로 신장된 선형의 n형 폴리 실리콘 영역과 p+형 폴리 실리콘 영역을 교대로 갖는 폴리 실리콘층을 형성하는 제1 단계, 상기 제1 단계를 N 번 반복하여 N 개의 절연층 및 N 개의 폴리 실리콘층을 갖는 적층 구조체를 형성하는 제2 단계, 상기 적층 구조체를 식각하여 상기 n형 폴리 실리콘 영역과 상기 p+형 실리콘 영역이 선형으로 pn 접합을 이루는 복수 개의 수평 도전 라인 및 복수 개의 수평 절연층을 형성하는 제3 단계, 상기 적층 구조체를 식각하여 형성된 공극의 양 측벽에 저항변화층을 형성하는 제4 단계, 상기 저항변화층 사이의 공극을 폴리 실리콘 수직 막으로 메우는 제5 단계, 상기 폴리실리콘 수직 막의 일부 영역을 식각하여 복수 개의 수직 도전 라인들을 형성하는 제6 단계 및 상기 수직 도전 라인들 사이에 복수 개의 수직 절연층을 형성하는 제7 단계를 포함하는 커패시턴스-기반의 다층 시냅스 소자의 제조 방법을 제공한다.
상기 제1 단계는 절연층을 적층하는 단계, 상기 절연층 상에 폴리 실리콘층을 적층하는 단계 및 상기 폴리 실리콘층을 일정한 폭의 선형 영역들로 구획하여 일 측면의 제1 영역을 제외한 나머지 영역들을 n형 폴리 실리콘 영역 및 p+ 폴리 실리콘 영역으로 이온 주입하는 단계를 포함할 수 있다.
상기 제3 단계는 n형 폴리 실리콘 영역의 일부가 잔류하도록 식각하는 단계를 포함할 수 있다.
이때 상술한 바와 같이 상기 저항변화층은 SiO2, NiOx 또는 상변화물질을 일 수 있다.
본 발명의 커패시턴스-기반의 다층 시냅스 소자는 수직 도전 라인과 수평 도전 라인이 교대로 배열되는 수직형 크로스 포인트(Cross-point) 구조체 상에 상기 수직 도전 라인들과 전기적으로 접속되는 하부 전극을 갖는 커패시터 구조체를 포함한다.
본 발명에서는 전압 펄스를 입력 신호로 인가하여 커패시터를 충전함으로써 전하를 저장하고, 커패시터에 저장된 전하가 방전될 때 이 전하들을 모아 전압으로 변환하여 출력 신호로 사용한다. 커패시터에 저장되는 전하량(Q)은 커패시터의 축전용량(C)과 인가되는 전압(V)에 비례한다. 이러한 원리를 이용하여 크로스 포인트 노드의 도전 경로 수에 따라 결정되는 여러 개의 커패시터를 사용함으로써 입력 신호에 따른 출력 신호가 선형적인(linear) 값을 가질 수 있다.
본 발명은 미리 만들어진 도전 경로들에 전기적으로 연결되어 있는 수평 도전 라인을 선택하여 커패시터 묶음에 입력 전압을 인가하게 된다. 이러한 구조는 하나의 가중치 소자에 하나의 선택 트랜지스터를 필요로 하는 1T-1W 구조의 제약을 극복할 수 있다. 또한, 학습된 가중치 값을 소자에 재기록(rewrite)하지 않고 이미 도전 경로가 형성된 가중치 묶음을 선택하는 방식을 택하여 학습 속도가 증가된다.
커패시터를 사용함으로써 본 발명은 저항 가중치의 저항 값을 변화시켜 이에 비례하는 전류를 출력 신호로 사용하는 전도도 기반의 시냅스 소자에 비하여 전력 소모를 크게 감소시킬 수 있다. 선형적인 다중(multi-level) 가중치 값은 필요한 만큼 수평 도전 라인은 선택함으로써 조절 가능하다. 또한, 도전 경로를 선택하는 회로를 소자 아래에 배치할 수 있으며, 소자 또한 다층 적층 구조를 가짐으로써 공간을 효율적으로 사용할 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 커패시턴스-기반의 다층 시냅스 소자의 구조를 도시하는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 커패시턴스-기반의 다층 시냅스 소자의 구조를 도시하는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 커패시턴스-기반의 다층 시냅스 소자의 동작 방법을 나타내는 사시도 및 회로도이다.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 커패시턴스 기반의 다층 시냅스 소자의 제조 방법을 1-2 평면에서 도시한 평면도(a)와 2-3 평면에서 도시한 단면도(b) 이다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
이하 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하 도면상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고, 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
실시예
도 1은 본 발명의 일 실시예에 따른 커패시턴스-기반의 다층 시냅스 소자의 구조를 도시하는 사시도이고, 도 2는 본 발명의 일 실시예에 따른 커패시턴스-기반의 다층 시냅스 소자의 구조를 도시하는 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 커패시턴스-기반의 다층 시냅스 소자는 제1 방향으로 신장된 복수 개의 수평 도전 라인(113)들과 상기 수평 도전 라인(113)들 사이에 개재된 수평 절연층(111)들을 포함하는 복수 개의 단위 수평 적층 구조체(110)들, 상기 수평 적층 구조체(110)들 사이에 개재되고, 제3 방향으로 신장된 복수 개의 수직 도전 라인(131)들과 상기 수직 도전 라인(131)들 사이에 개재된 수직 절연층(133)들을 포함하는 복수 개의 수직 배열 구조체(130)들, 상기 수평 적층 구조체(110)와 상기 수직 배열 구조체(130)가 접하는 면에 개재된 저항변화층(120)을 포함하는 크로스-포인트 구조체와 상기 수직 도전 라인(131)들에 각각 전기적으로 접속하는 복수 개의 커패시터(140)들을 포함하는 커패시터 구조체와, 상기 커패시터들 각각을 절연하는 상부 절연층(150) 및 도전성 플레이트(160)를 포함한다.
상기 크로스-포인트 구조체는 수평 적층 구조체(110)들, 수직 배열 구조체(130)들 및 상기 수평 적층 구조체(110)들과 수직 배열 구조체(130)들 사이에 개재되는 저항변화층(120)이 제2 방향으로 교대로 반복되어 형성된 구조체이다.
상기 수평 적층 구조체(110)는 기판에 평행한 제1 방향으로 신장된 수평 절연층(111)과 상기 수평 절연층(111) 상에 형성된 수평 도전 라인(113)이 기판에 수직한 방향인 제3 방향으로 교대로 적층된 구조를 포함한다.
상기 수평 절연층(111)은 복수 개의 수평 도전 라인(113)들 사이를 절연한다. 상기 수평 절연층(111)은 공지의 절연 물질을 사용할 수 있다. 예를 들어 수평 절연층은 SiO2, Si3N4, 금속 산화물, 금속 질화물 또는 고분자 물질막일 수 있으나 이에 한정되는 것은 아니다.
상기 수평 도전 라인(113)은 폴리 실리콘(Poly silicon)일 수 있다. 수평 도전 라인(113)은 도전체로 기능하기 위하여 높은 도펀트 농도를 가질 수 있다. 수평 도전 라인(113)이 p형 도판트로 도핑된 p+형 폴리 실리콘층(113a)일 경우, 수평 도전 라인(113)과 저항변화층(120) 사이에는 n형 폴리 실리콘층(113b)이 형성될 수 있다. p+형 폴리 실리콘층(113a)과 n형 폴리 실리콘층(113b)는 pn 접합을 이룬다. 상기 pn 접합은 수직 도전 라인(131)으로부터 수평 도전 라인(113)으로 전류가 흐르는 것을 방지하여 선택되지 않은크로스 포인트 노드의 도전 경로를 통하여 흐르는 끼어드는 전류(sneak current)를 최소화할 수 있다.
상기 수직 배열 구조체(130)의 적층 수에 따라 가중치가 가질 수 있는 값의 수가 결정된다. 즉 하나의 수평 도전 라인(113)마다 수직 배열 수 만큼 도전 경로를 형성할 수 있으므로 예를 들어 수직 배열 구조체(130)가 1,000개로 배열된 경우, 수평 적층 구조체(110)의 각 수평 도전 라인(113)에는 1부터 1,000까지의 가중치 값이 부여될 수 있다.
상기 수평 도전 라인(113)과 수직한 방향인 제3 방향으로 신장된 수직 도전 라인(131)이 형성된다. 상기 수직 도전 라인(131)은 제1 방향으로 복수 개가 배치될 수 있다. 상기 수직 도전 라인(131)은 공지의 도전 물질을 사용할 수 있다. 예를 들어 상기 수직 도전 라인(131)은 폴리 실리콘일 수 있으나 이에 한정되는 것은 아니다. 상기 수직 도전 라인(131)들 각각을 절연하기 위하여 수직 도전 라인들(131) 사이에 수직 절연층(133)이 형성된다. 상기 수평 적층 구조체(110)의 측면을 따라 수직 도전 라인(131)과 수직 절연층(133)이 교대로 형성된 구조를 수직 배열 구조체(130)로 정의한다.
상기 저항 변화층(120)은 상기 수평 적층 구조체(110)와 수직 배열 구조체(130) 사이의 면에 형성된다. 상기 저항 변화층(120)은 일정 크기 이상의 전압이 인가될 경우 절연 파괴(break down)되어 영구적인 도전 경로가 형성되는 물질이거나, 저항이 변화되어 고쳐쓰기 가능한(rewritable) 도전 경로를 형성하는 물질일 수 있다. 영구적인 도전 경로를 형성하는 물질의 예로써, 상기 저항 변화층(120)은 쓰기 전압 범위에서 절연 파괴 가능한 두께를 갖는 SiO2일 수 있다. 고쳐쓰기 가능한 도전 경로를 형성하는 물질의 예로써, 상기 저항 변화층(120)은 단극 저항변화 물질(unipolar resistance switching material)인 금속 산화물, 칼코게나이드(Chalcogenide), 페로브스카이트(Perovskite) 또는 상변화물질(Phase Change material)일 수 있다.
상기 저항변화층(120)은 상기 수평 도전 라인(113)과 상기 수직 도전 라인(131)이 교차하는 영역인 크로스 포인트 노드들을 포함한다. 상술한 바와 같이 상기 수평 도전 라인(113)들은 상기 가중치 값에 따라 상기 크로스 포인트 노드들 각각에 도전 경로를 형성하거나 형성하지 않는다. 예를 들어, 본 발명의 일 실시예를 따라 N’층으로 배열된 수직 배열 구조체(130)는 N’개의 수직 도전 라인(131)들을 포함한다. 따라서 각각의 수평 도전 라인(113)들에 1부터 N‘까지의 가중치 값을 부여할 수 있다. 예를 들면, m번째로 배열된 수직 도전 라인(130)을 제m 수직 도전 라인이라고 할 때, 임의의 수평 도전 라인(113)이 형성하는 N’개의 크로스 포인트 노드크로스 포인트 노드에는 1개부터 N’개까지 도전 경로가 형성될 수 있다. 따라서 가중치 값이 N”이면, N”개의 수직 도전 라인과 임의의 수평 도전 라인 사이에 전압을 인가하여 임의의 수평 도전 라인에 연결된 N”개의 수직 도전 라인(131)들에 전류를 통하게 한다.
상기 크로스-포인트 구조체 상에 복수 개의 커패시터(140)를 포함하는 커패시터 구조체가 형성된다.
상기 커패시터(140)는 하부 전극(141), 상부 전극(143) 및 상기 하부 전극(141)과 상부 전극(143) 사이에 개재된 유전체층(145)를 포함한다. 상기 하부 전극(141)은 상기 수직 도전 라인(131)과 전기적으로 접속된 속이 빈 원통형의 도전체일 수 있다. 상부 전극(143)은 상기 하부 전극(141)들 상에 형성되는 판형의 도전체로, 커패시터 구조체를 이루는 모든 커패시터(140)들이 하나의 상부 전극(143)에 연결될 수 있다. 상기 상부 전극(143)은 상기 하부 전극(141)의 중심축을 따라 연장된 가지 전극을 포함할 수 있다. 가지 전극은 상기 커패시터(140)의 전극 면적을 확장하여 커패시터(140)의 축전 용량을 효과적으로 향상시킬 수 있다. 상기 하부 전극(141), 상부 전극(143) 및 가지 전극은 공지의 도전 물질을 이용할 수 있다. 상기 하부 전극(141)과 상부 전극(143) 및 가지 전극의 사이에 형성되는 유전체층(145)은 커패시터(140)의 축전 용량을 향상시키면서 효과적으로 전극 사이를 절연하기 위한 유전 물질이 이용될 수 있다. 예를 들어 유전체층은 SiO2, HfO2, ZrO2, Si3N4 또는 Al2O3일 수 있으나 이에 한정되는 것은 아니다.
상기 커패시터(140)의 하부 전극(141)들 사이를 절연하고 커패시터(140) 구조를 지지하기 위하여 상부 절연층(150)이 형성될 수 있다. 상기 상부 절연층(150)은 SiO2와 같은 공지의 절연 물질일 수 있다.
상기 상부 전극(143)은 도전성 플레이트(160)에 전기적으로 접속할 수 있다. 상기 도전성 플레이트(160)는 커패시터 구조체를 지지하고 각 커패시터(140)들에 저장된 전하량을 합산하여 출력한다.
온-칩 인공지능 학습(On-Chip learning)에 의한 입력 신호는 일정 시간 동안에 입력되는 전압 펄스의 수를 이용하거나 전압 펄스의 전압 크기를 이용하여 다중 값을 커패시턴스-기반의 다층 시냅스 소자에 입력할 수 있다. 이 때 일정 시간 동안 입력되는 전압 펄스의 수 또는 전압의 크기에 따라 선택 트랜지스터(미도시)가 커패시턴스-기반의 다층 시냅스 소자의 대응하는 가중치를 갖는 수평 도전층(113)에 연결한다.
수평 도전층(113)크로스 포인트 노드크로스 포인트 노드에 형성된 도전 경로를 통하여 입력 신호로 인한 전류가 수직 도전층(131)들에 흐르게 되고, 상기 수직 도전층(131)들에 연결된 커패시터(140)들에 전하가 축적되게 된다. 축적된 전하는 도전성 플레이트(160)에서 합산되어 적분기(integrator)로 보내지고 적분기에서는 다른 도전성 플레이트에서 들어오는 전하들이 추가로 축적되어 전압으로 변환된다. 전압으로 변환된 출력 신호는 문턱 전압 크기 이상이 될 때 다음 레이어를 구성하는 입력 노드(input node, h)로 전달되게 된다. 이와 같이 신경망(neural network)를 형성하는 입력층(input layer), hidden layer(h), 출력층(output layer)들은 시냅스 소자를 구성하는 수평 라인과 수직 라인으로 구성한다.
도 3은 본 발명의 일 실시예에 따른 커패시턴스-기반의 다층 시냅스 소자의 동작 방법을 나타내는 사시도 및 회로도이다.
도 3을 참조하면, 상기 크로스-포인트 구조체의 수평 적층 구조체(110)의 적층 수에 따라 가중치의 bit-폭이 결정된다. 상기 크로스-포인트 구조체의 수평 적층 구조체(110)와 수직 배열 구조체(130)의 쌍 사이에 개재되는 저항 변화층(120)은 가중치 플레인(plane)을 형성한다. 가중치 플레인은 인공 신경망의 레이어(neural network layer)의 시냅스에 해당하며, 가중치 플레인을 구성하는 수평 도전층과 수직 도전층은 인공 신경망 레이어에서 입력층이 되기도 하고 출력층이 되기도 한다.
사용하는 커패시턴스-기반의 다층 시냅스 소자의 레이어와 가중치는 각 적층층들을 적절히 분배하여 작동시킬 수 있다. 예를 들어 수평 적층 구조체(110)가 40층으로 적층되고 수직 배열 구조가 1,000×1,000개로 배열되고, 온-칩 인공지능 학습을 위하여 필요로 하는 가중치 bit-폭이 1000일 때, 수평으로 적층된 구조체(110) 25개를 묶어서 1,000개의 수평 도전층에 각각 1개부터 1,000개까지의 도전 통로를 구성함으로써 필요로 하는 가중치 bit-폭을 만족시킬 수 있다.
첫 번째 인공 신경망 입력 레이어(input layer)의 연산에 의해 발생한 전하들은 전압 펄스로 변환되어 다음의 히든 레이어(hidden layer)로 전달되고, 이러한 과정을 반복하여 최종적으로 출력 레이어(output layer)로 출력되게 된다. 이러한 과정에서 가중치 레벨(level), 인공 신경망 레이어의 수, 인공 신경망의 노드 수를 최적화하여 최종 가중치의 bit-폭, 인공 신경망 레이어의 수, 인공 신경망의 노드 수를 확정하고 이 정보를 저장 장치에 저장하게 된다.
커패시턴스-기반의 다층 시냅스 소자의 제조 방법
도 4 내지 도 12는 본 발명의 일 실시예에 따른 커패시턴스 기반의 다층 시냅스 소자의 제조 방법을 1-2 평면에서 도시한 평면도(a)와 2-3 평면에서 도시한 단면도(b) 이다.
도 4를 참조하면, 먼저 기판에 평행한 면에 절연층(111‘)이 형성된다. 상기 절연층(111’) 상에 폴리 실리콘층(113‘)이 형성된다. 절연층(111’)은 동작 전압 범위 내에서 절연 파괴가 일어나지 않도록 충분한 두께를 갖도록 형성된다.
도 5를 참조하면, 상기 폴리 실리콘층(113‘)을 일정한 폭을 갖는 선형의 영역으로 구획하여 n형 도판트와 p형 도판트를 교대로 주입하여 p+형 폴리 실리콘층(113’a) 및 n형 폴리 실리콘층(113‘b)을 형성한다. 상기 p형 도판트는 보론(B), 알루미늄(Al), 갈륨(Ga) 또는 인듐(In)와 같은 도판트를 적용할 수 있고, n형 도판트로는 인(P), 비소(As) 또는 안티몬(Sb)와 같은 도판트를 적용할 수 있다.
도 6을 참조하면, p+ 폴리 실리콘층(113‘a) 및 n형 폴리 실리콘층(113’b) 영역이 교대로 형성된 폴리 실리콘층(113‘) 상에 절연층(111’)을 다시 적층한다. 적층된 절연층(111‘) 상에 다시 폴리 실리콘층(113’)을 형성하고, p형 도판트 및 n형 도판트를 주입하여 p+형 폴리 실리콘층(113‘a) 영역과 n형 폴리 실리콘층(113’b) 영역이 교대로 형성되도록 한다. 상술한 단계를 반복하여 n층의 절연층(111‘)과 n층의 폴리 실리콘층(113’)을 갖는 적층 구조체를 형성할 수 있다.
도 7을 참조하면, p+형 폴리 실리콘층(113‘a) 및 n형 폴리 실리콘층(113‘b)의 일부 영역을 식각하여 p+형 폴리 실리콘 도전 라인(113a)과 n형 폴리 실리콘 도전 라인(113b)가 pn접합을 이루는 수평 도전 라인(113)을 형성한다. pn접합에 의한 저항을 충분히 낮추기 위하여 잔류하는 n형 폴리 실리콘 도전 라인(113b)의 폭이 p+형 폴리 실리콘 도전 라인(113a)의 폭 보다 작을 수 있다. 수평 도전 라인(113)들은 수평 절연층(111)에 의하여 서로 절연되며, 상하로 배열된 수평 도전 라인(113)들과 수평 절연층(111)들은 단위 수평 적층 구조체(110)를 형성한다.
도 8을 참조하면, 상기 수평 적층 구조체(110) 사이의 공극의 양 측벽에 저항 변화층(120)을 형성하고, 상기 저항 변화층(120) 사이의 빈 틈을 수직 도전층(131‘)으로 메운다.
도 9를 참조하면, 상기 수직 도전층(131‘)을 일정한 폭을 갖는 영역으로 구획하여 수직 도전 라인(131) 영역을 제외한 영역을 식각하고, 식각된 공극을 절연 물질로 메워 수직 절연층(133)을 형성한다. 상기 수직 도전 라인(131)과 상기 수직 절연층(133)이 교차하며 반복 배열되어 단위 수직 배열 구조체(130)를 형성한다. 단위 수평 적층 구조체(110)와 단위 수직 배열 구조체(130)가 교대로 반복 배열되어 크로스-포인트 구조체가 형성된다.
도 10을 참조하면, 상기 크로스-포인트 구조체 상에 상부 절연층(150)이 형성된다. 상기 수직 도전 라인(131)이 형성된 영역의 상부 절연층(150)을 수직으로 식각하여 상기 수직 도전 라인(131)이 노출되도록 한다.
도 11을 참조하면, 상기 상부 절연층(150)에 형성된 공극의 바닥면 및 측면에 도전성 물질층을 형성하여 원통형의 하부 전극(141)을 형성한다. 상기 하부 전극(141)의 바닥면 및 측면에 유전체층(145)을 형성하고, 상기 유전체층(145)의 중심부에 위치한 공극 및 상기 유전체층(145), 상기 상부 절연층(150)의 상부 면에 도전 물질을 증착하여 상부 전극(143) 및 가지 전극을 형성한다.
도 12를 참조하면, 상기 상부 전극(143) 상에 도전성 플레이트(160)를 형성한다. 상기 도전성 플레이트(160)는 상기 커패시터(140)들에 축적되는 전하들을 하나로 합산하여 출력 신호로 변환할 수 있다.
110 : 수평 적층 구조체
111 : 수평 절연층 113 : 수평 도전 라인
113 a : p+형 폴리 실리콘층 113 b : n형 폴리 실리콘층
120 : 저항변화층
130 : 수직 배열 구조체
131 : 수직 도전 라인 133 : 수직 절연막
140 : 커패시터 구조체
141 : 하부 전극 143 : 상부 전극
145 : 유전체층
150 : 상부 절연층 160 : 도전성 플레이트

Claims (14)

  1. 제1 방향으로 신장된 수평 도전 라인들과 상기 수평 도전라인들 사이를 절연하는 수평 절연층들이 제3 방향으로 교대로 적층된 단위 수평 적층 구조체와, 제3 방향으로 신장된 수직 도전 라인들과 상기 수직 도전 라인들 사이를 절연하는 수직 절연층들이 제1방향으로 교대로 적층된 단위 수직 배열 구조체 및 상기 단위 수평 적층 구조체와 상기 단위 수직 배열 구조체의 사이에 개재되는 저항변화층이 제2방향으로 반복하여 적층되는 크로스-포인트 구조체;
    상기 크로스-포인트 구조체 상에 형성되고, 상기 수직 도전 라인에 전기적으로 접속하는 복수 개의 커패시터를 포함하는 커패시터 구조체; 및
    상기 커패시터 구조체 상에 형성되고, 상기 커패시터 구조체에 축적된 전하를 합산하는 도전성 플레이트를 포함하고,
    상기 저항변화층에서 상기 수평 도전 라인과 상기 수직 도전 라인이 교차하는 영역으로 정의되는 크로스 포인트 노드들은 상기 수평 도전 라인에 부여된 가중치 값에 따라 도전 경로를 형성하거나 형성하지 않는 커패시턴스-기반의 다층 시냅스 소자.
  2. 제1항에 있어서,
    상기 단위 수평 적층 구조체는 복수 개의 상기 수평 도전 라인들 및 상기 수평 도전 라인들 사이에 개재된 복수 개의 수평 절연층들이 교차 적층된 구조이고,
    상기 수평 도전 라인들은 상기 수평 도전 라인으로부터 상기 수직 도전 라인 방향으로 순방향 전류가 흐르는 pn 접합을 포함하는 커패시턴스-기반의 다층 시냅스 소자.
  3. 제1항에 있어서,
    상기 크로스 포인트 노드들은 상기 수평 도전 라인과 상기 수직 도전 라인 사이에 일정 이상의 전압이 인가되었을 때 절연 파괴(break down)되어 영구적 도전 경로를 형성하는 커패시턴스-기반의 다층 시냅스 소자.
  4. 제3항에 있어서,
    상기 크로스 포인트 노드들을 포함하는 상기 저항변화층은 SiO2인 커패시턴스-기반의 다층 시냅스 소자.
  5. 제1항에 있어서,
    상기 크로스 포인트 노드들은 상기 수평 도전 라인과 상기 수직 도전 라인 사이에 형성된 저항변화층에 일정 이상의 전압이 인가되었을 때 고쳐 쓰기 가능한(rewritable) 도전 경로를 형성하는 커패시턴스-기반의 다층 시냅스 소자.
  6. 제5항에 있어서,
    상기 크로스 포인트 노드들을 포함하는 상기 저항변화층은 유니폴라(unipolar) 저항변화 물질인 커패시턴스-기반의 다층 시냅스 소자.
  7. 제5항에 있어서,
    상기 크로스 포인트 노드들을 포함하는 상기 저항변화층은 NiOx 또는 상변환물질인 커패시턴스-기반의 다층 시냅스 소자.
  8. 제1항에 있어서,
    상기 수평 적층 구조체가 N개의 상기 수평 도전 라인들을 포함하고,
    상기 수직 배열 구조체가 N‘개의 상기 수직 도전 라인들을 포함할 때,
    제m층(1≤m≤N)에 적층된 제m 수평 도전 라인은 상기 제m 수평 도전 라인이 형성하는 N‘개의 크로스 포인트 노드들 중 N’개 이하의 크로스 포인트 노드에 도전 경로가 형성되는 커패시턴스-기반의 다층 시냅스 소자.
  9. 제1항에 있어서,
    상기 커패시터 구조체는 상기 커패시터 및 상기 커패시터들을 지지하고 절연하는 상부 절연층을 포함하고,
    상기 커패시터는 상기 수직 도전 라인과 전기적으로 접속되는 하부 전극, 상기 도전성 플레이트에 전기적으로 접속되는 상부 전극 및 상기 하부 전극과 상기 상부 전극을 전기적으로 절연하는 유전체층을 포함하는 커패시턴스-기반의 다층 시냅스 소자.
  10. 제1항에 있어서,
    상기 수평 도전 라인에 입력 펄스가 인가될 때,
    상기 수평 도전 라인과 도전 경로가 형성된 크로스 포인트 노드들에 의해 전기적으로 접속되는 상기 수직 도전 라인들과 연결된 상기 커패시터들에 전하가 저장되고,
    상기 커패시터들에 저장된 전하는 상기 도전성 플레이트에서 집적되어 출력 신호를 형성하는 커패시턴스-기반의 다층 시냅스 소자.
  11. 절연층과 상기 절연층 에 형성되고, 일정한 폭을 갖는 제1 방향으로 신장된 선형의 n형 폴리실리콘 영역과 p+형 폴리실리콘 영역을 교대로 갖는 폴리실리콘층을 형성하는 제1 단계;
    상기 제1 단계를 N 번 반복하여 N 개의 절연층 및 N 개의 폴리실리콘층을 갖는 적층 구조체를 형성하는 제2 단계;
    상기 적층 구조체를 식각하여 상기 n형 폴리실리콘 영역과 상기 p+형 폴리실리콘 영역이 선형으로 pn 접합을 이루는 복수 개의 수평 도전 라인 및 복수 개의 수평 절연층을 형성하는 제3 단계;
    상기 적층 구조체를 식각하여 형성된 공극의 양 측벽에 저항변화층을 형성하는 제4 단계;
    상기 저항변화층 사이의 공극을 폴리실리콘 수직 막으로 메우는 제5 단계;
    상기 폴리실리콘 수직 막의 일부 영역을 식각하여 복수 개의 수직 도전 라인들을 형성하는 제6 단계; 및
    상기 수직 도전 라인들 사이에 복수 개의 수직 절연층을 형성하는 제7 단계를 포함하는 커패시턴스-기반의 다층 시냅스 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 단계는 절연층을 적층하는 단계;
    상기 절연층 상에 폴리실리콘층을 적층하는 단계; 및
    상기 폴리실리콘층을 일정한 폭의 선형 영역들로 구획하여 일 측면의 제1 영역을 제외한 나머지 영역들에 이온 주입하여 교대로 반복되는 n형 폴리실리콘 영역 또는 p+ 폴리실리콘 영역을 형성하는 단계를 포함하는 커패시턴스-기반의 다층 시냅스 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 제3 단계는 상기 n형 폴리실리콘 영역의 일부가 잔류하도록 식각하는 단계를 포함하는 커패시턴스-기반의 다층 시냅스 소자의 제조 방법.
  14. 제11항에 있어서,
    상기 저항변화층은 SiO2, NiOx 또는 상변화물질을 포함하는 커패시턴스-기반의 다층 시냅스 소자의 제조 방법.
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