KR20130045682A - 상변화 메모리 장치 - Google Patents

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김태훈
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Abstract

상변화 메모리 장치가 제공된다. 본 발명의 일 실시예에 따른 상변화 메모리 장치는 기판 상에 제공되고 쓰루홀이 형성된 제1 절연막; 상기 쓰루홀의 하부측벽 및 하측 개구부를 따라 형성된 제1 상변화층; 상기 제1 상변화층의 상부면이 노출되도록 상기 제1 상변화층 내에 매립된 제2 절연막; 및 상기 쓰루홀 상부측벽, 상기 제1 상변화층 및 상기 제2 절연막의 상부면을 따라 형성된 제2 상변화층;을 포함한다.

Description

상변화 메모리 장치{Phase change memory device}
본 발명은 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 상변화 물질을 포함하는 비휘발성 메모리 장치에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이러한 반도체 제품에 사용되는 비휘발성 메모리 장치의 동작 속도를 높이고 집적도를 높일 필요가 있다. 비휘발성 메모리 장치 중에서 상변화 물질을 기억 소자로서 이용하는 상변화 메모리 장치(PRAM)가 있다. 상변화 물질은 높은 저항 상태 및 낮은 저항 상태 사이에서 가역적으로 전환될 수 있는 프로그램 가능한 저항체로 생각될 수 있다. 상변화 물질의 상태 전환은 온도 변화에 대응하여 발생하며, 이 온도 변화는 저항 가열에 의해서 유도될 수 있다. 저항 가열은 상변화 물질의 양단에 전류를 흘려 보내는 것에 의해 달성될 수 있다. 저항은 접촉 면적과 관련되며, 접촉 면적이 작을 수록 저항이 높고, 저항이 높을 수록 동일한 전류 하에서 보다 효과적으로 상변화 물질을 가열할 수 있다. 따라서, 낮은 전력으로 동작시킬 수 있는 상변화 메모리 장치가 요구된다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 낮은 전력으로 동작시킬 수 있는 상변화 메모리 장치를 제공하는 데에 있다.
본 발명의 일 실시예에 따른 상변화 메모리 장치가 제공된다. 상기 상변화 메모리 장치는, 기판 상에 제공되고 쓰루홀이 형성된 제1 절연막; 상기 쓰루홀의 하부측벽 및 하측 개구부를 따라 형성된 제1 상변화층; 상기 제1 상변화층의 상부면이 노출되도록 상기 제1 상변화층 내에 매립된 제2 절연막; 및 상기 쓰루홀 상부측벽, 상기 제1 상변화층 및 상기 제2 절연막의 상부면을 따라 형성된 제2 상변화층;을 포함한다.
본 발명의 일부 실시예들에서, 상기 제1 상변화층의 상부면과 상기 제2 절연막의 상부면은 동일 평면일 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 상변화층 및 상기 제2 상변화층은 컵 형태일 수 있다.
본 발명의 일부 실시예들에서, 상기 제2 상변화층의 상부면이 노출되도록 매립된 제3 절연막;을 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제2 절연막 및 상기 제3 절연막은 원기둥 또는 월뿔대 형태일 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 상변화층과 상기 제2 상변화층 사이에 형성된 계면층;을 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 상변화층 및 상기 제2 상변화층은 도핑된 불순물을 포함하며, 상기 제2 상변화층은 상기 제1 상변화층 보다 더 많은 불순물이 도핑될 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 상변화층에 대한 상기 불순물의 첨가비는 14 내지 16 웨이트 퍼센트(wt%)이고, 상기 제2 상변화층에 대한 상기 불순물의 첨가비는 17 내지 19 웨이트 퍼센트(wt%)일 수 있다.
본 발명의 다른 실시예에 따른 상변화 메모리 장치가 제공된다. 상기 상변화 메모리 장치는, 기판 상에 제공되고 내부에 제1 도전체가 형성된 제1 절연막; 상기 제1 절연막 상에 제공되고 쓰루홀을 갖는 제2 절연막; 상기 쓰루홀 내에 형성된 컵 형상의 제1 상변화층; 및 상기 제1 상변화층의 상부에 배치되고, 상기 제1 상변화층과 전기적으로 연결된 컵 형상의 제2 상변화층;을 포함하며, 상기 제1 상변화층에 도핑된 불순물은 상기 제2 상변화층에 도핑된 불순물 보다 더 적은 것을 특징으로 한다.
본 발명의 일부 실시예들에서, 상기 제2 상변화층은, 상기 제1 상변화층의 끝단만 접촉하도록 상기 제1 상변화층의 상부에 배치될 수 있다.
본 발명의 기술적 사상에 따른 상변화 메모리 장치에 따르면, 복수의 상변화층 간에 접촉 면적을 감소시킴으로서, 동작 전류를 감소시킬 수 있다. 이에 의해, 상변화 메모리 장치의 저전력화 및 고효율화를 구현할 수 있다.
도 1은 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치를 나타내는 개략적인 회로도이다.
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 개략적으로 도시하는 단면도이다.
도 3은 도 2의 I-I 선을 따라 절단하였을 때의 상변화 메모리 장치를 개략적으로 도시하는 단면도이다.
도 4는 도 2의 II-II 선을 따라 절단하였을 때의 상변화 메모리 장치를 개략적으로 도시하는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 상변화 메모리 장치를 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치를 개략적으로 도시하는 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치를 개략적으로 도시하는 단면도이다.
도 8은 도 7의 III-III 선을 따라 절단하였을 때의 상변화 메모리 장치를 개략적으로 도시하는 단면도이다.
도 9 내지 도 19는 본 발명의 일 실시예에 따른 도 1의 상변화 메모리 장치를 형성하는 방법을 도시하는 단면도들이다.
도 20은 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 21은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 22는 본 발명의 실시예에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치(1)를 나타내는 개략적인 회로도이다.
도 1을 참조하면, 상변화 메모리 장치(1)는 상변화 메모리 어레이(2), 로우 디코더(3a), 칼럼 디코더(3b), 및 제어 회로(4)를 포함할 수 있다.
상변화 메모리 어레이(2)는 매트릭스 형태로 배열되고, 메모리 부분(5)과 엑세스 부분(6)을 각각 포함하는 복수의 메모리 장치의 단위 셀들(7)을 포함한다.
메모리 부분(5)은 상변화 물질(phase-change materials), 강유전체 물질(ferroelectric materials) 또는 자성체 물질(magnetic materials)을 포함할 수 있다. 메모리 부분(5)은 비트 라인(미도시)을 통해 공급되는 전류의 양에 따라 상태가 결정될 수 있다. 이하에 개시되는 본 발명의 실시예들에서는 메모리 부분(5)의 메모리 장치로서 상변화 물질을 포함하는 PRAM(Phase-change Random Access Memory)을 예로 들어 설명하기로 한다. 그러나, 본 발명의 기술적 사상은 이에 제한되지 않으며, RRAM(Resistance Random Access Memory), FRAM(Ferroelectric RAM) 및 MRAM(Magnetic RAM) 등에도 적용될 수 있음은 이해하여야 한다.
메모리 부분(5)이 상변화 물질층을 포함하는 경우에 있어서, 상기 상변화 물질층을 결정화 온도(crystallization temperature)와 용융점(melting point) 사이의 온도로 일정 시간 가열한 후에 서서히 냉각하면, 상기 상변화 물질층은 결정 상태가 된다. 이러한 결정 상태를 셋 상태(set state)라고 지칭하며, 데이터 '0'이 저장된 상태일 수 있다. 반면, 상기 상변화 물질층을 상기 용융점 이상의 온도로 가열한 후에 급냉하면, 상기 상변화 물질층은 비정질 상태가 된다. 이러한 비정질 상태를 리셋 상태(reset state)라고 지칭하며, 데이터 '1'이 저장된 상태일 수 있다.
따라서, 상기 상변화 물질층에 전류를 공급하여 상기 상변화 물질층의 상태에 따라 데이터를 저장하고, 상기 상변화 물질층의 저항 값을 측정하여 데이터를 독취할 수 있다. 상기 상변화 물질층의 가열 온도는 전류의 양에 비례하는데, 전류의 양이 증가할수록 높은 집적도의 달성은 어려워진다. 그리고, 비정질 상태(리셋 상태)로의 변환은 결정질 상태(셋 상태)로의 변환보다 많은 전류량이 요구되므로, 메모리 장치의 소비 전력이 증가한다. 따라서, 메모리 장치의 소비 전력을 감소시키기 위하여 동작 전류를 감소시킬 수 있는 상변화 물질층의 구조가 요구된다.
엑세스 부분(6)은 워드 라인의 전압에 따라 메모리 부분(5)으로의 전류 공급을 제어한다. 엑세스 부분(6)은 다이오드(diode), 바이폴라(bipolar) 트랜지스터, 또는 모스(MOS) 트랜지스터일 수 있다.
또한, 복수의 메모리 장치의 단위 셀들(7)은 제1 어드레스 라인(8a)과 제2 어드레스 라인(8b)에 전기적으로 연결된다. 제1 어드레스 라인(8a)과 제2 어드레스 라인(8b)은 일정한 각도를 가지고 2차원적으로 배열되며, 상기 일정한 각도는 수직일 수 있으나 이에 한정되는 것은 아니다. 제1 어드레스 라인(8a)과 제2 어드레스 라인(8b) 중 하나는 비트 라인일 수 있고, 다른 하나는 워드 라인일 수 있다.
로우 디코더(3a)는 제1 어드레스 라인(8a)을 통하여 상변화 메모리 어레이(2)와 통신할 수 있다. 칼럼 디코더(3b)는 제2 어드레스 라인(8b)을 통하여 상변화 메모리 어레이(2)와 통신할 수 있다.
제어 회로(4)는 로우 어드레스 신호를 로우 디코더(3a)에 전달하고, 로우 디코더(3a)는 상기 로우 어드레스 신호를 디코딩하고, 상기 디코딩된 로우 어드레스 신호를 제1 어드레스 라인(8a)을 통하여 상변화 메모리 어레이(2)에 전달할 수 있다. 또한, 제어 회로(4)는 칼럼 어드레스 신호를 칼럼 디코더(3b)에 전달하고, 칼럼 디코더(3b)는 상기 칼럼 어드레스 신호를 디코딩하고, 상기 디코딩된 칼럼 어드레스 신호를 제2 어드레스 라인(8b)을 통하여 상변화 메모리 어레이(2)에 전달할 수 있다. 도시되지는 않았지만, 로우 디코더(3a)와 제어 회로(4) 사이에 또는 칼럼 디코더들(273)와 제어 회로(4) 사이에 감지 증폭기(미도시) 및/또는 페이지 버퍼(미도시)를 더 포함할 수 있다.
제어 회로(4)는 전력 회로부(9)를 더 포함할 수 있다. 전력 회로부(9)는 상변화 메모리 어레이(2)에 전류 및/또는 전압을 안정적으로 제공하는 기능을 수행할 수 있고, 또한, 외부 전압을 상변화 메모리 어레이(2)가 요구하는 수준에 맞도록 승압 또는 감압할 수 있다. 또한, 전력 회로부(9)는 높은 전류 및/또는 전압의 안정적인 제공을 위하여 캐패시터를 포함할 수 있다. 본 발명의 기술적 사상은 복수의 상변화 층에서, 동작 전류를 감소시킬 수 있는 구조를 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 개략적으로 도시하는 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 상변화 메모리 장치는 제1 절연막(50)의 쓰루홀(55) 내에 제공된 제1 가변저항체(65), 제1 가변저항체(65) 상에 배치된 제2 가변저항체(75), 및 제1 가변저항체(65)와 제2 가변저항체(75)의 저항 상태를 변경하기 위한 신호를 공급하는 제1 도전체(40)를 포함할 수 있다.
또한, 제2 가변저항체(75)에 연결 되도록 제2 도전체(90)가 제공된다. 제2 도전체(90) 역시 제1 도전체(40)와 마찬가지로 제1 가변저항체(65) 및 제2 가변저항체(75)의 저항 상태를 변경하기 위한 신호를 공급할 수 있다.
제1 및 제2 가변저항체(65, 75)로서, 예를 들어 상변화 물질이 사용될 수 있다. 이하에서는 단지 예시적 가변 저항체로서, 상변화 물질을 사용하는 실시예에 대해서 설명을 한다.
제1 및 제2 상변화층(65, 75)은 제공되는 열에 의존하여 서로 다른 저항 상태를 나타내는 다수의 결정 상태들 사이에서 가역적으로 전환될 수 있는 물질일 수 있다. 제1 및 제2 상변화층(65, 75)의 결정 상태를 변경하기 위한 신호로서, 전류, 전압 같은 전기적 신호, 광학 신호, 또는 방사선 등이 사용될 수 있다. 예를 들어 제1 도전체(40) 및 제2 도전체(90) 사이에 전류가 흐르면, 저항 가열에 의해 제1 및 제2 상변화층(65, 75)에 열(heat)이 제공되고, 제공되는 열의 크기에 따라서 제1 및 제2 상변화층(65, 75)의 결정 상태가 변경될 수 있다.
제1 상변화층(65)은 제1 도전체(40)를 통해서 인가되는 전기적인 신호, 예를 들어 전류 펄스에 의해서 가역적으로 적어도 두 상태들 사이에서 전환될 수 있는 물질이면 어떠한 물질이라도 사용될 수 있다. 예를 들어 제1 상변화층(65)은 칼코겐 화합물로 형성될 수 있다. 칼코겐 화합물은 예를 들어 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb-Te-Si, As-Sb-Te-Si, As-Ge-Sb-Te-Si, Sn-Sb-Te-Si, In-Sn-Sb-Te-Si, Ag-In-Sb-Te-Si, 5A족 원소-Sb-Te-Si, 6A족 원소-Sb-Te-Si, 5A족 원소-Sb-Se-Si, 6A족 원소-Sb-Se-Si 를 포함할 수 있다. 칼코겐 화합물에 도핑되는 불순물은 예를 들어 카본, 질소, 산소, 실리콘, 또는 이들의 조합을 포함할 수 있다. 제1 상변화층(65)의 칼코겐 화합물에는 제2 상변화층(75)의 칼코겐 화합물 보다 적은 양의 불순물이 도핑될 수 있다, 상기 칼코겐 화합물에 대한 상기 불순물의 첨가비는 14 내지 16 웨이트 퍼센트(wt%)로 적용될 수 있다. 예를 들어, 상기 칼코겐 화합물에 대한 상기 불순물의 첨가비는 15 웨이트 퍼센트(wt%) 일 수 있다.
제2 상변화층(75)은 제1 상변화층(65) 및/또는 제2 도전체(90)를 통해서 인가되는 전기적인 신호, 예를 들어 전류 펄스에 의해서 가역적으로 적어도 두 상태들 사이에서 전환될 수 있는 물질이면 어떠한 물질이라도 사용될 수 있다. 예를 들어 제2 상변화층(75)은 칼코겐 화합물로 형성될 수 있다. 칼코겐 화합물은 예를 들어 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb-Te-Si, As-Sb-Te-Si, As-Ge-Sb-Te-Si, Sn-Sb-Te-Si, In-Sn-Sb-Te-Si, Ag-In-Sb-Te-Si, 5A족 원소-Sb-Te-Si, 6A족 원소-Sb-Te-Si, 5A족 원소-Sb-Se-Si, 6A족 원소-Sb-Se-Si 를 포함할 수 있다. 칼코겐 화합물에 도핑되는 불순물은 예를 들어 카본, 질소, 산소, 실리콘, 또는 이들의 조합을 포함할 수 있다. 제2 상변화층(75)의 칼코겐 화합물에는 제1 상변화층(65)의 칼코겐 화합물 보다 더 많은 불순물이 도핑될 수 있다. 상기 칼코겐 화합물에 대한 상기 불순물의 첨가비는 17 내지 19 웨이트 퍼센트(wt%)로 적용될 수 있다. 예를 들어, 상기 칼코겐 화합물에 대한 상기 불순물의 첨가비는 18 웨이트 퍼센트(wt%) 일 수 있다.
그 내부에 제1 상변화층(65)과 제2 상변화층(75)이 제공되는 쓰루홀(55)은 예를 들어 콘택트 홀 형태 혹은 직선형 홈 형태 또는 굽은 홈 형태 또는 직선 홈 혹은 곡선 홈이 혼재하는 홈 형태를 나타낼 수 있다.
쓰루홀(55)은 하측 개구부, 측벽 및 상측 개구부를 포함할 수 있다. 쓰루홀(55)의 하측 개구부는 제1 도전체(40)에 인접한 부분을 가리킬 수 있다. 쓰루홀(55)의 측벽은 쓰루홀(55)을 한정하는 제1 절연막(50)의 측면을 가리킬 수 있다. 쓰루홀(55)의 상측 개구부는 제1 도전체(40)에서 먼 부분, 즉 제2 도전체(90)에 인접한 부분을 가리킬 수 있다. 또한, 제1 상변화층(65)이 제공된 쓰루홀(55)의 측벽을 '하부측벽'이라 칭하고, 제2 상변화층(75)이 쓰루홀(55)의 제공된 측벽을 '상부측벽'이라 칭한다.
제1 상변화층(65)이 제공된 쓰루홀(55)의 하부측벽 내부에는 제2 절연막(70)이 더 구비될 수 있다. 제2 절연막(70)은 마주하는 제1 면 및 제2 면 그리고 이들을 연결하는 제3 면을 구비하여 3차원 구조를 나타낼 수 있다.
또한, 제2 상변화층(75)이 제공된 쓰루홀(55)의 상부측벽 내부에는 제3 절연막(80)이 더 구비될 수 있다. 제3 절연막(80)은 마주하는 제1 면 및 제2 면 그리고 이들을 연결하는 제3 면을 구비하여 3차원 구조를 나타낼 수 있다.
예를 들어, 제1 절연막(50)과 떨어져서 쓰루홀(55)의 하부 중심부에 제2 절연막(70)이 구비되고, 이에 따라 정의되는 제1 절연막(50)과 제2 절연막(70) 사이의 공간에 제1 상변화층(65)이 구비될 수 있다. 또한, 제1 절연막(50)과 떨어져서 쓰루홀(55)의 상부 중심부에 제3 절연막(80)이 구비되고, 이에 따라 정의되는 제1 절연막(50)과 제3 절연막(80) 사이의 공간과, 제1 상변화층(65) 및 제2 절연막(70) 상에는 제2 상변화층(75)이 구비될 수 있다.
즉, 제2 절연막(70)의 바닥면과 상기 바닥면에 인접한 측면을 감싸도록 제1 상변화층(65)이 제공되고, 제3 절연막(80)의 바닥면과 상기 바닥면에 인접한 측면을 감싸도록 제2 상변화층(75)이 제공될 수 있다. 그리고 제2 도전체(90)는 제2 상변화층(75), 제3 절연막(80) 및 제1 절연막(50) 상에 제공될 수 있다.
이하에서, 쓰루홀(55)의 하측 개구부에 제공된 제1 상변화층(65) 부분을 제1 부분(65a)이라 칭하고, 제1 상변화층(65)의 제1 부분(65a)에 연속하여 쓰루홀(55)의 하부측벽에 제공된 부분을 제2 부분(65b)이라 칭한다. 즉, 제1 상변화층(65)의 제1 부분(65a)은 제2 절연막(70)의 하부면과 층간 절연막(30) 및 제1 도전체(40) 사이에 제공되고, 제2 부분(65b)은 제2 절연막(70)의 측면 상에 제공된다. 그리고 제1 상변화층(65) 및 제2 절연막(70)의 상부면 상에 제공된 제2 상변화층(75) 부분을 제1 부분(75a)이라고 칭하고, 쓰루홀(55)의 상부측벽에 제공된 제2 상변화층(75) 부분을 제2 부분(75b)이라고 칭한다. 즉, 제2 상변화층(75)의 제1 부분(75a)은 제3 절연막(80)의 하부면 상에 제공되고, 제2 부분(75b)은 제3 절연막(80)의 측면 상에 제공된다.
따라서, 본 발명의 일 실시 예에 따르면, 제1 상변화층(65)에서 제1 부분(65a)의 일부분은 제1 도전체(40)와 접촉하며, 제2 부분(65b)의 끝단 부분만 제2 상변화층(75)과 접촉할 수 있다. 즉, 제2 상변화층(75)의 하부면은 제1 상변화층(65) 제2 부분(65b)의 끝단부 상부와 접촉할 수 있다.
도 2를 참조하여 제1 상변화층(65) 및 제2 상변화층(75)의 형태를 설명하였으나, 도 3 및 도 4를 참조하면, 제1 상변화층(65) 및 제2 상변화층(75)의 기하학적 형태가 보다 명확히 이해될 것이다.
도 3 및 도 4는 각각 도 2의 I-I 선 및 II-II 선을 따라 절단하였을 때의 상변화 메모리 장치를 개략적으로 도시한다.
도 2 및 도 3을 함께 참조하면, 제1 절연막(50)의 쓰루홀(55)은 콘택트 홀 형태일 수 있다. 콘택트 홀의 형태는 도시된 것 같이 원형뿐만 아니라 제조 공정에 따라 다양한 형태를 나타낼 수 있다. 제2 절연막(70)은 콘택트 홀 형태의 쓰루홀(55)의 하부 중심부 내에 제공되며, 제2 절연막(70)의 기하학적 형태는 원기둥 또는 원뿔대 등일 수 있다. 제1 상변화층(65)의 제2 부분(65b)은 쓰루홀(55)의 하부측벽에 제공되어 고리 형태를 나타낼 수 있다. 또한, 제1 상변화층(65)의 제1 부분(65a)은 쓰루홀(55)의 하측 개구부에 제공된다. 따라서, 제1 상변화층(65)의 기하학적 형태는 컵 형태일 수 있다.
도 2 및 도 4를 함께 참조하면, 제1 절연막(50)의 쓰루홀(55)은 콘택트 홀 형태일 수 있다. 콘택트 홀의 형태는 도시된 것 같이 원형뿐만 아니라 제조 공정에 따라 다양한 형태를 나타낼 수 있다. 제3 절연막(80)은 콘택트 홀 형태의 쓰루홀(55)의 상부 중심부 내에 제공되며, 제3 절연막(80)의 기하학적 형태는 원기둥 또는 원뿔대 등일 수 있다. 제2 상변화층(75)의 제2 부분(75b)은 쓰루홀(55)의 상부측벽에 제공되어 제1 상변화층(65)의 제2 부분(65b)과 마찬가지로 고리 형태를 나타낼 수 있다. 또한, 제2 상변화층(75)의 제1 부분(75a)은 제1 상변화층(65) 및 제2 절연막(70) 상에 제공된다. 따라서, 제2 상변화층(75)의 기하학적 형태는 컵 형태일 수 있다.
다시 도 2를 참조하면, 제1 상변화층(65)은 제1 도전체(40)에 인접한 쓰루홀(55)의 하측 개구부 및 하부측벽을 따라 제공된다. 예를 들어 제1 상변화층(65)은 쓰루홀(55)의 하측 개구부 및 하부측벽(또는 제2 절연막(70)의 측면)을 따라 일정한 두께(t1)로 형성될 수 있다. 마찬가지로, 제2 상변화층(75) 역시 제2 절연막(70)의 상부면 및 쓰루홀(55)의 상부측벽(또는 제3 절연막(80)의 측면)을 따라 일정한 두께(t2)로 형성될 수 있다. 여기서 제1 상변화층(65) 및 제2 상변화층(75)과 관련하여 언급된 '두께'는 쓰루홀(55)의 측벽으로부터 측정한 치수(혹은 제2 절연막(70) 또는 제3 절연막(80)의 측면으로부터 측정한 치수)를 가리킨다. 본 발명의 일 실시 예에 있어서, 제1 상변화층(65)의 두께(t1)와 제2 상변화층(75)의 두께(t2)는 실질적으로 동일할 수 있지만, 여기에 한정되는 것은 아니다. 일 실시예에 있어서, 제1 상변화층(65)의 높이(ℓ1)와 제2 상변화층(75)의 높이(ℓ1)는 실질적으로 동일할 수 있지만, 여기에 한정되는 것은 아니다. 본 발명의 일 실시 예에 있어서, 제1 상변화층(65)는 인접한 제1 도전체(40)와 일부분만 접촉하므로 양자간의 접촉 면적을 감소시킬 수 있다. 따라서, 제1 상변화층(65)을 동작시키는 동작 전류를 감소시킬 수 있다.
또한, 제2 상변화층(75)과 인접한 제2 도전체(90)는 제2 상변화층(75)의 제2 부분(75b)의 끝단 부분만 접촉하므로, 양자간의 접촉 면적을 감소시킬 수 있다. 따라서 제2 상변화층(75)을 동작시키는 동작 전류를 감소시킬 수 있다.
또한, 제1 상변화층(65)의 제2 부분(65b)의 끝단은 제2 상변화층(75)의 제1 부분(75a)과 일부분 접촉되므로, 양자간에 접촉되는 면적이 감소되어 제2 상변화층(75)을 동작시키는 동작 전압을 감소시킬 수 있다.
따라서, 상기 동작 전압의 감소로 인하여 상변화 메모리 장치의 저전력화 및 고효율화를 구현할 수 있다.
또한, 제1 도전체(40)는 상변화 메모리 장치의 하부 전극으로 작용하며, 기판(10) 상에 형성된 제1 배선(20)에 전기적으로 연결된다.
제1 도전체(40)는 예를 들어 티타늄, 하프늄, 지르코늄, 바나듐, 니오븀, 탄탈륨, 텅스텐, 알루미늄, 구리, 텅스텐티타늄, 몰리브덴 같은 금속 또는 질화티타늄, 질화하프늄, 질화지르코늄, 질화바나듐, 질화니오븀, 질화탄탈륨, 질화텅스텐, 질화몰리브덴 같은 2원계 금속질화물, 산화이리듐, 산화루테늄 같은 금속 산화물 또는 질화탄화티타늄, 질화탄화탄탈륨, 질화실리콘티타늄, 질화실리콘탄탈륨, 질화알루미늄티타늄, 질화알루미늄탄탈륨, 질화보론티타늄, 질화실리콘지르코늄, 질화실리콘텅스텐, 질화보론텅스텐, 질화알루미늄지르코늄, 질화실리콘몰리브덴, 질화알루미늄몰리브덴, 질화산화탄탈륨, 질화산화티타늄, 질화산화텅스텐, 질화산화탄탈륨 같은 3원계 금속질화물 또는 실리콘 또는 이들의 조합일 수 있다.
제2 도전체(90)는 상변화 메모리 장치의 상부 전극으로 작용하며, 제2 배선(100)에 전기적으로 연결된다.
제2 도전체(90)는 예를 들어 티타늄, 하프늄, 지르코늄, 바나듐, 니오븀, 탄탈륨, 텅스텐, 알루미늄, 구리, 텅스텐티타늄, 몰리브덴 같은 금속 또는 질화티타늄, 질화하프늄, 질화지르코늄, 질화바나듐, 질화니오븀, 질화탄탈륨, 질화텅스텐, 질화몰리브덴 같은 2원계 금속질화물, 산화이리듐, 산화루테늄 같은 금속 산화물 또는 질화탄화티타늄, 질화탄화탄탈륨, 질화실리콘티타늄, 질화실리콘탄탈륨, 질화알루미늄티타늄, 질화알루미늄탄탈륨, 질화보론티타늄, 질화실리콘지르코늄, 질화실리콘텅스텐, 질화보론텅스텐, 질화알루미늄지르코늄, 질화실리콘몰리브덴, 질화알루미늄몰리브덴, 질화산화탄탈륨, 질화산화티타늄, 질화산화텅스텐, 질화산화탄탈륨 같은 3원계 금속질화물 또는 실리콘 또는 이들의 조합일 수 있다.
층간 절연막(30) 및, 제1 내지 제4 절연막(50, 70, 80, 95)은 각각 예를 들어, 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 또는 이들의 조합으로 형성될 수 있다.
제1 배선(20) 및 제2 배선(100)은 각각 알루미늄(Al), 알루미늄구리 합금(Al-Cu), 알루미늄-구리-실리콘 합금(Al-Cu-Si), 텅스텐 실리사이드(WSi), 구리(Cu), 텅스텐티타늄(TiW), 탄탈륨(Ta), 몰리브덴(Mo), 텅스텐(W), 또는 이들의 조합으로 형성될 수 있다.
제1 배선(20)은 제1 및 제2 상변화층(65, 75)을 선택하는 선택라인으로 작용할 수 있다. 또한, 제2,배선(100)은 제1 및 제2 상변화층(65, 75)이 간직하는 논리 정보를 실어 나르는 데이터 라인, 즉, 비트 라인으로 작용할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 상변화 메모리 장치를 개략적으로 도시하는 단면도이다.
도 5를 참조하면, 도 2 내지 도 4에서 설명한 상변화 메모리 장치와 달리, 제2 도전체(90a)의 일부분이 쓰루홀(55)의 상부 측벽으로 연장될 수 있다. 즉, 제2 상변화층(75)의 상부면이 제3 절연막(80) 및/또는 제1 절연막(50)의 상부면 보다 낮을 수 있다. 본 실시예에 따르면, 제2 상변화층(75)에 인접한 제2 도전체(90a)는 하부면에 고리 형태의 돌출부를 포함하는 기하학적 형태를 가질 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치를 개략적으로 도시하는 단면도이다.
도 6을 참조하면, 전술한 실시예들에서 제1 상변화층(65) 및 제2 상변화층(75) 사이에 계면층(interfacial layer, 73)이 더 제공될 수 있다. 계면물질(미도시)을 제1 상변화층(65) 및 제2 절연막(70) 상에 매립하고, 에치백 공정을 이용하여 계면층(73)을 형성할 수 있다. 계면층(73)은 예를 들어, 산화막일 수 있다. 계면층(73)의 두께는 2~4Å 일 수 있다. 예를 들어, 계면층(73)의 두께는 3Å 일 수 있다.
계면층(73)을 제1 상변화층(65) 상에 형성함으로써, 제1 상변화층(65)과 제2 상변화층(75) 간의 계면 저항을 증가시킬 수 있다. 따라서, 제1 상변화층(65)에서 제2 상변화층(75)을 줄 히팅(joul heating) 시키는데, 필요한 전류값을 감소시킬 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치를 개략적으로 도시하는 단면도이다.
도 7의 상변화 메모리 장치는 도 2 내지 도 6을 참조하여 설명을 한 상변화 메모리 장치와 비교하여, 제1 및 제2 씨드층(67, 77)을 더 포함할 수 있다.
제1 씨드층(67)은 제1 상변화층(65)과 제1 절연막(50) 사이에 제공될 수 있다. 또한, 제1 씨드층(67)은 제1 상변화층(65)과 층간 절연막(30) 및 제1 도전체(40) 사이에 제공될 수 있다. 즉, 제1 씨드층(67)은 제1 상변화층(65)의 외측부 및 바닥면을 에워싼다. 제1 씨드층(67)은 예를 들어 비정질 상태일 수 있다. 제1 씨드층(67)은 제1 상변화층(65)이 제1 절연막(50)에 의해 한정된 좁은 공간에 균일하게 잘 형성될 수 있도록 한다.
제2 씨드층(77)은 제2 상변화층(75)과 제1 절연막(50) 사이에 제공될 수 있다. 또한, 제2 씨드층(77)은 제2 상변화층(75)과 제2 절연막(70) 사이, 제2 상변화층(75)과 제1 상변화층(65) 사이에도 제공될 수 있다. 즉, 제2 씨드층(77)은 제2 상변화층(75)의 외측부 및 바닥면을 에워싼다. 제2 씨드층(77)은 제2 상변화층(75)이 제1 절연막(50) 및 제2 절연막(70)에 의해 한정된 좁은 공간에 균일하게 잘 형성될 수 있도록 한다.
제1 및 제2 씨드층(67, 77)은 예를 들어, 산회티타늄, 산화탄탈륨, 산화지르코늄, 산화망간, 산화하프늄, 산화마그네슘, 산화인듐, 산화니오븀, 산화게르마늄, 산화안티몬, 산화텔루리움 또는 이들의 조합을 포함할 수 있다.
도 8은 도 7의 III-III 선을 따라 절단하였을 때의 상변화 메모리 장치를 개략적으로 도시한다.
도 7 및 도 8을 함께 참조하면, 제2 상변화층(75)과 절연막(50, 70) 사이에 제2 씨드층(77)이 제공된다. 또한, 제2 상변화층(75)과, 제1 상변화층(65)의 제2 부분(65b) 및 제2 절연막(70) 사이에 제2 씨드층(77)이 제공된다. 즉, 제2 씨드층(77)이 제2 상변화층(75)의 외측면 및 바닥면을 감싼다.
제2 씨드층(77)은 예를 들어 비정질 상태일 수 있다. 이 실시예에 의한 제1 및 제2 상변화층(65, 75)의 폭은 도 2 내지 도 6에 도시된 제1 및 제2 상변화층(65, 75)의 폭(t1, t2) 보다 더 좁을 수 있다.
도 9 내지 도 19는 본 발명의 일 실시예에 따른 도 1의 상변화 메모리 장치를 형성하는 방법을 도시하는 단면도들이다.
도 9를 참조하면, 기판(10) 상에 제1 배선(20) 및 층간 절연막(30)을 순차적으로 적층할 수 있다.
기판(10)은 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 지르코늄 산화물 또는 하프늄 산화물을 포함하는 유전층, 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄(Al), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 및/또는 티타늄 알루미늄 질화물(TiAlN)을 포함하는 도전층, 또는 실리콘(Si), 실리콘-게르마늄(SiGe), 및/또는 실리콘 카바이드(SiC)로 이루어진 반도체층을 포함할 수 있다. 또한, 기판(10)은 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층을 포함할 수 있다.
제1 배선(20)은 알루미늄(Al), 알루미늄구리 합금(Al-Cu), 알루미늄-구리-실리콘 합금(Al-Cu-Si), 텅스텐 실리사이드(WSi), 구리(Cu), 텅스텐티타늄(TiW), 탄탈륨(Ta), 몰리브덴(Mo), 텅스텐(W), 또는 이들의 조합으로 형성될 수 있다. 제1 배선(20)은 제1 및 제2 상변화층(65, 75, 도 19 참조)을 선택하는 선택라인으로 작용할 수 있다.
층간 절연막(30)은 실리콘질화막, 실리콘산화질화막 또는 이들의 조합으로 형성될 수 있다.
다음으로, 도 10을 참조하면, 제1 배선(20)이 노출될 때까지 층간 절연막(30)에 개구부(40a)을 형성한다.
다음으로, 개구부(40a)에 도전성 물질을 매립하여, 제1 도전체(40)를 형성한다. 제1 도전체(40)는 상변화 메모리 장치의 하부 전극으로 작용하며, 기판(10) 상에 형성된 제1 배선(20)에 전기적으로 연결된다.
제1 도전체(40)는 예를 들어 티타늄, 하프늄, 지르코늄, 바나듐, 니오븀, 탄탈륨, 텅스텐, 알루미늄, 구리, 텅스텐티타늄, 몰리브덴 같은 금속 또는 질화티타늄, 질화하프늄, 질화지르코늄, 질화바나듐, 질화니오븀, 질화탄탈륨, 질화텅스텐, 질화몰리브덴 같은 2원계 금속질화물, 산화이리듐, 산화루테늄 같은 금속 산화물 또는 질화탄화티타늄, 질화탄화탄탈륨, 질화실리콘티타늄, 질화실리콘탄탈륨, 질화알루미늄티타늄, 질화알루미늄탄탈륨, 질화보론티타늄, 질화실리콘지르코늄, 질화실리콘텅스텐, 질화보론텅스텐, 질화알루미늄지르코늄, 질화실리콘몰리브덴, 질화알루미늄몰리브덴, 질화산화탄탈륨, 질화산화티타늄, 질화산화텅스텐, 질화산화탄탈륨 같은 3원계 금속질화물 또는 실리콘 또는 이들의 조합일 수 있다.
다음으로, 도 11을 참조하면, 층간 절연막(30) 및 제1 도전체(40) 상에 제1 절연막(50)을 형성한다. 제1 절연막(50)은 예를 들어, 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 또는 이들의 조합으로 형성될 수 있다.
다음으로, 도 12를 참조하면, 제1 절연막(50)에 쓰루홀(55)을 한정한다.
쓰루홀(55)은 예를 들어, 포토리소그래피 공정을 적용하여 제1 절연막(50)의 소정 부분을 제거하는 것에 의해서 형성될 수 있다. 쓰루홀(55)은 예를 들어, 콘택트 홀 형태 혹은 직선형 홈 형태 또는 굽은 홈 형태 또는 직선 홈 혹은 곡선 홈이 혼재하는 홈 형태를 나타낼 수 있다. 쓰루홀(55)은 하측 개구부, 측벽 및 상측 개구부를 포함할 수 있다.
다음으로, 도 13을 형성하면, 쓰루홀(55)의 측벽 및 하측 개구부를 따라 제1 상변화 물질(65')을 형성한다.
제1 상변화 물질(65')은 제1 도전체(40)를 통해서 인가되는 전기적인 신호, 예를 들어 전류 펄스에 의해서 가역적으로 적어도 두 상태들 사이에서 전환될 수 있는 물질이면 어떠한 물질이라도 사용될 수 있다. 예를 들어 제1 상변화 물질(65')은 칼코겐 화합물로 형성될 수 있다. 칼코겐 화합물은 예를 들어 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb-Te-Si, As-Sb-Te-Si, As-Ge-Sb-Te-Si, Sn-Sb-Te-Si, In-Sn-Sb-Te-Si, Ag-In-Sb-Te-Si, 5A족 원소-Sb-Te-Si, 6A족 원소-Sb-Te-Si, 5A족 원소-Sb-Se-Si, 6A족 원소-Sb-Se-Si 를 포함할 수 있다.
제1 상변화물질(65')의 칼코겐 화합물에는 제2 상변화 물질(75', 도 16 참조)의 칼코겐 화합물 보다 적은 양의 불순물이 도핑될 수 있다. 칼코겐 화합물에 도핑되는 불순물은 예를 들어 카본, 질소, 산소, 실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 칼코겐 화합물에 대한 상기 불순물의 첨가비는 14 내지 16 웨이트 퍼센트(wt%)로 적용될 수 있다. 예를 들어, 상기 칼코겐 화합물에 대한 상기 불순물의 첨가비는 15 웨이트 퍼센트(wt%) 일 수 있다.
다음으로, 도 14를 참조하면, 쓰루홀(55)을 채우도록 제1 상변화 물질(65') 상에 제2 절연물질(70')을 형성한다.
제2 절연물질(70')은 후속하는 도 15의 제1 상변화층(65)의 절연성 스페이서로서 기능할 수 있다. 제2 절연물질(70')은 예를 들어, 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 또는 이들의 조합으로 형성될 수 있다.
다음으로, 도 14 및 15를 함께 참조하면, 화학적기계적 연마(CMP) 또는 에치백 공정 또는 이들의 조합을 이용하여 선택적으로 제2 절연물질(70') 및 제1 상변화 물질(65')을 일부 제거한다. 이를 통해, 쓰루홀(55)의 일부분 내에 제1 상변화층(65), 및 제2 절연막(70)을 형성한다. 제1 상변화층(65)의 상부면과 제2 절연막(70)의 상부면은 동일 평면일 수 있다.
제1 상변화층(65)은 쓰루홀(55)의 하측 개구부에 제공된 제1 부분(65a) 및 쓰루홀(55)의 하부측벽에 제공된 제2 부분(65b)을 포함할 수 있다. 즉, 제1 상변화층(65)의 제1 부분(65a)은 제2 절연막(70)의 하부면 상에 제공되고, 제2 부분(65b)은 제2 절연막(70)의 측면 상에 제공된다.
제2 절연막(70)은 마주하는 제1 면 및 제2 면 그리고 이들을 연결하는 제3 면을 구비하여 3차원 구조를 나타낼 수 있다.
제1 상변화층(65)은 컵 형태일 수 있고, 제2 절연막(70)은 원기둥 또는 원뿔대 등의 형태일 수 있다.
상술한 방법에 따른 제1 상변화층(65)은 컵 형태로서, 제1 도전체(40)와 접촉하는 면적을 감소시킬 수 있다.
다음으로, 도 16을 참조하면, 제1 상변화층(65) 및 제2 절연막(70)의 상부면과, 쓰루홀(55)의 상부측벽 및 제1 절연막(50) 상에 제2 상변화 물질(75')을 형성한다.
제2 상변화 물질(75')은 제1 상변화층(65)을 통해서 인가되는 전기적인 신호, 예를 들어 전류 펄스에 의해서 가역적으로 적어도 두 상태들 사이에서 전환될 수 있는 물질이면 어떠한 물질이라도 사용될 수 있다. 예를 들어 제2 상변화 물질(75')은 칼코겐 화합물로 형성될 수 있다. 칼코겐 화합물은 예를 들어 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb-Te-Si, As-Sb-Te-Si, As-Ge-Sb-Te-Si, Sn-Sb-Te-Si, In-Sn-Sb-Te-Si, Ag-In-Sb-Te-Si, 5A족 원소-Sb-Te-Si, 6A족 원소-Sb-Te-Si, 5A족 원소-Sb-Se-Si, 6A족 원소-Sb-Se-Si 를 포함할 수 있다.
제2 상변화 물질(75')의 칼코겐 화합물에는 제1 상변화 물질(65', 도 13 참조)의 칼코겐 화합물 보다 더 많은 불순물이 도핑될 수 있다. 칼코겐 화합물에 도핑되는 불순물은 예를 들어 카본, 질소, 산소, 실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 칼코겐 화합물에 대한 상기 불순물의 첨가비는 17 내지 19 웨이트 퍼센트(wt%)로 적용될 수 있다. 예를 들어, 상기 칼코겐 화합물에 대한 상기 불순물의 첨가비는 18 웨이트 퍼센트(wt%) 일 수 있다.
다음으로, 도 17을 참조하면, 쓰루홀(55)을 채우도록 제2 상변화 물질(75') 상에 제3 절연물질(80')을 형성한다. 제3 절연물질(80')은 후속하는 도 18의 제2 상변화층(75)의 절연성 스페이서로서 기능할 수 있다.
제3 절연물질(80')은 예를 들어, 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 또는 이들의 조합으로 형성될 수 있다.
다음으로 도 18을 참조하면, 화학적기계적 연마(CMP) 또는 에치백 공정 또는 이들의 조합을 이용하여 쓰루홀(55) 밖의 제3 절연물질(80') 및 제2 상변화 물질(75')을 제거한다. 그로 인하여, 쓰루홀(55) 내에 한정된 제2 상변화층(75) 및 제3 절연막(80)을 형성한다.
제2 상변화층(75)은 제1 상변화층(65)과 제2 절연막(70)의 상부면에 제공된 제1 부분(75a), 및 쓰루홀(55)의 상부측벽에 제공된 제2 부분(75b)을 포함할 수 있다. 즉, 제2 상변화층(75)의 제1 부분(75a)은 제3 절연막(80)의 하부면 상에 제공되고, 제2 부분(75b)은 제3 절연막(80)의 측면 상에 제공된다.
제3 절연막(80)은 마주하는 제1 면 및 제2 면 그리고 이들을 연결하는 제3 면을 구비하여 3차원 구조를 나타낼 수 있다.
또한, 제2 상변화층(75)의 두께(t2) 및 제1 상변화층(65)의 두께(t1)는 실질적으로 동일할 수 있지만, 여기에 한정되는 것은 아니다.다. 또한, 제2 상변화층(75)의 높이(ℓ2) 및 제1 상변화층(65)의 높이(ℓ1)는 실질적으로 동일할 수 있지만, 여기에 한정되는 것은 아니다.
제2 상변화층(75)의 하부면은 제3 절연막(80)을 둘러싸고 있는 컵 형태의 제1 상변화층(65)의 제2 부분(65b) 끝단과 접촉하므로, 제1 상변화층(65) 및 제2 상변화층(75) 간의 접촉 면적을 감소시킬 수 있다. 따라서, 본 발명의 실시예에 따른 상변화 메모리 장치는 제2 상변화층(75)을 동작시키는 동작 전압을 감소시킬 수 있다. 또한, 상기 동작 전압의 감소로 인하여 상변화 메모리 장치의 저전력화 및 고효율화를 구현할 수 있다.
다음으로, 도 19를 참조하면, 제2 상변화층(75) 및 제3 절연막(80)의 노출된 상부면 상에 제4 절연막(95)을 형성한다.
제4 절연막(95)은 예를 들어, 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 또는 이들의 조합으로 형성될 수 있다.
다음으로, 제4 절연막(95)을 관통하여 제2 상변화층(75)에 연결되는 제2 도전체(90)가 형성된다. 제2 도전체(90)는 상변화 메모리 장치의 상부 전극으로 작용할 수 있다.
제2 도전체(90)는 예를 들어 티타늄, 하프늄, 지르코늄, 바나듐, 니오븀, 탄탈륨, 텅스텐, 알루미늄, 구리, 텅스텐티타늄, 몰리브덴 같은 금속 또는 질화티타늄, 질화하프늄, 질화지르코늄, 질화바나듐, 질화니오븀, 질화탄탈륨, 질화텅스텐, 질화몰리브덴 같은 2원계 금속질화물, 산화이리듐, 산화루테늄 같은 금속 산화물 또는 질화탄화티타늄, 질화탄화탄탈륨, 질화실리콘티타늄, 질화실리콘탄탈륨, 질화알루미늄티타늄, 질화알루미늄탄탈륨, 질화보론티타늄, 질화실리콘지르코늄, 질화실리콘텅스텐, 질화보론텅스텐, 질화알루미늄지르코늄, 질화실리콘몰리브덴, 질화알루미늄몰리브덴, 질화산화탄탈륨, 질화산화티타늄, 질화산화텅스텐, 질화산화탄탈륨 같은 3원계 금속질화물 또는 실리콘 또는 이들의 조합일 수 있다.
다음으로, 제2 도전체(90) 상에 제2 배선(100)을 형성할 수 있다. 제2 배선(100)은 제1 및 제2 상변화층(65, 75)이 간직하는 논리 정보를 실어 나르는 데이터 라인, 즉, 비트 라인으로 작용할 수 있다.
제2 배선(100)은 알루미늄(Al), 알루미늄구리 합금(Al-Cu), 알루미늄-구리-실리콘 합금(Al-Cu-Si), 텅스텐 실리사이드(WSi), 구리(Cu), 텅스텐티타늄(TiW), 탄탈륨(Ta), 몰리브덴(Mo), 텅스텐(W), 또는 이들의 조합으로 형성될 수 있다.
도 20은 본 발명의 일 실시예에 따른 카드(200)를 보여주는 개략도이다.
도 20을 참조하면, 제어기(210)와 메모리(220)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(210)에서 명령을 내리면, 메모리(220)는 데이터를 전송할 수 있다. 메모리(220)는 본 발명의 실시예들 중 어느 하나에 따른 상변화 메모리 장치를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 상변화 메모리 장치들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응한 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(220)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(200)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(200)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 21은 본 발명의 일 실시예에 따른 시스템(300)을 보여주는 개략도이다.
도 21을 참조하면, 시스템(300)은 제어기(310), 입/출력 장치(320), 메모리(330) 및 인터페이스(340)을 포함할 수 있다. 시스템(300)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(310)는 프로그램을 실행하고, 시스템(300)을 제어하는 역할을 할 수 있다. 제어기(310)는, 예를 들어 마이크로 프로세서(micro processor), 디지털 신호 처리기(digital signal processor), 마이크로 콘트롤러(micro controller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(320)는 시스템(300)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(300)은 입/출력 장치(320)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(320)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(330)는 제어기(310)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(310)에서 처리된 데이터를 저장할 수 있다. 메모리(330)는 본 발명의 실시예들 중 어느 하나에 따른 상변화 메모리 장치를 포함할 수 있다.
인터페이스(340)는 상기 시스템(300)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(310), 입/출력 장치(320), 메모리(330) 및 인터페이스(340)는 버스(350)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(300)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 22는 본 발명의 실시예에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
도 22를 참조하면, 전자 시스템(도 21의 300)이 모바일 폰(400)에 적용되는 예를 도시한다. 그밖에, 전자 시스템(도 21의 300)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10: 기판 20: 제1 배선
30: 층간 절연막 40: 제1 도전체
40a, 55: 개구부 50: 제1 절연막
65: 제1 상변화층 65': 제1 상변화 물질
65a, 75a: 제1 부분 65b, 75b: 제2 부분
67: 제1 씨드층 70: 제2 절연막
70': 제2 절연물질 73: 계면층
75: 제2 상변화층 75': 제2 상변화 물질
77: 제2 씨드층 80: 제3 절연막
80': 제3 절연물질 90, 90a: 제2 도전체
95: 제4 절연막 100: 제2 배선

Claims (10)

  1. 기판 상에 제공되고 쓰루홀이 형성된 제1 절연막;
    상기 쓰루홀의 하부측벽 및 하측 개구부를 따라 형성된 제1 상변화층;
    상기 제1 상변화층의 상부면이 노출되도록 상기 제1 상변화층 내에 매립된 제2 절연막; 및
    상기 쓰루홀 상부측벽, 상기 제1 상변화층 및 상기 제2 절연막의 상부면을 따라 형성된 제2 상변화층;
    을 포함하는 상변화 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 상변화층의 상부면과 상기 제2 절연막의 상부면은 동일 평면인 것을 특징으로 하는 상변화 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 상변화층 및 상기 제2 상변화층은 컵 형태인 것을 특징으로 하는 상변화 메모리 장치.
  4. 제1항에 있어서,
    상기 제2 상변화층의 상부면이 노출되도록 매립된 제3 절연막;
    을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  5. 제4항에 있어서,
    상기 제2 절연막 및 상기 제3 절연막은 원기둥 또는 월뿔대 형태인 것을 특징으로 하는 상변화 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 상변화층과 상기 제2 상변화층 사이에 형성된 계면층;
    을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  7. 제1항에 있어서,
    상기 제1 상변화층 및 상기 제2 상변화층은 도핑된 불순물을 포함하며, 상기 제2 상변화층은 상기 제1 상변화층 보다 더 많은 불순물이 도핑되어 있는 것을 특징으로 하는 상변화 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 상변화층에 대한 상기 불순물의 첨가비는 14 내지 16 웨이트 퍼센트(wt%)이고, 상기 제2 상변화층에 대한 상기 불순물의 첨가비는 17 내지 19 웨이트 퍼센트(wt%)인 것을 특징으로 하는 상변화 메모리 장치
  9. 기판 상에 제공되고 내부에 제1 도전체가 형성된 제1 절연막;
    상기 제1 절연막 상에 제공되고 쓰루홀을 갖는 제2 절연막;
    상기 쓰루홀 내에 형성된 컵 형상의 제1 상변화층; 및
    상기 제1 상변화층의 상부에 배치되고, 상기 제1 상변화층과 전기적으로 연결된 컵 형상의 제2 상변화층;
    을 포함하며, 상기 제1 상변화층에 도핑된 불순물은 상기 제2 상변화층에 도핑된 불순물 보다 더 적은 것을 특징으로 하는 상변화 메모리 장치.
  10. 제9항에 있어서,
    상기 제2 상변화층은,
    상기 제2 상변화층의 하부면이 상기 제1 상변화층 끝단부의 상부와 접촉하도록, 상기 제1 상변화층의 상부에 배치되는 것을 특징으로 하는 상변화 메모리 장치.
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