KR20120134458A - 적층형 캐패시터를 포함하는 상변화 메모리 장치 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 143
- 229910052751 metal Inorganic materials 0.000 claims description 39
- 239000002184 metal Substances 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 35
- 239000012782 phase change material Substances 0.000 abstract description 26
- 239000010410 layer Substances 0.000 description 433
- 239000011229 interlayer Substances 0.000 description 44
- 239000000758 substrate Substances 0.000 description 29
- 239000000463 material Substances 0.000 description 20
- 238000002955 isolation Methods 0.000 description 11
- 238000003860 storage Methods 0.000 description 11
- 239000010936 titanium Substances 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 239000012212 insulator Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052714 tellurium Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 229910052711 selenium Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- JMANVNJQNLATNU-UHFFFAOYSA-N oxalonitrile Chemical compound N#CC#N JMANVNJQNLATNU-UHFFFAOYSA-N 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910002909 Bi-Te Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- 229910018110 Se—Te Inorganic materials 0.000 description 1
- 229910020923 Sn-O Inorganic materials 0.000 description 1
- 229910002855 Sn-Pd Inorganic materials 0.000 description 1
- 229910018731 Sn—Au Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910008807 WSiN Inorganic materials 0.000 description 1
- 229910006249 ZrSi Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- ZXTFQUMXDQLMBY-UHFFFAOYSA-N alumane;molybdenum Chemical compound [AlH3].[Mo] ZXTFQUMXDQLMBY-UHFFFAOYSA-N 0.000 description 1
- RVSGESPTHDDNTH-UHFFFAOYSA-N alumane;tantalum Chemical compound [AlH3].[Ta] RVSGESPTHDDNTH-UHFFFAOYSA-N 0.000 description 1
- DNXNYEBMOSARMM-UHFFFAOYSA-N alumane;zirconium Chemical compound [AlH3].[Zr] DNXNYEBMOSARMM-UHFFFAOYSA-N 0.000 description 1
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 1
- CFJRGWXELQQLSA-UHFFFAOYSA-N azanylidyneniobium Chemical compound [Nb]#N CFJRGWXELQQLSA-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- QDMRQDKMCNPQQH-UHFFFAOYSA-N boranylidynetitanium Chemical compound [B].[Ti] QDMRQDKMCNPQQH-UHFFFAOYSA-N 0.000 description 1
- JEEHQNXCPARQJS-UHFFFAOYSA-N boranylidynetungsten Chemical compound [W]#B JEEHQNXCPARQJS-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 1
- UVGLBOPDEUYYCS-UHFFFAOYSA-N silicon zirconium Chemical compound [Si].[Zr] UVGLBOPDEUYYCS-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
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- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/10—Phase change RAM [PCRAM, PRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
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Abstract
본 발명의 기술적 사상은 작은 면적에 큰 캐패시턴스를 가지는 적층형 캐패시터를 포함하는 상변화 메모리 장치를 제공한다. 본 발명의 일실시예에 따른 상변화 메모리 장치는, 상변화 메모리 구조체; 및 상변화 메모리 구조체와 전기적으로 연결되고, 적층되고 서로 전기적으로 병렬 연결된 제1 캐패시터와 제2 캐패시터를 포함하는 캐패시터 구조체;를 포함한다.
Description
본 발명의 기술적 사상은 상변화 메모리 장치에 관한 것으로서, 더욱 상세하게는, 적층형 캐패시터를 포함하는 상변화 메모리 장치에 관한 것이다.
상변화 메모리 장치는 전류를 인가하여 상변화 물질의 상태를 변화시켜, 데이터를 저장하는 장치이다. 상변화 물질이 결정질과 비정질로 변화하기 위하여 높은 수준의 전류가 안정적으로 인가되어야 하며, 이에 따라 대용량의 캐패시터를 가지는 것이 요구된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 작은 면적에 큰 캐패시턴스를 가지는 적층형 캐패시터를 포함하는 상변화 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 상변화 메모리 장치는, 상변화 메모리 구조체; 및 상기 상변화 메모리 구조체와 전기적으로 연결되고, 적층되고 서로 전기적으로 병렬 연결된 제1 캐패시터와 제2 캐패시터를 포함하는 캐패시터 구조체;를 포함하고, 상기 제1 캐패시터는 제1 하부 도전층, 제1 유전층, 및 제1 상부 도전층을 포함하고, 상기 제2 캐패시터는 제2 하부 도전층, 제2 유전층, 및 제2 상부 도전층을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제1 하부 도전층과 상기 제2 상부 도전층을 전기적으로 연결하는 제1 콘택 플러그를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 상부 도전층과 상기 제2 하부 도전층은 전기적으로 연결되도록 서로 접촉할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 상부 도전층과 상기 제2 하부 도전층은 일체형으로 구성될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 하부 도전층은 자신의 하측에서 연결될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 상부 도전층은 자신의 상측에서 연결될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 하부 도전층은 자신의 측면에서 전기적으로 연결하는 하부 측면 연결부를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 하부 측면 연결부는 상기 제2 하부 도전층의 일측면 또는 양측면에 위치할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 상부 도전층은 자신의 측면에서 전기적으로 연결하는 상부 측면 연결부를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 상부 측면 연결부는 상기 제2 상부 도전층의 일측면 또는 양측면에 위치할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 상변화 메모리 구조체에 포함된 엑세스 부분과 상기 제2 캐패시터를 함께 둘러싸는 층간 절연층을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 상변화 메모리 장치는, 상변화 메모리 구조체; 및 상기 상변화 메모리 구조체와 전기적으로 연결되고, 적층되고 서로 전기적으로 병렬 연결된 제1 캐패시터와 제2 캐패시터를 포함하는 캐패시터 구조체;를 포함하고, 상기 제1 캐패시터는 제1 하부 도전층, 제1 유전층, 및 제1 상부 도전층을 포함하고, 상기 제2 캐패시터는 제2 하부 도전층, 제2 유전층, 및 제2 상부 도전층을 포함하고, 상기 제1 상부 도전층은 금속층을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 금속층 상에 상기 제2 하부 도전층을 성장시키는 씨드층을 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 금속층 상에 상기 제2 하부 도전층과 상기 금속층을 절연하는 절연층을 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 금속층과 상기 제2 하부 도전층을 전기적으로 연결하는 제2 콘택 플러그를 더 포함할 수 있다.
본 발명의 기술적 사상에 따른 상변화 메모리 장치는, 적층형 캐패시터를 포함함으로써, 보다 작은 면적에 더 큰 캐패시턴스를 갖는 캐패시터 영역을 형성할 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 상변화 메모리 장치는 경박단소화를 구현할 수 있다.
도 1은 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치를 나타내는 개략적인 회로도이다.
도 2는 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치를 도시하는 개략적인 단면도이다.
도 3은 본 발명의 일부 실시예들에 따른 도 2의 캐패시터 영역의 회로도이다.
도 4 내지 도 7은 도 2의 IV-IV' 절단선을 따라서 절취되어 제2 캐패시터의 상측 단면 구조를 나타내는 단면도들이다.
도 8 내지 도 19는 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치의 제조 방법을 도시하는 개략적인 단면도들이다.
도 20 내지 도 23은 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치들을 도시하는 개략적인 단면도들이다
도 24 내지 도 31은 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치의 제조 방법을 도시하는 개략적인 단면도들이다.
도 32는 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 33은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 34는 본 발명의 실시예에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
도 2는 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치를 도시하는 개략적인 단면도이다.
도 3은 본 발명의 일부 실시예들에 따른 도 2의 캐패시터 영역의 회로도이다.
도 4 내지 도 7은 도 2의 IV-IV' 절단선을 따라서 절취되어 제2 캐패시터의 상측 단면 구조를 나타내는 단면도들이다.
도 8 내지 도 19는 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치의 제조 방법을 도시하는 개략적인 단면도들이다.
도 20 내지 도 23은 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치들을 도시하는 개략적인 단면도들이다
도 24 내지 도 31은 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치의 제조 방법을 도시하는 개략적인 단면도들이다.
도 32는 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 33은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 34는 본 발명의 실시예에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치(1)를 나타내는 개략적인 회로도이다.
도 1을 참조하면, 상변화 메모리 장치(1)는 상변화 메모리 어레이(2), 로우 디코더(3a), 칼럼 디코더(3b), 및 제어 회로(4)를 포함할 수 있다.
상변화 메모리 어레이(2)는 매트릭스 형태로 배열되고, 메모리 부분(5)과 엑세스 부분(6)을 각각 포함하는 복수의 메모리 소자의 단위 셀들(7)을 포함한다.
메모리 부분(5)은 상변화 물질(phase-change materials), 강유전체 물질(ferroelectric materials) 또는 자성체 물질(magnetic materials)을 포함할 수 있다. 메모리 부분(5)은 비트 라인(미도시)을 통해 공급되는 전류의 양에 따라 상태가 결정될 수 있다. 이하에 개시되는 본 발명의 실시예들에서는 메모리 부분(5)의 메모리 소자로서 상변화 물질을 포함하는 PRAM(Phase-change Random Access Memory)을 예로 들어 설명하기로 한다. 그러나, 본 발명의 기술적 사상은 이에 제한되지 않으며, RRAM(Resistance Random Access Memory), FRAM(Ferroelectric RAM) 및 MRAM(Magnetic RAM) 등에도 적용될 수 있음은 이해하여야 한다.
메모리 부분(5)이 상변화 물질층을 포함하는 경우에 있어서, 상기 상변화 물질층을 결정화 온도(crystallization temperature)와 용융점(melting point) 사이의 온도로 일정 시간 가열한 후에 서서히 냉각하면, 상기 상변화 물질층은 결정 상태가 된다. 이러한 결정 상태를 셋 상태(set state)라고 지칭하며, 데이터 '0'이 저장된 상태일 수 있다. 반면, 상기 상변화 물질층을 상기 용융점 이상의 온도로 가열한 후에 급냉하면, 상기 상변화 물질층은 비정질 상태가 된다. 이러한 비정질 상태를 리셋 상태(reset state)라고 지칭하며, 데이터 '1'이 저장된 상태일 수 있다. 따라서, 상기 상변화 물질층에 전류를 공급하여 상기 상변화 물질층의 상태에 따라 데이터를 저장하고, 상기 상변화 물질층의 저항 값을 측정하여 데이터를 독취할 수 있다. 한편, 상기 상변화 물질층의 가열 온도는 전류의 양에 비례하는데, 전류의 양이 증가할수록 높은 집적도의 달성은 어려워진다. 그리고, 비정질 상태(리셋 상태)로의 변환은 결정질 상태(셋 상태)로의 변환보다 많은 전류량이 요구되므로, 메모리 장치의 소비 전력이 증가한다. 따라서, 이러한 많은 전류량을 안정적으로 공급하기 위하여, 고 용량의 캐패시터가 요구된다. 본 발명의 기술적 사상에서는 상기 캐패시터가 제어 회로(4)에 의하여 제공될 수 있다.
엑세스 부분(6)은 워드 라인의 전압에 따라 메모리 부분(5)으로의 전류 공급을 제어한다. 엑세스 부분(6)은 다이오드(diode), 바이폴라(bipolar) 트랜지스터, 또는 모스(MOS) 트랜지스터일 수 있다.
또한, 복수의 메모리 소자의 단위 셀들(7)은 제1 어드레스 라인(8a)과 제2 어드레스 라인(8b)에 전기적으로 연결된다. 제1 어드레스 라인(8a)과 제2 어드레스 라인(8b)은 일정한 각도를 가지고 2차원적으로 배열되며, 상기 일정한 각도는 수직일 수 있으나 이에 한정되는 것은 아니다. 제1 어드레스 라인(8a)과 제2 어드레스 라인(8b) 중 하나는 비트 라인일 수 있고, 다른 하나는 워드 라인일 수 있다.
로우 디코더(3a)는 제1 어드레스 라인(8a)을 통하여 상변화 메모리 어레이(2)와 통신할 수 있다. 칼럼 디코더(3b)는 제2 어드레스 라인(8b)을 통하여 상변화 메모리 어레이(2)와 통신할 수 있다.
제어 회로(4)는 로우 어드레스 신호를 로우 디코더(3a)에 전달하고, 로우 디코더(3a)는 상기 로우 어드레스 신호를 디코딩하고, 상기 디코딩된 로우 어드레스 신호를 제1 어드레스 라인(8a)을 통하여 상변화 메모리 어레이(2)에 전달할 수 있다. 또한, 제어 회로(4)는 칼럼 어드레스 신호를 칼럼 디코더(3b)에 전달하고, 칼럼 디코더(3b)는 상기 칼럼 어드레스 신호를 디코딩하고, 상기 디코딩된 칼럼 어드레스 신호를 제2 어드레스 라인(8b)을 통하여 상변화 메모리 어레이(2)에 전달할 수 있다. 도시되지는 않았지만, 로우 디코더(3a)와 제어 회로(4) 사이에 또는 칼럼 디코더들(273)와 제어 회로(4) 사이에 감지 증폭기(미도시) 및/또는 페이지 버퍼(미도시)를 더 포함할 수 있다.
제어 회로(4)는 전력 회로부(9)를 더 포함할 수 있다. 전력 회로부(9)는 상변화 메모리 어레이(2)에 전류 및/또는 전압을 안정적으로 제공하는 기능을 수행할 수 있고, 또한, 외부 전압을 상변화 메모리 어레이(2)가 요구하는 수준에 맞도록 승압 또는 감압할 수 있다. 또한, 전력 회로부(9)는 높은 전류 및/또는 전압의 안정적인 제공을 위하여 캐패시터를 포함할 수 있다. 본 발명의 기술적 사상은 전력 회로부(9)에 포함되는 캐패시터를 적층형으로 구현함으로써, 고용량 및 집적화된 캐패시터 구조체를 제공할 수 있다.
도 2는 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치(100)를 도시하는 개략적인 단면도이다.
도 2를 참조하면, 상변화 메모리 장치(100)는 제1 영역(I)에 위치한 상변화 메모리 구조체(10)와 제2 영역(II)에 위치한 캐패시터 구조체(20)를 포함한다. 제1 영역(I)은 상변화 메모리 어레이(1, 도 1 참조)가 형성되는 영역일 수 있고, 예를 들어 셀 영역으로 지칭될 수 있다. 제2 영역(II)은 제어 회로(4, 도 1 참조)가 형성되는 영역일 수 있고, 예를 들어 전력 회로부(9, 도 1 참조)가 형성되는 영역일 수 있고, 예를 들어 주변 영역으로 지칭될 수 있다. 예를 들어, 제2 영역(II)은 본 발명의 기술적 사상에 따른 적층형 캐패시터 구조체가 형성되는 영역일 수 있다.
이하에서는 제1 영역(I)에 위치한 상변화 메모리 구조체(10)에 포함되는 구조물들에 대하여 설명하기로 한다.
상변화 메모리 구조체(10)는 기판(102)의 일부 영역 상에 위치하는 다이오드(140)와 스토리지 구조체(150)를 포함할 수 있다. 스토리지 구조체(150)는 도 1의 메모리 부분(5)에 상응할 수 있고, 다이오드(140)는 도 1의 엑세스 부분(6)에 상응할 수 있다. 또한, 다이오드(140)를 대신하여 트랜지스터를 포함하는 경우도 본 발명의 기술적 사상에 포함된다.
기판(102)에는 소자 분리층(110)이 위치할 수 있다. 기판(102) 및 소자 분리층(110) 상에는 제1 층간 절연층(120)이 위치한다. 다이오드(140)는 소자 분리층(110) 사이의 기판(102)의 일부 영역 상에 위치할 수 있고, 또한 제1 층간 절연층(120) 내에 위치할 수 있다. 다이오드(140)는 서로 다른 도전형의 제1 도전형층(142) 및 제2 도전형층(144)을 포함할 수 있고, 이에 따라 다이오드의 기능을 수행할 수 있다.
제1 층간 절연층(120) 상에는 제2 층간 절연층(160)이 위치할 수 있다. 스토리지 구조체(150)는 제2 층간 절연층(160) 내에 위치할 수 있고, 또한 다이오드(140) 상에 전기적으로 연결되도록 위치할 수 있다. 스토리지 구조체(150)는 하부 전극(152), 상변화 물질층(154), 및 상부 전극(156)을 포함할 수 있다. 하부 전극(152)과 상부 전극(156) 사이에 개재된 상변화 물질층(154)의 물질 상태에 따라서 데이터가 저장될 수 있다.
제2 층간 절연층(160) 상에 제3 층간 절연층(170)이 위치할 수 있다. 제3 층간 절연층(170) 상에 비트 라인(180)이 위치할 수 있다. 비트 라인 콘택 플러그(182)는 제3 층간 절연층(170) 내에 위치할 수 있고, 스토리지 구조체(150)와 비트 라인(180)을 전기적으로 연결할 수 있다.
이하에서는 제2 영역(II)에 위치한 캐패시터 구조체(20)에 포함되는 구조물들에 대하여 설명하기로 한다.
캐패시터 구조체(20)는 기판(102)의 일부 영역 상에 위치하고 제1 캐패시터(210) 및 제2 캐패시터(240)를 포함할 수 있다. 제2 캐패시터(240)는 제1 캐패시터(210) 상에 적층형으로 위치할 수 있고, 서로 전기적으로 병렬 연결될 수 있다. 제1 캐패시터(210) 및 제2 캐패시터(240)는 도 1의 제어 회로(4)에 포함된 회로 부재들 중 하나일 수 있고, 예를 들어 도 1의 전력 회로부(9)에 포함될 수 있다.
제1 캐패시터(210)는 제1 하부 도전층(212), 제1 유전층(214), 및 제1 상부 도전층(216)을 포함할 수 있다. 제1 유전층(214)은 제1 하부 도전층(212)과 제1 상부 도전층(216) 사이에 개재될 수 있다. 제1 하부 도전층(212)는 기판(102)의 일부 영역, 예를 들어 기판(102)의 상측 영역으로 구성될 수 있다. 또는, 도시되지는 않았지만, 제1 하부 도전층(212)는 기판(102) 상에 금속과 같은 전도성 물질을 형성하여 구성할 수 있다. 제1 캐패시터(210)에 있어서, 제1 하부 도전층(212) 및 제1 상부 도전층(216)은 기판(102)을 기준으로 수직으로 연장되고, 제1 유전층(214)을 사이에 두고 서로 연결되지 않는다. 따라서, 제1 캐패시터(210)는 수직형 핑거(finger) 형상을 가질 수 있다. 그러나, 이는 예시적이며, 제1 캐패시터(210)가 평판형 형상을 가지는 경우도 본 발명의 기술적 사상에 포함된다.
제2 캐패시터(240)는 제1 캐패시터(210) 상에 적층형으로 위치할 수 있다. 제2 캐패시터(240)는 캐패시터 층간 절연층(220) 내에 위치할 수 있다. 제2 캐패시터(240)는 제2 하부 도전층(242), 제2 유전층(244), 및 제2 상부 도전층(246)을 포함할 수 있다. 제2 유전층(244)은 제2 하부 도전층(242)과 제2 상부 도전층(246) 사이에 개재될 수 있다. 제2 캐패시터(240)에 있어서, 제2 하부 도전층(242) 및 제2 상부 도전층(246)은 기판(102)을 기준으로 수직으로 연장되고, 제2 유전층(244)을 사이에 두고 서로 연결되지 않는다. 따라서, 제2 캐패시터(240)는 수직형 핑거 형상을 가질 수 있다.
제2 캐패시터(240)의 제2 하부 도전층(242)은 제1 캐패시터(210)의 제1 상부 도전층(216)과 전기적으로 및/또는 물리적으로 연결될 수 있다. 또한, 제1 상부 도전층(216)의 상측 영역은 제2 유전층(244)과 접촉할 수 있고, 이에 따라 제1 상부 도전층(216)의 상측 영역은 제2 하부 도전층(242)과 함께 제2 캐패시터(240)의 하부 전극으로서 기능을 수행할 수 있다. 또한, 제1 상부 도전층(216)과 제2 하부 도전층(242)은 일체형으로(integrally) 구성될 수 있다.
제2 캐패시터(240)의 제2 상부 도전층(246)은 제1 콘택 플러그(250)를 통하여 제1 하부 도전층(212)과 전기적으로 연결될 수 있다. 제1 콘택 플러그(250)는 캐패시터 층간 절연층(220), 제1 상부 도전층(216), 및 제1 유전층(214)을 관통하여 형성될 수 있다. 제1 콘택 플러그(250)는 측벽 절연층(252)에 의하여 제1 상부 도전층(216)과 절연될 수 있다.
즉, 제1 캐패시터(210)의 제1 상부 도전층(216)은 제2 캐패시터(240)의 제2 하부 도전층(242)과 전기적으로 연결되고, 제1 캐패시터(210)의 제1 하부 도전층(212)은 제2 캐패시터(240)의 제2 상부 도전층(246)과 전기적으로 연결된다. 이에 따라, 제1 캐패시터(210)와 제2 캐패시터(240)는 서로 병렬연결된다.
또한, 제1 캐패시터(210) 및 제2 캐패시터(240)는 상변화 메모리 구조체(10)과 전기적으로 연결될 수 있다. 예를 들어, 제1 캐패시터(210) 및 제2 캐패시터(240)는 기판(102)을 통하여 상변화 메모리 구조체(10)의 다이오드(140) 및/또는 스토리지 구조체(150)와 전기적으로 연결될 수 있다. 또는 제1 캐패시터(210) 및 제2 캐패시터(240)는 배선 라인(280) 및 비트 라인(180)을 통하여 상변화 메모리 구조체(10)의 다이오드(140) 및/또는 스토리지 구조체(150)와 전기적으로 연결될 수 있다.
배선 라인(280)과 제2 캐패시터(240) 사이에는 제4 층간 절연층(270)이 개재될 수 있고, 배선 라인(280)은 배선 라인 콘택 플러그(282)을 통하여 제2 캐패시터(240)의 제2 상부 도전층(246)과 전기적으로 연결될 수 있다. 배선 라인(280)은 비트 라인(180)과 전기적으로 연결되거나 다른 소자와 전기적으로 연결될 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 도 2의 캐패시터 구조체(20)의 회로도이다. 도 3에서, "A"는 기판(102)으로의 전기적 연결 관계를 나타내고, "B"는 상변화 메모리 구조체(10)로의 전기적 연결 관계를 나타낸다. 또한, "C210"은 제1 캐패시터(210)의 캐패시턴스이고, "C240"은 제2 캐패시터(240)의 캐패시턴스이다.
도 3을 참조하면, 본 발명의 일부 실시예에 따른 캐패시터 구조체(20)의 전체 캐패시턴스(Ctotal)는 하기의 수학식 1과 같다.
즉, 제1 캐패시터(210)와 제2 캐패시터(240)가 병렬로 연결됨으로써, 제1 캐패시터(210)의 전체 캐패시턴스(Ctotal)는 제1 캐패시터(210)의 캐패시턴스(C210)와 제2 캐패시터(240)의 캐패시턴스(C240)의 합이 될 수 있다.
또한, 도 2에 도시된 바와 같이, 제1 캐패시터(210) 상에 제2 캐패시터(240)가 적층되어 위치함으로써, 보다 작은 면적에 더 큰 캐패시턴스를 갖는 캐패시터 영역을 형성할 수 있다. 이에 따라, 상변화 메모리 장치(100)는 경박단소화를 구현할 수 있다.
도 4 내지 도 7은 도 2의 IV-IV' 절단선을 따라서 절취되어 제2 캐패시터(240)의 상측 단면 구조를 나타내는 단면도들이다.
도 4를 참조하면, 제2 캐패시터(240)는 제2 하부 도전층(242), 제2 유전층(244), 및 제2 상부 도전층(246)을 포함한다. 도 2를 함께 참조하면, 제2 하부 도전층(242)은 제1 상부 도전층(216)으로부터 상측 방향으로, 즉 기판(102)으로부터 멀어지는 방향으로 돌출되는 형상을 가진다. 반면, 제2 상부 도전층(246)은 기판(102)을 향하여 돌출되는 형상을 가진다. 제2 유전층(244)은 제2 하부 도전층(242)과 제2 상부 도전층(246) 사이에 개재된다. 제2 상부 도전층(246)과 제2 하부 도전층(242)은 제2 유전층(244) 및 캐패시터 층간 절연층(220)에 의하여 전기적으로 절연될 수 있다. 제2 하부 도전층(242)과 제2 상부 도전층(246)은 서로 물리적으로 및/또는 전기적으로 연결되지 않으며, 핑거 형상으로 서로 엇갈리도록 형성된다.
도 4에 있어서, 제2 하부 도전층(242)은 자신의 측면에서는 서로 연결되지 않는다. 도 2에 도시된 바와 같이, 제2 하부 도전층(242)은 제1 상부 도전층(216)을 통하여 자신의 하측 부분에서 전기적으로 및/또는 물리적으로 연결될 수 있다. 제2 상부 도전층(246)은 자신의 측면에서는 서로 연결되지 않는다. 도 2에 도시된 바와 같이, 제2 상부 도전층(246)은 자신의 상측 부분에서 전기적으로 및/또는 물리적으로 연결될 수 있다.
도 5를 참조하면, 제2 하부 도전층(242)은 일측면에 하부 측면 연결부(243)를 더 포함할 수 있다. 하부 측면 연결부(243)를 통하여 제2 하부 도전층(242)은 상기 일측면에서 전기적으로 및/또는 물리적으로 연결될 수 있다. 상술한 바와 같이, 제2 하부 도전층(242)은 제1 상부 도전층(216)을 통하여 자신의 하측 부분에서도 전기적으로 및/또는 물리적으로 연결될 수 있다. 또는, 제2 하부 도전층(242)은 제1 상부 도전층(216)과 전기적으로 절연되고, 이에 따라 자신의 하측 부분에서 전기적으로 및/또는 물리적으로 연결되지 않을 수 있다.
또한, 제2 상부 도전층(246)은 타측면에 상부 측면 연결부(247)를 더 포함할 수 있다. 상부 측면 연결부(247)를 통하여 제2 상부 도전층(246)은 상기 타측면에서 전기적으로 및/또는 물리적으로 연결될 수 있다. 하부 측면 연결부(243)와 상부 측면 연결부(247)는 서로 반대되도록 위치할 수 있다. 상술한 바와 같이, 제2 상부 도전층(246)은 자신의 상측 부분에서도 전기적으로 및/또는 물리적으로 연결될 수 있다. 또는, 제2 상부 도전층(246)은 자신의 상측 부분에서 전기적으로 및/또는 물리적으로 연결되지 않을 수 있다. 도 5에는 하부 측면 연결부(243)과 상부 측면 연결부(247)이 함께 형성되는 경우에 대하여 도시되어 있으나, 이는 예시적이며, 하부 측면 연결부(243) 및 상부 측면 연결부(247) 중 어느 하나만이 형성되는 경우도 본 발명의 기술적 사상에 포함된다.
도 6을 참조하면, 제2 하부 도전층(242)은 양측면에 하부 측면 연결부(243)를 더 포함할 수 있다. 하부 측면 연결부(243)를 통하여 제2 하부 도전층(242)은 상기 양측면에서 전기적으로 및/또는 물리적으로 연결될 수 있다. 또한, 상술한 바와 같이, 제2 하부 도전층(242)은 제1 상부 도전층(216)을 통하여 자신의 하측 부분에서도 전기적으로 및/또는 물리적으로 연결될 수 있다. 또는, 제2 하부 도전층(242)은 제1 상부 도전층(216)과 전기적으로 절연되고, 이에 따라 자신의 하측 부분에서 전기적으로 및/또는 물리적으로 연결되지 않을 수 있다. 제2 상부 도전층(246)은 도 4와 같은 방식으로 자신의 상측 부분에서 전기적으로 및/또는 물리적으로 연결될 수 있다.
도 7을 참조하면, 제2 상부 도전층(246)은 양측면에 상부 측면 연결부(247)를 더 포함할 수 있다. 상부 측면 연결부(247)를 통하여 제2 상부 도전층(246)은 상기 양측면에서 전기적으로 및/또는 물리적으로 연결될 수 있다. 상술한 바와 같이, 제2 상부 도전층(246)은 자신의 상측 부분에서도 전기적으로 및/또는 물리적으로 연결될 수 있다. 또는, 제2 상부 도전층(246)은 자신의 상측 부분에서 전기적으로 및/또는 물리적으로 연결되지 않을 수 있다. 제2 하부 도전층(242)은 도 4와 같은 방식으로 제1 상부 도전층(216)을 통하여 자신의 하측 부분에서 전기적으로 및/또는 물리적으로 연결될 수 있다.
도 8 내지 도 19는 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치(100)의 제조 방법을 도시하는 개략적인 단면도들이다.
도 8을 참조하면, 제1 영역(I)과 제2 영역(II)을 포함하는 기판(102)을 준비한다. 기판(102)은 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 지르코늄 산화물 또는 하프늄 산화물을 포함하는 유전층, 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄(Al), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 및/또는 티타늄 알루미늄 질화물(TiAlN)을 포함하는 도전층, 또는 실리콘(Si), 실리콘-게르마늄(SiGe), 및/또는 실리콘 카바이드(SiC)로 이루어진 반도체층을 포함할 수 있다. 또한, 기판(102)은 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층을 포함할 수 있다. 또한, 도시되지는 않았지만, 기판(102)은 워드 라인(word line, 미도시), 비트 라인 (bit line, 미도시), 또는 다른 반도체 소자들을 더 포함할 수 있다.
이어서, 기판(102)의 일부 영역을 제거하여, 제1 영역(I)에 제1 트랜치(104)를 형성하고, 제2 영역(II)에 제2 트렌치(204)를 형성한다. 제1 트랜치(104) 및 제2 트렌치(204)는 리소그래피 공정 및 식각 공정을 이용하여 형성할 수 있다. 제1 트랜치(104) 및 제2 트렌치(204)는 동일한 공정에서 형성하거나 또는 다른 공정에서 형성할 수 있다. 또한, 제1 트랜치(104) 및 제2 트렌치(204)는 동일한 치수들, 예를 들어 동일한 깊이 및/또는 폭을 가지거나, 서로 다른 치수들을 가질 수 있다. 또한, 제2 영역(II)에 위치하는 기판(102)은 불순물을 포함할 수 있고, 이에 따라 전도성을 가질 수 있다. 예를 들어, 기판(102)의 상부 영역(212)은 불순물을 포함하도록 도핑될 수 있고, 이러한 상부 영역(212)은 제2 트렌치(204)의 바닥과 측벽에 위치할 수 있다. 이와 같이 도전성을 가지는 상부 영역(212)은 캐패시터의 하부 전극으로서 기능할 수 있으며, 이하에서는 상부 영역(212)을 제1 하부 도전층(212)으로 지칭하기로 한다. 또한, 도시되지는 않았지만 제1 영역(I)에 위치하는 기판(102)은 불순물을 포함하는 불순물 영역(미도시)를 포함할 수 있다.
도 9를 참조하면, 제1 트렌치(104)를 충전하는 소자 분리층(110)을 형성한다. 또한, 제2 트랜치(204)의 바닥과 측벽을 라이닝하는 제1 유전층(214)를 형성한다. 또한, 소자 분리층(110)과 제1 유전층(214)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 또한, 제1 유전층(214)은 고유전율 물질(high-k)을 포함할 수 있고, 예를 들어 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 및 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 및 하프늄 알루미늄 산화물(HfAlO) 등을 포함할 수 있다. 소자 분리층(110)과 제1 유전층(214)은 동일한 물질로 형성되거나 서로 다른 물질로 형성될 수 있다. 소자 분리층(110)과 제1 유전층(214)은 동일한 공정에서 형성하거나 또는 다른 공정에서 형성할 수 있다. 또한, 제1 유전층(214)은 제2 트랜치(204)를 완전히 충전하지 않도록 제2 트랜치(204)의 바닥과 측벽을 라이닝하여 형성하거나, 또는 제2 트랜치(204)을 절연물로 완전히 충전한 후 상기 절연물의 일부를 제거하여 형성할 수 있다. 소자 분리층(110)과 제1 유전층(214)은 스퍼터링(sputtering), 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 또는 원자층 증착법(atomic layer deposition, ALD) 등을 이용하여 수행할 수 있으며, 또한 포토리소그래피 방법, 식각 방법, 화학 기계적 연마(chemical mechanical polishing, CMP) 또는 건식 식각을 이용한 평탄화 공정을 수행하여 형성할 수 있다. 또한, 하기에 설명되는 다른 어떠한 층에 대하여 상기 방법들을 적용하는 경우도 본 발명의 기술적 사상에 포함된다.
도 10을 참조하면, 제1 유전층(214) 상에 제1 상부 도전층(216)을 형성한다. 제1 상부 도전층(216)은 제2 트랜치(204)를 충전할 수 있다. 제1 상부 도전층(216)은 전도성 물질을 포함할 수 있다. 제1 상부 도전층(216)은, 예를 들어 폴리실리콘을 포함할 수 있다. 또한, 제1 상부 도전층(216)은, 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속, 또는 티타늄 텅스텐(TiW), 티타늄 알루미늄(TiAl)과 같은 합금, 또는 이들의 질화물들을 포함할 수 있다. 본 실시예에서는, 제1 상부 도전층(216)이 폴리 실리콘을 포함하는 경우에 대하여 설명하기로 한다. 제1 상부 도전층(216)은 상술한 방법을 이용하여 형성하거나, 또는 제1 유전층(214)으로부터 에피택셜하게 성장시켜 형성할 수 있다.
제1 하부 도전층(212), 제1 유전층(214), 및 제1 상부 도전층(216)은 제1 캐패시터(210)를 구성할 수 있다. 제1 유전층(214)은 제1 하부 도전층(212)과 제1 상부 도전층(216) 사이에 개재되어, 제1 하부 도전층(212)과 제1 상부 도전층(216)을 전기적으로 절연할 수 있다. 제1 캐패시터(210)는 핑거 타입으로 형성되는 것으로 도시되어 있으나, 이는 예시적이며 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 또한, 도 4 내지 도 7에 도시된 제2 하부 도전층(242) 및 제2 상부 도전층(246)의 실시예들과 유사하게, 제1 하부 도전층(212) 및 제1 상부 도전층(216)은 각각 자신의 측면에서 전기적으로 및/또는 물리적으로 연결되거나 또는 연결되지 않는 경우도 본 발명의 기술적 사상에 포함된다.
도 11을 참조하면, 제1 영역(I)의 기판(102) 상에 제1 층간 절연층(120)을 형성한다. 또한, 제2 영역(II)의 제1 캐패시터(210) 상에 캐패시터 층간 절연층(220)을 형성한다. 제1 층간 절연층(120)은 소자 분리층(110)을 덮을 수 있다. 또한, 캐패시터 층간 절연층(220)은 제1 상부 도전층(216)을 덮을 수 있다. 제1 층간 절연층(120) 및 캐패시터 층간 절연층(220)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 제1 층간 절연층(120) 및 캐패시터 층간 절연층(220)은 동일한 물질로 형성되거나 서로 다른 물질로 형성될 수 있다. 제1 층간 절연층(120) 및 캐패시터 층간 절연층(220)은 동일한 공정에서 형성하거나 또는 다른 공정에서 형성할 수 있다. 제1 층간 절연층(120) 및 캐패시터 층간 절연층(220)을 형성한 후에, 제1 층간 절연층(120) 및 캐패시터 층간 절연층(220)을 평탄화하는 공정을 더 수행할 수 있다.
도 12를 참조하면, 제1 층간 절연층(120)의 일부 영역을 제거하여, 소자 분리층(110) 사이의 기판(102)을 노출하는 제1 개구부(124)를 형성한다. 또한, 및 캐패시터 층간 절연층(220)의 일부 영역을 제거하여, 제1 상부 도전층(216)을 노출하는 제2 개구부(224)를 형성한다. 제1 개구부(124) 및 제2 개구부(224)는 리소그래피 공정 및 식각 공정을 이용하여 형성할 수 있다. 제1 개구부(124) 및 제2 개구부(224)는 동일한 공정에서 형성하거나 또는 다른 공정에서 형성할 수 있다. 또한, 제1 개구부(124) 및 제2 개구부(224)는 동일한 치수들, 예를 들어 동일한 깊이 및/또는 폭을 가지거나, 서로 다른 치수들을 가질 수 있다.
도 13을 참조하면, 제1 개구부(124)와 제2 개구부(224)를 충전하는 충전층(130, 230)을 형성한다. 충전층(130, 230)은 예를 들어 폴리 실리콘을 포함할 수 있다. 충전층(130, 230)은 증착 방법을 이용하거나 또는 성장 방법을 이용하여 형성할 수 있다. 예를 들어, 기판(102) 상에 성장하는 제1 영역(I)의 충전층(130)은 결정질 실리콘을 포함할 수 있다. 반면, 폴리 실리콘으로 구성된 제1 상부 도전층(216) 상에 성장하는 제2 영역(II)의 충전층(230)은 비정질 실리콘을 포함할 수 있다.
도 14를 참조하면, 제1 영역(I)의 충전층(130)을 이용하여 다이오드(140)를 형성한다. 다이오드(140)는 서로 반대의 도전형을 가지는 제1 도전형층(142)과 제2 도전형층(144)을 포함할 수 있다. 예를 들어, 제1 도전형층(142)이 p-형 도전형을 포함하고 제2 도전형층(144)은 n-형 도전형을 포함할 수 있고, 또는 이와 반대일 수 있다. 제1 도전형층(142)은 기판(102) 내에 제1 도전형 물질을 미리 도핑하고 충전층(130)을 형성한 후에 기판(102)으로부터 상기 제1 도전형 물질의 확산에 의하여 형성할 수 있다. 제2 도전형층(144)은 충전층(130) 상에 제2 도전형 물질층(미도시)을 형성한 후에 상기 제2 도전형 물질층(미도시)으로부터 상기 제2 도전형 물질의 확산에 의하여 형성할 수 있다. 또는, 제1 도전형층(142) 및/또는 제2 도전형층(144)은 이온주입에 의하여 형성할 수 있다.
반면, 제2 영역(II)의 충전층(230)에 불순물을 도핑하여 도핑된 충전층(232)을 형성한다. 상기 불순물은 상기 제1 도전형 물질을 포함하거나 또는 상기 제2 도전형 물질을 포함할 수 있다. 도핑된 충전층(232)은 전도성을 가질 수 있다.
도 15를 참조하면, 도핑된 충전층(232)의 일부 영역을 제거하여 제1 캐패시터(210)의 제1 상부 도전층(216)을 노출하는 제3 개구부(234)를 형성한다. 잔존하는 도핑된 충전층(232)은 캐패시터 층간 절연층(220)의 측벽을 덮을 수 있고, 제2 하부 도전층(242)을 형성한다. 제2 하부 도전층(242)은 제1 상부 도전층(216)과 전기적으로 연결될 수 있고, 따라서 제2 하부 도전층(242)은 제1 상부 도전층(216)을 통하여 전기적으로 서로 연결될 수 있다. 본 공정이 수행되는 동안 제1 영역(I)에 변화를 방지하기 위하여, 제1 영역(I)은 마스크층(미도시)에 의하여 덮일 수 있다.
도 16을 참조하면, 제1 상부 도전층(216) 상에 및 제2 하부 도전층(242) 상에 제2 유전층(244)을 형성한다. 즉, 제2 유전층(244)은 제3 개구부(234)의 바닥 및 측벽에 위치할 수 있고, 또한 제2 하부 도전층(242)의 최상면을 덮을 수 있다. 또한, 제2 유전층(244)은 캐패시터 층간 절연층(220)의 최상면을 덮을 수 있다. 제2 유전층(244)은 제3 개구부(234)를 완전히 충전하지 않도록 제3 개구부(234)의 바닥과 측벽을 라이닝하여 형성하거나, 또는 제3 개구부(234)을 절연물로 완전히 충전한 후 상기 절연물의 일부를 제거하여 형성할 수 있다. 제2 유전층(244)은 제1 유전층(214)과 유사한 물질 및/또는 유사한 방법으로 형성할 수 있다. 제2 유전층(244) 내에는 제4 개구부(236)가 위치한다. 제2 유전층(244)은 제1 영역(I)의 제1 층간 절연층(120) 및 다이오드(140) 상에도 함께 형성될 수 있고, 이러한 경우에는 후속의 공정에서 제1 영역(I) 상에 형성된 제2 유전층(244)을 제거한다.
도 17을 참조하면, 제2 유전층(244) 상에 제2 상부 도전층(246)을 형성한다. 제2 상부 도전층(246)은 제4 개구부(236)를 충전할 수 있다. 제2 상부 도전층(246)은 전도성 물질을 포함할 수 있다. 제2 상부 도전층(246)은, 예를 들어 폴리실리콘을 포함할 수 있다. 또한, 제2 상부 도전층(246)은, 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속, 또는 티타늄 텅스텐(TiW), 티타늄 알루미늄(TiAl)과 같은 합금, 또는 이들의 질화물들을 포함할 수 있다.
제2 하부 도전층(242), 제2 유전층(244), 및 제2 상부 도전층(246)은 제2 캐패시터(240)를 구성할 수 있다. 제2 유전층(244)은 제2 하부 도전층(242)과 제2 상부 도전층(246) 사이에 개재되어, 제2 하부 도전층(242)과 제2 상부 도전층(246)을 전기적으로 절연한다. 또한, 도 4 내지 도 7에 도시된 바와 같이, 제2 하부 도전층(242) 및 제2 상부 도전층(246)은 각각 자신의 측면에서 전기적으로 및/또는 물리적으로 연결되거나 또는 연결되지 않는 경우도 본 발명의 기술적 사상에 포함된다.
도 18을 참조하면, 제2 상부 도전층(246)과 제1 하부 도전층(212)을 전기적으로 연결하는 제1 콘택 플러그(250)를 형성한다. 제1 콘택 플러그(250)는 측벽 절연층(252)에 의하여 제1 상부 도전층(216)으로부터 절연된다. 제1 콘택 플러그(250)는, 기판(102)을 노출하는 개구부(미도시)를 형성하고 상기 개구부의 측벽의 일부에 측벽 절연층(252)을 형성한 후, 상기 개구부를 전도성 물질로 충전함으로써, 형성할 수 있다. 또는, 제1 콘택 플러그(250)는 도 12 내지 도 17을 참조하여 설명한 공정과 함께 형성될 수 있다.
도 19를 참조하면, 다이오드(140) 상에 상변화 물질을 포함하는 스토리지 구조체(150)를 형성한다. 스토리지 구조체(150)는 하부 전극(152), 상변화 물질층(154) 및 상부 전극(156)을 포함하고, 제2 층간 절연층(160) 내에 매립된다. 하부 전극(152)은 다이오드(140)와 전기적으로 연결된다. 상변화 물질층(154)은 하부 전극(152) 상에 위치하고, 하부 전극(152)과 전기적으로 연결된다. 상변화 물질층(154) 상에 상부 전극(156)이 위치하고, 상변화 물질층(154)은 상부 전극(156)과 전기적으로 연결된다.
하부 전극(152) 및/또는 상부 전극(156)은 탄소 질화물(CN), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오비윰 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 붕소 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 코발트 실리콘물(CoSi), 텅스텐 실리콘물(WSi), 텅스텐 실리콘 질화물(WSiN), 텅스텐 붕소 질화물(WBN), 지르코늄 알루미늄 질화물(ZrAlN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 산질화물(TiON), 티타늄 알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 탄탈륨 산질화물(TaON), 티타늄 탄질화물(TiCN), 또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다. 하부 전극(152) 및/또는 상부 전극(156)은 라인 형태로 연장된 형상을 가지거나 또는 분리된 다면체들이 배열된 어레이의 형상을 가질 수 있다. 또한, 하부 전극(152) 및/또는 상부 전극(156)은 그 내부가 다른 물질, 예를 들어 절연물로 채워진 고리형일 수 있다. 하부 전극(152)과 상부 전극(156)은 서로 동일한 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다.
상변화 물질층(154)은 상술한 바와 같이 다른 결정 상태에 의하여 데이터를 저장할 수 있는 상변화 물질, 예를 들어 칼코게나이드 물질을 포함할 수 있고, 예를 들어 Ge-Te, Ge-Sb-Te, Ge-Te-Se, Ge-Te-As, Ge-Te-Sn, Ge-Te-Ti, Ge-Bi-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Ge-Sb-Te-S, Ge-Te-Sn-O, Ge-Te-Sn-Au, Ge-Te-Sn-Pd, Sb-Te, Se-Te-Sn, Sb-Se-Bi, In-Se, In-Sb-Te, Sb-Se, 및 Ag-In-Sb-Te 중에 적어도 어느 하나를 포함할 수 있다. 또한, 상변화 물질층(154)은 금속 물질을 더 포함할 수 있다. 또한, 상변화 물질층(154)은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 중 적어도 어느 하나가 도핑될 수 있고, 상기 도핑에 의하여 메모리 소자의 구동 전류가 감소될 수 있다.
이어서, 후속 공정들을 진행하여 도 2의 상변화 메모리 장치(100)를 완성한다. 상기 후속 공정들은 제1 영역(I)에 비트 라인(180)을 형성하는 단계 및 제2 영역(II)에 배선 라인(280)을 형성하는 단계를 포함할 수 있다.
도 20 내지 도 23은 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치들(200, 300, 400, 500)을 도시하는 개략적인 단면도들이다. 도 2를 참조하여 설명한 실시예와 중복되는 설명은 생략하기로 한다.
도 20을 참조하면, 상변화 메모리 장치(200)는 적층된 제1 캐패시터(210)와 제2 캐패시터(240)를 포함한다. 제1 캐패시터(210)는 제1 하부 도전층(212), 제1 유전층(214), 및 제1 상부 도전층(216)을 포함할 수 있다. 제2 캐패시터(240)는 제2 하부 도전층(242), 제2 유전층(244), 및 제2 상부 도전층(246)을 포함할 수 있다. 제1 상부 도전층(216)은 복합층으로 구성되고, 예를 들어 기저층(217), 금속층(218) 및 씨드층(219)을 포함할 수 있다. 기저층(217)은 폴리 실리콘을 포함할 수 있고, 제1 유전층(214) 상에서 제2 트랜치(204, 도 8참조)를 충전할 수 있다. 금속층(218)은 기저층(217) 상에 위치할 수 있다. 금속층(218)은 금속을 포함할 수 있고, 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속, 또는 티타늄 텅스텐(TiW), 티타늄 알루미늄(TiAl)과 같은 합금, 또는 이들의 질화물들을 포함할 수 있다. 씨드층(219)은 금속층(218) 상에 위치할 수 있고, 제2 캐패시터(240)의 제2 하부 도전층(242)의 성장을 위하여 기능할 수 있다. 즉, 씨드층(219)은 폴리 실리콘을 포함할 수 있고, 씨드층(219)으로부터 성장한 폴리 실리콘이 제2 하부 도전층(242)을 형성할 수 있다. 제2 하부 도전층(242)은 씨드층(219)과 연결될 수 있고, 이에 따라 제2 하부 도전층(242)과 제1 상부 도전층(216)은 전기적으로 연결될 수 있다. 씨드층(219)은 금속층(218)을 노출시키지 않으므로, 후속의 공정에서 금속층(218)의 원하지 않는 식각이나 오염을 방지하는 기능을 수행할 수 있다. 씨드층(219)은 도 12의 제2 개구부(224)를 형성할 때에 금속층(218)을 노출하지 않도록, 식각 저지층의 기능을 수행할 수 있다. 제1 상부 도전층(216)이 금속층(218)을 포함함으로써, 제1 캐패시터(210) 및 제2 캐패시터(240)의 저항을 낮출 수 있다.
도 21을 참조하면, 상변화 메모리 장치(300)는 금속층(218) 및 씨드층(219)으로 구성된 제1 상부 도전층(216)을 포함할 수 있다. 금속층(218)은 제1 유전층(214) 상에서 제2 트랜치(204, 도 8참조)를 충전할 수 있다. 즉, 본 실시예는 기저층(217)이 생략되고 기저층(217)을 대신하여 금속층(218)이 제1 유전층(214) 상에 직접적으로 위치한다.
도 22를 참조하면, 상변화 메모리 장치(400)는 적층된 제1 캐패시터(210)와 제2 캐패시터(240)를 포함한다. 또한, 제1 캐패시터(210)는 제1 하부 도전층(212), 제1 유전층(214), 및 제1 상부 도전층(216)을 포함할 수 있다. 제2 캐패시터(240)는 제2 하부 도전층(242), 제2 유전층(244), 및 제2 상부 도전층(246)을 포함할 수 있다. 제1 상부 도전층(216)은 복합층으로 구성되고, 예를 들어 기저층(217) 및 금속층(218)을 포함할 수 있다. 또한, 상변화 메모리 장치(200)는 금속층(218) 상에 금속층(218)과 제2 하부 도전층(242)을 절연하는 절연층(290)을 더 포함할 수 있다. 절연층(290)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 절연층(290)은 금속층(218)을 노출시키지 않으므로, 후속의 공정에서 금속층(218)의 원하지 않는 식각이나 오염을 방지하는 기능을 수행할 수 있다. 절연층(290)은 도 12의 제2 개구부(224)를 형성할 때에 금속층(218)을 노출하지 않도록 식각 저지층의 기능을 수행할 수 있다. 절연층(290)은 금속층(218)과 제2 하부 도전층(242)을 전기적으로 연결하는 제2 콘택 플러그(255)를 더 포함할 수 있다. 제2 콘택 플러그(255)는 제2 하부 도전층(242)의 일부에만 연결될 수 있고, 이러한 경우에는 제2 하부 도전층(242)은, 도 5 또는 도 6에 도시된 바와 같이, 하부 측면 연결부(243, 도 5 또는 도 6 참조)에 의하여 자신의 측면에서 전기적으로 및/또는 물리적으로 연결될 수 있다. 또한, 도 22에 도시된 실시예에서 설명된 바와 같이, 기저층(217)이 생략되고 기저층(217)을 대신하여 금속층(218)이 제1 유전층(214) 상에 직접적으로 위치하는 경우도 본 발명의 기술적 사상에 포함된다.
도 23을 참조하면, 상변화 메모리 장치(500)는 제2 하부 도전층(242)에 전기적으로 연결되는 복수의 제2 콘택 플러그들(255)을 포함할 수 있다. 이러한 경우에는 제2 하부 도전층(242)은, 도 4 또는 도 7에 도시된 바와 같이, 금속층(218)을 통하여 자신의 하측 부분에서 전기적으로 및/또는 물리적으로 연결될 수 있다. 또한, 제2 하부 도전층(242)은, 도 5 또는 도 6에 도시된 바와 같이, 하부 측면 연결부(243)에 의하여 자신의 측면에서 전기적으로 및/또는 물리적으로 연결될 수 있다. 또한, 도 22에 도시된 실시예에서 설명된 바와 같이, 기저층(217)이 생략되고 기저층(217)을 대신하여 금속층(218)이 제1 유전층(214) 상에 직접적으로 위치하는 경우도 본 발명의 기술적 사상에 포함된다.
도 24 내지 도 31은 본 발명의 일부 실시예들에 따른, 상변화 메모리 장치(600)의 제조 방법을 도시하는 개략적인 단면도들이다. 도 8 및 도 9에서 설명된 단계를 수행한 후에, 도 24의 단계를 수행함에 유의한다.
도 24를 참조하면, 제1 유전층(214) 상에 제1 상부 도전층(216)을 형성한다. 제1 상부 도전층(216)은 기저층(217) 및 금속층(218)을 포함할 수 있다. 경우에 따라서는 제1 상부 도전층(216)은 금속층(218) 만을 포함할 수 있다. 제1 상부 도전층(216) 상에 절연층(290)을 형성한다. 그러나, 이는 예시적이며, 제1 상부 도전층(216)이 폴리 실리콘과 같은 하나의 물질로 구성되고, 금속층(218) 또는 절연층(290)이 형성되지 않는 경우도 본 발명의 기술적 사상에 포함된다.
도 25를 참조하면, 제2 영역(II)의 제1 캐패시터(210) 상에 캐패시터 층간 절연층(220)을 형성한다. 즉, 절연층(290) 상에 캐패시터 층간 절연층(220)을 형성한다. 절연층(290)과 캐패시터 층간 절연층(220)은 서로 다른 식각 선택비를 가질 수 있다.
도 26을 참조하면, 캐패시터 층간 절연층(220)의 일부 영역을 제거하여, 절연층(290)을 노출하는 제5 개구부(227)를 형성한다.
도 27을 참조하면, 제5 개구부(227)를 전도성 물질로 충전하여 도전층(228)을 형성한다. 도전층(228)은 절연층(290)으로부터 수직으로 연장된 돌출 형상을 가진다. 도전층(228)은 금속층(218) 및/또는 절연층(290)을 포함하는 경우에는 증착 방법을 이용하여 형성할 수 있다. 반면, 제1 상부 도전층(216)이 폴리 실리콘을 포함하는 경우에는, 도전층(228)은 제1 상부 도전층(216)으로부터 성장 방법에 의하여 형성될 수 있다.
도 28을 참조하면, 도전층(228) 사이의 캐패시터 층간 절연층(220)을 제거하여, 제6 개구부(229)를 형성한다.
도 29를 참조하면, 제6 개구부(229)를 유전물로 충전하여 제2 유전층(244a)을 형성한다. 또한, 도전층(228)은 제2 유전층(244a)에 의하여 전기적으로 절연된 제2 하부 도전층(242a)과 제2 상부 도전층(246a)을 구성할 수 있다. 하나의 제2 상부 도전층(246a)의 양측벽에 각각 제2 유전층(244a) 및 제2 하부 도전층(242a)이 형성될 수 있다. 제2 유전층(244a)은 제2 하부 도전층(242a)과 제2 상부 도전층(246a)의 상측을 덮도록 형성될 수 있다. 제2 하부 도전층(242a)은, 도 5 또는 도 6에 도시된 바와 같이, 하부 측면 연결부(243, 도 5 또는 도 6 참조)에 의하여 자신의 측면에서 전기적으로 및/또는 물리적으로 연결될 수 있다. 제2 하부 도전층(242a), 제2 유전층(244a), 및 제2 상부 도전층(246a)은 제2 캐패시터(240a)를 구성할 수 있다.
도 30을 참조하면, 제2 캐패시터(240a)의 제2 상부 도전층(246a)과 제1 캐패시터(210)의 제1 하부 도전층(212)을 전기적으로 연결하는 제1 콘택 플러그(250a)를 형성한다. 제1 콘택 플러그(250a)는 측벽 절연층(252a)에 의하여 제1 상부 도전층(216)으로부터 절연된다. 또한, 제2 캐패시터(240a)의 제2 하부 도전층(242a)과 제1 캐패시터(210)의 제1 상부 도전층(216)을 전기적으로 연결하는 제2 콘택 플러그(255a)를 형성한다. 제2 하부 도전층(242a)과 제2 상부 도전층(246a)의 연결 관계와 배치는 도 4 내지 도 7을 참조하여 설명한 실시예들을 적용할 수 있다.
도 31을 참조하면, 다이오드(140) 상에 상변화 물질을 포함하는 스토리지 구조체(150)를 형성하고, 제1 영역(I)에 비트 라인(180)을 형성하고, 제2 영역(II)에 배선 라인(280)을 형성하여, 상변화 메모리 장치(600)를 완성한다.
도 32는 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 32를 참조하면, 제어기(5100)와 메모리(5200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다. 메모리(5200)는 본 발명의 실시예들 중 어느 하나에 따른 상변화 메모리 장치를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 상변화 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응한 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(5200)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 33은 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 33을 참조하면, 시스템(6000)은 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(6100)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(6100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(6200)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(6200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(6200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(6300)는 제어기(6100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(6100)에서 처리된 데이터를 저장할 수 있다. 메모리(6300)는 본 발명의 실시예들 중 어느 하나에 따른 상변화 메모리 장치를 포함할 수 있다. 인터페이스(6400)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)는 버스(6500)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 34는 본 발명의 실시예에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치(7000)를 보여주는 사시도이다.
도 34를 참조하면, 전자 시스템(도 33의 6000)이 모바일 폰(7000)에 적용되는 예를 도시한다. 그밖에, 전자 시스템(도 33의 6000)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 상변화 메모리 장치,
102: 기판, 110: 소자 분리층, 120: 제1 층간 절연층,
140: 다이오드, 142: 제1 도전형층, 144: 제2 도전형층,
150: 스토리지 구조체, 152: 하부 전극, 154: 상변화 물질층,
156: 상부 전극, 160: 제2 층간 절연층, 170: 제3 층간 절연층,
180: 비트 라인, 182: 비트 라인 콘택 플러그,
210: 제1 캐패시터, 212: 제1 하부 도전층, 214: 제1 유전층,
216: 제1 상부 도전층, 220: 캐패시터 층간 절연층
240: 제2 캐패시터, 242: 제2 하부 도전층, 244: 제2 유전층,
246: 제2 상부 도전층, 250: 제1 콘택 플러그, 252: 측벽 절연층,
270: 제4 층간 절연층, 280: 배선 라인, 282: 배선 라인 콘택 플러그,
102: 기판, 110: 소자 분리층, 120: 제1 층간 절연층,
140: 다이오드, 142: 제1 도전형층, 144: 제2 도전형층,
150: 스토리지 구조체, 152: 하부 전극, 154: 상변화 물질층,
156: 상부 전극, 160: 제2 층간 절연층, 170: 제3 층간 절연층,
180: 비트 라인, 182: 비트 라인 콘택 플러그,
210: 제1 캐패시터, 212: 제1 하부 도전층, 214: 제1 유전층,
216: 제1 상부 도전층, 220: 캐패시터 층간 절연층
240: 제2 캐패시터, 242: 제2 하부 도전층, 244: 제2 유전층,
246: 제2 상부 도전층, 250: 제1 콘택 플러그, 252: 측벽 절연층,
270: 제4 층간 절연층, 280: 배선 라인, 282: 배선 라인 콘택 플러그,
Claims (10)
- 상변화 메모리 구조체; 및
상기 상변화 메모리 구조체와 전기적으로 연결되고, 적층되고 서로 전기적으로 병렬 연결된 제1 캐패시터와 제2 캐패시터를 포함하는 캐패시터 구조체;
를 포함하고,
상기 제1 캐패시터는 제1 하부 도전층, 제1 유전층, 및 제1 상부 도전층을 포함하고,
상기 제2 캐패시터는 제2 하부 도전층, 제2 유전층, 및 제2 상부 도전층을 포함하는 상변화 메모리 장치. - 제 1 항에 있어서,
상기 제1 하부 도전층과 상기 제2 상부 도전층을 전기적으로 연결하는 제1 콘택 플러그를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치. - 제 1 항에 있어서,
상기 제1 상부 도전층과 상기 제2 하부 도전층은 전기적으로 연결되도록 서로 접촉하는 것을 특징으로 하는 상변화 메모리 장치. - 제 1 항에 있어서,
상기 제2 하부 도전층은 자신의 측면에서 전기적으로 연결하는 하부 측면 연결부를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치. - 제 4 항에 있어서,
상기 하부 측면 연결부는 상기 제2 하부 도전층의 일측면 또는 양측면에 위치하는 것을 특징으로 하는 상변화 메모리 장치. - 제 1 항에 있어서,
상기 제2 상부 도전층은 자신의 측면에서 전기적으로 연결하는 상부 측면 연결부를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치. - 제 6 항에 있어서,
상기 상부 측면 연결부는 상기 제2 상부 도전층의 일측면 또는 양측면에 위치하는 것을 특징으로 하는 상변화 메모리 장치. - 상변화 메모리 구조체; 및
상기 상변화 메모리 구조체와 전기적으로 연결되고, 적층되고 서로 전기적으로 병렬 연결된 제1 캐패시터와 제2 캐패시터를 포함하는 캐패시터 구조체;
를 포함하고,
상기 제1 캐패시터는 제1 하부 도전층, 제1 유전층, 및 제1 상부 도전층을 포함하고,
상기 제2 캐패시터는 제2 하부 도전층, 제2 유전층, 및 제2 상부 도전층을 포함하고,
상기 제1 상부 도전층은 금속층을 포함하는 상변화 메모리 장치. - 제 8 항에 있어서,
상기 금속층 상에 상기 제2 하부 도전층과 상기 금속층을 절연하는 절연층을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치. - 제 8 항에 있어서,
상기 금속층과 상기 제2 하부 도전층을 전기적으로 연결하는 제2 콘택 플러그를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110053365A KR101817158B1 (ko) | 2011-06-02 | 2011-06-02 | 적층형 캐패시터를 포함하는 상변화 메모리 장치 |
| US13/433,448 US8581363B2 (en) | 2011-06-02 | 2012-03-29 | Phase-change memory device including a vertically-stacked capacitor and a method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110053365A KR101817158B1 (ko) | 2011-06-02 | 2011-06-02 | 적층형 캐패시터를 포함하는 상변화 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120134458A true KR20120134458A (ko) | 2012-12-12 |
| KR101817158B1 KR101817158B1 (ko) | 2018-01-11 |
Family
ID=47260985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110053365A KR101817158B1 (ko) | 2011-06-02 | 2011-06-02 | 적층형 캐패시터를 포함하는 상변화 메모리 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8581363B2 (ko) |
| KR (1) | KR101817158B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015057508A1 (en) * | 2013-10-16 | 2015-04-23 | Micron Technology, Inc. | Semiconductor structures including molybdenum nitride, molybdenum oxynitride or molybdenum-based alloy material, and method of making such structures |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101817158B1 (ko) * | 2011-06-02 | 2018-01-11 | 삼성전자 주식회사 | 적층형 캐패시터를 포함하는 상변화 메모리 장치 |
| US9082966B2 (en) | 2013-09-26 | 2015-07-14 | Micron Technology, Inc. | Methods of forming semiconductor devices and structures with improved planarization, uniformity |
| KR20160090582A (ko) * | 2015-01-22 | 2016-08-01 | 삼성전자주식회사 | 스마트 카드 및 상기 스마트 카드의 제조 방법 |
| US9922970B2 (en) | 2015-02-13 | 2018-03-20 | Qualcomm Incorporated | Interposer having stacked devices |
| KR20170125177A (ko) * | 2016-05-03 | 2017-11-14 | 삼성전자주식회사 | 정보 저장 소자 및 그 제조방법 |
| US10153196B1 (en) * | 2017-08-24 | 2018-12-11 | Micron Technology, Inc. | Arrays of cross-point memory structures |
| KR20210081436A (ko) * | 2018-11-19 | 2021-07-01 | 램 리써치 코포레이션 | 텅스텐을 위한 몰리브덴 템플릿들 |
| CN113366144B (zh) | 2019-01-28 | 2023-07-07 | 朗姆研究公司 | 金属膜的沉积 |
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| US11239418B2 (en) * | 2020-01-06 | 2022-02-01 | International Business Machines Corporation | Memory device having a ring heater |
| CN112670285A (zh) * | 2020-12-22 | 2021-04-16 | 复旦大学 | 三维集成结构及其制备方法 |
| CN112652621B (zh) * | 2020-12-22 | 2022-11-25 | 复旦大学 | 三维集成结构及其制造方法 |
| CN112908991B (zh) * | 2021-01-26 | 2022-09-13 | 复旦大学 | 三维集成结构及其制造方法 |
| CN112908992B (zh) * | 2021-01-26 | 2022-10-21 | 复旦大学 | 三维集成结构及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100641546B1 (ko) | 2004-12-16 | 2006-11-01 | 동부일렉트로닉스 주식회사 | 금속-절연체-금속 커패시터의 제조 방법 |
| KR101010945B1 (ko) | 2008-06-30 | 2011-01-25 | 주식회사 하이닉스반도체 | 펌핑 모스 커패시터 |
| KR20100044033A (ko) | 2008-10-21 | 2010-04-29 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| KR101817158B1 (ko) * | 2011-06-02 | 2018-01-11 | 삼성전자 주식회사 | 적층형 캐패시터를 포함하는 상변화 메모리 장치 |
-
2011
- 2011-06-02 KR KR1020110053365A patent/KR101817158B1/ko active IP Right Grant
-
2012
- 2012-03-29 US US13/433,448 patent/US8581363B2/en active Active
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| US9466660B2 (en) | 2013-10-16 | 2016-10-11 | Micron Technology, Inc. | Semiconductor structures including molybdenum nitride, molybdenum oxynitride or molybdenum-based alloy material, and method of making such structures |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101817158B1 (ko) | 2018-01-11 |
| US8581363B2 (en) | 2013-11-12 |
| US20120305872A1 (en) | 2012-12-06 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |