KR100850071B1 - 반도체소자의 살리사이드 형성 방법 - Google Patents

반도체소자의 살리사이드 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 살리사이드 형성 방법에 관한 것으로서, 반도체 기판에 게이트 전극 및 스페이서와 소스/드레인 영역을 형성하는 단계(a)와, 게이트 전극 상부가 드러나는 상태에서 포토레지스트 패턴을 형성하는 단계(b)와, 게이트 전극에만 선택적으로 살리사이드를 형성하는 단계(c)와, 소스/드레인 영역에 형성된 포토레지스트 패턴을 제거 후 소스/드레인 영역이 드러나는 상태에서 포토레지스트 패턴을 형성하는 단계(d)와, 소스/드레인에만 선택적으로 살리사이드를 형성하는 단계(e)를 포함한다. 따라서 본 발명은, 게이트 전극과 소스/드레인의 실리콘 기판에 살리사이드를 별도의 공정으로 형성시킴으로써, 게이트 전극에는 코발트의 두께를 높게 형성시켜서 저항을 낮추고, 반대로 소스/드레인에는 코발트의 두께를 낮게 형성시켜서 누설 전류에 강한 이점을 가지고 있다.
살리사이드, 게이트전극, 소스/드레인, 포토레지스턴 패턴, 코발트

Description

반도체소자의 살리사이드 형성 방법{METHOD FOR FABRICATING SALICIDE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 살리사이드 형성 방법을 도시한 도면이고,
도 2는 본 발명의 실시예에 따른 반도체소자의 살리사이드 형성 방법의 공정 흐름도이고,
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 반도체소자의 살리사이드 형성 방법을 도시한 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
21 : 반도체 기판 22 : 게이트 절연막
23 : 게이트 전극 24 : 스페이서
25 : 소스/드레인 26 : 포토레지스트 패턴
27 : 코발트막 28 : 코발트 살리사이드층
본 발명은 반도체소자의 살리사이드 형성 방법에 관한 것으로서, 보다 상세 하게는 저항을 낮추고 누설 전류에 강한 반도체소자의 살리사이드 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 설계룰이 미세화되고, 동작속도가 고속화되는 추세에 있다. 이러한 추세에 맞추어 트랜지스터의 게이트 전극 사이즈가 축소되면서 이전까지 아무런 문제를 일으키지 않던 저항(Sheet Resistance)과 콘택 저항의 증가가 문제시되기 시작하였다. 이를 해결하기 위해 다결정 실리콘층 의 게이트 전극과 소스/드레인의 실리콘 기판에 비저항이 낮은 고융점 금속의 실리사이드(Silicide)를 형성하는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소스/드레인의 콘택 저항이 현저하게 저감될 수 있었다. 초기에는 게이트 전극에 실리사이드를 형성시키는 공정과 소스/드레인에 실리사이드를 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소스/드레인에 실리사이드를 하나의 동일 공정으로 형성시키는 살리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다.
살리사이드 공정에서는 고융점 금속을 실리콘층과 절연층에 동시에 적층시킨 후 열처리하면, 실리콘층 상의 고융점 금속이 살리사이드화 반응을 일으킴으로써 살리사이드층으로 변형되지만 절연체 상의 고융점 금속은 살리사이드화 반응을 일으키지 않은 채 그대로 존재한다. 그러므로, 살리사이드층만을 남겨 두기 위해서는 상기 미반응한 고융점 금속을 선택적으로 식각, 제거시켜 주어야 한다.
현재 0.13㎛급이나 그 이하의 기술에서 널리 사용중인 MOSFET는 코발트(Co)나 니켈(Ni)을 이용한 살리사이드(Salicide) 공정을 사용하고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 살리사이드 형성 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 MOSFET의 게이트 절연막(12)을 성장시키고, 게이트 절연막(12) 상에 게이트 전극(13)을 위한 다결정 실리콘층을 형성한다.
이어서, 도시하지 않았으나 LDD(lightly doped drain; LDD) 영역의 형성을 위해 게이트 전극(13)을 마스크로 이용하여 N형 불순물을 반도체 기판(11)에 저농도로 이온 주입시킨다.
이후, 게이트 전극(13)의 양측벽에 질화막의 스페이서(14)를 형성시킨 후, 게이트 전극(13)과 스페이서(14)를 이온주입 배리어로 이용하여 소스/드레인(15)을 위한 불순물, 예를 들어 N형 불순물을 반도체 기판(11)에 고농도로 이온 주입한다.
이어서, 게이트 전극(13)과 소스/드레인(15)의 실리콘층을 용이하게 살리사이드화하기 위해 PAI(Pre-Amorphization-Implant) 공정을 이용하여 예를 들어, N형 불순물인 아세나이드(As) 이온을 전면에 이온 주입한다.
도 1b에 도시된 바와 같이, DHF(dilute HF) 용액과 같은 세정 용액으로 세정시킴으로써 PAI 공정 후에 게이트 전극(13) 및 소스/드레인(15)의 표면에 잔존하는 이물질을 제거한다.
이어서, 반도체 기판(11)의 전면에 코발트막(16)을 형성한 후, 열처리 공정을 진행하여 코발트 살리사이드층(17)을 형성한다. 이때, 게이트 전극(13) 상부의 코발트막(16)과 소스/드레인(15) 표면상의 코발트막(16)이 살리사이드 반응을 일으 킨다.
이어서, 도 1c에 도시된 바와 같이, 살리사이드 반응을 일으키지 않고 남아 있는 코발트막(16)을 습식 식각을 이용하여 제거한다.
위와 같이, 종래 기술은 코발트 살리사이드층을 형성하는 공정시, 우선 PAI(Pre Amorphization Implant; PAI)를 이용해 그레인사이즈(Grain size)를 작게 만들어 살리사이드 반응을 용이하게 하고 있다. 이로써 게이트의 사이즈(Gate size)가 쉬링크(Shrink)되어도 좁은 라인효과를 방지할 수 있다.
그러나, 위와 같은 종래의 기술에서는, 살리사이드화 되면서 Si의 소멸 현상이 일어나는데 이러한 현상은 티타늄을 이용하는 살리사이드 보다 코발트를 이용하는 살리사이드에서 보다 심각하게 나타난다. 따라서 Si의 소멸은 차후에 누설 전류에 큰 영향을 미치게 되어 코발트를 이용하는 살리사이드의 경우 90nm이나 65nm 이하에서는 사용이 힘든 단점이 있었다.
본 발명은 상기한 바와 같은 결점을 해소시키기 위하여 안출된 것으로서, 게이트 전극과 소스/드레인의 실리콘 기판에 살리사이드를 별도의 공정으로 형성시킴으로써, 게이트 전극에는 코발트의 두께를 높게 형성시켜서 저항을 낮추고, 반대로 소스/드레인에는 코발트의 두께를 낮게 형성시켜서 누설 전류에 강한 이점을 가지도록 한 반도체소자의 살리사이드 형성 방법을 제공하는 것을 그 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명은, 반도체 소자의 살리사이드 형성 방 법에 있어서, 반도체 기판에 게이트 전극 및 스페이서와 소스/드레인 영역을 형성하는 단계(a)와, 게이트 전극 상부가 드러나는 상태에서 포토레지스트 패턴을 형성하는 단계(b)와, 게이트 전극에만 선택적으로 살리사이드를 형성하는 단계(c)와, 소스/드레인 영역에 형성된 포토레지스트 패턴을 제거 후 소스/드레인의 상부 영역이 드러나는 상태에서 포토레지스트 패턴을 형성하는 단계(d)와, 소스/드레인에만 선택적으로 살리사이드를 형성하는 단계(e)를 포함하는 반도체 소자의 살리사이드 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 참조하여 구체적으로 설명한다.
도 2에서와 같이 반도체소자의 살리사이드 형성 방법의 공정 흐름도에 따르면, 반도체 기판에 게이트 전극 및 스페이서와 소스/드레인 영역을 형성하는 단계(a)와, 게이트 전극 상부가 드러나는 상태에서 포토레지스트 패턴을 형성하는 단계(b)와, 게이트 전극에만 선택적으로 살리사이드를 형성하는 단계(c)와, 소스/드레인 영역에 형성된 포토레지스트 패턴을 제거 후 소스/드레인의 상부 영역이 드러나는 상태에서 포토레지스트 패턴을 형성하는 단계(d)와, 소스/드레인에만 선택적으로 살리사이드를 형성하는 단계(e)를 포함한다. 여기서 바람직하게 단계(c) 이전에는 PAI(Pre-Amorphization-Implant) 공정을 이용해 게이트 전극 표면을 비정질화하는 단계(c-1)와, 단계(e) 이전에도 PAI을 이용해 소스/드레인 영역 표면을 비정질화하는 단계(e-1)가 더 포함된다.
이하 첨부된 도 3a 내지 도 3f는 본 발명의 실시 예에 따른 반도체소자의 살리사이드 형성 방법을 도시한 공정 단면도에 대하여 상세하게 설명하면 다음과 같다.
도 3a에 도시된 바와 같이, 반도체 기판(21) 상에 MOSFET의 게이트 절연막(22)을 성장시킨다. 이때, 게이트 절연막(22)은 실리콘 산화막(SiO2)을 100Å 정도의 두께로 성장시킨다.
다음에, 게이트 절연막(22) 상에 게이트 전극(23)을 위한 도전층, 예를 들어 다결정 실리콘층을 2000∼3000Å의 두께로 형성한다. 이때, 다결정 실리콘층은 화학 기상증착(CVD) 공정에 의해 증착되면서 인시튜로 불순물을 도핑시키거나, 또는 증착 완료 후에 이온주입공정에 의해 불순물을 도핑시킬 수 있다.
이어서, 게이트 마스크 및 식각을 통해 게이트 패터닝 공정을 진행하여 반도체 기판(21) 상에 게이트 절연막(22)과 게이트 전극(23)의 순서로 적층된 게이트 구조를 완성한다.
이어서, 도시하지 않았으나 LDD(lightly doped drain; LDD) 영역의 형성을 위해 게이트 전극(23)을 이온주입 마스크로 이용하여 N형 불순물을 반도체 기판(21)에 저농도로 이온 주입시킨다. 이때, N형 불순물은 인(Ph)을 이용한다.
이어서, 게이트 전극(23)의 양측벽에 질화막으로 된 스페이서(24)를 형성한다. 이때, 스페이서(24)는 게이트 전극(23)을 포함한 전면에 질화막을 700∼900Å의 두께로 증착한 후, 게이트 전극(23)의 표면 및 반도체 기판(21)의 표면이 노출될 때까지 에치백(Etchback)을 진행하여 형성한다.
이어서, 게이트 전극(23)과 스페이서(24)를 이온주입 마스크로 이용하여 N형 불순물을 반도체 기판(21)에 이온 주입하여 소스/드레인(25)을 형성한다. 이때, 소스/드레인(25) 형성을 위해 주입되는 N형 불순물은 고농도로 이온 주입하며, N형 불순물은 인(Ph)을 이용한다.
그리고 게이트 전극(23) 상부가 드러나도록 즉, 소스/드레인(25) 영역에 포토레지스턴 패턴(26)을 형성시키게 된다. 이때, 포토레지스트 패턴은 스페이서(24)의 반 정도를 덮을 수 있는 것이 바람직하다.
이어서 게이트 전극(23)에 실리콘층을 용이하게 살리사이드화하기 위해 PAI(Pre-Amorphization-Implant) 공정을 이용하여 예를 들어, N형 불순물인 아세나이드(As) 이온을 전면에 이온 주입한다.
그리고 도 3b에서와 같이 게이트 전극(23)에만 선택적으로 살리사이드를 형성하게 된다.
즉, 게이트 전극(23)의 실리콘층 표면에 형성된 자연 산화막(Native oxide)을 제거하고, Co/Ti/TiN이 증착된 후에 열처리를 실시하여 코발트막(27)을 증착한다.
이어서 도 3c에서와 같이, 포토레지스트 패턴(26)과 살리사이드 반응을 일으키지 않고 남아 있는 코발트막(27)을 습식 식각을 이용하여 제거함으로써, 코발트 살리사이드층(28)이 남겨되며, 바람직하게 대략 135Å 이상으로 형성시킴으로써, 두꺼워진 코발트 살리사이드층(28)을 통하여 저항을 낮출 수 있게 되었다.
그리고 도 3d에서는, 소스/드레인(25)영역이 드러나도록 즉, 게이트 전 극(23)에 포토레지스턴 패턴(26)을 형성시키게 된다. 이때, 포토레지스트 패턴(26)은 스페이서(24)의 반 정도를 덮을 수 있는 것이 바람직하다.
이어서 소스/드레인(25)에 실리콘층을 용이하게 살리사이드화하기 위해 PAI(Pre-Amorphization-Implant) 공정을 이용하여 예를 들어, N형 불순물인 아세나이드(As) 이온을 전면에 이온 주입한다.
그리고 도 3e에서와 같이 소스/드레인(25)에만 선택적으로 살리사이드를 형성하게 된다.
즉, 소스/드레인(25)의 실리콘층 표면에 형성된 자연 산화막(Native oxide)을 제거하고, Co/Ti/TiN이 증착된 후에 열처리를 실시하여 코발트막(27)을 증착한다.
이 때, Co/Ti/TiN이 증착될 수도 있으나 니켈이 증착되어 열처리가 이루어질 수 있다.
이어서 도 3f에서와 같이, 살리사이드 반응을 일으키지 않고 남아 있는 코발트막(16)을 습식 식각을 이용하여 제거함으로써, 코발트 살리사이드층(28)이 남겨되며, 바람직하게 대략 135Å 이하로 형성시킴으로써, 낮아진 코발트 살리사이드층(28)을 통하여 누설 전류에 강해질 수 있다.
이처럼, 게이트 전극과 소스/드레인의 실리콘 기판에 별도의 살리사이드 공정을 통하여 게이트 전극과 소스/드레인에 형성되는 코발트의 두께를 조절할 수 있게 되었으며, 이로서, 65nm이하에도 사용이 가능하게 되었다.
이상에서 설명한 것은 본 발명에 따른 반도체 소자의 살리사이드 형성 방법 을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 살리사이드 형성 방법은, 게이트 전극과 소스/드레인의 실리콘 기판에 살리사이드를 별도의 공정으로 형성시킴으로써, 게이트 전극에는 코발트의 두께를 높게 형성시켜서 저항을 낮추고, 반대로 소스/드레인에는 코발트의 두께를 낮게 형성시켜서 누설 전류에 강한 이점을 가지고 있다.

Claims (8)

  1. 반도체 소자의 살리사이드 형성 방법에 있어서,
    반도체 기판에 게이트 전극 및 스페이서와 소스/드레인 영역을 형성하는 단계(a)와,
    상기 게이트 전극 상부가 드러나는 상태에서 포토레지스트 패턴을 형성하는 단계(b)와,
    상기 게이트 전극의 표면에 PAI(Pre-Amorphization-Implant) 공정을 이용하여 비정질화시키고 상기 비정질화된 게이트 전극에만 선택적으로 살리사이드를 형성하는 단계(c)와,
    상기 소스/드레인 영역에 형성된 포토레지스트 패턴을 제거 후 상기 소스/드레인의 상부 영역이 드러나는 상태에서 포토레지스트 패턴을 형성하는 단계(d)와,
    상기 소스/드레인에만 선택적으로 살리사이드를 형성하는 단계(e),
    를 포함하는 반도체 소자의 살리사이드 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 단계(c)에서 코발트 살리사이드층은 135Å 이상으로 형성시킬 수 있는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
  4. 제 1 항에 있어서,
    상기 단계(c)에서 Co/Ti/TiN이 증착된 후에 열처리를 실시하는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
  5. 제 1 항에 있어서,
    상기 단계(e) 이전에 PAI(Pre-Amorphization-Implant)을 이용해 상기 소스/드레인 영역 표면을 비정질화하는 단계(e-1)가 더 포함되는 반도체 소자의 살리사이드 형성 방법.
  6. 제 1 항에 있어서,
    상기 단계(e)에서 코발트 살리사이드층은 135Å 이하로 형성시킬 수 있는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
  7. 제 1 항에 있어서,
    상기 단계(e)에서 Co/Ti/TiN이 증착된 후에 열처리를 실시하는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
  8. 제 1 항에 있어서,
    상기 단계(e)에서 니켈이 증착된 후에 열처리를 실시하는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
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* Cited by examiner, † Cited by third party
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KR19980057005A (ko) * 1996-12-30 1998-09-25 김영환 반도체 장치의 전계효과트랜지스터 제조방법
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KR20050098537A (ko) * 2004-04-07 2005-10-12 삼성전자주식회사 코발트 샐리사이드막을 포함하는 반도체 장치의 제조방법

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