JPH0831811A - 半導体装置の素子分離領域の形成方法 - Google Patents
半導体装置の素子分離領域の形成方法Info
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- JPH0831811A JPH0831811A JP16426294A JP16426294A JPH0831811A JP H0831811 A JPH0831811 A JP H0831811A JP 16426294 A JP16426294 A JP 16426294A JP 16426294 A JP16426294 A JP 16426294A JP H0831811 A JPH0831811 A JP H0831811A
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Abstract
(57)【要約】
【目的】 レジスト膜での定在波効果を低減し、しかも
エッチング精度も向上させ、結果的に、高精度なパター
ン幅のＬＯＣＯＳを形成することができる半導体装置の
素子分離領域の形成方法を提供すること。 【構成】 半導体基板１０の表面に、パッド膜１２を形
成する。次に、パッド膜１２の上に、酸化防止膜１４を
形成する。次に、酸化防止膜１４の上に反射防止膜１６
を形成する。次に、反射防止膜１６の上にレジスト膜１
８を形成し、このレジスト膜１８を、素子分離領域２２
のパターンでフォトリソグラフィー加工し、レジスト膜
１８を用いて、反射防止膜１６、酸化防止膜１４および
パッド膜１２をエッチング加工し、レジスト膜１８を除
去し、酸化防止膜１４で覆われていない半導体基板の表
面を熱酸化して素子分離領域２２を形成する。
エッチング精度も向上させ、結果的に、高精度なパター
ン幅のＬＯＣＯＳを形成することができる半導体装置の
素子分離領域の形成方法を提供すること。 【構成】 半導体基板１０の表面に、パッド膜１２を形
成する。次に、パッド膜１２の上に、酸化防止膜１４を
形成する。次に、酸化防止膜１４の上に反射防止膜１６
を形成する。次に、反射防止膜１６の上にレジスト膜１
８を形成し、このレジスト膜１８を、素子分離領域２２
のパターンでフォトリソグラフィー加工し、レジスト膜
１８を用いて、反射防止膜１６、酸化防止膜１４および
パッド膜１２をエッチング加工し、レジスト膜１８を除
去し、酸化防止膜１４で覆われていない半導体基板の表
面を熱酸化して素子分離領域２２を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の素子分離
領域の形成方法に係り、さらに詳しくは、反射防止膜を
利用して微細パターンの素子分離領域（ＬＯＣＯＳ）を
形成することが可能なＬＯＣＯＳの形成方法に関する。
領域の形成方法に係り、さらに詳しくは、反射防止膜を
利用して微細パターンの素子分離領域（ＬＯＣＯＳ）を
形成することが可能なＬＯＣＯＳの形成方法に関する。
【０００２】
【従来の技術】半導体装置の製造プロセスにおいて、Ｌ
ＯＣＯＳを形成する技術は不可欠である。ＬＯＣＯＳを
形成するには、半導体基板の表面に、パッド酸化膜を形
成した後、その表面に、酸化防止膜としての窒化シリコ
ン膜をＣＶＤなどで成膜する。その後、その窒化シリコ
ン膜の上にレジスト膜を成膜し、このレジスト膜をフォ
トリソグラフィー技術により、ＬＯＣＯＳの形成パター
ンに加工する。
ＯＣＯＳを形成する技術は不可欠である。ＬＯＣＯＳを
形成するには、半導体基板の表面に、パッド酸化膜を形
成した後、その表面に、酸化防止膜としての窒化シリコ
ン膜をＣＶＤなどで成膜する。その後、その窒化シリコ
ン膜の上にレジスト膜を成膜し、このレジスト膜をフォ
トリソグラフィー技術により、ＬＯＣＯＳの形成パター
ンに加工する。
【０００３】その後、レジスト膜を用いて窒化シリコン
膜を所定パターンにエッチング加工し、レジスト膜を除
去した後、半導体基板の表面を熱処理し、窒化シリコン
膜で覆われていない半導体基板の表面に酸化シリコン膜
を成長させ、所定パターンのＬＯＣＯＳを得る。その
後、窒化シリコン膜を除去する。このようにして酸化シ
リコン膜で構成される素子分離領域を形成する方法を、
ＬＯＣＯＳ酸化法と称する。
膜を所定パターンにエッチング加工し、レジスト膜を除
去した後、半導体基板の表面を熱処理し、窒化シリコン
膜で覆われていない半導体基板の表面に酸化シリコン膜
を成長させ、所定パターンのＬＯＣＯＳを得る。その
後、窒化シリコン膜を除去する。このようにして酸化シ
リコン膜で構成される素子分離領域を形成する方法を、
ＬＯＣＯＳ酸化法と称する。
【０００４】一方、デザインルールの縮小に伴い、光リ
ソグラフィにおける露光波長は、ｇ線（４３６ｎｍ）、
ｉ線（３６５ｎｍ）、ＫｒＦエキシマレーザ（２４８ｎ
ｍ）と短波長化されてきた。露光波長の短波長化に伴
い、図１０に示すように、レジスト膜２へ入射する入射
光と、その入射光によるレジスト膜２と下地基板４との
界面からの反射光とが、レジスト中で干渉を起こす、い
わゆる定在波効果が顕著な問題となる。
ソグラフィにおける露光波長は、ｇ線（４３６ｎｍ）、
ｉ線（３６５ｎｍ）、ＫｒＦエキシマレーザ（２４８ｎ
ｍ）と短波長化されてきた。露光波長の短波長化に伴
い、図１０に示すように、レジスト膜２へ入射する入射
光と、その入射光によるレジスト膜２と下地基板４との
界面からの反射光とが、レジスト中で干渉を起こす、い
わゆる定在波効果が顕著な問題となる。
【０００５】露光波長の短波長化において、定在波効果
が顕著になる原因は、多重干渉の周期が小さくなること
と、基板反射率が高くなることに起因している。図１１
に示すように、ｇ線からＫｒＦエキシマへと露光波長の
短波長化に伴い、レジスト膜厚の変化による線幅の変動
は大きくなる。これは多重干渉（定在波効果）の影響が
大きくなるためである。
が顕著になる原因は、多重干渉の周期が小さくなること
と、基板反射率が高くなることに起因している。図１１
に示すように、ｇ線からＫｒＦエキシマへと露光波長の
短波長化に伴い、レジスト膜厚の変化による線幅の変動
は大きくなる。これは多重干渉（定在波効果）の影響が
大きくなるためである。
【０００６】
【発明が解決しようとする課題】ＬＯＣＯＳの形成にお
いても、微細パターンのＬＯＣＯＳの形成が要求され、
露光波長の短波長化に伴い、レジスト膜での定在波効果
の影響が大きくなってきた。
いても、微細パターンのＬＯＣＯＳの形成が要求され、
露光波長の短波長化に伴い、レジスト膜での定在波効果
の影響が大きくなってきた。
【０００７】すなわち、ＬＯＣＯＳ酸化法において、Ｓ
ｉ3 Ｎ4 膜などの酸化防止膜上のレジスト膜にパターン
を形成する際、下地膜厚およびレジスト膜厚の不均一性
により、レジスト内定在波効果が変動し、ウェハ内で、
レジスト膜の線幅変動が生じてしまうという問題があっ
た。
ｉ3 Ｎ4 膜などの酸化防止膜上のレジスト膜にパターン
を形成する際、下地膜厚およびレジスト膜厚の不均一性
により、レジスト内定在波効果が変動し、ウェハ内で、
レジスト膜の線幅変動が生じてしまうという問題があっ
た。
【０００８】レジスト膜の線幅変動が生じると、それに
基づき加工されるＳｉ3 Ｎ4 膜などの酸化防止膜の線幅
が変動し、結果的にＬＯＣＯＳのパターン幅が変動する
などの課題を有している。本発明は、このような実状に
鑑みてなされ、レジスト膜での定在波効果を低減し、し
かもエッチング精度も向上させ、結果的に、高精度なパ
ターン幅のＬＯＣＯＳを形成することができる半導体装
置の素子分離領域の形成方法を提供することを目的とす
る。
基づき加工されるＳｉ3 Ｎ4 膜などの酸化防止膜の線幅
が変動し、結果的にＬＯＣＯＳのパターン幅が変動する
などの課題を有している。本発明は、このような実状に
鑑みてなされ、レジスト膜での定在波効果を低減し、し
かもエッチング精度も向上させ、結果的に、高精度なパ
ターン幅のＬＯＣＯＳを形成することができる半導体装
置の素子分離領域の形成方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の素子分離領域の形成方法
は、半導体基板の表面に、パッド膜を形成する工程と、
上記パッド膜の上に、酸化防止膜を形成する工程と、上
記酸化防止膜の上に反射防止膜を形成する工程と、上記
反射防止膜の上にレジスト膜を形成し、このレジスト膜
を、素子分離領域のパターンでフォトリソグラフィー加
工する工程と、上記レジスト膜を用いて、上記反射防止
膜、酸化防止膜およびパッド膜をエッチング加工する工
程と、上記レジスト膜を除去し、酸化防止膜で覆われて
いない半導体基板の表面を熱酸化して素子分離領域を形
成する工程とを有する。
に、本発明に係る半導体装置の素子分離領域の形成方法
は、半導体基板の表面に、パッド膜を形成する工程と、
上記パッド膜の上に、酸化防止膜を形成する工程と、上
記酸化防止膜の上に反射防止膜を形成する工程と、上記
反射防止膜の上にレジスト膜を形成し、このレジスト膜
を、素子分離領域のパターンでフォトリソグラフィー加
工する工程と、上記レジスト膜を用いて、上記反射防止
膜、酸化防止膜およびパッド膜をエッチング加工する工
程と、上記レジスト膜を除去し、酸化防止膜で覆われて
いない半導体基板の表面を熱酸化して素子分離領域を形
成する工程とを有する。
【００１０】上記レジスト膜をマスクとして、反射防止
膜をエッチング加工した後、上記反射防止膜をマスクと
して、酸化防止膜およびパッド膜をエッチング加工する
ことが好ましい。上記酸化防止膜のエッチングは、上記
反射防止膜に対する選択比が３以上の条件で行われるこ
とが好ましいが、現在の技術では、３〜４程度が可能で
ある。したがって、反射防止膜をマスクとして、酸化防
止膜をエッチング加工する場合には、反射防止膜の膜厚
として、酸化防止膜の膜厚の１／３〜１／４以上の膜厚
が必要である。
膜をエッチング加工した後、上記反射防止膜をマスクと
して、酸化防止膜およびパッド膜をエッチング加工する
ことが好ましい。上記酸化防止膜のエッチングは、上記
反射防止膜に対する選択比が３以上の条件で行われるこ
とが好ましいが、現在の技術では、３〜４程度が可能で
ある。したがって、反射防止膜をマスクとして、酸化防
止膜をエッチング加工する場合には、反射防止膜の膜厚
として、酸化防止膜の膜厚の１／３〜１／４以上の膜厚
が必要である。
【００１１】上記酸化防止膜としては窒化シリコン膜
（Ｓｉx Ｎy ）を用いることができる。上記反射防止膜
としては、水素を含む酸窒化シリコン膜（ＳｉＯ
X ＮY ：Ｈ）、ＳｉＣ、Ｓｉx Ｎy 、非晶質カーボン、
ポリシリコン膜など、好ましくはＳｉＯX ＮY ：Ｈが用
いられる。ＳｉＯX ＮY ：Ｈは、その成膜条件を変化さ
せることにより光学定数を幅広く変化させることができ
る（化学的非量論的組成によりその光学定数を制御する
ことができる）ので、最適な反射防止効果が得られる反
射防止膜を得易いので好ましい。
（Ｓｉx Ｎy ）を用いることができる。上記反射防止膜
としては、水素を含む酸窒化シリコン膜（ＳｉＯ
X ＮY ：Ｈ）、ＳｉＣ、Ｓｉx Ｎy 、非晶質カーボン、
ポリシリコン膜など、好ましくはＳｉＯX ＮY ：Ｈが用
いられる。ＳｉＯX ＮY ：Ｈは、その成膜条件を変化さ
せることにより光学定数を幅広く変化させることができ
る（化学的非量論的組成によりその光学定数を制御する
ことができる）ので、最適な反射防止効果が得られる反
射防止膜を得易いので好ましい。
【００１２】上記反射防止膜の光学定数および膜厚は、
上記レジスト膜のフォトリソグラフィー加工時のレジス
ト膜内での定在波効果が最小になるように決定される。
上記酸化防止膜の膜厚が１８０〜２２０ｎｍ、好ましく
は２００ｎｍであり、上記反射防止膜の屈折率をｎと
し、消衰係数をｋとし、膜厚をｄとした場合に、（ｎ，
ｋ，ｄ）の組合せが、次のいずれかであることが好まし
い。
上記レジスト膜のフォトリソグラフィー加工時のレジス
ト膜内での定在波効果が最小になるように決定される。
上記酸化防止膜の膜厚が１８０〜２２０ｎｍ、好ましく
は２００ｎｍであり、上記反射防止膜の屈折率をｎと
し、消衰係数をｋとし、膜厚をｄとした場合に、（ｎ，
ｋ，ｄ）の組合せが、次のいずれかであることが好まし
い。
【００１３】 （ｎ，ｋ，ｄ）＝（2.O 〜 2.1, 0.23 〜0.28, 0.158〜0.162 μｍ） （2.O 〜 2.1, 0.35 〜0.42, 0.098〜0.101 μｍ） （2.O 〜 2.1, 0.23 〜0.33, 0.157〜0.164 μｍ） 反射防止膜の光学定数および膜厚（ｎ，ｋ，ｄ）を、上
記いずれかの範囲に設定することで、レジスト膜での定
在波の振幅を２％以内に抑えることができる。
記いずれかの範囲に設定することで、レジスト膜での定
在波の振幅を２％以内に抑えることができる。
【００１４】
【作用】本発明では、半導体基板の表面に、パッド膜、
酸化防止膜、反射防止膜およびレジスト膜を、この順で
成膜し、レジスト膜をフォトリソグラフィー加工する。
その際に、反射防止膜の膜厚および光学定数が、定在波
効果を最小にするように設定してあるので、酸化防止膜
およびレジスト膜の膜厚の不均一に拘らず、レジスト膜
の線幅変動が生じ難い。したがって、レジスト膜に基づ
きエッチング加工される酸化防止膜の線幅が変動するこ
とがなくなり、結果的にＬＯＣＯＳのパターン幅を高精
度に制御することができる。
酸化防止膜、反射防止膜およびレジスト膜を、この順で
成膜し、レジスト膜をフォトリソグラフィー加工する。
その際に、反射防止膜の膜厚および光学定数が、定在波
効果を最小にするように設定してあるので、酸化防止膜
およびレジスト膜の膜厚の不均一に拘らず、レジスト膜
の線幅変動が生じ難い。したがって、レジスト膜に基づ
きエッチング加工される酸化防止膜の線幅が変動するこ
とがなくなり、結果的にＬＯＣＯＳのパターン幅を高精
度に制御することができる。
【００１５】特に、ＳｉＯx Ｎy ：Ｈ膜などで構成され
る反射防止膜をマスクとして、Ｓｉ 3 Ｎ4 膜などで構成
される酸化防止膜をＲＩＥなどでエッチングする場合に
は、レジスト膜の膜厚を小さくすることができる。たと
えば、レジスト膜と反射防止膜との選択比を２とし、酸
化防止膜と反射防止膜との選択比を４とし、レジスト膜
と酸化防止膜との選択比を２とすると、レジスト膜の膜
厚は、１／５にすることができる。
る反射防止膜をマスクとして、Ｓｉ 3 Ｎ4 膜などで構成
される酸化防止膜をＲＩＥなどでエッチングする場合に
は、レジスト膜の膜厚を小さくすることができる。たと
えば、レジスト膜と反射防止膜との選択比を２とし、酸
化防止膜と反射防止膜との選択比を４とし、レジスト膜
と酸化防止膜との選択比を２とすると、レジスト膜の膜
厚は、１／５にすることができる。
【００１６】レジスト膜の膜厚を薄くすることができれ
ば、ＲＩＥなどのエッチング加工時の精度も向上させる
ことができる。ＬＯＣＯＳの幅の精度ΔＷは、レジスト
膜のフォトリソグラフィー精度Δ（ＰＲ）と、エッチン
グの精度Δ（ＲＩＥ）と、バーズビークの長さΔ（バー
ズビーク）との和に依存する。すなわち、ΔＷ＝Δ（Ｐ
Ｒ）＋Δ（ＲＩＥ）＋Δ（バーズビーク）である。反射
防止膜により、フォトリソグラフィー精度Δ（ＰＲ）を
向上させることができ、レジスト膜の膜厚の減少によ
り、エッチングの精度Δ（ＲＩＥ）を向上させることが
できる結果、ＬＯＣＯＳの幅の精度ΔＷは総合的に向上
する。
ば、ＲＩＥなどのエッチング加工時の精度も向上させる
ことができる。ＬＯＣＯＳの幅の精度ΔＷは、レジスト
膜のフォトリソグラフィー精度Δ（ＰＲ）と、エッチン
グの精度Δ（ＲＩＥ）と、バーズビークの長さΔ（バー
ズビーク）との和に依存する。すなわち、ΔＷ＝Δ（Ｐ
Ｒ）＋Δ（ＲＩＥ）＋Δ（バーズビーク）である。反射
防止膜により、フォトリソグラフィー精度Δ（ＰＲ）を
向上させることができ、レジスト膜の膜厚の減少によ
り、エッチングの精度Δ（ＲＩＥ）を向上させることが
できる結果、ＬＯＣＯＳの幅の精度ΔＷは総合的に向上
する。
【００１７】
【実施例】以下、本発明に係る半導体装置の素子分離領
域の形成方法を、図面に示す実施例に基づき、詳細に説
明する。第１実施例 図１に示すように、本発明の一実施例では、半導体基板
１０の上に、パッド膜１２を形成する。半導体基板１０
としては、たとえば単結晶シリコン基板を用いる。パッ
ド膜１２としては、酸化シリコン膜が用いられ、熱酸化
法により成膜される。パッド膜１２の膜厚は、特に限定
されないが、本実施例では、２０ｎｍである。
域の形成方法を、図面に示す実施例に基づき、詳細に説
明する。第１実施例 図１に示すように、本発明の一実施例では、半導体基板
１０の上に、パッド膜１２を形成する。半導体基板１０
としては、たとえば単結晶シリコン基板を用いる。パッ
ド膜１２としては、酸化シリコン膜が用いられ、熱酸化
法により成膜される。パッド膜１２の膜厚は、特に限定
されないが、本実施例では、２０ｎｍである。
【００１８】次に、パッド膜１２の上に、ＣＶＤ法によ
り、Ｓｉ3 Ｎ4 膜で構成される酸化防止膜１４を成膜す
る。この酸化防止膜１４の上には、反射防止膜１６が成
膜される。反射防止膜１６としては、たとえばＣＶＤあ
るいはプラズマＣＶＤ法により成膜されるＳｉＯ
x Ｎy ：Ｈ膜を用いる。
り、Ｓｉ3 Ｎ4 膜で構成される酸化防止膜１４を成膜す
る。この酸化防止膜１４の上には、反射防止膜１６が成
膜される。反射防止膜１６としては、たとえばＣＶＤあ
るいはプラズマＣＶＤ法により成膜されるＳｉＯ
x Ｎy ：Ｈ膜を用いる。
【００１９】反射防止膜１６の上には、図２に示すよう
に、レジスト膜１８が成膜される。レジスト膜１８は、
素子分離領域（ＬＯＣＯＳ）を形成すべきパターン２０
に、フォトリソグラフィー加工される。露光時の光とし
ては、たとえばＫｒＦエキシマレーザが用いられる。
に、レジスト膜１８が成膜される。レジスト膜１８は、
素子分離領域（ＬＯＣＯＳ）を形成すべきパターン２０
に、フォトリソグラフィー加工される。露光時の光とし
ては、たとえばＫｒＦエキシマレーザが用いられる。
【００２０】レジスト膜１８をフォトリソグラフィー加
工する際に、露光時の定在波効果を最小にするために、
反射防止膜１４の最適条件を求めた。Ｓｉ3 Ｎ4 膜で構
成される酸化防止膜１４の膜厚を２００ｎｍとし、レジ
スト膜１８の平均膜厚を０．５μm とし、ＫｒＦエキシ
マレーザ（波長２４８ｎｍ）を用い、シミュレーション
により、定在波の振幅を２％以内に抑えることのできる
条件を求めた。結果を図７に示す。
工する際に、露光時の定在波効果を最小にするために、
反射防止膜１４の最適条件を求めた。Ｓｉ3 Ｎ4 膜で構
成される酸化防止膜１４の膜厚を２００ｎｍとし、レジ
スト膜１８の平均膜厚を０．５μm とし、ＫｒＦエキシ
マレーザ（波長２４８ｎｍ）を用い、シミュレーション
により、定在波の振幅を２％以内に抑えることのできる
条件を求めた。結果を図７に示す。
【００２１】反射防止膜１６の膜厚をｄとし、屈折率を
ｎとし、消衰係数をｋとすると、図７に示す結果から、
ｎ，ｋ，ｄの組合せは、以下のようになる。 （ｎ，ｋ，ｄ）＝（2.O 〜 2.1, 0.23 〜0.28, 0.158〜0.162 μｍ） （2.O 〜 2.1, 0.35 〜0.42, 0.098〜0.101 μｍ） （2.O 〜 2.1, 0.23 〜0.33, 0.157〜0.164 μｍ） なお、反射防止膜の最適化シミュレーションを、Ｓｉ3
Ｎ4 膜から成る酸化防止膜１４の膜厚条件を変えて行え
ば、上記と異なる光学定数および膜厚を有する最適な反
射防止膜を見い出すことができる。いずれにしても、Ｓ
ｉＯX ＮY ：Ｈ膜は、その成膜条件を変えることによ
り、その光学定数を任意に変化させることができるの
で、ＬＯＣＯＳ形成に最適な反射防止膜として用いるこ
とができる。
ｎとし、消衰係数をｋとすると、図７に示す結果から、
ｎ，ｋ，ｄの組合せは、以下のようになる。 （ｎ，ｋ，ｄ）＝（2.O 〜 2.1, 0.23 〜0.28, 0.158〜0.162 μｍ） （2.O 〜 2.1, 0.35 〜0.42, 0.098〜0.101 μｍ） （2.O 〜 2.1, 0.23 〜0.33, 0.157〜0.164 μｍ） なお、反射防止膜の最適化シミュレーションを、Ｓｉ3
Ｎ4 膜から成る酸化防止膜１４の膜厚条件を変えて行え
ば、上記と異なる光学定数および膜厚を有する最適な反
射防止膜を見い出すことができる。いずれにしても、Ｓ
ｉＯX ＮY ：Ｈ膜は、その成膜条件を変えることによ
り、その光学定数を任意に変化させることができるの
で、ＬＯＣＯＳ形成に最適な反射防止膜として用いるこ
とができる。
【００２２】このような条件で、図２に示すように、レ
ジスト膜１８について、ＫｒＦエキシマレーザーリソグ
ラフィー法を行えば、定在波効果を最小限にして、レジ
スト膜１８にパターン２０を形成することができ、パタ
ーンの線幅変動もない。ＫｒＦエキシマレーザーリソグ
ラフィー法を用いれば、パターン幅Ｗ（図４参照）が
０．２５μm 以下程度の幅のＬＯＣＯＳ２２を形成する
ことができる。しかも、その線幅変動も少ない。ＬＯＣ
ＯＳ２２の幅Ｗは、トランジスタのチャネル幅などに影
響を与えることから、その線幅は高精度に作られること
が好ましい。
ジスト膜１８について、ＫｒＦエキシマレーザーリソグ
ラフィー法を行えば、定在波効果を最小限にして、レジ
スト膜１８にパターン２０を形成することができ、パタ
ーンの線幅変動もない。ＫｒＦエキシマレーザーリソグ
ラフィー法を用いれば、パターン幅Ｗ（図４参照）が
０．２５μm 以下程度の幅のＬＯＣＯＳ２２を形成する
ことができる。しかも、その線幅変動も少ない。ＬＯＣ
ＯＳ２２の幅Ｗは、トランジスタのチャネル幅などに影
響を与えることから、その線幅は高精度に作られること
が好ましい。
【００２３】図２に示すように、レジスト膜１８にパタ
ーン２０を形成した後には、図３に示すように、このレ
ジスト膜１８をマスクとして、シリコン基板に対して選
択比の高い異方性エッチング条件（たとえばＲＩＥ）
で、反射防止膜１６、酸化防止膜１４およびパッド膜１
２のエッチングを行い、レジスト膜１８のパターン２０
が転写されたパターン２０ａを形成する。
ーン２０を形成した後には、図３に示すように、このレ
ジスト膜１８をマスクとして、シリコン基板に対して選
択比の高い異方性エッチング条件（たとえばＲＩＥ）
で、反射防止膜１６、酸化防止膜１４およびパッド膜１
２のエッチングを行い、レジスト膜１８のパターン２０
が転写されたパターン２０ａを形成する。
【００２４】次に、レジスト膜１８を取り除き、図４に
示すように、膜厚が約３００ｎｍ程度になるまでＬＯＣ
ＯＳ酸化を行い、酸化防止膜１４で覆われていない半導
体基板１０の表面を酸化し、酸化シリコン膜で構成され
るＬＯＣＯＳ２２を形成する。酸化のための熱処理温度
は、特に限定されないが、たとえば１０００°Ｃ程度で
ある。この熱酸化の過程で、ＳｉＯX ＮY ：Ｈ膜から成
る反射防止膜１６も酸化され、酸化シリコン膜１６ａと
成る。
示すように、膜厚が約３００ｎｍ程度になるまでＬＯＣ
ＯＳ酸化を行い、酸化防止膜１４で覆われていない半導
体基板１０の表面を酸化し、酸化シリコン膜で構成され
るＬＯＣＯＳ２２を形成する。酸化のための熱処理温度
は、特に限定されないが、たとえば１０００°Ｃ程度で
ある。この熱酸化の過程で、ＳｉＯX ＮY ：Ｈ膜から成
る反射防止膜１６も酸化され、酸化シリコン膜１６ａと
成る。
【００２５】また、同時に、ＬＯＣＯＳ２２のエッジ部
分には、ＳｉＯ2 から成るバーズビーク２２ａが形成さ
れる。このバーズビーク２２ａは、これが形成されない
方が、ＬＯＣＯＳ２２のパターン幅Ｗの精度向上の観点
からは好ましいが、ＬＯＣＯＳ酸化時の応力集中緩和の
観点からは、適度な長さで形成されることが好ましい。
このＬＯＣＯＳのバーズビーク２２ａの長さは、パッド
膜１２の膜厚などの条件に応じて決定され、ＬＯＣＯＳ
酸化時の応力緩和の効果も持つように必要最小限に決定
される。
分には、ＳｉＯ2 から成るバーズビーク２２ａが形成さ
れる。このバーズビーク２２ａは、これが形成されない
方が、ＬＯＣＯＳ２２のパターン幅Ｗの精度向上の観点
からは好ましいが、ＬＯＣＯＳ酸化時の応力集中緩和の
観点からは、適度な長さで形成されることが好ましい。
このＬＯＣＯＳのバーズビーク２２ａの長さは、パッド
膜１２の膜厚などの条件に応じて決定され、ＬＯＣＯＳ
酸化時の応力緩和の効果も持つように必要最小限に決定
される。
【００２６】次に、希フッ酸（ＨＦ）溶液などにより、
Ｓｉ3 Ｎ4 膜などで構成される酸化防止膜１４上の酸化
シリコン膜１６ａをエッチング除去する。この時、図５
に示すように、酸化シリコン膜１６ａの膜厚相当分の深
さで、ＬＯＣＯＳ２２の表面がエッチングされる。
Ｓｉ3 Ｎ4 膜などで構成される酸化防止膜１４上の酸化
シリコン膜１６ａをエッチング除去する。この時、図５
に示すように、酸化シリコン膜１６ａの膜厚相当分の深
さで、ＬＯＣＯＳ２２の表面がエッチングされる。
【００２７】次に、１５０℃のリン酸中でボイルするこ
により、図６に示すように、Ｓｉ3Ｎ4 膜から成る酸化
防止膜１４を除去する。本実施例では、ＳｉＯX ＮY ：
Ｈから成る反射防止膜１６は、特定の露光波長における
半導体基板１０、パッド膜１２および酸化防止膜１４か
らの反射を考慮し、レジスト膜１８内での定在波振幅が
極小になるように光学条件（屈折率の実数部ｎ、虚数部
ｋ、膜厚ｄ）が最適化してある。このように最適化して
ある反射防止膜をレジスト膜１８の下層に配置すること
で、下地膜の膜厚の不均一性によるパターン幅の線幅変
動を極力防止することが可能になる。
により、図６に示すように、Ｓｉ3Ｎ4 膜から成る酸化
防止膜１４を除去する。本実施例では、ＳｉＯX ＮY ：
Ｈから成る反射防止膜１６は、特定の露光波長における
半導体基板１０、パッド膜１２および酸化防止膜１４か
らの反射を考慮し、レジスト膜１８内での定在波振幅が
極小になるように光学条件（屈折率の実数部ｎ、虚数部
ｋ、膜厚ｄ）が最適化してある。このように最適化して
ある反射防止膜をレジスト膜１８の下層に配置すること
で、下地膜の膜厚の不均一性によるパターン幅の線幅変
動を極力防止することが可能になる。
【００２８】第２実施例 本実施例は、ポリシリコンパッドＬＯＣＯＳ法に、本発
明方法を適用した例である。図８に示すように、本発明
の実施例では、半導体基板１０の上に、第１パッド膜１
２ａおよび第２パッド膜１２ｂを形成する。半導体基板
１０としては、たとえば単結晶シリコン基板を用いる。
第１パッド膜１２ａとしては、酸化シリコン膜が用いら
れ、熱酸化法により成膜される。第１パッド膜１２ａの
膜厚は、特に限定されないが、本実施例では、２０ｎｍ
である。第２パッド膜１２ｂとしては、ポリシリコン膜
が用いられ、ＣＶＤ法により成膜される。第２パッド膜
１２ｂの膜厚は、特に限定されないが、本実施例では、
４０ｎｍである。
明方法を適用した例である。図８に示すように、本発明
の実施例では、半導体基板１０の上に、第１パッド膜１
２ａおよび第２パッド膜１２ｂを形成する。半導体基板
１０としては、たとえば単結晶シリコン基板を用いる。
第１パッド膜１２ａとしては、酸化シリコン膜が用いら
れ、熱酸化法により成膜される。第１パッド膜１２ａの
膜厚は、特に限定されないが、本実施例では、２０ｎｍ
である。第２パッド膜１２ｂとしては、ポリシリコン膜
が用いられ、ＣＶＤ法により成膜される。第２パッド膜
１２ｂの膜厚は、特に限定されないが、本実施例では、
４０ｎｍである。
【００２９】次に、第２パッド膜１２ｂの上に、ＣＶＤ
法により、Ｓｉ3 Ｎ4 膜で構成される酸化防止膜１４を
成膜する。この酸化防止膜１４の上には、反射防止膜１
６が成膜される。反射防止膜１６としては、たとえばＣ
ＶＤあるいはプラズマＣＶＤ法により成膜されるＳｉＯ
x Ｎy ：Ｈ膜を用いる。本実施例では、酸化防止膜１４
の膜厚は、１００ｎｍであり、反射防止膜１６の膜厚
は、３０ｎｍである。反射防止膜１６は、レジスト膜内
での定在波を極小にするように決定された光学定数を有
するような成膜条件で成膜される。
法により、Ｓｉ3 Ｎ4 膜で構成される酸化防止膜１４を
成膜する。この酸化防止膜１４の上には、反射防止膜１
６が成膜される。反射防止膜１６としては、たとえばＣ
ＶＤあるいはプラズマＣＶＤ法により成膜されるＳｉＯ
x Ｎy ：Ｈ膜を用いる。本実施例では、酸化防止膜１４
の膜厚は、１００ｎｍであり、反射防止膜１６の膜厚
は、３０ｎｍである。反射防止膜１６は、レジスト膜内
での定在波を極小にするように決定された光学定数を有
するような成膜条件で成膜される。
【００３０】その後は、前記第１実施例と同様にして、
半導体基板１０の表面に所定パターンのＬＯＣＯＳを形
成する。本実施例では、前記第１実施例と比較し、パッ
ド膜の構成が異なるが、定在波を極小にするように最適
化してある反射防止膜１６が、レジスト膜１８の下層に
配置する点で共通する。したがって、下地膜の膜厚の不
均一性によるパターン幅の線幅変動を極力防止すること
が可能になる。
半導体基板１０の表面に所定パターンのＬＯＣＯＳを形
成する。本実施例では、前記第１実施例と比較し、パッ
ド膜の構成が異なるが、定在波を極小にするように最適
化してある反射防止膜１６が、レジスト膜１８の下層に
配置する点で共通する。したがって、下地膜の膜厚の不
均一性によるパターン幅の線幅変動を極力防止すること
が可能になる。
【００３１】第３実施例 本実施例は、図８に示すように、反射防止膜１６ａとし
て、ポリシリコン膜を用いた例である。図８に示すよう
に、本発明の実施例では、半導体基板１０の上に、パッ
ド膜１２を形成する。半導体基板１０としては、たとえ
ば単結晶シリコン基板を用いる。パッド膜１２として
は、酸化シリコン膜が用いられ、熱酸化法により成膜さ
れる。パッド膜１２の膜厚は、特に限定されないが、本
実施例では、２０ｎｍである。
て、ポリシリコン膜を用いた例である。図８に示すよう
に、本発明の実施例では、半導体基板１０の上に、パッ
ド膜１２を形成する。半導体基板１０としては、たとえ
ば単結晶シリコン基板を用いる。パッド膜１２として
は、酸化シリコン膜が用いられ、熱酸化法により成膜さ
れる。パッド膜１２の膜厚は、特に限定されないが、本
実施例では、２０ｎｍである。
【００３２】次に、パッド膜１２の上に、ＣＶＤ法によ
り、Ｓｉ3 Ｎ4 膜で構成される酸化防止膜１４を成膜す
る。この酸化防止膜１４の上には、反射防止膜１６ａが
成膜される。反射防止膜１６ａとしては、たとえばＣＶ
Ｄ法により成膜されるポリシリコン膜を用いる。本実施
例では、酸化防止膜１４の膜厚は、２００ｎｍである。
反射防止膜１６ａは、レジスト膜内での定在波を極小に
するように決定された膜厚を有する。
り、Ｓｉ3 Ｎ4 膜で構成される酸化防止膜１４を成膜す
る。この酸化防止膜１４の上には、反射防止膜１６ａが
成膜される。反射防止膜１６ａとしては、たとえばＣＶ
Ｄ法により成膜されるポリシリコン膜を用いる。本実施
例では、酸化防止膜１４の膜厚は、２００ｎｍである。
反射防止膜１６ａは、レジスト膜内での定在波を極小に
するように決定された膜厚を有する。
【００３３】その後は、前記第１実施例と同様にして、
半導体基板１０の表面に所定パターンのＬＯＣＯＳを形
成する。ただし、露光用光としては、ｇ線（波長４３６
ｎｍ）を用いる。また、ＬＯＣＯＳ酸化時には、ポリシ
リコン膜で構成される反射防止膜１６ａは、酸化シリコ
ン膜と成る。
半導体基板１０の表面に所定パターンのＬＯＣＯＳを形
成する。ただし、露光用光としては、ｇ線（波長４３６
ｎｍ）を用いる。また、ＬＯＣＯＳ酸化時には、ポリシ
リコン膜で構成される反射防止膜１６ａは、酸化シリコ
ン膜と成る。
【００３４】本実施例では、前記第１実施例と比較し、
反射防止膜の材質が相違するが、定在波を極小にするよ
うに最適化してある反射防止膜１６ａが、レジスト膜１
８の下層に配置する点で共通する。したがって、下地膜
の膜厚の不均一性によるパターン幅の線幅変動を極力防
止することが可能になる。
反射防止膜の材質が相違するが、定在波を極小にするよ
うに最適化してある反射防止膜１６ａが、レジスト膜１
８の下層に配置する点で共通する。したがって、下地膜
の膜厚の不均一性によるパターン幅の線幅変動を極力防
止することが可能になる。
【００３５】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上記実施例では、図２，３に示
すように、レジスト膜１８を用いて、反射防止膜１６、
酸化防止膜１４およびパッド膜１２を連続的にエッチン
グ加工したが、レジスト膜１８で反射防止膜１６をエッ
チング加工した後に、エッチング条件を変え（多段階エ
ッチング）、反射防止膜に対する選択比が３〜４のエッ
チング条件で、酸化防止膜１４をエッチング加工するこ
ともできる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上記実施例では、図２，３に示
すように、レジスト膜１８を用いて、反射防止膜１６、
酸化防止膜１４およびパッド膜１２を連続的にエッチン
グ加工したが、レジスト膜１８で反射防止膜１６をエッ
チング加工した後に、エッチング条件を変え（多段階エ
ッチング）、反射防止膜に対する選択比が３〜４のエッ
チング条件で、酸化防止膜１４をエッチング加工するこ
ともできる。
【００３６】ＳｉＯx Ｎy ：Ｈ膜などで構成される反射
防止膜１６をマスクとして、Ｓｉ3Ｎ4 膜などで構成さ
れる酸化防止膜１４をＲＩＥなどでエッチングする場合
には、レジスト膜１８の膜厚を小さくすることができ
る。たとえば、レジスト膜１８と反射防止膜１６との選
択比を２とし、酸化防止膜１４と反射防止膜１６との選
択比を４とし、レジスト膜１８と酸化防止膜１４との選
択比を２とすると、レジスト膜１８の膜厚は、１／５に
することができる。
防止膜１６をマスクとして、Ｓｉ3Ｎ4 膜などで構成さ
れる酸化防止膜１４をＲＩＥなどでエッチングする場合
には、レジスト膜１８の膜厚を小さくすることができ
る。たとえば、レジスト膜１８と反射防止膜１６との選
択比を２とし、酸化防止膜１４と反射防止膜１６との選
択比を４とし、レジスト膜１８と酸化防止膜１４との選
択比を２とすると、レジスト膜１８の膜厚は、１／５に
することができる。
【００３７】レジスト膜１８の膜厚を薄くすることがで
きれば、ＲＩＥなどのエッチング加工時の精度も向上さ
せることができる。
きれば、ＲＩＥなどのエッチング加工時の精度も向上さ
せることができる。
【００３８】
【発明の効果】以上説明してきたように、本発明によれ
ば、反射防止膜の膜厚および光学定数が、定在波効果を
最小にするように設定してあるので、酸化防止膜および
レジスト膜の膜厚の不均一に拘らず、レジスト膜の線幅
変動が生じ難い。したがって、レジスト膜に基づきエッ
チング加工される酸化防止膜の線幅が変動することがな
くなり、結果的にＬＯＣＯＳのパターン幅を高精度に制
御することができる。
ば、反射防止膜の膜厚および光学定数が、定在波効果を
最小にするように設定してあるので、酸化防止膜および
レジスト膜の膜厚の不均一に拘らず、レジスト膜の線幅
変動が生じ難い。したがって、レジスト膜に基づきエッ
チング加工される酸化防止膜の線幅が変動することがな
くなり、結果的にＬＯＣＯＳのパターン幅を高精度に制
御することができる。
【００３９】特に、ＳｉＯx Ｎy ：Ｈ膜などで構成され
る反射防止膜をマスクとして、Ｓｉ 3 Ｎ4 膜などで構成
される酸化防止膜をＲＩＥなどでエッチングする場合に
は、レジスト膜の膜厚を小さくすることができる。レジ
スト膜の膜厚を薄くすることができれば、ＲＩＥなどの
エッチング加工時の精度も向上させることができる。
る反射防止膜をマスクとして、Ｓｉ 3 Ｎ4 膜などで構成
される酸化防止膜をＲＩＥなどでエッチングする場合に
は、レジスト膜の膜厚を小さくすることができる。レジ
スト膜の膜厚を薄くすることができれば、ＲＩＥなどの
エッチング加工時の精度も向上させることができる。
【図１】図１は本発明の一実施例に係るＬＯＣＯＳの形
成工程を示す概略断面図である。
成工程を示す概略断面図である。
【図２】図２は図１に示す工程の続きの工程を示す概略
断面図である。
断面図である。
【図３】図３は図２に示す工程の続きの工程を示す概略
断面図である。
断面図である。
【図４】図４は図３に示す工程の続きの工程を示す概略
断面図である。
断面図である。
【図５】図５は図４に示す工程の続きの工程を示す概略
断面図である。
断面図である。
【図６】図６は図５に示す工程の続きの工程を示す概略
断面図である。
断面図である。
【図７】図７は反射防止膜の最適化シミュレーションを
示すグラフである。
示すグラフである。
【図８】図８は本発明の他の実施例に係るＬＯＣＯＳの
形成工程を示す概略断面図である。
形成工程を示す概略断面図である。
【図９】図９は本発明のその他の実施例に係るＬＯＣＯ
Ｓの形成工程を示す概略断面図である。
Ｓの形成工程を示す概略断面図である。
【図１０】図１０は定在波効果を示す概略図である。
【図１１】図１１はレジスト膜厚に対する線幅変動を示
すグラフである。
すグラフである。
１０… 半導体基板 １２… パッド膜 １４… 酸化防止膜 １６… 反射防止膜 １８… レジスト膜 ２２… ＬＯＣＯＳ ２２ａ… バーズビーク
Claims (6)
- 【請求項１】 半導体基板の表面に、パッド膜を形成す
る工程と、 上記パッド膜の上に、酸化防止膜を形成する工程と、 上記酸化防止膜の上に反射防止膜を形成する工程と、 上記反射防止膜の上にレジスト膜を形成し、このレジス
ト膜を、素子分離領域のパターンでフォトリソグラフィ
ー加工する工程と、 上記レジスト膜を用いて、上記反射防止膜、酸化防止膜
およびパッド膜をエッチング加工する工程と、 上記レジスト膜を除去し、酸化防止膜で覆われていない
半導体基板の表面を熱酸化して素子分離領域を形成する
工程とを有する半導体装置の素子分離領域の形成方法。 - 【請求項２】 上記レジスト膜をマスクとして、反射防
止膜をエッチング加工した後、上記反射防止膜をマスク
として、酸化防止膜およびパッド膜をエッチング加工す
ることを特徴とする請求項１に記載の半導体装置の素子
分離領域の形成方法。 - 【請求項３】 上記酸化防止膜のエッチングは、上記反
射防止膜に対する選択比が３以上の条件で行われる請求
項２に記載の半導体装置の素子分離領域の形成方法。 - 【請求項４】 上記酸化防止膜が窒化シリコン膜であ
り、上記反射防止膜が水素を含む酸窒化シリコン膜で構
成される請求項１〜３のいずれかに記載の半導体装置の
素子分離領域の形成方法。 - 【請求項５】 上記反射防止膜の光学定数および膜厚
は、上記レジスト膜のフォトリソグラフィー加工時のレ
ジスト膜内での定在波効果が最小になるように決定され
る請求項１〜４のいずれかに記載の半導体装置の素子分
離領域の形成方法。 - 【請求項６】 上記酸化防止膜の膜厚が１８０〜２２０
ｎｍであり、上記反射防止膜の屈折率をｎとし、消衰係
数をｋとし、膜厚をｄとした場合に、（ｎ，ｋ，ｄ）の
組合せが、次のいずれかである請求項１〜５のいずれか
に記載の半導体装置の素子分離領域の形成方法。 （ｎ，ｋ，ｄ）＝（2.O 〜 2.1, 0.23 〜0.28, 0.158〜0.162 μｍ） （2.O 〜 2.1, 0.35 〜0.42, 0.098〜0.101 μｍ） （2.O 〜 2.1, 0.23 〜0.33, 0.157〜0.164 μｍ）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16426294A JPH0831811A (ja) | 1994-07-15 | 1994-07-15 | 半導体装置の素子分離領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16426294A JPH0831811A (ja) | 1994-07-15 | 1994-07-15 | 半導体装置の素子分離領域の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831811A true JPH0831811A (ja) | 1996-02-02 |
Family
ID=15789752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16426294A Pending JPH0831811A (ja) | 1994-07-15 | 1994-07-15 | 半導体装置の素子分離領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831811A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999010918A1 (en) * | 1997-08-22 | 1999-03-04 | Micron Technology, Inc. | Process of isolation in integrated circuit fabrication, using an antireflective coating |
| US5940719A (en) * | 1996-04-22 | 1999-08-17 | Hyundai Electronics Industries Co., Ltd. | Method for forming element isolating film of semiconductor device |
| US6294459B1 (en) | 1998-09-03 | 2001-09-25 | Micron Technology, Inc. | Anti-reflective coatings and methods for forming and using same |
| US6444588B1 (en) | 1999-04-26 | 2002-09-03 | Micron Technology, Inc. | Anti-reflective coatings and methods regarding same |
| KR100399972B1 (ko) * | 1996-06-28 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체장치의소자분리막형성방법 |
-
1994
- 1994-07-15 JP JP16426294A patent/JPH0831811A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5940719A (en) * | 1996-04-22 | 1999-08-17 | Hyundai Electronics Industries Co., Ltd. | Method for forming element isolating film of semiconductor device |
| US6027985A (en) * | 1996-04-22 | 2000-02-22 | Hyundai Electronics Industries Co., Inc. | Method for forming element isolating film of semiconductor device |
| KR100399972B1 (ko) * | 1996-06-28 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체장치의소자분리막형성방법 |
| US6423631B1 (en) | 1997-08-22 | 2002-07-23 | Micron Technology, Inc. | Isolation using an antireflective coating |
| US6174590B1 (en) | 1997-08-22 | 2001-01-16 | Micron Technology, Inc. | Isolation using an antireflective coating |
| WO1999010918A1 (en) * | 1997-08-22 | 1999-03-04 | Micron Technology, Inc. | Process of isolation in integrated circuit fabrication, using an antireflective coating |
| US6495450B1 (en) * | 1997-08-22 | 2002-12-17 | Micron Technology, Inc. | Isolation using an antireflective coating |
| US6605502B2 (en) | 1997-08-22 | 2003-08-12 | Micron Technology, Inc. | Isolation using an antireflective coating |
| US6121133A (en) * | 1997-08-22 | 2000-09-19 | Micron Technology, Inc. | Isolation using an antireflective coating |
| US6294459B1 (en) | 1998-09-03 | 2001-09-25 | Micron Technology, Inc. | Anti-reflective coatings and methods for forming and using same |
| US6541843B2 (en) | 1998-09-03 | 2003-04-01 | Micron Technology, Inc. | Anti-reflective coatings and methods for forming and using same |
| US6673713B2 (en) | 1998-09-03 | 2004-01-06 | Micron Technology, Inc. | Anti-reflective coatings and methods for forming and using same |
| US6784094B2 (en) | 1998-09-03 | 2004-08-31 | Micron Technology, Inc. | Anti-reflective coatings and methods for forming and using same |
| US6444588B1 (en) | 1999-04-26 | 2002-09-03 | Micron Technology, Inc. | Anti-reflective coatings and methods regarding same |
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