TWI584375B - 提高氧化物蝕刻選擇性的方法 - Google Patents

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Description

提高氧化物蝕刻選擇性的方法
此發明關於半導體處理,且尤其關於用於蝕刻基板上之材料的方法與裝置。
各種結構與元件係於邏輯與記憶體微晶片的製造期間加以產生。例如:電晶體(諸如場效電晶體)或微電子與積體電路的基本元件。製造此等電晶體通常包含沉積各種材料層、將層圖案化、轉移圖案、及移除材料。用於圖案轉移的常見技術係使用基於電漿的蝕刻製程,亦稱作乾蝕刻製程。此基於蝕刻的圖案轉移通常包含作用為遮罩的地貌圖案,使得朝向基板的蝕刻劑蝕刻在底層之曝露部分中的材料,而光罩避免蝕刻底層的受覆蓋部分。
在各種蝕刻製程中,將兩種不同的材料類型曝露於一給定蝕刻製程的蝕刻劑係常見的。在一些微製程技術中,蝕刻(移除)一種材料類型而不蝕刻第二種材料類型係期望的,即使兩種材料類型係曝露於蝕刻劑。換句話說,期望第一材料被蝕刻且同時對第二材料具選擇性。事實上,此蝕刻選擇性係通常非完美,且因此蝕刻選擇性可被描述為兩種材料的蝕刻速率比(較佳是一種材料係與蝕刻第二材料的速率相比以相對較高的速率受到蝕刻)。
在一些微加工的製程中,可能需要多個蝕刻製程,蝕刻類接觸窗之特徵部穿過氧化物材料且到達(露出)源極/汲極材料。此蝕刻製程可用以產生平面與三維的電晶體結構兩者。成功地執行一些此等蝕刻製程係有挑戰性的,這是因為關於傳統蝕刻技術的差選擇性。此等挑戰係特別存在於製程步驟,其明確指定蝕刻穿過氧化物材料且到達源極/汲極材料,該等源極/汲極材料包含已受摻雜以產生壓縮或拉伸應力的矽,諸如鍺化矽。然而,此處揭露的技術提供相對底層通道材料具有較高選擇性之蝕刻氧化層的方法。此蝕刻選擇性的增加減少對通道材料的損壞,因而提供更可靠且較佳性能的半導體裝置。
此處技術包含執行選擇性蝕刻製程的方法,該選擇性蝕刻製程可相對於通道材料增加對於蝕刻氧化物材料的選擇性。在一個實施例中,基板係配置在電漿處理系統內的基板支座上。該基板具有圖案化的遮罩層,該圖案化的遮罩層定義使氧化層露出的開口。該基板具有在該氧化層下方的通道材料。處理氣體混合物係流進該電漿處理系統。該處理氣體混合物包含氟碳氣體。電漿係自該處理氣體混合物形成,使得該氧化層係透過該圖案化的遮罩層曝露於電漿。電漿藉由施加射頻功率至該電漿處理系統而形成。除了施加該射頻功率至該電漿處理系統之外,負直流功率係施加至該電漿處理系統的上電極。該上電極具有一面對電漿的表面,該面對電漿的表面包含回應粒子轟擊提供二次電子發射的導電材料。該氧化層係接著相對於通道材料加以蝕刻,使得來自電漿的產物以至少約7比1的比例相對於該通道材料蝕刻該氧化層。在如此增進的蝕刻選擇性之後,底層通道材料係加以保存以為了更佳的元件功能。
當然,此處描述之不同步驟的討論順序已為了清楚起見而呈現。通常,這些步驟可以任何合適的順序執行。此外,雖然此處各個不同的特徵部、技術、配置等可在此揭露內容之不同的地方討論,但各個概念可彼此獨立或彼此結合地執行。因此,本發明可以許多不同的方式被體現與被觀察。
注意此發明內容章節未明確指出本揭露內容或所請發明的每個實施例及/或增加的新穎實施態樣。反之,此發明內容章節僅提供不同實施例的初步討論,及優於傳統技術的新穎性對應點。對於本發明及實施例的額外細節及/或可能的看法,如下述進一步的討論,讀者可參照實施方式章節及本揭露內容之相對應的圖示。
此處技術包含蝕刻氧化層的方法,其對底層通道材料有較高的選擇性。此蝕刻選擇性的增加減少對通道材料的損壞,因而提供更可靠且較佳性能的半導體裝置。此處技術包含使用氟碳氣體以饋送電漿而產生蝕刻劑,且亦產生彈道電子的通量以在蝕刻製程期間處理一給定的基板。
此處技術可應用於氧化物蝕刻,以及應用於蝕刻類接觸窗的特徵部穿過氧化物且到達源極/汲極材料。例如:於中段製程蝕刻期間,當蝕刻穿過氧化物且到達矽鍺(Six Ge1-x )時有差的蝕刻選擇性,其中大部分的SiGe係被蝕刻。實施例可用於自我對準接觸窗的蝕刻製程,但係非限於自我對準接觸窗的蝕刻。
圖1說明描述一示例實施例的流程圖,該示例實施例用於在基板上執行特徵部的選擇性蝕刻製程。在步驟110中,基板係設置在電漿處理系統內的基板支座上。該基板具有一圖案化的遮罩層,該圖案化的遮罩層定義使氧化層露出的開口。換句話說,地貌遮罩或凸紋遮罩/圖案係位於氧化層之上,以保護該氧化層的某些部分(諸如鰭支撐閘極結構),且同時不保護該氧化層的其他部分。圖案遮罩層可體現為光阻遮罩、硬遮罩、或金屬硬遮罩。作為一個非限制性的例子,此圖案遮罩層可選自氮化矽(Si3 N4 )。在其他的實施例中,圖案遮罩層可為有機平坦化層、及非晶形碳層、介電硬遮罩、金屬硬遮罩,且可由多個不同的層構成。
氧化層可選自任何各種不同的氧化物,諸如二氧化矽及四乙氧基矽烷(tetraethyl orthosilicate),且可用為可流動的氧化物。在一些實施例中,氧化矽具有小於4的介電常數值。在這些示例實施例中,氧化層可選自包含碳摻雜的氧化矽(SiOCH)、氟摻雜的氧化矽、CDO(碳摻雜的氧化物)、磷矽酸鹽玻璃(PSG)、氮摻雜的氧化矽、氧化磷等等的一或多種材料。
基板具有通道材料或在氧化層下方的通道材料層。此通道材料可選自包含矽、摻雜的矽、應變矽、及鍺的各種材料。應變矽可藉由包含碳、磷、鍺等等而發生應變。該通道材料可為矽鍺(Six Ge1-x )合金。在一些實施例中,通道材料可形成微電子電晶體的源極或汲極,該微電子電晶體包含鰭式場效電晶體(FinFET)的鰭。該通道材料亦可包含矽與至少一種三五族化合物。
在步驟120中,處理氣體混合物係流進電漿處理系統。此處理氣體混合物可包含氟碳氣體。該氟碳氣體可為Cx Fy ,其中x與y係大於或等於1。在其他的實施例中,該氟碳氣體係C4 F6 。該處理氣體混合物可進一步包含稀釋劑氣體與鈍化控制氣體。該稀釋劑氣體可選自例如氬氣、氦氣、及氙氣。該鈍化控制氣體可選自由O2 、CO2 、CO、N2 、H2 、COS、及SO2 組成的群組。
在步驟130中,電漿係自處理氣體混合物形成,使得氧化層係透過圖案遮罩層而曝露於電漿。注意電漿本身(電漿鞘)可不與基板直接接觸,而是接觸暴露的氧化層,因為來自電漿的產物可等向性地或非等向性地撞擊氧化層。電漿係藉由對電漿處理系統操作射頻功率而形成,亦即,使用電漿處理系統以將射頻功率耦合至基板上的處理氣體混合物。施加射頻功率至電漿處理系統可包含施加射頻功率至上或下電極。注意各種傳統的電漿處理系統可與此處方法一起使用。一個示例的電漿處理系統將更詳細地描述於下。
在步驟140中,負直流功率施加至電漿處理系統的上電極。此係在除了施加射頻功率至電漿處理系統之外用以產生與維持電漿。該電漿處理系統的上電極具有一面對電漿的表面,該面對電漿的表面包含一導電材料,該導電材料提供回應粒子轟擊的二次電子發射。此二次電子發射可被描述為彈道電子,因為自上電極發射的電子係具足夠的能量以穿過電漿朝向基板。例如:來自電漿的產物可包含帶正電的離子。這些帶正電的離子可藉由施加的負直流功率而被吸引至上電極。一旦撞擊上電極,來自上電極材料的電子可被撞出且接著由於負極性而加速遠離上電極。撞擊上電極亦可濺射諸如矽的電極材料,其可在基板上沉積。在一些實施例中,施加負直流功率包含施加約-500至-1500伏特。該提供回應粒子轟擊的二次電子發射的導電材料可選自包含氧化鋁、石英、矽、鋁、氮化鈦、及氮化鋁的一或多種材料。一給定上電極之材料的選擇可基於基板材料,使得任何在基板上沉積之濺射的上電極材料將與基板材料相容。
在步驟150中,氧化層係相對於通道材料被加以蝕刻,使得來自電漿的產物以至少約7比1的比例相對於通道材料蝕刻氧化層。在其他的實施例中,蝕刻比例可大於約9比1。換句話說,當氟碳產物係朝向基板以蝕刻氧化層材料時,彈道電子的通量同時朝向基板。此組合增進氧化物相對於底層通道材料的蝕刻選擇性,使得一旦曝露底層通道材料於蝕刻產物,相對小量的通道材料係被蝕刻。
圖2與3幫助說明此選擇性的增進。圖2與3說明一給定晶圓區塊之示例的放大橫剖面圖。圖2說明使用傳統技術的示例結果,而圖3說明使用此處揭露之蝕刻技術的示例結果。在此兩個圖中顯示的係圖案化的遮罩層230(例如:氮化矽),其係位於氧化層220上。氧化層220下方係通道材料210。線225係疊加以幫助界定圖案化的遮罩層230與氧化層220之間的界面。線215係用以識別氧化層220與通道材料210(例如:SiGe)之間的界面。線205標示使用傳統蝕刻技術蝕刻進通道材料210的深度。注意相對寬及深的溝係蝕刻進通道材料210。可觀察到蝕刻的溝穿過通道材料210延伸約50%。此蝕刻深度可損害所製造結構(諸如電晶體)的電氣性能。圖3顯示使用此處技術的示例結果。在圖3中,線205標示與圖2相比之較淺的進入通道材料210的蝕刻深度,僅延伸進通道材料的約30%。在較少的通道材料被移除之情況下,較佳的電氣性能可加以達到。亦注意圖案化的遮罩層230之邊緣在圖3中具有與圖2相比之較少的圓化部。
直流疊加處理可在電容式耦合電漿(CCP)處理系統內執行,該CCP處理系統通常在兩個相對向的平行板(上電極與下電極)之間形成電漿。通常,基板置於下電極上或置於下電極正上方的基板支座上。施加負DC至上電極,接著吸引帶正電的物種朝向電極。此電極係由期望的導電材料製成,或覆蓋期望的導電材料。通常,此導電材料係矽,但其他的材料(諸如鍺)可使用於特定的應用。
圖4與圖5係平行板CCP處理系統的示意圖。上電極470係位於基板405被放置處的對向側。上電極470可包含電極板471,該電極板471可為可拆卸的。基板405係位於下電極472上,或在下電極472正上方的支座上。未顯示處理氣體遞送系統。處理氣體可透過噴淋頭電極及/或自側腔室入口流進處理腔室。CCP處理腔室係已被熟知,且因此不在此描述此等系統之所有的特徵部及元件。
有兩種CCP處理腔室的基本電氣配置。在每一種配置中,有源射頻(RF)功率,其產生與維持來自處理氣體的電漿,且亦有偏壓RF功率,其可選用性地施加以將電漿物種非等向性地吸引朝向被處理的基板。常見的源RF功率可以60 MHz或更高(甚至特高頻(VHF))施加,而常見的偏壓頻率係13 MHz或2 MHz,雖然其他的頻率可用於特殊的應用。在顯示於圖4的一種配置中,源RF功率475與偏壓RF功率476係去耦合的,這是因為源RF功率475係施加至上電極470,而偏壓RF功率476係施加至下電極472(含基板電極)。在圖5中,源RF功率475(高頻)與偏壓RF功率476(低頻)兩者係施加至下電極472。在任一配置中,負直流電壓481可施加至上電極470,且可被視為對已具有源功率與可能有偏壓功率之CCP系統之疊加的DC電壓。因此,此技術可被描述為直流疊加(DCS)。
作為一個非限制性的例子,施加的DC電壓可為大約1千伏(kV),其中電流每平方公分約2.5毫安培。當負DC電壓係施加至上電極時,上電極吸引存在於平行板電極之間的電漿內的正離子。朝上電極板471加速的該等正離子具有足夠的能量,使得一旦撞擊該上電極板471,該等正離子產生二次電子以及濺射某些矽。產生的該等二次電子接著藉由負DC電壓而加速(遠離),接收足夠能量以完全穿過電漿且撞擊下方的基板405。具有約1 keV(或更多)能量的這些電子可輕易地穿過電漿與晶圓鞘。這些電子可稱作為彈道電子。這些電子可以足夠的能量撞擊基板以穿過(進入)數百奈米厚的基板層。
在電極板471係由矽製成的實施例中,已自上電極被濺射的矽原子可沉積在下方的晶圓上。頂部電極板471應選自導電材料以允許產生彈道電子的射束。任何數目的處理氣體可用以產生用於基板之此種DCS處理的電漿。例如:氮與氬離子具有足夠的能量以輕易地濺射矽電極。在許多應用中,稀有氣體可單獨或結合其他氣體使用。例如:氬氣與氫氣或氮氣的混合物可被使用。對於固化應用,氬氣與氮氣的混合物可產生有利的結果。
注意因為此技術消耗上電極,所以上電極在特定使用量或耗損程度之後需被替換。因此,使用電極板可協助此維修。注意其他導電材料(通常是金屬)可用作上電極,但無論選自任何一種導電材料的原子極有可能濺射且被沉積在下方的基板上。在半導體工業中,許多沉積在晶圓上的金屬可在元件製造上具有負面影響或變為腐蝕的,但矽沉積物在傳統的製程中通常係無害的材料。鍺及其他材料亦可被使用。
電子通量(彈道電子或e射束)可產生各種光阻化學基團的懸鍵,該懸鍵可允許光阻的交連,因而改變光阻的物理特性。氧化層可自DCS處理而加以形成。起初,一純矽層由於矽濺射而在基板表面上生長,但是一旦基板離開蝕刻處理腔室進入氧氣環境(真空腔室外),該純矽層將立即或迅速地氧化且形成氧化矽層。該氧化矽層接著亦可作為保護層。此負極性的DC耦合造成頂部電極的濺射。然而,濺射的量可被控制以造成沉積在基板上之矽的特定厚度(12 nm、6 nm、2 nm等),諸如足以幫助保護底光阻層的厚度。
在之前的描述中,具體細節已加以說明,諸如處理系統的特殊幾何結構及其中使用的各種元件與製程的描述。然而,應當理解,此處技術可在背離這些具體細節的其他實施例中實行,且這些細節係以解釋而非限制為目的。此處揭露的實施例已參考附圖描述。相似地,為了解擇的目的,特定數字、材料、及配置已加以說明以提供完整的理解。僅管如此,實施例可在無此等具體細節情況下實施。具有基本上同樣功能性結構之元件以類似的參考符號表示,且因此任何冗餘的描述可加以省略。
各種操作,為了有助於理解各種實施例,以多個分立操作加以描述。描述的順序不應被解釋為暗示這些操作係必然順序相關的。尤其,這些操作不需以陳述的順序執行。描述的操作可以不同於提及之實施例的順序執行。各種額外的操作可加以執行,及/或敘述的操作在其他的實施例中可加以省略。
如此處使用的「基板」或「目標基板」根據本發明一般意指被處理的物件。基板可包含元件的任何材料部分或結構,特別是半導體或其他電子元件,且例如,可為基底基板結構,諸如半導體晶圓,或基底基板結構之上或覆蓋基底基板結構的一層,諸如薄膜。因此,基板係非限於任何特定的基底結構、底層或覆蓋層、圖案化或非圖案化,而是,係設想以包含任何這樣的層或基底結構,和層及/或基底結構的任何組合。描述可論及基板的特定類型,但此係僅用於說明用途。
精於本項技術之人士亦將了解對於以上所述技術的操作,可做出許多變化,且仍達到本發明的相同目標。這些變化係意圖由此揭露內容之範圍所包含。因此,前述本發明實施例之描述係非意圖限制,而是本發明實施例之任何限制係呈現於以下專利申請範圍中。
205‧‧‧線
210‧‧‧通道材料
215‧‧‧線
220‧‧‧氧化層
225‧‧‧線
230‧‧‧遮罩層
405‧‧‧基板
470‧‧‧上電極
471‧‧‧電極板
472‧‧‧下電極
475‧‧‧源RF功率
476‧‧‧偏壓RF功率
481‧‧‧負直流電壓
本發明的各種實施例之更完整的理解及伴隨其中的許多優點,參照以下詳細說明,特別是結合隨附圖式考量時,將更容易理解。圖式係未必按照比例,而是將重點放在說明特徵、原理及概念上。
圖1係根據此處實施例之一示例蝕刻方法的流程圖。
圖2係使用傳統技術蝕刻之一示例基板區塊的橫剖面圖。
圖3係根據此處實施例蝕刻之一示例基板區塊的橫剖面圖。
圖4與5係與此處實施例一起使用之電漿處理系統的示意圖。
205‧‧‧線
210‧‧‧通道材料
215‧‧‧線
220‧‧‧氧化層
225‧‧‧線
230‧‧‧遮罩層

Claims (20)

  1. 一種執行選擇性蝕刻製程的方法,用於在一基板上執行特徵部的選擇性蝕刻製程,該方法包含:設置一基板在一電漿處理系統內的一基板支座上,該基板具有一圖案化的氮化矽遮罩層,該圖案化的氮化矽遮罩層定義使一氧化層露出的開口,該基板具有直接在該氧化層下方的一SiGe通道材料;流動一處理氣體混合物進入該電漿處理系統,該處理氣體混合物由下列氣體所組成:一CxFy氟碳氣體,其中x與y係大於或等於1;一稀釋劑氣體,其選自由氬氣、氦氣、及氙氣組成的群組;及一鈍化控制氣體,其選自由O2、CO2、CO、N2、H2、COS、及SO2組成的群組;自該處理氣體混合物形成電漿,使得該氧化層係透過該圖案化的遮罩層曝露於該電漿,該電漿藉由施加射頻功率至該電漿處理系統而形成;除了施加該射頻功率至該電漿處理系統之外,施加負直流功率至該電漿處理系統的一上電極,該上電極具有一面對電漿的表面,該面對電漿的表面包含一導電材料,該導電材料提供回應粒子轟擊的二次電子發射;以及相對於該SiGe通道材料蝕刻該氧化層,使得來自該電漿的產物以至少約7比1的比例相對於該SiGe通道材料蝕刻該氧化層。
  2. 如申請專利範圍第1項之執行選擇性蝕刻製程的方法,其中,蝕刻該氧化層與該SiGe通道材料的比例係大於約9比1。
  3. 如申請專利範圍第1項之執行選擇性蝕刻製程的方法,其中,該氧化層係選自由可流動的氧化物、四乙氧基矽烷(tetraethyl orthosilicate)及二氧化矽組成的群組。
  4. 如申請專利範圍第1項之執行選擇性蝕刻製程的方法,其中,該氧化層係選自由碳摻雜的氧化矽(SiOCH)、氟摻雜的氧化矽、CDO(碳摻雜的氧化物)、磷矽酸鹽玻璃(PSG)、氮摻雜的氧化矽、氧化磷、磷摻雜的氧化矽、氫摻雜的氧化矽、硼摻雜的氧化矽、及氧化矽組成的群組。
  5. 如申請專利範圍第1項之執行選擇性蝕刻製程的方法,其中,該SiGe通道材料形成一微電子電晶體的一源極或汲極。
  6. 如申請專利範圍第1項之執行選擇性蝕刻製程的方法,其中,該SiGe通道材料係一鰭式場效電晶體(FinFET)的一鰭。
  7. 如申請專利範圍第1項之執行選擇性蝕刻製程的方法,其中,施加該負直流功率包含施加約-500至-1500伏特。
  8. 如申請專利範圍第1項之執行選擇性蝕刻製程的方法,其中,提供回應粒子轟擊之二次電子發射的該導電材料係選自由氧化鋁、石英、矽、鋁、氮化鈦、及氮化鋁組成的群組。
  9. 如申請專利範圍第1項之執行選擇性蝕刻製程的方法,其中,該氟碳氣體係C4F6
  10. 根據申請專利範圍第1項之執行選擇性蝕刻製程的方法,其中,蝕刻該氧化層的步驟包含執行一自我對準接觸窗的蝕刻製程。
  11. 如申請專利範圍第1項之執行選擇性蝕刻製程的方法,其中,施加射頻功率至該電漿處理系統的步驟包含施加射頻功率至該上電極。
  12. 如申請專利範圍第1項之執行選擇性蝕刻製程的方法,其中,施加射頻功率至該電漿處理系統的步驟包含施加射頻功率至位於該基板下方的一下電極。
  13. 如申請專利範圍第1項之執行選擇性蝕刻製程的方法,其中,該氧化層係碳摻雜的氧化矽(SiOCH)。
  14. 一種執行選擇性蝕刻製程的方法,用於在一基板上執行特徵部的選擇性蝕刻製程,該方法包含:設置一基板在一電漿處理系統內的一基板支座上,該基板具有一圖案化的遮罩層,該圖案化的遮罩層定義使一SiOCH層露出的開口,該基板具有在該SiOCH層下方的一SiGe通道材料;流動一處理氣體混合物進入該電漿處理系統,該處理氣體混合物由下列氣體所組成:一CxFy氟碳氣體,其中x與y係大於或等於1;一稀釋劑 氣體,其選自由氬氣、氦氣、及氙氣組成的群組;及一鈍化控制氣體,其選自由O2、CO2、CO、N2、H2、COS、及SO2組成的群組;自該處理氣體混合物形成電漿,使得該SiOCH層係透過該圖案化的遮罩層曝露於該電漿,該電漿藉由施加射頻功率至該電漿處理系統而形成;除了施加該射頻功率至該電漿處理系統之外,施加負直流功率至該電漿處理系統的一上電極,該上電極具有一面對電漿的表面,該面對電漿的表面包含一導電材料,該導電材料提供回應粒子轟擊的二次電子發射;以及相對於該SiGe通道材料蝕刻該SiOCH層,使得來自該電漿的產物以至少約7比1的比例相對於該SiGe通道材料蝕刻該SiOCH層。
  15. 如申請專利範圍第14項之執行選擇性蝕刻製程的方法,其中,蝕刻該SiOCH層與該SiGe通道材料的比例係大於約9比1。
  16. 如申請專利範圍第14項之執行選擇性蝕刻製程的方法,其中,該SiGe通道材料形成一微電子電晶體的一源極或汲極。
  17. 如申請專利範圍第14項之執行選擇性蝕刻製程的方法,其中,該SiGe通道材料係一鰭式場效電晶體(FinFET)的一鰭。
  18. 如申請專利範圍第14項之執行選擇性蝕刻製程的方法,其中,施加該負直流功率包含施加約-500至-1500伏特。
  19. 如申請專利範圍第14項之執行選擇性蝕刻製程的方法,其中,提供回應粒子轟擊之二次電子發射的該導電材料係選自由氧化鋁、石英、矽、鋁、氮化鈦、及氮化鋁組成的群組。
  20. 如申請專利範圍第14項之執行選擇性蝕刻製程的方法,其中,該圖案化的遮罩層係氮化矽。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10790153B2 (en) * 2018-06-29 2020-09-29 Applied Materials, Inc. Methods and apparatus for electron beam etching process
TW202117802A (zh) * 2019-07-02 2021-05-01 美商應用材料股份有限公司 固化介電質材料的方法與設備
WO2024091864A1 (en) * 2022-10-24 2024-05-02 Lam Research Corporation Controllable carbon pecvd film deposition

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020132486A1 (en) * 2001-01-18 2002-09-19 Applied Materials, Inc. Nitride open etch process based on trifluoromethane and sulfur hexafluoride
US20030042465A1 (en) * 2001-08-30 2003-03-06 Micron Technology, Inc. Etchant gas composition
US20080206965A1 (en) * 2007-02-27 2008-08-28 International Business Machines Corporation STRAINED SILICON MADE BY PRECIPITATING CARBON FROM Si(1-x-y)GexCy ALLOY
US20090061634A1 (en) * 2007-08-29 2009-03-05 Tokyo Electron Limited Method for metallizing a pattern in a dielectric film
US20100224587A1 (en) * 2009-03-04 2010-09-09 Tokyo Electron Limited Plasma etching method, plasma etching apparatus and computer-readable storage medium
US20110233679A1 (en) * 2010-03-25 2011-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including finfets and methods for forming the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101346897B1 (ko) * 2006-08-07 2014-01-02 도쿄엘렉트론가부시키가이샤 에칭 방법 및 플라즈마 처리 시스템
US20100003828A1 (en) * 2007-11-28 2010-01-07 Guowen Ding Methods for adjusting critical dimension uniformity in an etch process with a highly concentrated unsaturated hydrocarbon gas
US7972968B2 (en) * 2008-08-18 2011-07-05 Applied Materials, Inc. High density plasma gapfill deposition-etch-deposition process etchant

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020132486A1 (en) * 2001-01-18 2002-09-19 Applied Materials, Inc. Nitride open etch process based on trifluoromethane and sulfur hexafluoride
US20030042465A1 (en) * 2001-08-30 2003-03-06 Micron Technology, Inc. Etchant gas composition
US20080206965A1 (en) * 2007-02-27 2008-08-28 International Business Machines Corporation STRAINED SILICON MADE BY PRECIPITATING CARBON FROM Si(1-x-y)GexCy ALLOY
US20090061634A1 (en) * 2007-08-29 2009-03-05 Tokyo Electron Limited Method for metallizing a pattern in a dielectric film
US20100224587A1 (en) * 2009-03-04 2010-09-09 Tokyo Electron Limited Plasma etching method, plasma etching apparatus and computer-readable storage medium
US20110233679A1 (en) * 2010-03-25 2011-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including finfets and methods for forming the same

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