CN108630659B

CN108630659B - 一种半导体器件的检测结构及其制备方法、检测方法

Info

Publication number: CN108630659B
Application number: CN201710153641.4A
Authority: CN
Inventors: 夏禹; 王奇峰
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2017-03-15
Filing date: 2017-03-15
Publication date: 2020-05-15
Anticipated expiration: 2037-03-15
Also published as: CN108630659A

Abstract

本发明提供了一种半导体器件的检测结构及其制备方法、检测方法。所述检测结构包括：基底；至少两个有源区，位于所述基底上，相邻的所述有源区之间通过浅沟槽隔离结构隔离；覆盖层，位于所述有源区的表面并且所述覆盖层为经蚀刻去除其表面的残留物的覆盖层，并且在去除所述残留物之后所述测试结构经过了自对准硅化物工艺处理；互连结构，横跨并电连接相邻的所述有源区；测试端，分别与相互电连接的所述有源区中的任意两个电连接。所述检测结构可以对整个有源区进行检测，提高了检测效率，进而保证所述半导体器件具有较高的性能和良率。

Description

一种半导体器件的检测结构及其制备方法、检测方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的检测结构及其制备方法、检测方法。

背景技术

在电子消费领域，多功能设备越来越受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版上集成多个不同功能的芯片，因而出现了3D集成电路(integrated circuit，IC)技术，3D集成电路(integrated circuit，IC)被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间。

在半导体器件的制备工艺中，光刻工艺，包括光刻和蚀刻步骤，以去除有源区上的绝缘层等物质，在所述光刻工艺之后在所述有源区上残留的绝缘层并没有太大区别，可以在后续的平坦化过程中的得到很好的控制。

但是在光刻和蚀刻过程中如果所述光刻胶对准发生偏差，则会导致半导体器件的性能和良率降低，甚至失效，严重的会导致同一批产品全部失效，不能通过晶圆可接受测试(wafer acceptance test，WAT)，但是目前并没有针对所述光刻工艺对准的检测结构。

基于上述原因，需要提出一种检测结构，以便消除上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明提供了一种半导体器件的检测结构，所述检测结构包括：

基底；

至少两个有源区，位于所述基底上，相邻的所述有源区之间通过浅沟槽隔离结构隔离；

覆盖层，位于所述有源区的表面并且所述覆盖层为经蚀刻去除其表面的残留物的覆盖层，并且在去除所述残留物之后所述测试结构经过了自对准硅化物工艺处理；

互连结构，横跨并电连接相邻的所述有源区；

测试端，分别与相互电连接的所述有源区中的任意两个电连接。

可选地，所述互连结构包括：

接触孔，位于所述有源区上并且贯穿所述覆盖层；

金属层，电连接相邻的所述有源区上的所述接触孔。

可选地，所述测试端包括：

测试接触孔，位于所述有源区上并且贯穿所述覆盖层；

测试焊盘，位于所述测试接触孔上。

可选地，所述覆盖层包括氮化物层。

可选地，相互电连接的所述有源区构成蛇形弯曲的形状。

可选地，在所述浅沟槽隔离结构上形成有掩膜层，用于去除所述覆盖层表面的所述残留物。

本发明还提供了一种半导体器件的检测结构的制备方法，所述方法包括：

提供基底，在所述基底上形成有至少两个有源区，在所述有源区上形成有覆盖层，相邻的所述有源区之间通过浅沟槽隔离结构隔离；

去除所述覆盖层表面的残留物；

执行自对准硅化物工艺；

在相邻的所述有源区上形成互连结构，所述互连结构横跨并电连接相邻的所述有源区；

形成测试端，所述测试端分别与相互电连接的所述有源区中的任意两个电连接。

可选地，形成所述互连结构的方法包括：

形成位于所述有源区上并且贯穿所述覆盖层的接触孔；

形成电连接相邻的所述有源区上的所述接触孔的金属层。

可选地，形成所述测试端的方法包括：

形成位于所述有源区上并且贯穿所述覆盖层的测试接触孔；

形成位于所述测试接触孔上的测试焊盘。

可选地，所述覆盖层包括氮化物层。

可选地，相互电连接的所述有源区构成蛇形弯曲的形状。

可选地，去除所述覆盖层表面的所述残留物的方法包括：

在所述浅沟槽隔离结构上形成掩膜层，以覆盖所述浅沟槽隔离结构；

去除所述覆盖层表面的所述残留物。

本发明还提供了一种基于上述检测结构的检测方法，包括：

在所述测试端之间施加电压；

测试相互电连接的所述有源区之间的电阻；

将所述电阻与预先设定的安全电阻进行比较，若低于安全电阻则所述半导体器件合格。

可选地，当所述电阻高于所述安全电阻，则所述覆盖层被蚀刻，去除所述残留物时所述掩膜层存在对准误差。

本发明提供了一种半导体器件的检测结构及其制备方法、检测方法，在所述检测结构包括：基底；至少两个有源区，位于所述基底上，相邻的所述有源区之间通过浅沟槽隔离结构隔离；覆盖层，位于所述有源区的表面并且所述覆盖层为经蚀刻去除其表面的残留物的覆盖层，并且在去除所述残留之后所述测试结构经过了自对准硅化物工艺处理；互连结构，横跨并电连接相邻的所述有源区；测试端，分别与相互电连接的所述有源区中的任意两个电连接。通过在所述测试端上施加电压；测试互相电连接的所述有源区构成的链的电阻；将所述电阻与预先设定的安全电阻进行比较，若低于安全电阻则所述半导体器件合格，则说明在半导体器件制备过程中掩膜层的对准没有发生偏移，所述检测结构可以对整个有源区进行检测，提高了检测效率，进而保证所述半导体器件具有较高的性能和良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了本发明的一实施例的一种半导体器件的检测结构的剖视图；

图2示出了本发明的一实施例的一种半导体器件的检测结构的俯视图；

图3A-3B示出了本发明的一实施例的一种半导体器件的检测结构中对准正常的剖视图；

图4A-4B示出了本发明的一实施例的一种半导体器件的检测结构中对准异常的剖视图；

图5示出了本发明的一实施例的一种半导体器件的检测结构的制备工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

本发明提供了一种半导体器件的检测结构，如图1和图2所示，所述检测结构包括：

基底(未示出)；

至少两个有源区101，位于所述基底上，相邻的所述有源区之间通过浅沟槽隔离结构隔离；

覆盖层102，位于所述有源区的表面并且所述覆盖层为经蚀刻去除其表面的残留的覆盖层，并且在去除所述残留之后所述测试结构经过了自对准硅化物工艺处理；

互连结构，横跨并电连接相邻的所述有源区；

具体地，如图3A和4A所示，所述基底(图中未示出)可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在该半导体衬底中还可以进一步形成栅极以及位于栅极两侧的源漏区以及形成其他有源器件。

在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在本发明中所述隔离结构优选为浅沟槽隔离结构。

所述基底中形成有若干有源区，所述有源区通过所述浅沟槽隔离结构隔离。

在形成所述浅沟槽隔离结构的方法中包括形成浅沟槽并填充沟槽隔离氧化物105。所述沟槽隔离氧化物可以为氧化硅、氮氧化硅、氟掺杂玻璃和/或其它现有的低介电常数材料。

在所述沟槽隔离氧化物105沉积过程中或者沉积完成后需要蚀刻去除所述氮化物层上方的所述沟槽隔离氧化物105，在该步骤中需要形成掩膜层覆盖所述浅沟槽中的所述沟槽隔离氧化物105并露出所述氮化物层上的沟槽隔离氧化物105。

其中，所述掩膜层通常选用光刻胶层。

在去除所述覆盖层表面的残留后执行自对准硅化物工艺。

如图3B和4B所示，蚀刻去除所述覆盖层表面的残留，所述去除方法可以选用本领域中常见的方法，不再赘述。

然后执行自对准硅化物工艺，具体地包括：

在所述覆盖层和所述浅沟槽中的沟槽隔离氧化物105上形成金属层。

其中，金属层的材料可以使用钛(Ti)、含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。

可以使用本领域技术人员熟知的任何适合的方法沉积形成所述金属层，包括但不限于化学气相沉积方法或物理气相沉积方法等。

然后进行退火步骤。

该退火步骤可以使用任何适合的退火方法，例如炉管退火、激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火。本实施例中，较佳地，退火处理使用激光退火(laser anneal)。

其中，退火的温度范围可以为800℃～1100℃，较佳地，退火的温度为900℃。退火时间可以为任意适合的时间，例如，退火时间范围可以为400μs～800μs，该退火时间也即使用激光退火时的停留时间(Dwell time)。

在该步骤中，如果所述蚀刻步骤中没有发生对准偏差，则如图3B所示，所述有源区被氮化物层或沟槽隔离氧化物105覆盖，所述有源区并没有暴露，所述有源区上所述氮化物层或沟槽隔离氧化物105并不会与金属层反应生成自对准金属硅化物。

但是如果所述蚀刻步骤中发生对准偏差，则如图4B所示，所述有源区并没有完全被氮化物层或沟槽隔离氧化物105覆盖，所述有源区部分暴露，暴露的所述有源区与金属层反应生成自对准金属硅化物106。

其中，由于所述自对准硅化物的存在，因此所述有源区在形成电连接之后其电阻会发生很大的变化，会大大减小。

因此在所述测试端上施加电压；测试相互电连接的所述有源区构成的链的电阻；将所述电阻与预先设定的安全电阻进行比较，若低于安全电阻则所述半导体器件合格。当所述电阻高于所述安全电阻，则所述覆盖层被蚀刻，去除所述残留时所述掩膜层存在对准误差。

在相邻的所述有源区上形成互连结构，所述互连结构横跨并电连接相邻的所述有源区；形成测试端，所述测试端分别与相互电连接的所述有源区构成的链的首尾两端电连接。

其中，所述互连结构包括：

接触孔103，位于所述有源区上并且贯穿所述覆盖层；

金属层104，电连接相邻的所述有源区上的所述接触孔。

所述测试端包括：

测试接触孔103ˊ，位于所述有源区上并且贯穿所述覆盖层；

测试焊盘104ˊ，位于所述测试接触孔上。

其中，所述测试结构还包括电阻测试器件，所述电阻测试器件与所述测试端电连接。

其中，所述覆盖层包括氮化物层。

其中，相互电连接的所述有源区构成的链的形状包括蛇形折线。

其中，在所述浅沟槽隔离结构上形成有掩膜层，用于去除所述覆盖层表面的残留。

其中，所述接触孔和所述金属层的形成方法包括：

在所述有源区上沉积有层间介电层，所述层间介电层可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。

所述层间介电层的厚度可以为任意适合的数值，在此不做具体限定。

所述互连结构和所述测试端形成于所述层间介电层中。所述接触孔和所述金属层可以为本领域技术人员熟知的任何适合的导电材料，包括但不限金属材料。较佳地，导电层为钨材料。在另一实施例中，导电层可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。

本发明提供了一种半导体器件的检测结构，在所述检测结构包括：基底；至少两个有源区，位于所述基底上，相邻的所述有源区之间通过浅沟槽隔离结构隔离；覆盖层，位于所述有源区的表面并且所述覆盖层为经蚀刻去除其表面的残留的覆盖层，并且在去除所述残留之后所述测试结构经过了自对准硅化物工艺处理；互连结构，横跨并电连接相邻的所述有源区；测试端，分别与相互电连接的所述有源区中的任意两个电连接。通过在所述测试端上施加电压；测试互电连接的所述有源区构成的链的电阻；将所述电阻与预先设定的安全电阻进行比较，若低于安全电阻则所述半导体器件合格，则说明在半导体器件制备过程中掩膜层的对准没有发生偏移，所述检测结构可以对整个有源区进行检测，提高了检测效率，进而保证所述半导体器件具有较高的性能和良率。

实施例二

本发明还提供了一种半导体器件的检测结构的制备方法，下面结合附图对所述方法作进一步的说明。图3A-3B示出了本发明的一实施例的一种半导体器件的检测结构中对准正常的剖视图；图4A-4B示出了本发明的一实施例的一种半导体器件的检测结构中对准异常的剖视图。

图5示出了本发明的一种半导体器件的检测结构的制备工艺流程图，该制备方法的主要步骤包括：

步骤S1：提供基底，在所述基底上形成有至少两个有源区，在所述有源区上形成有覆盖层，相邻的所述有源区之间通过浅沟槽隔离结构隔离；

步骤S2：去除所述覆盖层表面的残留物；

步骤S3：执行自对准硅化物工艺；

步骤S4：在相邻的所述有源区上形成互连结构，所述互连结构横跨并电连接相邻的所述有源区；

步骤S5：形成测试端，所述测试端分别与相互电连接的所述有源区中的任意两个电连接。

下面结合附图对本发明所述方法作进一步的说明。

执行步骤一，提供基底，在所述基底上形成有至少两个有源区，在所述有源区上形成有覆盖层，相邻的所述有源区之间通过浅沟槽隔离结构隔离。

形成所述浅沟槽隔离结构的方法包括：

在半导体衬底上依次形成氮化物层和氧化物层(未示出)。氧化物层可以为高温氧化法得到的，其厚度可以为100-200埃。氧化物层可以用作隔离层保护半导体衬底免受损伤和污染。其中，所述氮化物层为覆盖层102。

所述氮化物层可以是通过化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的。作为示例，氮化物层可以是通过氨气和二氯硅烷在750℃左右的温度下，采用低压化学气相沉积形成的。氮化物层不但可以作为半导体衬底刻蚀过程中的掩膜层，还可以作为后续化学机械研磨工艺中的阻挡层。还可以作为覆盖层。

接着，执行干法刻蚀工艺，以依次对氧化物层、氮化物层和半导体衬底进行刻蚀以形成沟槽。具体地，可以在氧化物层上形成具有图案的光刻胶层(未示出)，以该光刻胶层为掩膜对氧化物层进行干法刻蚀，以将图案转移至氧化物层，并以光刻胶层和氧化物层为掩膜对氮化物和半导体衬底进行刻蚀，以形成沟槽。

当然还可以采用其它方法来形成沟槽，由于该工艺以为本领域所熟知，因此不再做进一步描述。

在所述沟槽内填充沟槽隔离氧化物105，具体地，可以在氮化物层上和沟槽内形成浅沟槽隔离材料，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅、氟掺杂玻璃和/或其它现有的低介电常数材料。

其中，所述浅沟槽隔离氧化物将所述半导体衬底分成若干相互隔离的有源区，其中所述有源区为正常的关键尺寸，在本发明中没有必要增加所述有源区的关键尺寸来增加浮栅的关键尺寸。

在所述沟槽隔离氧化物105沉积过程中或者沉积完成后需要蚀刻去除所述氮化物层上方的所述沟槽隔离氧化物105，在该步骤中需要形成掩膜层覆盖所述浅沟槽中的所述沟槽隔离氧化物105并露出所述氮化物层上的沟槽隔离氧化物105。其中，所述掩膜层通常选用光刻胶层，在该蚀刻步骤中所述光刻胶层的形成可能会存在对准偏差的问题，为了解决该问题，执行以下步骤：

执行步骤二，去除所述覆盖层102表面的残留物并执行自对准硅化物工艺。

如图3B和4B所示，蚀刻去除所述覆盖层表面的残留物，所述去除方法可以选用本领域中常见的方法，不再赘述。

具体地，在所述浅沟槽隔离结构上形成有掩膜层，例如光刻胶层，以覆盖所述浅沟槽隔离结构，用于去除所述覆盖层表面的残留物。

然后执行自对准硅化物工艺，具体地包括：

在所述覆盖层和所述浅沟槽中沟槽隔离氧化物105上形成金属层。

然后进行退火步骤。

但是如果所述蚀刻步骤中发生对准偏差，则如图4B所示，所述有源区并没有完全被氮化物层或沟槽隔离氧化物105覆盖，所述有源区部分暴露，暴露的所述有源区上与金属层反应生成自对准金属硅化物106。

执行步骤三，在相邻的所述有源区上形成互连结构，所述互连结构横跨并电连接相邻的所述有源区；形成测试端，所述测试端分别与相互电连接的所述有源区构成的链的首尾两端电连接。

其中，所述测试端和所述互连结构同时形成。

其中，所述互连结构包括：

接触孔103，位于所述有源区上并且贯穿所述覆盖层；

金属层104，电连接相邻的所述有源区上的所述接触孔。

所述测试端包括：

测试接触孔103ˊ，位于所述有源区上并且贯穿所述覆盖层；

测试焊盘104ˊ，位于所述测试接触孔上。

其中，所述接触孔和所述金属层的形成方法包括：

在所述有源区上沉积层间介电层，所述层间介电层可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。

然后蚀刻所述层间介电层，以形成接触孔开口。

形成导电材料填充所述接触孔开口。导电材料可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。

其中，导电材料可以为本领域技术人员熟知的任何适合的导电材料，包括但不限金属材料。较佳地，导电层为钨材料。在另一实施例中，导电材料可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。

所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。所述平坦化停止于所述层间介电层的表面上。

然后在所述接触孔上方形成金属层，所述金属层的形成方法可以采用所述接触孔类型的方法。

本发明通过在所述测试端上施加电压；测试相互电连接的所述有源区构成的链的电阻；将所述电阻与预先设定的安全电阻进行比较，若低于安全电阻则所述半导体器件合格，则说明在半导体器件制备过程中掩膜层的对准没有发生偏移，所述检测结构可以对整个有源区进行检测，提高了检测效率，进而保证所述半导体器件具有较高的性能和良率。

实施例三

本发明还提供了检测方法，所述检测方法基于实施例一所述的检测结构或者通过所述实施例二所述方法制备得到的检测结构。

所述检测方法包括：

在所述测试端上施加电压；

测试相互电连接的所述有源区构成的链的电阻；

当所述电阻高于所述安全电阻，则所述覆盖层被蚀刻，去除所述残留时所述掩膜层存在对准误差。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的检测结构，其特征在于，所述检测结构包括：

基底；

覆盖层，位于所述有源区的表面并且所述覆盖层为经蚀刻去除其表面的残留物的覆盖层，并且在去除所述残留物之后所述检测结构经过了自对准硅化物工艺处理；

互连结构，横跨并电连接相邻的所述有源区；

2.根据权利要求1所述的检测结构，其特征在于，所述互连结构包括：

接触孔，位于所述有源区上并且贯穿所述覆盖层；

金属层，电连接相邻的所述有源区上的所述接触孔。

3.根据权利要求1所述的检测结构，其特征在于，所述测试端包括：

测试接触孔，位于所述有源区上并且贯穿所述覆盖层；

测试焊盘，位于所述测试接触孔上。

4.根据权利要求1所述的检测结构，其特征在于，所述覆盖层包括氮化物层。

5.根据权利要求1所述的检测结构，其特征在于，相互电连接的所述有源区构成蛇形弯曲的形状。

6.根据权利要求1所述的检测结构，其特征在于，在所述浅沟槽隔离结构上形成有掩膜层，用于去除所述覆盖层表面的所述残留物。

7.一种半导体器件的检测结构的制备方法，其特征在于，所述方法包括：

去除所述覆盖层表面的残留物；

执行自对准硅化物工艺；

8.根据权利要求7所述的方法，其特征在于，形成所述互连结构的方法包括：

形成位于所述有源区上并且贯穿所述覆盖层的接触孔；

形成电连接相邻的所述有源区上的所述接触孔的金属层。

9.根据权利要求7所述的方法，其特征在于，形成所述测试端的方法包括：

形成位于所述有源区上并且贯穿所述覆盖层的测试接触孔；

形成位于所述测试接触孔上的测试焊盘。

10.根据权利要求7所述的方法，其特征在于，所述覆盖层包括氮化物层。

11.根据权利要求7所述的方法，其特征在于，相互电连接的所述有源区构成蛇形弯曲的形状。

12.根据权利要求7所述的方法，其特征在于，去除所述覆盖层表面的所述残留物的方法包括：

去除所述覆盖层表面的所述残留物。

13.一种基于权利要求1至6之一所述检测结构的检测方法，包括：

在所述测试端之间施加电压；

测试相互电连接的所述有源区之间的电阻；

14.根据权利要求13所述的方法，其特征在于，所述检测结构还包括在所述浅沟槽隔离结构上形成的掩膜层，用于去除所述覆盖层表面的所述残留物；

所述检测方法还包括：

当所述电阻高于所述安全电阻，则所述覆盖层被蚀刻，去除所述残留物时所述掩膜层存在对准误差。