CN106067417A - 蚀刻有机膜的方法 - Google Patents

蚀刻有机膜的方法 Download PDF

Info

Publication number
CN106067417A
CN106067417A CN201610247871.2A CN201610247871A CN106067417A CN 106067417 A CN106067417 A CN 106067417A CN 201610247871 A CN201610247871 A CN 201610247871A CN 106067417 A CN106067417 A CN 106067417A
Authority
CN
China
Prior art keywords
plasma
hardmask
organic membrane
flow
process gases
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610247871.2A
Other languages
English (en)
Other versions
CN106067417B (zh
Inventor
李忠钟
胜沼隆幸
本田昌伸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN106067417A publication Critical patent/CN106067417A/zh
Application granted granted Critical
Publication of CN106067417B publication Critical patent/CN106067417B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32091Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05HPLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00Generating plasma; Handling plasma
    • H05H1/24Generating plasma
    • H05H1/46Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Analytical Chemistry (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供一种蚀刻有机膜的方法,在有机膜的等离子体蚀刻中改善硬质掩模的形状。在一个实施方式的方法中,在收容有被处理体的等离子体处理装置的处理容器内生成包含氢气和氮气的处理气体的等离子体。通过处理气体的等离子体的生成,从硬质掩模露出的上述有机膜的一部分区域变化为改性区域。接着,在处理容器内生成稀有气体的等离子体。利用稀有气体的等离子体除去改性区域,并且使从该改性区域释放出的物质堆积在硬质掩模的表面上。该方法交替地反复进行处理气体的等离子体的生成和稀有气体的等离子体的生成。

Description

蚀刻有机膜的方法
技术领域
本发明的实施方式涉及对有机膜进行蚀刻的方法。
背景技术
在半导体器件这样的电子器件的制造中,为了将掩模的图案转印到被蚀刻层,使用等离子体蚀刻。例如,存在通过将抗蚀剂掩模的图案转印到含Si反射防止膜,得到硬质掩模,为了将该硬质掩模的图案转印到有机膜,而使用等离子体蚀刻的情况。
有机膜的等离子体蚀刻,例如在特开2003-168676号公报中有记载。在该公报中所记载的等离子体蚀刻中,通过在等离子体处理装置的处理容器内,生成含有氢气和氮气的处理气体的等离子体,对有机膜进行蚀刻。具体而言,通过与由氮气得到的氮的活性种的反应,构成有机膜的碳改性为氰分子(CN),并且通过与氢的活性种的反应,氰分子改性为挥发性高的反应生成物(HCN)。在该公报中所记载的等离子体蚀刻中,由于该反应生成物挥发,在抑制了反应生成物向被处理体上的再附着的同时,对有机膜进行蚀刻。
现有技术文献
专利文献
专利文献1:特开2003-168676号公报
发明内容
发明想要解决的技术问题
在上述的等离子体蚀刻中,在有机膜的蚀刻中,硬质掩模被削去。例如,硬质掩模的肩背削去,而且硬质掩模的膜厚减少。其结果是,由于硬质掩模的形状劣化,所以对有机膜的图案的转印精度降低。
因此,在有机膜的等离子体蚀刻中,要求改善硬质掩模的形状。
用于解决技术问题的技术方案
在一个方式中,提供对被处理体的有机膜进行蚀刻的方法。被处理体在该有机膜上具有硬质掩模。该方法包括:(a)在收容有被处理体的等离子体处理装置的处理容器内生成包含氢气和氮气的处理气体的等离子体,使从硬质掩模露出的有机膜的一部分区域变化为改性区域的步骤;和(b)在处理容器内生成稀有气体的等离子体,将改性区域除去,并且使从该改性区域释放出的物质堆积在硬质掩模的表面上的的步骤,该方法交替地反复进行生成处理气体的等离子体的上述步骤和所述生成稀有气体的等离子体的上述步骤。
在上述一个方式的方法中,生成处理气体的等离子体,有机膜的一部分区域变化为改性区域,通过从稀有气体的等离子体供给的活性种除去改性区域。这时从改性区域释放出的物质即反应生成物堆积在硬质掩模上。接着,当生成处理气体的等离子体时,该反应生成物被部分除去。通过反复进行这样的处理气体的等离子体的生成和稀有气体的等离子体的生成,能够利用堆积在硬质掩模的表面上的反应生成物改善硬质掩模的形状,同时进行有机膜的蚀刻。
在一个方式中,在处理容器内,被处理体被载置在包括下部电极的载置台上。在生成稀有气体的等离子体的上述步骤中,供给到下部电极的高频偏置电力的每单位面积的功率设定为0.028W/cm2以下的功率。依据该实施方式,能够进一步抑制由来自稀有气体的等离子体的活性种导致的硬质掩模的损伤。
一个实施方式的生成处理气体的等离子体的上述步骤中,不对下部电极供给高频偏置电力。依据该实施方式,在生成处理气体的等离子体的上述步骤中,能够实质上不进行有机膜的蚀刻而形成改性区域。
在一个实施方式中,能够将由处理气体中的所述氢气的流量:所述处理气体中的所述氮气的流量表示的流量比设定为1:3~9:1的范围内的流量比。通过使用这样的流量比的氢气和氮气,能够高效率地进行有机膜的蚀刻和向硬质掩模上的反应生成物的供给。
一个实施方式的方法还包括在所述处理容器内中生成氮化氢气体的等离子体的步骤。堆积在硬质掩模上的上述反应生成物的量,在硬质掩模的图案密的区域较多,在硬质掩模的图案疏的区域较少。另一方面,由碳化氢气体生成的堆积在硬质掩模上的碳化氢和/或碳的量,在硬质掩模的图案密的区域较少,在硬质掩模的图案疏的区域较多。因此,依据该实施方式,在包含形成有图案疏的硬质掩模的区域和形成有图案密的硬质掩模的区域的情况下,能够使在这些区域中形成在硬质掩模上的堆积物的量的差异减少。
发明效果
如以上所说明,在有机膜的等离子体蚀刻中,能够改善硬质掩模的形状。
附图说明
图1是表示一个实施方式的对有机膜进行蚀刻的方法的流程图。
图2是表示被处理体的一例的截面图。
图3是概略地表示在图1所示的方法的实施中能够使用的等离子体处理装置的一例的图。
图4是表示图1所示的方法的执行时的被处立体的状态的截面图。
图5是表示图1所示的方法的执行时的被处立体的状态的截面图。
图6是表示图1所示的方法的执行时的被处立体的状态的截面图。
图7是表示图1所示的方法的执行时的被处立体的状态的截面图。
图8是表示图1所示的方法的执行时的被处立体的状态的截面图。
图9是表示另一实施方式的对有机膜进行蚀刻的方法的流程图。
图10是表示被处理体的一例的截面图。
图11是表示有机膜的蚀刻速率的图表。
附图标记说明
10 等离子体处理装置
12 处理容器
PD 载置台
ESC 静电卡盘
LE 下部电极
30 上部电极
40 气体源组
50 排气装置
62 第一高频电源
64 第二高频电源
Cnt 控制部
W 晶片
OF 有机膜
HM 硬质掩模
TR 改性区域
DP 堆积物。
具体实施方式
以下,参照附图对各种实施方式进行详细地说明。此外,在各附图中,对相同或者对应的部分标注相同的附图标记。
图1是表示一个实施方式的对有机膜进行蚀刻的方法的流程图。图1所示的方法MT是为了将硬质掩模的图案转印到被处理体的有机膜而对有机膜进行蚀刻的方法。图2是表示被处理体的一例的截面图。图2所示的被处理体能够具有晶片的形态。以下,将在方法MT中被处理的被处理体成为晶片W。如图2所示,晶片W具有基底层UL、有机膜OF和硬质掩模HM。基底层UL没有特别的限定,例如是多晶硅层、氧化硅层这样的层。
有机膜OF设置在基底层UL上。有机膜OF是烃这样的含碳的膜。硬质掩模HM设置在有机膜OF上。硬质掩模HM没有特别的限定,例如由含有Si的反射防止膜构成。硬质掩模HM具有提供开口的图案。具有这样的图案的硬质掩模HM例如通过利用光刻的抗蚀剂掩模的制作和等离子体蚀刻形成。
在图1所示的方法MT中,首先,将晶片W搬入到等离子体处理装置的处理容器内。图3是概略地表示图1所示的方法的实施中能够使用的等离子体处理装置的一例的图。图3所示的等离子体处理装置10是电容耦合型等离子体蚀刻装置,具有大致圆筒状的处理容器12。处理容器12的内壁面例如由被阳极氧化处理了的铝构成。该处理容器12被安全接地。
在处理容器12的底部上设置有大致圆筒状的支承部14。支承部14例如由绝缘材料构成。支承部14在处理容器12内从该处理容器12的底部在铅直方向上延伸。另外,在处理容器12内,设置有载置台PD。载置台PD由支承部14支承。
载置台PD在其上表面保持晶片W。载置台PD具有下部电极LE和静电卡盘ESC。下部电极LE包括第一板18a和第二板18b。第一板18a和第二板18b例如由铝这样的金属构成,形成为大致圆盘形状。第二板18b设置在第一板18a上,与第一板18a电连接。
在第二板18b上设置有静电卡盘ESC。静电卡盘ESC具有在一对绝缘层或者绝缘片之间配置有静电卡盘ESC的结构。直流电源22经由开关23与静电卡盘ESC的电极电连接。该静电卡盘ESC利用来自直流电源22的直流电压所产生的库伦力等的静电力吸附晶片W。由此,静电卡盘ESC能够保持晶片W。
在第二板18b的周缘部上,以包围晶片W的边缘和静电卡盘ESC的方式配置有聚焦环FR。聚焦环FR是为了提高等离子体的均匀性而设置的。聚焦环FR由根据蚀刻对象的膜的材料适当选择的材料构成,例如,能够由石英构成。
在第二板18b的内部设置有冷却介质流路24。冷却介质流路24构成温度调节机构。从在处理容器12的外部设置的冷却装置经由配管26a对冷却介质流路24供给冷却介质。供给到冷却介质流路24的冷却介质经由配管26b返回到冷却装置。像这样,冷却介质在冷却介质流路24与冷却装置之间进行循环。通过控制该冷却介质的温度,来控制由静电卡盘ESC支承的晶片W的温度。
另外,在等离子体处理装置10中设置有气体供给线路28。气体供给线路28将来自导热气体供给机构的导热气体例如He气体供给到静电卡盘ESC的上表面与晶片W的背面之间。
另外,等离子体处理装置10具有上部电极30。上部电极30在载置台PD的上方与该载置台PD相对配置。下部电极LE和上部电极30相互大致平行地设置。在上部电极30与下部电极LE之间,提供用于对晶片W进行等离子体处理的处理空间S。
上部电极30通过绝缘性遮蔽部件32被支承在处理容器12的上部。在一个实施方式中,上部电极30能够构成为从载置台PD的上表面、即晶片载置面起的铅直方向上的距离可变。上部电极30能够包含电极板34和电极支承体36。电极板34面向处理空间S,在该电极板34设置有多个气体喷出孔34a。该电极板34在一个实施方式中由硅构成。
电极支承体36是将电极板34以能够自由装卸的方式支承的部件,例如能够由铝这样的导电性材料构成。该电极支承体36能够具有水冷构造。在电极支承体36的内部设置有气体扩散室36a。与气体喷出孔34a连通的多个气体流通孔36b从该气体扩散室36a向下方延伸。另外,在电极支承体36形成有向气体扩散室36a导入处理气体的气体导入口36c,在该气体导入口36c连接有气体供给管38。
气体供给管38经由阀门组42和流量控制器组44连接有气体源组40。气体源组40包括多个气体源。在一个例子中,气体源组40包括氢气(H2气体)的气体源、氮气(N2气体)的气体源、稀有气体的气体源和碳化氢气体的气体源。作为稀有气体,能够使用He气体、Ne气体、Ar气体、Kr气体这样的任意的稀有气体。另外,作为碳化氢气体例如是CH4气体。
阀门组42包含多个阀门,流量控制器组44包含质量流量控制器这样的多个流量控制器。气体源组40的多个气体源分别经由阀门组42的对应的阀门和流量控制器组44的对应的流量控制器连接有气体供给管38。
另外,在等离子体处理装置10中,沉积物屏蔽件46以自由装卸的方式沿着处理容器12的内壁设置。沉积物屏蔽件46设置在支承部14的外周。沉积物屏蔽件46是用于防止蚀刻副产物(沉积物)附着在处理容器12的部件,通过在铝材包覆Y2O3等的陶瓷而构成。
在处理容器12的底部侧,并且是在支承部14与处理容器12的侧壁之间设置有排气板48。排气板48例如能够通过在铝材包覆Y2O3等的陶瓷而构成。在该排气板48的下方、且在处理容器12设置有排气口12e。排气口12e经由排气管52连接有排气装置50。排气装置50具有涡轮分子泵等的真空泵,能够将处理容器12内的空间减压到所希望的真空度。另外,在处理容器12的侧壁设置有晶片W的搬入搬出口12g,该搬入搬出口12g能够由闸阀54开闭。
另外,等离子体处理装置10还具有第一高频电源62和第二高频电源64。第一高频电源62是产生等离子体生成用的高频(HighFrequency Wave:高频波)的电源。第一高频电源62经由匹配器66与上部电极30连接。匹配器66具有用于使第一高频电源62的输出阻抗与负载侧(上部电极30侧)的输入阻抗匹配的电路。此外,第一高频电源62经由匹配器66与下部电极LE连接。
第二高频电源64是产生用于将离子引入到晶片W的高频偏置电力的电源,产生400kHZ~13.56MHz的范围内的频率的高频偏置电力、例如13.56MHz的高频。第二高频电源64经由匹配器68与下部电极LE连接。匹配器68具有用于使第二高频电源64的输出阻抗与负载侧(下部电极LE侧)的输入阻抗匹配的电路。
另外,等离子体处理装置10还具有电源70。电源70与上部电极30连接。电源70对上部电极30施加用于将存在于处理空间S内的正离子引入到电极板34的电压。在一个例子中,电源70为产生负的直流电压的直流电源。在另一个例子中,电源70也可以是产生比较低频率的交流电压的交流电源。
另外,在一个实施方式中,等离子体处理装置10还能够具有控制部Cnt。该控制部Cnt为包括处理器、存储部、输入装置、显示装置等的计算机,对等离子体处理装置10的各部进行控制。关于该控制部Cnt,操作者为了管理等离子体处理装置10能够使用输入装置进行命令的输入操作等,并且,通过显示装置能够将等离子体处理装置10的工作状况可视化。并且,在控制部Cnt的存储部中保存有处理方案、即:用于通过处理器控制在等离子体处理装置10中执行的各种处理的控制程序、和用于根据处理条件使等离子体处理装置10的各部执行处理的程序。在一个实施方式中,控制部Cn按照方法MT或者后述的其它实施方式的方法用的处理方案,控制等离子体处理装置10的各部。
返回到图1,对方法MT进行说明。在以下的说明中,在图1的基础上还参照图4~图8。图4~图8是表示图1所示的方法的执行时或者执行后的被处理体的状态的截面图。其中,图4表示初次的步骤ST1的执行后的被处理体的状态,图5表示初次的步骤ST2的执行后的被处理体的状态,图6表示初次之后进行的步骤ST1的执行后的被处理体的状态,图7表示初次以后进行的步骤ST2的执行后的被处理体的状态,图8表示方法MT结束后的被处理体的状态。以下,以使用等离子体处理装置10执行方法MT为例进行说明。
如上所述,在方法MT中,首先,将晶片W搬入到等离子体处理装置10的处理容器内。然后,将晶片W载置在静电卡盘ESC上,由该静电卡盘ESC保持。
在方法MT中,接着,交替地反复进行步骤ST1和步骤ST2。步骤ST1中,在处理容器12内生成处理气体的等离子体。该处理气体含有氢气和氮气。在一个实施方式中,由处理气体中的氢气的流量:处理气体中的氮气的流量表示的流量比被设定为1:3~9:1的范围内的流量比。
在步骤ST1中,上述的处理气体被供给到处理容器12内。另外,排气装置50工作,将处理容器12内的压力被设定为规定的压力。另外,来自第一高频电源62的高频被供给到上部电极30。此外,在一个实施方式的步骤ST1中,来自第二高频电源64的高频偏置电力不被供给到下部电极LE。即,步骤ST1能够在无偏置电力的状态下进行。
在步骤ST1中,在处理容器12内来自所生成的等离子体的活性种、例如氢自由基和氮自由基被供给到有机膜OF的整个区域中从硬质掩模HM露出的区域。并且,被供给的活性种与有机膜OF中的碳发生反应,如图4所示形成改性区域TR。
接着在步骤ST2中,在处理容器12中生成稀有气体的等离子体。稀有气体的一例可以是Ar气体,但也可以是任意的稀有气体。在步骤ST2中,稀有气体被供给到处理容器12内。另外,排气装置50工作,将处理容器12内的压力设定为规定的压力。另外,来自第一高频电源62的高频被供给到上部电极30。并且,来自第二高频电源64的高频偏置电力被供给到下部电极LE。在一个实施方式的步骤ST2中,晶片W的每单位面积的高频偏置电力的功率被设定为0.028W/cm2以下的功率。
在该步骤ST2中,在处理容器12内来自所生成的稀有气体的等离子体的离子被引入到晶片W。被引入到晶片W的离子与改性区域TR碰撞。其结果是,构成改性区域TR的物质被晶片W释放出。由此,如图5所示,改性区域TR被除去。另外,从改性区域TR被释放出的物质、即反应生成物附着在硬质掩模HM的表面而形成堆积物DP。此外,反应生成物也附着在通过蚀刻形成的有机膜OF的侧壁面。
在方法MT中,在接下来的步骤STJ中,判定是否满足停止条件。停止条件在包括步骤ST1和步骤ST2的流程的反复次数达到规定次数时判定为满足条件。在步骤STJ中,当判定为不满足停止条件时,再次执行步骤ST1。
在第二次以后的步骤ST1中,也与第一次的步骤ST1同样地生成处理气体的等离子体。在第二次以后的步骤ST1中,有机膜OF的整个区域中的从硬质掩模HM露出的区域变化为改性区域TR。另外,在第二次以后的步骤ST1中,通过在处理容器12内生成的活性种,将堆积物DP部分地除去。其结果是,如图6所示,通过剩余的堆积物DP改善硬质掩模HM的形状。接着在步骤ST2中,与第一次的步骤ST2同样地生成稀有气体的等离子体。其结果是,改性区域TR被除去。另外,构成改性区域TR的反应生成物堆积在硬质掩模HM的表面上,形成堆积物DP。
反复进行包括这样的步骤ST1和步骤ST2的流程,当在步骤STJ中判定为满足停止条件时,方法MT结束。当方法MT结束时,如图8所示,晶片W成为被蚀刻的状态直至有机膜OF露出基底层UL。
依据这样的方法MT,如上所述硬质掩模HM的形状能够通过堆积物DP得到改善,同时对有机膜OF进行蚀刻。另外,由于硬质掩模HM被堆积物DP保护,所以能够抑制有机膜OF的蚀刻中的硬质掩模HM的膜厚减少这样的损伤。
在一个实施方式的步骤ST1中,如上所述,不对下部电极LE供给高频偏置电力。依据该实施方式,能够在步骤ST1中实质上不进行有机膜OF的蚀刻而形成改性区域TR。
另外,在一个实施方式的步骤ST1中,如上所述,由处理气体中的氢气的流量:处理气体中的氮气的流量表示的流量比能够设定为1:3~9:1的范围内的流量比。通过使用该流量比的氢气和氮气,能够高效率地进行有机膜OF的蚀刻和向硬质掩模HM上的反应生成物的供给。
另外,在一个实施方式中,如上所述,在步骤ST2中向下部电极LE供给的高频偏置电力的晶片W的每单位面积的功率能够设定为0.028W/cm2以下的功率。依据该实施方式,能够进一步抑制来自稀有气体的等离子体的活性种导致的硬质掩模HM的损伤。
以下,对另一实施方式的蚀刻有机膜的方法进行说明。图9是表示另一实施方式的蚀刻有机膜的方法的流程图。图9所示的方法MT2在包括步骤ST1和步骤ST2的流程中进一步包括步骤STa这一点与方法MT不同。在步骤STa中,在处理容器12内生成碳化氢气体的等离子体。
在步骤STa中,碳化氢气体被供给到处理容器12内。碳化氢气体例如为CH4。该碳化氢气体也可以被稀有气体稀释。另外,在步骤STa中,排气装置50工作,将处理容器12内的压力设定为规定的压力。来自第一高频电源62的高频被供给到上部电极30。另外,在一个实施方式的步骤STa中,来自第二高频电源64的高频偏置电力不被供给到下部电极LE。即,在步骤STa能够在无偏置电力状态下进行。依据该步骤STa,不仅来自上述的改性区域TR的反应生成物,还有来自碳化氢气体的碳化氢和/或碳堆积在晶片W的表面,形成堆积物DP。
这里,参照图10。图10是表示被处理体的一例的截面图。图10所示的晶片W与图2所示的晶片W同样地,具有基底层UL、有机膜OF和硬质掩模HM。另外,图10所示的晶片W具有密区域RD和疏区域RC,在这些区域中,硬质掩模HM的图案的密度不同。具体而言,密区域RD中的硬质掩模HM的图案比疏区域RC中的硬质掩模HM的图案形成得密。
关于堆积在硬质掩模HM上的上述的反应生成物的量,在密区域RD中较多,而在疏区域RC中较少。另一方面,从碳化氢气体生成的堆积在硬质掩模HM上的碳化氢和/或碳的量,在密区域RD中较少,而在疏区域RC中较多。因此,通过从碳化氢气体生成的碳化氢和/或碳的量能够使堆积在密区域RD的硬质掩模HM上的反应生成物的量与堆积在疏区域RC的硬质掩模HM上的反应生成物的量的差异减少。因此,依据方法MT2,能够使具有密区域RD和疏区域RC的晶片W中的有机膜OF的蚀刻的面内均匀性提高。
以下,对为了评价进行的实验加以说明。
在实验例1中,使用等离子体处理装置10,设定各种氢气和氮气的流量比,对有机膜进行蚀刻。以下,表示实验例1中的条件。
<条件>
·处理容器12内的压力:100mTorr(13.33Pa)
·第一高频电源62的高频功率:1500W
·第二高频电源64的高频偏置电力的功率:1200W
并且,在实验例1中,求得所设定的各流量比中的有机膜的蚀刻速率。其结果在图11中表示。在图11中,横轴表示氢气的流量(sccm):氮气的流量(sccm)、即流量比,纵轴表示蚀刻速率。如图11所示,确认有:当氢气的流量:氮气的流量在225:75~30:270、即3:1~9:1的范围内时,机膜的蚀刻速率变高。特别是,确认有:当氢气的流量为氮气的流量的50%以下时,机膜的蚀刻速率变高。根据该实验结果能够推定,通过将在步骤ST1中的由氢气的流量:氮气的流量表示的比设定为3:1~9:1的范围内的比,能够高效率地形成改性区域TR,接着在步骤ST2中,能够高效率地对硬质掩模HM供给反应生成物。
在实验例2中,使用等离子体处理装置10,设定各种步骤ST2中的高频偏置电力的功率执行方法MT,由此,蚀刻图2所示的晶片的有机膜。以下,表示实验例2中的条件。此外,当步骤ST2的高频偏置电力的功率为10W时,将包含以下所示的条件的步骤ST1和步骤ST2的流程执行112次。另外,当步骤ST2的高频偏置电力的功率为20W时,将包含以下所示的条件的步骤ST1和步骤ST2的流程执行74次。另外,当步骤ST2的高频偏置电力的功率为50W时,将包含以下所示的条件的步骤ST1和步骤ST2的流程执行57次。
<条件>
·步骤ST1的处理容器12内的压力:50mTorr(6.666Pa)
·步骤ST1的氢气的流量:100sccm
·步骤ST1的氮气的流量:200sccm
·步骤ST1的第一高频电源62的高频功率:200W
·步骤ST1的第二高频电源64的高频偏置电力的功率:0W
·步骤ST1的执行时间:12秒
·步骤ST2的处理容器12内的压力:50mTorr(6.666Pa)
·步骤ST2的Ar气体的流量:300sccm
·步骤ST2的第一高频电源62的高频功率:100W
·步骤ST2的执行时间:6秒
然后,求出初始状态的晶片的硬质掩模HM的末后Hi(参照图2)、初始状态的晶片的硬质掩模HM的底部的宽度CDi(参照图2)、有机膜的蚀刻后的硬质掩模HM的膜厚Hp(参照图8)、和有机膜的蚀刻后的硬质掩模HM的底部的宽度CDp(参照图8)。此外,作为有机膜的蚀刻后的宽度CDp,如图8所示,求出硬质掩模HM和堆积物DP的复合体的宽度。其结果是,当步骤ST2的高频偏置电力的功率为50W时,膜厚Hi与膜厚Hp的差为11.0nm,宽度CDi和宽度CDp的差为4.3nm。因此,确认了当步骤ST2的高频偏置电力的步骤为50W时,硬质掩模HM的损伤变得较大。另一方面,步骤ST2的高频偏置电力的功率为20W和10W时,膜厚Hi与膜厚Hp的差为0.5nm以下,宽度CDi和宽度CDp的差为1.3nm以下。因此,确认了当步骤ST2的高频偏置电力的功率为20W以下、即0.028W/cm2以下的功率时,硬质掩模HM的损伤被很大程度地抑制。
以上,对各种实施方式进行了说明,但并不限定于上述的实施方式,能够构成各种变形方式。例如,上述的等离子体处理装置10为电容耦合型的等离子体处理装置,但在方法MT和方法MT2的实施中,也能够利用感应耦合型的等离子体处理装置、或者利用微波这样的表面波的等离子体处理装置这样的任意的等离子体处理装置。

Claims (5)

1.一种对被处理体的有机膜进行蚀刻的方法,该被处理体在该有机膜上具有硬质掩模,所述方法的特征在于,包括:
在收容有所述被处理体的等离子体处理装置的处理容器内生成包含氢气和氮气的处理气体的等离子体,使从所述硬质掩模露出的所述有机膜的一部分区域变化为改性区域的步骤;和
在所述处理容器内生成稀有气体的等离子体,将所述改性区域除去,并且使从该改性区域释放出的物质堆积在所述硬质掩模的表面上的步骤,
所述方法交替地反复进行生成处理气体的等离子体的所述步骤和生成稀有气体的等离子体的所述步骤。
2.如权利要求1所述的方法,其特征在于:
在所述处理容器内,所述被处理体被载置在包括下部电极的载置台上,
在生成稀有气体的等离子体的所述步骤中,供给到所述下部电极的高频偏置电力的每单位面积的功率设定为0.028W/cm2以下的功率。
3.如权利要求2所述的方法,其特征在于:
在生成处理气体的等离子体的所述步骤中,不对所述下部电极供给高频偏置电力。
4.如权利要求1~3中任一项所述的方法,其特征在于:
由所述处理气体中的所述氢气的流量:所述处理气体中的所述氮气的流量表示的流量比,设定为1:3~9:1的范围内的流量比。
5.如权利要求1~4中任一项所述的方法,其特征在于:
还包括所述处理容器内中生成氮化氢气体的等离子体的步骤。
CN201610247871.2A 2015-04-20 2016-04-20 蚀刻有机膜的方法 Active CN106067417B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-085886 2015-04-20
JP2015085886A JP6438831B2 (ja) 2015-04-20 2015-04-20 有機膜をエッチングする方法

Publications (2)

Publication Number Publication Date
CN106067417A true CN106067417A (zh) 2016-11-02
CN106067417B CN106067417B (zh) 2019-09-03

Family

ID=55755385

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610247871.2A Active CN106067417B (zh) 2015-04-20 2016-04-20 蚀刻有机膜的方法

Country Status (6)

Country Link
US (1) US9735027B2 (zh)
EP (1) EP3086356B1 (zh)
JP (1) JP6438831B2 (zh)
KR (1) KR102390726B1 (zh)
CN (1) CN106067417B (zh)
TW (1) TWI686863B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113169066A (zh) * 2018-11-30 2021-07-23 东京毅力科创株式会社 基片处理方法和基片处理系统
CN113169066B (zh) * 2018-11-30 2024-05-31 东京毅力科创株式会社 基片处理方法和基片处理系统

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6239365B2 (ja) * 2013-12-11 2017-11-29 東京エレクトロン株式会社 シリコン層をエッチングする方法
US10643858B2 (en) 2017-10-11 2020-05-05 Samsung Electronics Co., Ltd. Method of etching substrate
JP7022651B2 (ja) * 2018-05-28 2022-02-18 東京エレクトロン株式会社 膜をエッチングする方法及びプラズマ処理装置
JP7229750B2 (ja) * 2018-12-14 2023-02-28 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
KR102137390B1 (ko) 2019-02-28 2020-07-24 정재성 차량의 카본 슬러지 제거시스템
JP7390165B2 (ja) * 2019-02-28 2023-12-01 東京エレクトロン株式会社 基板処理方法および基板処理装置
JP7321059B2 (ja) * 2019-11-06 2023-08-04 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US11355350B2 (en) * 2019-12-20 2022-06-07 Tokyo Electron Limited Etching method, substrate processing apparatus, and substrate processing system
US20210233778A1 (en) * 2020-01-29 2021-07-29 Tokyo Electron Limited Etching method, substrate processing apparatus, and substrate processing system

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200532766A (en) * 2004-03-16 2005-10-01 Semiconductor Leading Edge Tec Method of removing resist, semiconductor device manufactured by the method
US20050233582A1 (en) * 2004-03-31 2005-10-20 Michael Friedemann Method of forming a conductive barrier layer within critical openings by a final deposition step after a re-sputter deposition
JP2006024730A (ja) * 2004-07-08 2006-01-26 Sony Corp 半導体装置の製造方法
CN1732558A (zh) * 2002-12-27 2006-02-08 东京毅力科创株式会社 用于对有机类材料膜进行等离子体蚀刻的方法和装置
CN101106086A (zh) * 2006-07-12 2008-01-16 东京毅力科创株式会社 等离子体蚀刻方法及计算机可读取的存储介质
CN101207066A (zh) * 2006-12-22 2008-06-25 中芯国际集成电路制造(上海)有限公司 通孔的形成方法
CN102077340A (zh) * 2008-04-30 2011-05-25 先进微装置公司 减少半导体器件中在通孔图案化期间的金属盖层的侵蚀的方法
US20130023122A1 (en) * 2011-07-20 2013-01-24 Nemani Srinivas D Method of multiple patterning of a low-k dielectric film
CN104425242A (zh) * 2013-08-26 2015-03-18 东京毅力科创株式会社 半导体器件的制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3330554B2 (ja) * 1999-01-27 2002-09-30 松下電器産業株式会社 エッチング方法
JP3739325B2 (ja) 2001-09-20 2006-01-25 株式会社日立製作所 有機絶縁膜のエッチング方法
JP4414765B2 (ja) * 2002-02-20 2010-02-10 パナソニック電工株式会社 プラズマ処理装置及びプラズマ処理方法
WO2004003988A1 (ja) * 2002-06-27 2004-01-08 Tokyo Electron Limited プラズマ処理方法
US7134941B2 (en) * 2002-07-29 2006-11-14 Nanoclean Technologies, Inc. Methods for residue removal and corrosion prevention in a post-metal etch process
JP4301146B2 (ja) * 2004-11-09 2009-07-22 ソニー株式会社 絶縁膜の加工方法
JP2010205967A (ja) * 2009-03-04 2010-09-16 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
JP5956933B2 (ja) * 2013-01-15 2016-07-27 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
WO2015016149A1 (ja) * 2013-07-29 2015-02-05 株式会社日立国際電気 基板処理装置、半導体装置の製造方法および記録媒体
JP6086862B2 (ja) * 2013-08-30 2017-03-01 東京エレクトロン株式会社 酸化シリコンから構成された領域を選択的に除去する方法及びプラズマ処理装置
JP6239365B2 (ja) * 2013-12-11 2017-11-29 東京エレクトロン株式会社 シリコン層をエッチングする方法
JP6230954B2 (ja) * 2014-05-09 2017-11-15 東京エレクトロン株式会社 エッチング方法
US9773683B2 (en) * 2014-06-09 2017-09-26 American Air Liquide, Inc. Atomic layer or cyclic plasma etching chemistries and processes
JP6235981B2 (ja) * 2014-07-01 2017-11-22 東京エレクトロン株式会社 被処理体を処理する方法
US9390967B2 (en) * 2014-12-11 2016-07-12 International Business Machines Corporation Method for residue-free block pattern transfer onto metal interconnects for air gap formation
FR3037712B1 (fr) * 2015-06-19 2018-09-07 Commissariat A L'energie Atomique Et Aux Energies Alternatives Methode de realisation de motifs par implantation

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1732558A (zh) * 2002-12-27 2006-02-08 东京毅力科创株式会社 用于对有机类材料膜进行等离子体蚀刻的方法和装置
TW200532766A (en) * 2004-03-16 2005-10-01 Semiconductor Leading Edge Tec Method of removing resist, semiconductor device manufactured by the method
US20050233582A1 (en) * 2004-03-31 2005-10-20 Michael Friedemann Method of forming a conductive barrier layer within critical openings by a final deposition step after a re-sputter deposition
JP2006024730A (ja) * 2004-07-08 2006-01-26 Sony Corp 半導体装置の製造方法
CN101106086A (zh) * 2006-07-12 2008-01-16 东京毅力科创株式会社 等离子体蚀刻方法及计算机可读取的存储介质
CN101207066A (zh) * 2006-12-22 2008-06-25 中芯国际集成电路制造(上海)有限公司 通孔的形成方法
CN102077340A (zh) * 2008-04-30 2011-05-25 先进微装置公司 减少半导体器件中在通孔图案化期间的金属盖层的侵蚀的方法
US20130023122A1 (en) * 2011-07-20 2013-01-24 Nemani Srinivas D Method of multiple patterning of a low-k dielectric film
CN104425242A (zh) * 2013-08-26 2015-03-18 东京毅力科创株式会社 半导体器件的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113169066A (zh) * 2018-11-30 2021-07-23 东京毅力科创株式会社 基片处理方法和基片处理系统
CN113169066B (zh) * 2018-11-30 2024-05-31 东京毅力科创株式会社 基片处理方法和基片处理系统

Also Published As

Publication number Publication date
US9735027B2 (en) 2017-08-15
US20160307775A1 (en) 2016-10-20
EP3086356A1 (en) 2016-10-26
CN106067417B (zh) 2019-09-03
TWI686863B (zh) 2020-03-01
JP2016207772A (ja) 2016-12-08
KR20160124670A (ko) 2016-10-28
JP6438831B2 (ja) 2018-12-19
KR102390726B1 (ko) 2022-04-26
TW201705273A (zh) 2017-02-01
EP3086356B1 (en) 2017-11-08

Similar Documents

Publication Publication Date Title
CN106067417A (zh) 蚀刻有机膜的方法
TWI760555B (zh) 蝕刻方法
CN106206286B (zh) 蚀刻方法
US11380551B2 (en) Method of processing target object
CN105489483A (zh) 处理具有掩模的被处理体的方法
US20220051904A1 (en) Etching method
CN106098523A (zh) 处理被处理体的方法
CN109103089B (zh) 等离子体处理方法和等离子体处理装置
CN105489485A (zh) 处理被处理体的方法
CN105845550A (zh) 被处理体的处理方法
KR101835683B1 (ko) 다층막을 에칭하는 방법
US11462412B2 (en) Etching method
TWI694531B (zh) 蝕刻方法
TWI722187B (zh) 蝕刻方法
CN112997282A (zh) 用于将蚀刻层蚀刻的方法
CN105810582A (zh) 蚀刻方法
CN106158619A (zh) 被处理体的处理方法
CN109923648B (zh) 处理被处理体的方法
US20220139719A1 (en) Etching method and plasma processing apparatus
CN105810581A (zh) 蚀刻方法
CN105810579A (zh) 蚀刻方法
CN112437973A (zh) 等离子处理方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant