KR20160124670A - 유기막을 에칭하는 방법 - Google Patents

유기막을 에칭하는 방법 Download PDF

Info

Publication number
KR20160124670A
KR20160124670A KR1020160044063A KR20160044063A KR20160124670A KR 20160124670 A KR20160124670 A KR 20160124670A KR 1020160044063 A KR1020160044063 A KR 1020160044063A KR 20160044063 A KR20160044063 A KR 20160044063A KR 20160124670 A KR20160124670 A KR 20160124670A
Authority
KR
South Korea
Prior art keywords
gas
plasma
organic film
hard mask
etching
Prior art date
Application number
KR1020160044063A
Other languages
English (en)
Other versions
KR102390726B1 (ko
Inventor
청종 이
다카유키 가츠누마
마사노부 혼다
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20160124670A publication Critical patent/KR20160124670A/ko
Application granted granted Critical
Publication of KR102390726B1 publication Critical patent/KR102390726B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05H—PLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00—Generating plasma; Handling plasma
    • H05H1/24—Generating plasma
    • H05H1/46—Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Analytical Chemistry (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

유기막의 플라즈마 에칭에 있어서, 하드 마스크의 형상을 개선한다.
일실시형태의 방법에서는, 피처리체를 수용한 플라즈마 처리 장치의 처리 용기 내에 있어서 수소 가스 및 질소 가스를 포함하는 처리 가스의 플라즈마가 생성된다. 처리 가스의 플라즈마의 생성에 의해, 하드 마스크로부터 노출되어 있는 유기막의 일부 영역이 변질 영역으로 변화한다. 계속해서, 처리 용기 내에 있어서 희가스의 플라즈마가 생성된다. 희가스의 플라즈마에 의해, 변질 영역이 제거되고, 상기 변질 영역으로부터 방출되는 물질이 하드 마스크의 표면 상에 퇴적한다. 이 방법에서는, 처리 가스의 플라즈마의 생성과 희가스의 플라즈마의 생성이 교대로 반복된다.

Description

유기막을 에칭하는 방법{METHOD FOR ETCHING ORGANIC FILM}
본 발명의 실시형태는 유기막을 에칭하는 방법에 관한 것이다.
반도체 디바이스라고 하는 전자 디바이스의 제조에서는, 마스크의 패턴을 피에칭층에 전사하기 위해, 플라즈마 에칭이 이용되고 있다. 예컨대, 레지스트 마스크의 패턴을 Si 함유 반사 방지막에 전사함으로써, 하드 마스크를 얻어, 상기 하드 마스크의 패턴을 유기막에 전사하기 위해, 플라즈마 에칭이 이용되는 경우가 있다.
유기막의 플라즈마 에칭은, 예컨대, 일본 특허 공개 제2003-168676호 공보에 기재되어 있다. 이 공보에 기재된 플라즈마 에칭에서는, 플라즈마 처리 장치의 처리 용기 내에서, 수소 가스 및 질소 가스를 포함하는 처리 가스의 플라즈마가 생성됨으로써, 유기막이 에칭된다. 구체적으로는, 질소 가스로부터 얻어지는 질소의 활성종과의 반응에 의해, 유기막을 구성하는 탄소가 시안 분자(CN)로 변질되고, 수소의 활성종과의 반응에 의해, 시안 분자가 휘발성이 높은 반응 생성물(HCN)로 변질된다. 이 공보에 기재된 플라즈마 에칭에서는, 상기 반응 생성물이 휘발함으로써, 피처리체 상에의 반응 생성물의 재부착을 억제하면서, 유기막을 에칭하고 있다.
특허문헌 1: 일본 특허 공개 제2003-168676호 공보
전술한 플라즈마 에칭에서는, 유기막의 에칭 중에 하드 마스크가 깎인다. 예컨대, 하드 마스크의 숄더가 깎이고, 또한, 하드 마스크의 막 두께가 감소한다. 그 결과, 하드 마스크의 형상이 열화하기 때문에, 유기막에 대한 패턴의 전사 정밀도가 저하한다.
따라서, 유기막의 플라즈마 에칭에 있어서, 하드 마스크의 형상을 개선하는 것이 요청되고 있다.
일양태에 있어서는, 피처리체의 유기막을 에칭하는 방법이 제공된다. 피처리체는, 유기막 상에 하드 마스크를 갖는다. 이 방법은, (a) 피처리체를 수용한 플라즈마 처리 장치의 처리 용기 내에서 수소 가스 및 질소 가스를 포함하는 처리 가스의 플라즈마를 생성하는 공정으로서, 하드 마스크로부터 노출되어 있는 유기막의 일부 영역을 변질 영역으로 변화시키는, 상기 공정과, (b) 처리 용기 내에서 희가스의 플라즈마를 생성하는 공정으로서, 변질 영역을 제거하고, 또한, 상기 변질 영역으로부터 방출되는 물질을 하드 마스크의 표면 상에 퇴적시키는, 상기 공정을 포함한다. 이 방법에서는, 처리 가스의 플라즈마를 생성하는 상기 공정과 희가스의 플라즈마를 생성하는 상기 공정이 교대로 반복된다.
상기 일양태에 따른 방법에서는, 처리 가스의 플라즈마가 생성되어 유기막의 일부 영역이 변질 영역으로 변화하고, 희가스의 플라즈마로부터 공급되는 활성종에 의해 변질 영역이 제거된다. 이때 변질 영역으로부터 방출되는 물질, 즉 반응 생성물이 하드 마스크 상에 퇴적한다. 다음에 처리 가스의 플라즈마가 생성되면, 이 반응 생성물이 부분적으로 제거된다. 이러한 처리 가스의 플라즈마의 생성 및 희가스의 플라즈마의 생성이 반복됨으로써, 하드 마스크의 표면 상에 퇴적되는 반응 생성물로 하드 마스크의 형상을 개선하면서, 유기막을 에칭하는 것이 가능해진다.
일실시형태에서는, 처리 용기 내에 있어서 피처리체는 하부 전극을 포함하는 배치대 상에 배치된다. 희가스의 플라즈마를 생성하는 상기 공정에서는, 하부 전극에 공급되는 고주파 바이어스의 단위 면적당의 파워가, 0.028 W/㎠ 이하의 파워로 설정될 수 있다. 이 실시형태에 따르면 희가스의 플라즈마로부터의 활성종에 의한 하드 마스크의 손상이 더욱 억제된다.
일실시형태의 처리 가스의 플라즈마를 생성하는 상기 공정에서는, 하부 전극에 고주파 바이어스가 공급되지 않는다. 이 실시형태에 따르면, 처리 가스의 플라즈마를 생성하는 상기 공정에 있어서, 유기막의 에칭을 실질적으로 행하는 일없이 변질 영역을 형성할 수 있다.
일실시형태에서는, 처리 가스 중의 수소 가스의 유량:처리 가스 중의 질소 가스의 유량으로 나타내는 유량비가, 1:3∼9:1의 범위 내의 유량비로 설정될 수 있다. 이러한 유량비의 수소 가스 및 질소 가스가 이용됨으로써, 유기막의 에칭 및 하드 마스크 상에의 반응 생성물의 공급이 효율적으로 행해진다.
일실시형태에 있어서의 방법은, 처리 용기 내에서 탄화수소 가스의 플라즈마를 생성하는 공정을 더 포함하여도 좋다. 하드 마스크 상에 퇴적하는 전술의 반응 생성물의 양은, 하드 마스크의 패턴이 조밀한 영역에서는 많아지고, 하드 마스크의 패턴이 성긴 영역에서는 적어진다. 한편, 탄화수소 가스로부터 생성되어 하드 마스크 상에 퇴적하는 탄화수소 및/또는 탄소의 양은, 하드 마스크의 패턴이 조밀한 영역에서는 적고, 하드 마스크의 패턴이 성긴 영역에서는 많다. 따라서, 이 실시형태에 따르면, 패턴이 성긴 하드 마스크가 형성된 영역과 패턴이 조밀한 하드 마스크가 형성된 영역을 포함하는 경우에, 이들 영역에 있어서 하드 마스크 상에 형성되는 퇴적물의 양의 차이를 저감시키는 것이 가능해진다.
이상 설명한 바와 같이, 유기막의 플라즈마 에칭에 있어서, 하드 마스크의 형상을 개선하는 것이 가능해진다.
도 1은 일실시형태에 따른 유기막을 에칭하는 방법을 나타내는 흐름도이다.
도 2는 피처리체의 일례를 나타내는 단면도이다.
도 3은 도 1에 나타내는 방법의 실시에 이용하는 것이 가능한 플라즈마 처리 장치의 일례를 개략적으로 나타내는 도면이다.
도 4는 도 1에 나타내는 방법의 실행 시의 피처리체의 상태를 나타내는 단면도이다.
도 5는 도 1에 나타내는 방법의 실행 시의 피처리체의 상태를 나타내는 단면도이다.
도 6은 도 1에 나타내는 방법의 실행 시의 피처리체의 상태를 나타내는 단면도이다.
도 7은 도 1에 나타내는 방법의 실행 시의 피처리체의 상태를 나타내는 단면도이다.
도 8은 도 1에 나타내는 방법의 실행 후의 피처리체의 상태를 나타내는 단면도이다.
도 9는 별도의 실시형태에 따른 유기막을 에칭하는 방법을 나타내는 흐름도이다.
도 10은 피처리체의 일례를 나타내는 단면도이다.
도 11은 유기막의 에칭률을 나타내는 그래프이다.
이하, 도면을 참조하여 여러가지 실시형태에 대해서 상세하게 설명한다. 또한, 각 도면에 있어서 동일 또는 상당하는 부분에 대해서는 동일한 부호를 붙이는 것으로 한다.
도 1은 일실시형태에 따른 유기막을 에칭하는 방법을 나타내는 흐름도이다. 도 1에 나타내는 방법(MT)은, 하드 마스크의 패턴을 피처리체의 유기막에 전사하기 위해, 유기막을 에칭하는 방법이다. 도 2는 피처리체의 일례를 나타내는 단면도이다. 도 2에 나타내는 피처리체는 웨이퍼의 형태를 가질 수 있다. 이하, 방법(MT)에 있어서 처리되는 피처리체를, 웨이퍼(W)라고 한다. 웨이퍼(W)는, 도 2에 나타내는 바와 같이, 하지층(UL), 유기막(OF) 및 하드 마스크(HM)를 가지고 있다. 하지층(UL)은, 한정되는 것이 아니지만, 예컨대, 다결정 실리콘층, 산화 실리콘층과 같은 층이다.
유기막(OF)은, 하지층(UL) 상에 마련되어 있다. 유기막(OF)은, 하이드로 카본이라고 하는 카본을 함유하는 막이다. 하드 마스크(HM)는, 유기막(OF) 상에 마련되어 있다. 하드 마스크(HM)는, 한정되는 것이 아니지만, 예컨대, Si 함유 반사 방지막으로 구성된다. 하드 마스크(HM)는 개구를 제공하는 패턴을 가지고 있다. 이러한 패턴을 갖는 하드 마스크(HM)은, 예컨대, 포토리소그래피에 의한 레지스트 마스크의 작성 및 플라즈마 에칭에 의해 형성된다.
도 1에 나타내는 방법(MT)에서는, 우선, 웨이퍼(W)가 플라즈마 처리 장치의 처리 용기 내에 반입된다. 도 3은 도 1에 나타내는 방법의 실시에 이용하는 것이 가능한 플라즈마 처리 장치의 일례를 개략적으로 나타내는 도면이다. 도 3에 나타내는 플라즈마 처리 장치(10)는, 용량 결합형 플라즈마 에칭 장치이며, 대략 원통형의 처리 용기(12)를 구비하고 있다. 처리 용기(12)의 내벽면은, 예컨대, 양극 산화 처리된 알루미늄으로 구성되어 있다. 이 처리 용기(12)는 보안 접지되어 있다.
처리 용기(12)의 바닥부 상에는, 대략 원통형의 지지부(14)가 마련되어 있다. 지지부(14)는, 예컨대, 절연 재료로 구성되어 있다. 지지부(14)는, 처리 용기(12) 내에 있어서, 상기 처리 용기(12)의 바닥부로부터 수직 방향으로 연장되어 있다. 또한, 처리 용기(12) 내에는, 배치대(PD)가 마련되어 있다. 배치대(PD)는, 지지부(14)에 의해 지지되어 있다.
배치대(PD)는, 그 상면에 있어서 웨이퍼(W)를 유지한다. 배치대(PD)는, 하부 전극(LE) 및 정전 척(ESC)을 가지고 있다. 하부 전극(LE)은, 제1 플레이트(18a) 및 제2 플레이트(18b)를 포함하고 있다. 제1 플레이트(18a) 및 제2 플레이트(18b)는, 예컨대 알루미늄이라고 하는 금속으로 구성되어 있고, 대략 원반 형상을 이루고 있다. 제2 플레이트(18b)는, 제1 플레이트(18a) 상에 마련되어 있고, 제1 플레이트(18a)에 전기적으로 접속되어 있다.
제2 플레이트(18b) 상에는, 정전 척(ESC)이 마련되어 있다. 정전 척(ESC)은, 막형의 전극을 한쌍의 절연층 또는 절연 시트 사이에 배치한 구조를 가지고 있다. 정전 척(ESC)의 전극에는, 직류 전원(22)이 스위치(23)를 통해 전기적으로 접속되어 있다. 이 정전 척(ESC)은, 직류 전원(22)으로부터의 직류 전압에 의해 생긴 쿨롱력 등의 정전력에 의해 웨이퍼(W)를 흡착한다. 이에 의해, 정전 척(ESC)은, 웨이퍼(W)를 유지할 수 있다.
제2 플레이트(18b)의 주연부 상에는, 웨이퍼(W)의 엣지 및 정전 척(ESC)을 둘러싸도록 포커스 링(FR)이 배치되어 있다. 포커스 링(FR)은, 에칭의 균일성을 향상시키기 위해 마련되어 있다. 포커스 링(FR)은, 에칭 대상의 막의 재료에 따라 적절하게 선택되는 재료로 구성되어 있고, 예컨대, 석영으로 구성될 수 있다.
제2 플레이트(18b)의 내부에는, 냉매 유로(24)가 마련되어 있다. 냉매 유로(24)는, 온도 조절 기구를 구성하고 있다. 냉매 유로(24)에는, 처리 용기(12)의 외부에 마련된 칠러 유닛으로부터 배관(26a)을 통해 냉매가 공급된다. 냉매 유로(24)에 공급된 냉매는, 배관(26b)을 통해 칠러 유닛에 복귀된다. 이와 같이, 냉매 유로(24)와 칠러 유닛 사이에서는, 냉매가 순환된다. 이 냉매의 온도를 제어함으로써, 정전 척(ESC)에 의해 지지된 웨이퍼(W)의 온도가 제어된다.
또한, 플라즈마 처리 장치(10)에는, 가스 공급 라인(28)이 마련되어 있다. 가스 공급 라인(28)은, 전열 가스 공급 기구로부터의 전열 가스, 예컨대 He 가스를, 정전 척(ESC)의 상면과 웨이퍼(W)의 이면 사이에 공급한다.
또한, 플라즈마 처리 장치(10)는, 상부 전극(30)을 구비하고 있다. 상부 전극(30)은, 배치대(PD)의 상방에 있어서, 상기 배치대(PD)와 대향 배치되어 있다. 하부 전극(LE)과 상부 전극(30)은, 서로 대략 평행하게 마련되어 있다. 상부 전극(30)과 하부 전극(LE) 사이에는, 웨이퍼(W)에 플라즈마 처리를 행하기 위한 처리 공간(S)이 제공되어 있다.
상부 전극(30)은, 절연성 차폐 부재(32)를 통해, 처리 용기(12)의 상부에 지지되어 있다. 일실시형태에서는, 상부 전극(30)은, 배치대(PD)의 상면, 즉, 웨이퍼 배치면으로부터의 연직 방향에 있어서의 거리가 가변이도록 구성될 수 있다. 상부 전극(30)은, 전극판(34) 및 전극 지지체(36)를 포함할 수 있다. 전극판(34)은 처리 공간(S)에 면하고 있으며, 상기 전극판(34)에는 복수의 가스 토출 구멍(34a)이 마련되어 있다. 이 전극판(34)은, 일실시형태에서는, 실리콘으로 구성되어 있다.
전극 지지체(36)는, 전극판(34)을 착탈 가능하게 지지하는 것이며, 예컨대 알루미늄이라고 하는 도전성 재료로 구성될 수 있다. 이 전극 지지체(36)는, 수냉 구조를 가질 수 있다. 전극 지지체(36)의 내부에는, 가스 확산실(36a)이마련되어 있다. 이 가스 확산실(36a)로부터는, 가스 토출 구멍(34a)에 연통하는 복수의 가스 통류 구멍(36b)이 하방으로 연장되어 있다. 또한, 전극 지지체(36)에는, 가스 확산실(36a)에 처리 가스를 유도하는 가스 도입구(36c)가 형성되어 있고, 이 가스 도입구(36c)에는, 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는, 밸브군(42) 및 유량 제어기군(44)을 통해, 가스 소스군(40)이 접속되어 있다. 가스 소스군(40)은, 복수의 가스 소스를 포함하고 있다. 일례로서는, 가스 소스군(40)은, 수소 가스(H2 가스)의 소스, 질소 가스(N2 가스)의 소스, 희가스의 소스, 및, 탄화수소 가스의 소스를 포함하고 있다. 희가스로서는, He 가스, Ne 가스, Ar 가스, Kr 가스라고 하는 임의의 희가스를 이용할 수 있다. 또한, 탄화수소 가스로서는, CH4 가스가 예시된다.
밸브군(42)은 복수의 밸브를 포함하고 있고, 유량 제어기군(44)은 매스 플로우 컨트롤러라고 하는 복수의 유량 제어기를 포함하고 있다. 가스 소스군(40)의 복수의 가스 소스는 각각, 밸브군(42)의 대응의 밸브 및 유량 제어기군(44)의 대응의 유량 제어기를 통해, 가스 공급관(38)에 접속되어 있다.
또한, 플라즈마 처리 장치(10)에서는, 처리 용기(12)의 내벽을 따라 디포지션 실드(46)가 착탈 가능하게 마련되어 있다. 디포지션 실드(46)는, 지지부(14)의 외주에도 마련되어 있다. 디포지션 실드(46)는, 처리 용기(12)에 에칭 부생물(디포지션)이 부착하는 것을 방지하는 것이며, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다.
처리 용기(12)의 바닥부측, 또한, 지지부(14)와 처리 용기(12)의 측벽 사이에는 배기 플레이트(48)가 마련되어 있다. 배기 플레이트(48)는, 예컨대, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 이 배기 플레이트(48)의 하방, 또한, 처리 용기(12)에는, 배기구(12e)가 마련되어 있다. 배기구(12e)에는, 배기관(52)을 통해 배기 장치(50)가 접속되어 있다. 배기 장치(50)는, 터보 분자 펌프 등의 진공 펌프를 가지고 있어, 처리 용기(12) 내의 공간을 원하는 진공도까지 감압할 수 있다. 또한, 처리 용기(12)의 측벽에는 웨이퍼(W)의 반입출구(12g)가 마련되어 있고, 이 반입출구(12g)는 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다.
또한, 플라즈마 처리 장치(10)는, 제1 고주파 전원(62) 및 제2 고주파 전원(64)을 더 구비하고 있다. 제1 고주파 전원(62)은, 플라즈마 생성용의 고주파(High Frequency Wave)를 발생하는 전원이며, 27 ㎒∼100 ㎒의 주파수의 고주파, 예컨대, 60 ㎒의 고주파를 발생한다. 제1 고주파 전원(62)은, 정합기(66)를 통해 상부 전극(30)에 접속되어 있다. 정합기(66)는, 제1 고주파 전원(62)의 출력 임피던스와 부하측[상부 전극(30)측]의 입력 임피던스를 정합시키기 위한 회로를 가지고 있다. 또한, 제1 고주파 전원(62)은, 정합기(66)를 통해 하부 전극(LE)에 접속되어 있어도 좋다.
제2 고주파 전원(64)은, 웨이퍼(W)에 이온을 인입하기 위한 고주파 바이어스를 발생하는 전원이며, 400 ㎑∼13.56 ㎒의 범위 내의 주파수의 고주파 바이어스, 예컨대, 13.56 ㎒의 고주파를 발생한다. 제2 고주파 전원(64)은, 정합기(68)를 통해 하부 전극(LE)에 접속되어 있다. 정합기(68)는, 제2 고주파 전원(64)의 출력 임피던스와 부하측[하부 전극(LE)측]의 입력 임피던스를 정합시키기 위한 회로를 가지고 있다.
또한, 플라즈마 처리 장치(10)는, 전원(70)을 더 구비하고 있다. 전원(70)은, 상부 전극(30)에 접속되어 있다. 전원(70)은, 처리 공간(S) 내에 존재하는 정이온을 전극판(34)에 인입하기 위한 전압을, 상부 전극(30)에 인가한다. 일례에 있어서는, 전원(70)은, 부의 직류 전압을 발생하는 직류 전원이다. 별도의 일례에 있어서, 전원(70)은, 비교적 저주파의 교류 전압을 발생하는 교류 전원이어도 좋다.
또한, 일실시형태에 있어서는, 플라즈마 처리 장치(10)는, 제어부(Cnt)를 더 구비할 수 있다. 이 제어부(Cnt)는, 프로세서, 기억부, 입력 장치, 표시 장치 등을 구비하는 컴퓨터이며, 플라즈마 처리 장치(10)의 각 부를 제어한다. 이 제어부(Cnt)에서는, 입력 장치를 이용하여, 오퍼레이터가 플라즈마 처리 장치(10)를 관리하기 때문에 커맨드의 입력 조작 등을 행할 수 있고, 또한, 표시 장치에 의해, 플라즈마 처리 장치(10)의 가동 상황을 가시화하여 표시할 수 있다. 또한, 제어부(Cnt)의 기억부에는, 플라즈마 처리 장치(10)에서 실행되는 각종 처리를 프로세서에 의해 제어하기 위한 제어 프로그램이나, 처리 조건에 따라 플라즈마 처리 장치(10)의 각 부에 처리를 실행시키기 위한 프로그램, 즉, 처리 레시피가 저장된다. 일실시형태에서는, 제어부(Cnt)는, 방법(MT) 또는 후술하는 별도의 실시형태의 방법용의 처리 레시피에 따라, 플라즈마 처리 장치(10)의 각 부를 제어한다.
도 1로 되돌아가서, 방법(MT)에 대해서 설명한다. 이하의 설명에서는, 도 1에 더하여 도 4∼도 8을 참조한다. 도 4∼도 8은 도 1에 나타내는 방법의 실행 시 또는 실행 후의 피처리체의 상태를 나타내는 단면도이다. 또한, 도 4는 첫회의 공정(ST1)의 실행 후의 피처리체의 상태를, 도 5는 첫회의 공정(ST2)의 실행 후의 피처리체의 상태를, 도 6은 첫회 이후에 행해지는 공정(ST1)의 실행 후의 피처리체의 상태를, 도 7은 첫회 이후에 행해지는 공정(ST2)의 실행 후의 피처리체의 상태를, 도 8은 방법(MT)의 종료 후의 피처리체의 상태를 나타내고 있다. 이하, 방법(MT)이 플라즈마 처리 장치(10)를 이용하여 실행되는 예를 설명한다.
전술한 바와 같이, 방법(MT)에서는, 우선, 웨이퍼(W)가 플라즈마 처리 장치(10)의 처리 용기 내에 반입된다. 그리고, 웨이퍼(W)는, 정전 척(ESC) 상에 배치되며, 상기 정전 척(ESC)에 의해 유지된다.
방법(MT)에서는, 계속해서, 공정(ST1) 및 공정(ST2)이 교대로 반복된다. 공정(ST1)에서는, 처리 용기(12) 내에 있어서 처리 가스의 플라즈마가 생성된다. 이 처리 가스는, 수소 가스 및 질소 가스를 포함한다. 일실시형태에서는, 처리 가스 중의 수소 가스의 유량:처리 가스 중의 질소 가스의 유량으로 나타내는 유량비는, 1:3∼9:1의 범위 내의 유량비로 설정된다.
공정(ST1)에서는, 상기 처리 가스가 처리 용기(12) 내에 공급된다. 또한, 배기 장치(50)가 작동되어, 처리 용기(12) 내의 압력이 미리 정해진 압력으로 설정된다. 또한, 제1 고주파 전원(62)으로부터의 고주파가 상부 전극(30)에 공급된다. 또한, 일실시형태의 공정(ST1)에서는, 제2 고주파 전원(64)으로부터의 고주파 바이어스는 하부 전극(LE)에 공급되지 않는다. 즉, 공정(ST1)은, 무바이어스 상태로 행해질 수 있다.
이 공정(ST1)에서는, 처리 용기(12) 내에 있어서 생성된 플라즈마로부터의 활성종, 예컨대, 수소 라디칼 및 질소 라디칼이, 유기막(OF)의 전체 영역 중 하드 마스크(HM)로부터 노출되어 있는 영역에 공급된다. 그리고, 공급된 활성종이 유기막(OF) 중의 탄소와 반응하여, 도 4에 나타내는 바와 같이, 변질 영역(TR)이 형성된다.
이어지는 공정(ST2)에서는, 처리 용기(12) 내에 있어서 희가스의 플라즈마가 생성된다. 희가스는, 일례로서는 Ar 가스이지만, 임의의 희가스가 이용되어도 좋다. 공정(ST2)에서는, 희가스가 처리 용기(12) 내에 공급된다. 또한, 배기 장치(50)가 작동되어, 처리 용기(12) 내의 압력이 미리 정해진 압력으로 설정된다. 또한, 제1 고주파 전원(62)으로부터의 고주파가 상부 전극(30)에 공급된다. 또한, 제2 고주파 전원(64)으로부터의 고주파 바이어스가 하부 전극(LE)에 공급된다. 일실시형태의 공정(ST2)에서는, 웨이퍼(W)의 단위 면적당의 고주파 바이어스의 파워는, 0.028 W/㎠ 이하의 파워로 설정된다.
이 공정(ST2)에서는, 처리 용기(12) 내에 있어서 생성된 희가스의 플라즈마로부터의 이온이, 웨이퍼(W)에 대하여 인입된다. 웨이퍼(W)에 인입된 이온은, 변질 영역(TR)에 충돌한다. 그 결과, 변질 영역(TR)을 구성하는 물질이 웨이퍼(W)로부터 방출된다. 이에 의해, 도 5에 나타내는 바와 같이, 변질 영역(TR)이 제거된다. 또한, 변질 영역(TR)으로부터 방출된 물질, 즉 반응 생성물은, 하드 마스크(HM)의 표면에 부착되어 퇴적물(DP)을 형성한다. 또한, 반응 생성물은, 에칭에 의해 형성된 유기막(OF)의 측벽면에도 부착된다.
방법(MT)에서는, 이어지는 공정(STJ)에 있어서, 정지 조건이 만족되는지의 여부가 판정된다. 정지 조건은, 공정(ST1) 및 공정(ST2)을 포함하는 시퀀스의 반복 횟수가 미리 정해진 횟수에 달하였을 때에 만족되는 것으로 판정된다. 공정(STJ)에 있어서, 정지 조건이 만족되지 않는다고 판정하면, 공정(ST1)이 재차 실행된다.
2회째 이후의 공정(ST1)에서도, 첫회의 공정(ST1)과 마찬가지로, 처리 가스의 플라즈마가 생성된다. 2회째 이후의 공정(ST1)에서도, 유기막(OF)의 전체 영역 중 하드 마스크(HM)로부터 노출되어 있는 영역이 변질 영역(TR)으로 변화한다. 또한, 2회째 이후의 공정(ST1)에서는, 처리 용기(12) 내에 있어서 생성된 활성종에 의해, 퇴적물(DP)이 부분적으로 제거된다. 그 결과, 도 6에 나타내는 바와 같이, 남겨진 퇴적물(DP)에 의해 하드 마스크(HM)의 형상이 개선된다. 이어지는 공정(ST2)에 있어서도, 첫회의 공정(ST2)과 마찬가지로, 희가스의 플라즈마가 생성된다. 그 결과, 변질 영역(TR)이 제거된다. 또한, 변질 영역(TR)을 구성하는 반응 생성물이 하드 마스크(HM)의 표면 상에 퇴적하여, 퇴적물(DP)을 형성한다.
이러한 공정(ST1) 및 공정(ST2)을 포함하는 시퀀스가 반복되어, 공정(STJ)에 있어서 정지 조건이 만족된다고 판정되면, 방법(MT)이 종료한다. 방법(MT)이 종료하면, 도 8에 나타내는 바와 같이, 웨이퍼(W)는 유기막(OF)이 하지층(UL)이 노출할 때까지 에칭된 상태가 된다.
이러한 방법(MT)에 따르면, 전술한 바와 같이 하드 마스크(HM)의 형상이 퇴적물(DP)에 의해 개선되면서, 유기막(OF)을 에칭하는 것이 가능하다. 또한, 하드 마스크(HM)이 퇴적물(DP)에 의해 보호되기 때문에, 유기막(OF)의 에칭에 있어서의 하드 마스크(HM)의 막 두께 감소라고 하는 손상을 억제할 수 있다.
일실시형태의 공정(ST1)에서는, 전술한 바와 같이, 하부 전극(LE)에 고주파 바이어스가 공급되지 않는다. 이 실시형태에 따르면, 공정(ST1)에 있어서 유기막(OF)의 에칭을 실질적으로 행하는 일없이 변질 영역(TR)을 형성할 수 있다.
또한, 일실시형태의 공정(ST1)에서는, 전술한 바와 같이, 처리 가스 중의 수소 가스의 유량:처리 가스 중의 질소 가스의 유량으로 나타내는 유량비가, 1:3∼9:1의 범위 내의 유량비로 설정될 수 있다. 이러한 유량비의 수소 가스 및 질소 가스가 이용됨으로써, 유기막(OF)의 에칭, 및 하드 마스크(HM) 상에의 반응 생성물의 공급이 효율적으로 행해진다.
또한, 일실시형태에서는, 전술한 바와 같이, 공정(ST2)에 있어서 하부 전극(LE)에 공급되는 고주파 바이어스의 웨이퍼(W)의 단위 면적당의 파워가, 0.028 W/㎠ 이하의 파워로 설정될 수 있다. 이 실시형태에 따르면, 희가스의 플라즈마로부터의 활성종에 의한 하드 마스크(HM)의 손상이 더욱 억제된다.
이하, 별도의 실시형태에 따른 유기막을 에칭하는 방법에 대해서 설명한다. 도 9는 별도의 실시형태에 따른 유기막을 에칭하는 방법을 나타내는 흐름도이다. 도 9에 나타내는 방법(MT2)은, 공정(ST1) 및 공정(ST2)을 포함하는 시퀀스에, 공정(STa)이 더 포함되는 점에서, 방법(MT)과는 상이하다. 공정(STa)에서는, 처리 용기(12) 내에 있어서 탄화수소 가스의 플라즈마가 생성된다.
공정(STa)에서는, 탄화수소 가스가 처리 용기(12) 내에 공급된다. 탄화수소 가스는, 예컨대, CH4 가스이다. 이 탄화수소 가스는, 희가스에 의해 희석되어 있어도 좋다. 또한, 공정(STa)에서는, 배기 장치(50)가 작동되어, 처리 용기(12) 내의 압력이 미리 정해진 압력으로 설정된다. 또한, 제1 고주파 전원(62)으로부터의 고주파가 상부 전극(30)에 공급된다. 또한, 일실시형태의 공정(STa)에서는, 제2 고주파 전원(64)으로부터의 고주파 바이어스는 하부 전극(LE)에 공급되지 않는다. 즉, 공정(STa)은, 무바이어스 상태로 행해질 수 있다. 이 공정(STa)에 따르면, 전술한 변질 영역(TR)으로부터의 반응 생성물에 더하여, 탄화수소 가스로부터의 탄화수소 및/또는 탄소가 웨이퍼(W)의 표면에 퇴적하여, 퇴적물(DP)을 형성한다.
여기서, 도 10을 참조한다. 도 10은 피처리체의 일례를 나타내는 단면도이다. 도 10에 나타내는 웨이퍼(W)는, 도 2에 나타낸 웨이퍼(W)와 마찬가지로, 하지층(UL), 유기막(OF) 및 하드 마스크(HM)를 가지고 있다. 또한, 도 10에 나타내는 웨이퍼(W)는, 조밀 영역(RD) 및 성긴 영역(RC)을 가지고 있고, 이들 영역에서는, 하드 마스크(HM)의 패턴의 밀도가 상이하다. 구체적으로는, 조밀 영역(RD)에 있어서의 하드 마스크(HM)의 패턴은, 성긴 영역(RC)에 있어서의 하드 마스크(HM)의 패턴보다 조밀하게 형성되어 있다.
하드 마스크(HM) 상에 퇴적하는 전술한 반응 생성물의 양은, 조밀 영역(RD)에서는 많아지고, 성긴 영역(RC)에서는 적어진다. 한편, 탄화수소 가스로부터 생성되어 하드 마스크(HM) 상에 퇴적하는 탄화수소 및/또는 탄소의 양은, 조밀 영역(RD)에서는 적고, 성긴 영역(RC)에서는 많다. 따라서, 방법(MT2)에서는, 조밀 영역(RD)의 하드 마스크(HM) 상에 퇴적하는 반응 생성물의 양과 성긴 영역(RC)의 하드 마스크(HM) 상에 퇴적하는 반응 생성물의 양의 차이를, 탄화수소 가스로부터 생성되는 탄화수소 및/또는 탄소의 양에 의해 저감시킬 수 있다. 따라서, 방법(MT2)에 따르면, 조밀 영역(RD) 및 성긴 영역(RC)을 갖는 웨이퍼(W)에 있어서의 유기막(OF)의 에칭의 면내 균일성을 향상시키는 것이 가능해진다.
이하, 평가를 위해 행한 실험에 대해서 설명한다.
실험예 1에서는, 플라즈마 처리 장치(10)를 이용하여, 수소 가스와 질소 가스의 유량비를 여러가지로 설정하여, 유기막을 에칭하였다. 이하에, 실험예 1에 있어서의 조건을 나타낸다.
<조건>
·처리 용기(12) 내의 압력: 100 mTorr(13.33 ㎩)
·제1 고주파 전원(62)의 고주파의 파워: 1500 W
·제2 고주파 전원(64)의 고주파 바이어스의 파워: 1200 W
그리고, 실험예 1에서는, 설정한 각 유량비에 있어서의 유기막의 에칭률을 구하였다. 그 결과를 도 11에 나타낸다. 도 11에 있어서 횡축은, 질소 가스의 유량(sccm):수소 가스의 유량(sccm), 즉, 유량비를 나타내고 있으며, 종축은, 에칭률을 나타내고 있다. 도 11에 나타내는 바와 같이, 질소 가스의 유량:수소 가스의 유량이, 225:75∼30:270, 즉 3:1∼1:9의 범위 내에 있을 때에, 유기막의 에칭률이 높아지는 것이 확인되었다. 특히, 수소 가스의 유량이 질소 가스의 유량의 50％ 이하일 때에, 유기막의 에칭률이 높아지는 것이 확인되었다. 이 실험 결과로부터, 공정(ST1)에 있어서의 질소 가스의 유량:수소 가스의 유량으로 나타내는 비를, 3:1∼1:9의 범위 내의 비로 설정함으로써, 효율적으로 변질 영역(TR)을 형성하는 것이 가능해져, 이어지는 공정(ST2)에 있어서 효율적으로 반응 생성물을 하드 마스크(HM)에 대하여 공급하는 것이 가능하게 되는 것으로 추정된다.
실험예 2에서는, 플라즈마 처리 장치(10)를 이용하여, 공정(ST2)에 있어서의 고주파 바이어스의 파워를 여러가지로 설정하여 방법(MT)을 실행함으로써, 도 2에 나타낸 웨이퍼의 유기막을 에칭하였다. 이하, 실험예 2에 있어서의 조건을 나타낸다. 또한, 공정(ST2)의 고주파 바이어스의 파워가 10 W일 때에는, 이하에 나타내는 조건의 공정(ST1) 및 공정(ST2)을 포함하는 시퀀스를 112회 실행하였다. 또한, 공정(ST2)의 고주파 바이어스의 파워가 20 W일 때에는, 이하에 나타내는 조건의 공정(ST1) 및 공정(ST2)을 포함하는 시퀀스를 74회 실행하였다. 또한, 공정(ST2)의 고주파 바이어스의 파워가 50 W일 때에는, 이하에 나타내는 조건의 공정(ST1) 및 공정(ST2)을 포함하는 시퀀스를 57회 실행하였다.
<조건>
·공정(ST1)의 처리 용기(12) 내의 압력: 50 mTorr(6.666 ㎩)
·공정(ST1)의 수소 가스의 유량: 100 sccm
·공정(ST1)의 질소 가스의 유량: 200 sccm
·공정(ST1)에 있어서의 제1 고주파 전원(62)의 고주파의 파워: 200 W
·공정(ST1)에 있어서의 제2 고주파 전원(64)의 고주파 바이어스의 파워: 0 W
·공정(ST1)의 실행 시간: 12초
·공정(ST2)의 처리 용기(12) 내의 압력: 50 mTorr(6.666 ㎩)
·공정(ST2)의 Ar 가스의 유량: 300 sccm
·공정(ST2)에 있어서의 제1 고주파 전원(62)의 고주파의 파워: 100 W
·공정(ST2)의 실행 시간: 6초
그리고, 초기 상태의 웨이퍼의 하드 마스크(HM)의 막 두께(Hi)(도 2 참조), 초기 상태의 웨이퍼의 하드 마스크(HM)의 바닥부의 폭(CDi)(도 2 참조), 유기막의 에칭 후의 하드 마스크(HM)의 막 두께(Hp)(도 8 참조), 유기막의 에칭 후의 하드 마스크(HM)의 바닥부의 폭(CDp)(도 8 참조)을 구하였다. 또한, 유기막의 에칭 후의 폭(CDp)으로서, 도 8에 나타내는 바와 같이, 하드 마스크(HM)와 퇴적물(DP)의 복합체의 폭을, 구하였다. 그 결과, 공정(ST2)의 고주파 바이어스의 파워가 50 W일 때에는, 막 두께(Hi)와 막 두께(Hp)의 차는 11.0 ㎚이며, 폭(CDi)과 폭(CDp)의 차는 4.3 ㎚였다. 따라서, 공정(ST2)의 고주파 바이어스의 파워가 50 W일 때에는, 하드 마스크(HM)의 손상이 비교적 커지는 것이 확인되었다. 한편, 공정(ST2)의 고주파 바이어스의 파워가 20 W 및 10 W일 때에는, 막 두께(Hi)와 막 두께(Hp)의 차는 0.5 ㎚ 이하이며, 폭(CDi)과 폭(CDp)의 차는 1.3 ㎚ 이하였다. 따라서, 공정(ST2)의 고주파 바이어스의 파워가 20 W 이하, 즉, 0.028 W/㎠ 이하의 파워일 때에, 하드 마스크(HM)의 손상이 크게 억제되는 것이 확인되었다.
이상, 여러가지의 실시형태에 대해서 설명하여 왔지만, 전술한 실시형태에 한정되는 일없이 여러가지의 변형 양태를 구성 가능하다. 예컨대, 전술한 플라즈마 처리 장치(10)는 용량 결합형의 플라즈마 처리 장치이지만, 방법(MT) 및 방법(MT2)의 실시에는, 유도 결합형의 플라즈마 처리 장치, 또는, 마이크로파라고 하는 표면파를 이용하는 플라즈마 처리 장치와 같은 임의의 플라즈마 처리 장치를 이용할 수 있다.
10…플라즈마 처리 장치, 12…처리 용기, PD…배치대, ESC…정전 척, LE…하부 전극, 30…상부 전극, 40…가스 소스군, 50…배기 장치, 62…제1 고주파 전원, 64…제2 고주파 전원, Cnt…제어부, W…웨이퍼, OF…유기막, HM…하드 마스크, TR…변질 영역, DP…퇴적물.

Claims (5)

  1. 피처리체의 유기막을 에칭하는 방법에 있어서, 상기 피처리체는 상기 유기막 상에 하드 마스크를 갖고, 상기 방법은,
    상기 피처리체를 수용한 플라즈마 처리 장치의 처리 용기 내에서 수소 가스 및 질소 가스를 포함하는 처리 가스의 플라즈마를 생성하는 공정으로서, 상기 하드 마스크로부터 노출되어 있는 상기 유기막의 일부 영역을 변질 영역으로 변화시키는, 상기 처리 가스의 플라즈마를 생성하는 공정과,
    상기 처리 용기 내에서 희가스의 플라즈마를 생성하는 공정으로서, 상기 변질 영역을 제거하며, 또한, 상기 변질 영역으로부터 방출되는 물질을 상기 하드 마스크의 표면 상에 퇴적시키는, 상기 희가스의 플라즈마를 생성하는 공정
    을 포함하고,
    처리 가스의 플라즈마를 생성하는 상기 공정과 희가스의 플라즈마를 생성하는 상기 공정이 교대로 반복되는 것인, 피처리체의 유기막 에칭 방법.
  2. 제1항에 있어서, 상기 처리 용기 내에서, 상기 피처리체는, 하부 전극을 포함하는 배치대 상에 배치되어 있고,
    희가스의 플라즈마를 생성하는 상기 공정에서는, 상기 하부 전극에 공급되는 고주파 바이어스의 단위 면적당의 파워가, 0.028 W/㎠ 이하인 파워로 설정되는 것인, 피처리체의 유기막 에칭 방법.
  3. 제2항에 있어서, 처리 가스의 플라즈마를 생성하는 상기 공정에서는, 상기 하부 전극에 고주파 바이어스가 공급되지 않는 것인, 피처리체의 유기막 에칭 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 처리 가스 중의 상기 수소 가스의 유량:상기 처리 가스 중의 상기 질소 가스의 유량으로 나타내는 유량비가, 1:3 ∼ 9:1의 범위 내의 유량비로 설정되는 것인, 피처리체의 유기막 에칭 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 처리 용기 내에서 탄화수소 가스의 플라즈마를 생성하는 공정을 더 포함하는, 피처리체의 유기막 에칭 방법.
KR1020160044063A 2015-04-20 2016-04-11 유기막을 에칭하는 방법 KR102390726B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015085886A JP6438831B2 (ja) 2015-04-20 2015-04-20 有機膜をエッチングする方法
JPJP-P-2015-085886 2015-04-20

Publications (2)

Publication Number Publication Date
KR20160124670A true KR20160124670A (ko) 2016-10-28
KR102390726B1 KR102390726B1 (ko) 2022-04-26

Family

ID=55755385

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160044063A KR102390726B1 (ko) 2015-04-20 2016-04-11 유기막을 에칭하는 방법

Country Status (6)

Country Link
US (1) US9735027B2 (ko)
EP (1) EP3086356B1 (ko)
JP (1) JP6438831B2 (ko)
KR (1) KR102390726B1 (ko)
CN (1) CN106067417B (ko)
TW (1) TWI686863B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102137390B1 (ko) 2019-02-28 2020-07-24 정재성 차량의 카본 슬러지 제거시스템

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6239365B2 (ja) * 2013-12-11 2017-11-29 東京エレクトロン株式会社 シリコン層をエッチングする方法
US10643858B2 (en) 2017-10-11 2020-05-05 Samsung Electronics Co., Ltd. Method of etching substrate
JP7022651B2 (ja) * 2018-05-28 2022-02-18 東京エレクトロン株式会社 膜をエッチングする方法及びプラズマ処理装置
JP7229750B2 (ja) * 2018-12-14 2023-02-28 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP7390165B2 (ja) * 2019-02-28 2023-12-01 東京エレクトロン株式会社 基板処理方法および基板処理装置
JP7321059B2 (ja) * 2019-11-06 2023-08-04 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US11355350B2 (en) * 2019-12-20 2022-06-07 Tokyo Electron Limited Etching method, substrate processing apparatus, and substrate processing system
US20210233778A1 (en) * 2020-01-29 2021-07-29 Tokyo Electron Limited Etching method, substrate processing apparatus, and substrate processing system

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003168676A (ja) 2001-09-20 2003-06-13 Hitachi Ltd 有機絶縁膜のエッチング方法
US20050208756A1 (en) * 2004-03-16 2005-09-22 Semiconductor Leading Edge Technologies, Inc. Method of removing resist, semiconductor device thereby and method of manufacturing a semiconductor device
JP2006024730A (ja) * 2004-07-08 2006-01-26 Sony Corp 半導体装置の製造方法
KR20080006457A (ko) * 2006-07-12 2008-01-16 동경 엘렉트론 주식회사 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
US20130023122A1 (en) * 2011-07-20 2013-01-24 Nemani Srinivas D Method of multiple patterning of a low-k dielectric film
KR20150024277A (ko) * 2013-08-26 2015-03-06 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3330554B2 (ja) * 1999-01-27 2002-09-30 松下電器産業株式会社 エッチング方法
JP4414765B2 (ja) * 2002-02-20 2010-02-10 パナソニック電工株式会社 プラズマ処理装置及びプラズマ処理方法
WO2004003988A1 (ja) * 2002-06-27 2004-01-08 Tokyo Electron Limited プラズマ処理方法
US7134941B2 (en) * 2002-07-29 2006-11-14 Nanoclean Technologies, Inc. Methods for residue removal and corrosion prevention in a post-metal etch process
JP2004214336A (ja) * 2002-12-27 2004-07-29 Tokyo Electron Ltd プラズマエッチング方法およびプラズマエッチング装置
DE102004015862B4 (de) * 2004-03-31 2006-11-16 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer leitenden Barrierenschicht in kritischen Öffnungen mittels eines abschließenden Abscheideschritts nach einer Rück-Sputter-Abscheidung
JP4301146B2 (ja) * 2004-11-09 2009-07-22 ソニー株式会社 絶縁膜の加工方法
CN100517642C (zh) * 2006-12-22 2009-07-22 中芯国际集成电路制造(上海)有限公司 通孔的形成方法
DE102008021568B3 (de) * 2008-04-30 2010-02-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren der Erosion einer Metalldeckschicht während einer Kontaktlochstrukturierung in Halbleiterbauelementen und Halbleiterbauelement mit einem schützenden Material zum Reduzieren der Erosion der Metalldeckschicht
JP2010205967A (ja) * 2009-03-04 2010-09-16 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
JP5956933B2 (ja) * 2013-01-15 2016-07-27 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
WO2015016149A1 (ja) * 2013-07-29 2015-02-05 株式会社日立国際電気 基板処理装置、半導体装置の製造方法および記録媒体
JP6086862B2 (ja) * 2013-08-30 2017-03-01 東京エレクトロン株式会社 酸化シリコンから構成された領域を選択的に除去する方法及びプラズマ処理装置
JP6239365B2 (ja) * 2013-12-11 2017-11-29 東京エレクトロン株式会社 シリコン層をエッチングする方法
JP6230954B2 (ja) * 2014-05-09 2017-11-15 東京エレクトロン株式会社 エッチング方法
US9773683B2 (en) * 2014-06-09 2017-09-26 American Air Liquide, Inc. Atomic layer or cyclic plasma etching chemistries and processes
JP6235981B2 (ja) * 2014-07-01 2017-11-22 東京エレクトロン株式会社 被処理体を処理する方法
US9390967B2 (en) * 2014-12-11 2016-07-12 International Business Machines Corporation Method for residue-free block pattern transfer onto metal interconnects for air gap formation
FR3037712B1 (fr) * 2015-06-19 2018-09-07 Commissariat A L'energie Atomique Et Aux Energies Alternatives Methode de realisation de motifs par implantation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003168676A (ja) 2001-09-20 2003-06-13 Hitachi Ltd 有機絶縁膜のエッチング方法
US20050208756A1 (en) * 2004-03-16 2005-09-22 Semiconductor Leading Edge Technologies, Inc. Method of removing resist, semiconductor device thereby and method of manufacturing a semiconductor device
JP2006024730A (ja) * 2004-07-08 2006-01-26 Sony Corp 半導体装置の製造方法
KR20080006457A (ko) * 2006-07-12 2008-01-16 동경 엘렉트론 주식회사 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
US20130023122A1 (en) * 2011-07-20 2013-01-24 Nemani Srinivas D Method of multiple patterning of a low-k dielectric film
KR20150024277A (ko) * 2013-08-26 2015-03-06 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102137390B1 (ko) 2019-02-28 2020-07-24 정재성 차량의 카본 슬러지 제거시스템

Also Published As

Publication number Publication date
US9735027B2 (en) 2017-08-15
CN106067417A (zh) 2016-11-02
US20160307775A1 (en) 2016-10-20
EP3086356A1 (en) 2016-10-26
CN106067417B (zh) 2019-09-03
TWI686863B (zh) 2020-03-01
JP2016207772A (ja) 2016-12-08
JP6438831B2 (ja) 2018-12-19
KR102390726B1 (ko) 2022-04-26
TW201705273A (zh) 2017-02-01
EP3086356B1 (en) 2017-11-08

Similar Documents

Publication Publication Date Title
KR102356211B1 (ko) 에칭 방법
KR102390726B1 (ko) 유기막을 에칭하는 방법
KR102099408B1 (ko) 플라즈마 에칭 방법 및 플라즈마 에칭 장치
KR101937727B1 (ko) 에칭 방법
CN108878285B (zh) 蚀刻方法
TW201624563A (zh) 蝕刻方法
KR20150128582A (ko) 에칭 방법
US20220051904A1 (en) Etching method
KR20160041764A (ko) 피처리체를 처리하는 방법
KR20160041778A (ko) 피처리체를 처리하는 방법
KR20170000340A (ko) 에칭 방법
US11462412B2 (en) Etching method
KR20150024277A (ko) 반도체 장치의 제조 방법
KR20160094306A (ko) 피처리체를 처리하는 방법
KR102348077B1 (ko) 플라즈마 처리 방법
KR20160140469A (ko) 에칭 방법
KR20190008226A (ko) 에칭 방법
KR20230129345A (ko) 플라즈마 처리 장치 및 에칭 방법
KR20160134537A (ko) 에칭 방법
CN109923648B (zh) 处理被处理体的方法
CN109075068B (zh) 蚀刻方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant