KR20160094306A - 피처리체를 처리하는 방법 - Google Patents

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요시히데 키하라
토오루 히사마츠
토모유키 오이시
마사노부 혼다
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도쿄엘렉트론가부시키가이샤
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Abstract

마스크의 개구의 애스펙트비가 높아도, 피처리체 상에 형성되는 실리콘 산화막의 막 두께의 불균일을 저감시킨다. 일실시 형태의 방법은, (a) 플라즈마 처리 장치의 처리 용기 내에서, 할로겐화 규소 가스를 포함하는 제 1 가스의 플라즈마를 생성하여 피처리체 상에 반응 전구체를 형성하는 제 1 공정과, (b) 제 1 공정 후에, 처리 용기 내에서 희가스의 플라즈마를 생성하는 제 2 공정과, (c) 제 2 공정 후에, 처리 용기 내에서 산소 가스를 포함하는 제 2 가스의 플라즈마를 생성하여 실리콘 산화막을 형성하는 제 3 공정과, (d) 제 3 공정 후에, 처리 용기 내에서 희가스의 플라즈마를 생성하는 제 4 공정을 포함하는 시퀀스를 반복하여 실리콘 산화막을 성막한다.

Description

피처리체를 처리하는 방법{METHOD OF PROCESSING TARGET OBJECT}
본 발명의 실시 형태는, 피처리체를 처리하는 방법에 관한 것이며, 특히 마스크의 제작을 포함하는 방법에 관한 것이다.
반도체 디바이스와 같은 전자 디바이스의 제조 프로세스에서는, 피에칭층 상에 마스크를 형성하고, 당해 마스크의 패턴을 피에칭층에 전사하기 위하여 에칭이 행해진다. 마스크로서는, 일반적으로 레지스트 마스크가 이용된다. 레지스트 마스크는 포토리소그래피 기술에 의해 형성된다. 따라서, 피에칭층에 형성되는 패턴의 한계 치수는, 포토리소그래피 기술에 의해 형성되는 레지스트 마스크의 해상 한계의 영향을 받는다.
그러나, 최근의 전자 디바이스의 고집적화에 수반하여, 레지스트 마스크의 해상 한계보다 작은 치수의 패턴을 형성하는 것이 요구되고 있다. 이 때문에, 특허 문헌 1에 기재되어 있는 바와 같이, 레지스트 마스크 상에 실리콘 산화막을 퇴적시킴으로써, 당해 레지스트 마스크에 의해 구획 형성되는 개구의 폭을 축소하는 기술이 제안되고 있다.
구체적으로, 특허 문헌 1에 기재된 기술에서는, 원자층 퇴적법(ALD법)에 의해 레지스트 마스크 상에 실리콘 산화막이 형성된다. 보다 구체적으로는, 피처리체를 수용한 처리 용기 내에, 유기 실리콘을 포함하는 소스 가스와 활성화된 산소종이 교호로 공급된다. 소스 가스로서는 아미노실란 가스가 이용된다.
일본특허공개공보 2011-082560호
마스크의 표면을 포함하는 피처리체의 표면 상에 ALD법과 같은 성막 방법에 의해 형성되는 실리콘 산화막을 이용하여 마스크의 개구 폭을 축소하는 기술에서는, 피처리체의 표면 상의 위치에 따른 실리콘 산화막의 막 두께의 불균일을 저감시킬 필요가 있다. 즉, 실리콘 산화막의 형성에 있어서는, 피처리체의 표면 상에 있어서의 높은 면내 균일성, 및, 실리콘 산화막에 의한 컨포멀한 피복성이 요구된다. 여기서, 컨포멀한 피복성이란, 마스크의 상면 상의 실리콘 산화막의 막 두께, 개구를 구획 형성하는 마스크의 측면을 따른 실리콘 산화막의 막 두께(폭), 및, 개구의 저면(底面) 상의 실리콘 산화막의 막 두께의 서로의 차이가 작은 것을 말한다. 그러나, 마스크의 개구의 애스펙트비가 높아지면, 마스크의 상면 상에 형성되는 실리콘 산화막의 막 두께에 대하여, 개구를 구획 형성하는 마스크의 측면을 따른 실리콘 산화막의 막 두께, 및, 개구의 저면 상의 실리콘 산화막의 막 두께가 작아진다.
따라서, 마스크의 개구의 애스펙트비가 높아도, 피처리체 상에 형성되는 실리콘 산화막의 막 두께의 불균일을 저감시키는 것이 필요하다.
일태양에서는, 마스크를 가지는 피처리체를 처리하는 방법이 제공된다. 이 방법은, (a) 플라즈마 처리 장치의 처리 용기 내에서, 할로겐화 규소 가스를 포함하는 제 1 가스의 플라즈마를 생성하여 피처리체 상에 반응 전구체를 형성하는 제 1 공정과, (b) 제 1 공정 후에, 처리 용기 내에서 희가스의 플라즈마를 생성하는 제 2 공정과, (c) 제 2 공정 후에, 처리 용기 내에서 산소 가스를 포함하는 제 2 가스의 플라즈마를 생성하여 실리콘 산화막을 형성하는 제 3 공정과, (d) 제 3 공정 후에, 처리 용기 내에서 희가스의 플라즈마를 생성하는 제 4 공정을 포함하는 시퀀스를 반복하여 실리콘 산화막을 성막한다.
상기 방법에서는, 시퀀스 중의 제 1 공정에서 실리콘을 포함하는 전구체가 피처리체 상에 형성되고, 상기 시퀀스 중의 제 3 공정에서 상기 전구체가 산화된다. 따라서, 이 방법에 의하면, 시퀀스의 반복 횟수에 따른 막 두께를 가지는 실리콘 산화막이 피처리체 상에 형성된다. 이로써, 이 방법에 의하면, 마스크의 개구 폭을 원하는 폭으로 조정하는 것이 가능하다.
또한 이 방법에 의하면, 제 1 공정과 제 3 공정 사이의 제 2 공정에서, 희가스 원자의 활성종에 의해 전구체 표면에 있어서의 결합이 활성화된다. 또한 제 4 공정에서, 실리콘 산화막의 표면의 결합이 활성화된다. 이에 의해, 실리콘 산화막 중의 Si-O의 네트워크에 있어서의 산소 결손이 해소된다. 따라서, 형성되는 실리콘 산화막이 치밀화된다. 즉, 높은 밀도를 가지고, 또한 얇은 막 두께를 가지는 실리콘 산화막이 1 회의 시퀀스로, 피처리체의 표면 상에 컨포멀하게 형성된다. 이러한 시퀀스의 반복에 의해, 높은 애스펙트비의 개구를 제공하는 마스크를 가지는 피처리체라도, 높은 면내 균일성과 컨포멀한 피복성을 가지는 실리콘 산화막이, 상기 피처리체의 표면 상에 형성된다. 즉, 피처리체의 표면 상에 형성되는 실리콘 산화막의 막 두께의 불균일이 저감된다.
또한, 할로겐화 규소 가스, 예를 들면 SiCl4 가스, SiBr4 가스, SiF4 가스 또는 SiH2Cl4 가스는 상온에서 기화 상태에 있다. 따라서, 일태양에 따른 방법에 의하면, 기화기를 가지는 전용의 성막 장치를 이용하지 않고, 실리콘을 포함하는 전구체를, 저온에서 피처리체 상에 퇴적시키는 것이 가능하다.
일실시 형태에서는, 제 1 공정, 제 2 공정, 제 3 공정 및 제 4 공정이 차례로 연속하여 실행되고, 제 1 공정, 제 2 공정, 제 3 공정 및 제 4 공정에 걸쳐 희가스의 플라즈마가 생성된다. 이 실시 형태에 따르면, 제 1 공정과 제 3 공정 사이, 제 3 공정과 다음의 제 1 공정 사이에서 처리 용기 내의 공간의 퍼지를 별도로 행할 필요가 없어진다. 또한, 플라즈마의 안정화를 위한 기간도 생략하는 것이 가능해진다. 따라서, 스루풋이 개선된다.
일실시 형태에서는, 제 4 공정에서 처리 용기 내로 공급되는 희가스의 유량이, 제 3 공정에서 처리 용기 내로 공급되는 희가스의 유량보다 큰 유량으로 설정된다. 이 실시 형태에서는, 제 3 공정에서 사용된 산소 가스를 처리 용기 내의 공간으로부터 고속으로 배출하는 것이 가능해진다. 따라서, 스루풋이 더 개선된다. 또한, 제 4 공정에서 처리 용기 내로 공급되는 희가스의 유량은, 제 3 공정에 있어서 처리 용기 내로 공급되는 희가스의 유량의 5 배 이상의 유량으로 설정되어도 된다. 이러한 유량의 희가스가 제 4 공정에서 이용됨으로써, 제 3 공정에서 사용된 산소 가스를 처리 용기 내로부터 더 고속으로 배출하는 것이 가능해진다.
또한 다른 실시 형태에서는, 제 1 공정과 제 2 공정 사이, 제 2 공정과 제 3 공정 사이, 제 3 공정과 제 4 공정 사이 및 제 4 공정과 제 1 공정 사이에, 처리 용기 내의 공간을 퍼지하는 공정이 더 실행되어도 된다. 또한, 퍼지하는 공정에서의 '퍼지'는, 할로겐화 규소 가스와 산소 가스가 동시에 처리 용기 내에 존재하는 것을 방지하기 위하여 처리 용기 내의 가스를 치환하는 목적으로 행해지는 것이며, 불활성 가스를 처리 용기 내에 흘리는 가스 퍼지, 진공 배기에 의한 퍼지, 또는, 가스 퍼지 및 진공 배기에 의한 퍼지의 쌍방에 의한 퍼지여도 된다.
일실시 형태에서는, 제 1 공정에 있어서, 처리 용기 내의 압력이 13.33 Pa 이상의 압력이며, 플라즈마 생성용의 고주파 전원의 전력이 100 W 이하인 고압 저전력의 조건으로 설정되어도 된다. 이러한 고압 또한 저파워의 조건으로 플라즈마를 생성함으로써, 과잉인 할로겐 원소의 활성종의 발생을 억제할 수 있다. 이에 의해, 마스크의 손상 및 이미 형성되어 있는 실리콘 산화막의 손상 중 적어도 하나를 억제하는 것이 가능해진다. 또한, 피처리체 상의 위치에 따른 실리콘 산화막의 막 두께의 불균일을 저감하는 것이 가능해진다. 또한, 마스크가 조밀하게 마련되어 있는 영역 및 성기게 마련되어 있는 영역이 존재하는 경우에, 즉, 마스크의 패턴에 소밀이 존재하는 경우에, 쌍방의 영역에 형성되는 실리콘 산화막의 막 두께의 차이를 저감하는 것이 가능하다.
또한 일실시 형태의 제 1 공정에서는, 이온 인입용의 바이어스 전력이 피처리체를 지지하는 배치대에 인가되지 않는다. 이 실시 형태에 의하면, 요철부의 마스크 형상에 대하여 마스크의 상면 및 측면, 및 상기 마스크의 하지의 표면의 각각에 형성되는 실리콘 산화막의 막 두께의 균일성이 보다 향상된다.
일실시 형태에서는, 피처리체는, 피에칭층, 상기 피에칭층 상에 마련된 유기막, 및, 상기 유기막 상에 마련된 실리콘 함유 반사 방지막을 더 가지고, 마스크는, 반사 방지막 상에 마련된 레지스트 마스크이다. 이 실시 형태의 방법은, (e) 상기 시퀀스의 실행 후, 동일 처리 용기 내에서 발생시킨 플라즈마에 의해, 반사 방지막의 표면 상의 산화 실리콘제의 영역을 제거하는 공정과, (f) 처리 용기 내에서 발생시킨 플라즈마에 의해, 반사 방지막을 에칭하는 공정과, (g) 처리 용기 내에서 발생시킨 플라즈마에 의해, 유기막을 에칭하는 공정을 포함한다. 이 실시 형태에 의하면, 레지스트 마스크의 표면을 포함하는 피처리체의 표면 상에 실리콘 산화막이 형성되고, 상기 레지스트 마스크의 개구의 폭이 조정되고, 이 후 반사 방지막 상의 산화 실리콘제의 영역이 제거된다. 그리고, 반사 방지막 및 유기막이 에칭됨으로써, 피에칭층의 에칭용의 마스크가 형성된다.
일실시 형태에서는, 플라즈마 처리 장치는 용량 결합형의 플라즈마 처리 장치여도 되고, 상기 실시 형태의 방법은, 상기 시퀀스의 실행 전에, 처리 용기 내에서 플라즈마를 발생시켜 상기 플라즈마 처리 장치의 상부 전극에 음의 직류 전압을 인가함으로써, 마스크에 2 차 전자를 조사하는 공정을 더 포함하고 있어도 된다. 이 실시 형태에 의하면, 레지스트 마스크를 개질하여, 후속 공정에 의한 레지스트 마스크의 손상을 억제하는 것이 가능하다.
다른 실시 형태에서는, 피처리체는, 피에칭층, 및, 상기 피에칭층 상에 마련된 유기막을 더 가지고, 마스크는, 유기막 상에 마련되어 있고, 상기 실시 형태의 방법은, (h) 처리 용기 내에서 발생시킨 플라즈마에 의해, 그 위에 레지스트 마스크를 가지는 반사 방지막을 에칭하는 공정이며, 상기 반사 방지막으로부터 상기 마스크가 형성되는 공정과, (i) 처리 용기 내에서 발생시킨 플라즈마에 의해, 유기막을 에칭하는 공정을 더 포함한다. 이 실시 형태의 방법에서는, 상기 시퀀스는, 반사 방지막을 에칭하는 공정과 유기막을 에칭하는 공정의 사이에 실행된다. 또한 이 실시 형태의 방법은, 상기 시퀀스의 실행 후, 동일 처리 용기 내에서 발생시킨 플라즈마에 의해, 유기막의 표면 상의 산화 실리콘제의 영역을 제거하는 공정을 더 포함한다. 이 실시 형태의 방법에서는, 반사 방지막으로부터 형성되는 마스크를 포함하는 피처리체의 표면 상에 실리콘 산화막이 형성되고, 상기 마스크의 개구의 폭이 조정되고, 이 후 유기막 상의 산화 실리콘막의 영역이 제거된다. 그리고, 유기막이 에칭됨으로써, 피에칭층의 에칭용의 마스크가 형성된다.
일실시 형태에서는, 플라즈마 처리 장치는 용량 결합형의 플라즈마 처리 장치이며, 상기 실시 형태의 방법은, 반사 방지막을 에칭하는 공정 전에, 처리 용기 내에서 플라즈마를 발생시켜 플라즈마 처리 장치의 상부 전극에 음의 직류 전압을 인가함으로써, 레지스트 마스크에 2 차 전자를 조사하는 공정을 더 포함하고 있어도 된다. 이 실시 형태에 의하면, 레지스트 마스크를 개질하여, 후속 공정에 의한 레지스트 마스크의 손상을 억제하는 것이 가능하다.
또한 일실시 형태의 방법은, 반사 방지막을 에칭하는 공정의 실행 후, 또한, 시퀀스의 실행 전에, 피처리체 상에 산화 실리콘제의 보호막을 형성하는 공정을 더 포함할 수 있다. 이 실시 형태에 의하면, 제 3 공정에서 생성되는 산소 가스의 플라즈마로부터 유기막을 보호하는 것이 가능하다.
일실시 형태에서는, 플라즈마 처리 장치는 용량 결합형의 플라즈마 처리 장치이며, 산화 실리콘제의 보호막을 형성하는 공정에서는, 처리 용기 내에서 플라즈마가 생성되고, 또한 플라즈마 처리 장치의 실리콘제의 상부 전극에, 음의 직류 전압이 인가되어도 된다. 이 실시 형태에서는, 상부 전극으로부터 실리콘이 방출된다. 또한, 처리 용기 내에서 플라즈마에 노출되는 부재로부터 산소가 방출된다. 그리고, 방출된 실리콘과 산소가 결합함으로써, 산화 실리콘제의 보호막이 형성된다.
일실시 형태에서는, 산화 실리콘제의 보호막을 형성하는 공정에서는, 처리 용기 내에서, 할로겐화 규소 가스와 산소 가스를 포함하는 혼합 가스의 플라즈마가 생성된다. 이 실시 형태에 의하면, 플라즈마 CVD법에 의해 산화 실리콘제의 보호막이 형성된다.
일실시 형태에서는, 플라즈마 처리 장치는 용량 결합형의 플라즈마 처리 장치이며, 산화 실리콘제의 보호막을 형성하는 공정에서는, 플라즈마 처리 장치의 산화 실리콘제의 상부 전극에 플라즈마 생성용의 고주파 전력이 공급됨으로써, 수소 가스 및 희가스를 포함하는 혼합 가스의 플라즈마가 생성된다. 이 실시 형태에서는, 상부 전극으로부터 방출되는 산화 실리콘에 의해 보호막이 형성된다.
이상 설명한 바와 같이, 마스크의 개구의 애스펙트비가 높아도, 피처리체의 상에 형성되는 실리콘 산화막의 막 두께의 불균일을 저감시키는 것이 가능해진다.
도 1은 일실시 형태에 따른 피처리체를 처리하는 방법을 나타내는 순서도이다.
도 2는 플라즈마 처리 장치의 일례를 나타내는 도이다.
도 3a ~ 도 3f는 피처리체의 초기 상태 및 도 1에 나타내는 방법의 각 공정의 실행 후의 피처리체의 상태를 나타내는 단면도이다.
도 4는 도 1에 나타내는 방법에 있어서의 플라즈마의 생성 및 퍼지에 관한 타이밍 차트이다.
도 5는 다른 실시 형태에 따른 피처리체를 처리하는 방법을 나타내는 순서도이다.
도 6은 도 5에 나타내는 방법에 있어서의 플라즈마의 생성 및 희가스의 가스 유량에 관한 타이밍 차트이다.
도 7은 도 1에 나타내는 방법 또는 도 5에 나타내는 방법을 포함하는 피처리체를 처리하는 방법의 일실시 형태를 나타내는 순서도이다.
도 8a ~ 도 8c는 도 7에 나타내는 방법의 각 공정의 실행 후의 피처리체의 상태를 나타내는 단면도이다.
도 9a ~ 도 9c는 도 7에 나타내는 방법의 각 공정의 실행 후의 피처리체의 상태를 나타내는 단면도이다.
도 10은 도 1에 나타내는 방법 또는 도 5에 나타내는 방법을 포함하는 피처리체를 처리하는 방법의 다른 실시 형태를 나타내는 순서도이다.
도 11a ~ 도 11d는 도 10에 나타내는 방법의 각 공정의 실행 후의 피처리체의 상태를 나타내는 단면도이다.
도 12a ~ 도 12c는 도 10에 나타내는 방법의 각 공정의 실행 후의 피처리체의 상태를 나타내는 단면도이다.
도 13은 실험예 4 ~ 6 및 비교 실험예 3의 시퀀스 1 회당 처리 시간을 나타내는 그래프이다.
도 14는 실험예 7 ~ 11에서 이용한 웨이퍼를 나타내는 도이다.
도 15는 실험예 12의 결과를 나타내는 그래프이다.
이하, 도면을 참조하여 다양한 실시 형태에 대하여 상세하게 설명한다. 또한, 각 도면에서 동일 또는 상당한 부분에 대해서는 동일한 부호를 부여하는 것으로 한다.
도 1은 일실시 형태에 따른 피처리체를 처리하는 방법을 나타내는 순서도이다. 도 1에 나타내는 방법(MTA)은, 피처리체(이하, '웨이퍼(W)'라고 하는 경우가 있음)의 레지스트 마스크의 개구 폭을 축소하는 방법이다. 일실시 형태의 방법(MTA)에서는, 일련의 공정을 단일의 플라즈마 처리 장치를 이용하여 실행하는 것이 가능하다.
도 2는 플라즈마 처리 장치의 일례를 나타내는 도이다. 도 2에는, 피처리체를 처리하는 방법의 다양한 실시 형태에서 이용 가능한 플라즈마 처리 장치(10)의 단면 구조가 개략적으로 나타나 있다. 도 2에 나타내는 바와 같이, 플라즈마 처리 장치(10)는, 용량 결합형 플라즈마 에칭 장치이며, 처리 용기(12)를 구비하고 있다. 처리 용기(12)는 대략 원통 형상을 가지고 있다. 처리 용기(12)는 예를 들면 알루미늄으로 구성되어 있고, 그 내벽면에는 양극 산화 처리가 실시되어 있다. 이 처리 용기(12)는 보안 접지되어 있다.
처리 용기(12)의 저부 상에는, 대략 원통 형상의 지지부(14)가 마련되어 있다. 지지부(14)는 예를 들면 절연 재료로 구성되어 있다. 지지부(14)를 구성하는 절연 재료는 석영과 같이 산소를 포함할 수 있다. 지지부(14)는 처리 용기(12) 내에서 처리 용기(12)의 저부로부터 연직 방향으로 연장되어 있다. 또한, 처리 용기(12) 내에는 배치대(PD)가 마련되어 있다. 배치대(PD)는 지지부(14)에 의해 지지되어 있다.
배치대(PD)는 그 상면에서 웨이퍼(W)를 유지한다. 배치대(PD)는 하부 전극(LE) 및 정전 척(ESC)을 가지고 있다. 하부 전극(LE)은 제 1 플레이트(18a) 및 제 2 플레이트(18b)를 포함하고 있다. 제 1 플레이트(18a) 및 제 2 플레이트(18b)는, 예를 들면 알루미늄과 같은 금속으로 구성되어 있고, 대략 원반 형상을 이루고 있다. 제 2 플레이트(18b)는 제 1 플레이트(18a) 상에 마련되어 있고, 제 1 플레이트(18a)에 전기적으로 접속되어 있다.
제 2 플레이트(18b) 상에는 정전 척(ESC)이 마련되어 있다. 정전 척(ESC)은, 도전막인 전극을 한 쌍의 절연층 또는 절연 시트 사이에 배치한 구조를 가지고 있다. 정전 척(ESC)의 전극에는, 직류 전원(22)이 스위치(23)를 개재하여 전기적으로 접속되어 있다. 이 정전 척(ESC)은, 직류 전원(22)으로부터의 직류 전압에 의해 발생한 쿨롱력 등의 정전력에 의해 웨이퍼(W)를 흡착한다. 이에 의해, 정전 척(ESC)은 웨이퍼(W)를 유지할 수 있다.
제 2 플레이트(18b)의 주연부 상에는, 웨이퍼(W)의 엣지 및 정전 척(ESC)을 둘러싸도록 포커스 링(FR)이 배치되어 있다. 포커스 링(FR)은, 에칭의 균일성을 향상시키기 위하여 마련되어 있다. 포커스 링(FR)은, 에칭 대상의 막의 재료에 의해 적절히 선택되는 재료로 구성되어 있고, 예를 들면 석영으로 구성될 수 있다.
제 2 플레이트(18b)의 내부에는 냉매 유로(24)가 마련되어 있다. 냉매 유로(24)는 온도 조절 기구를 구성하고 있다. 냉매 유로(24)에는, 처리 용기(12)의 외부에 마련된 칠러 유닛으로부터 배관(26a)을 거쳐 냉매가 공급된다. 냉매 유로(24)로 공급된 냉매는 배관(26b)을 거쳐 칠러 유닛으로 되돌려진다. 이와 같이, 냉매 유로(24)에는 냉매가 순환하도록 공급된다. 이 냉매의 온도를 제어함으로써, 정전 척(ESC)에 의해 지지된 웨이퍼(W)의 온도가 제어된다.
또한, 플라즈마 처리 장치(10)에는 가스 공급 라인(28)이 마련되어 있다. 가스 공급 라인(28)은 전열 가스 공급 기구로부터의 전열 가스, 예를 들면 He 가스를, 정전 척(ESC)의 상면과 웨이퍼(W)의 이면과의 사이로 공급한다.
또한, 플라즈마 처리 장치(10)에는 가열 소자인 히터(HT)가 마련되어 있다. 히터(HT)는 예를 들면 제 2 플레이트(18b) 내에 매립되어 있다. 히터(HT)에는 히터 전원(HP)이 접속되어 있다. 히터 전원(HP)으로부터 히터(HT)에 전력이 공급됨으로써, 배치대(PD)의 온도가 조정되고, 당해 배치대(PD) 상에 배치되는 웨이퍼(W)의 온도가 조정되도록 되어 있다. 또한, 히터(HT)는 정전 척(ESC)에 내장되어 있어도 된다.
또한, 플라즈마 처리 장치(10)는 상부 전극(30)을 구비하고 있다. 상부 전극(30)은 배치대(PD)의 상방에서, 당해 배치대(PD)와 대향 배치되어 있다. 하부 전극(LE)과 상부 전극(30)은 서로 대략 평행하게 마련되어 있다. 이들 상부 전극(30)과 하부 전극(LE)의 사이에는, 웨이퍼(W)에 플라즈마 처리를 행하기 위한 처리 공간(S)이 제공되어 있다.
상부 전극(30)은 절연성 차폐 부재(32)를 개재하여 처리 용기(12)의 상부에 지지되어 있다. 절연 차폐 부재(32)는 절연 재료로 구성되어 있고, 예를 들면 석영과 같이 산소를 포함할 수 있다. 상부 전극(30)은 전극판(34) 및 전극 지지체(36)를 포함할 수 있다. 전극판(34)은 처리 공간(S)에 면하고 있고, 당해 전극판(34)에는 복수의 가스 토출홀(34a)이 마련되어 있다. 이 전극판(34)은 일실시 형태에서는 실리콘으로 구성되어 있다. 또한 다른 실시 형태에서는, 전극판(34)은 산화 실리콘으로 구성될 수 있다.
전극 지지체(36)는 전극판(34)을 착탈 가능하게 지지하는 것이며, 예를 들면 알루미늄과 같은 도전성 재료로 구성될 수 있다. 이 전극 지지체(36)는 수냉 구조를 가질 수 있다. 전극 지지체(36)의 내부에는 가스 확산실(36a)이 마련되어 있다. 이 가스 확산실(36a)로부터는, 가스 토출홀(34a)에 연통하는 복수의 가스 통류홀(36b)이 하방으로 연장되어 있다. 또한, 전극 지지체(36)에는 가스 확산실(36a)로 처리 가스를 유도하는 가스 도입구(36c)가 형성되어 있고, 이 가스 도입구(36c)에는 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는 밸브군(42) 및 유량 제어기군(44)을 개재하여 가스 소스군(40)이 접속되어 있다. 가스 소스군(40)은 복수의 가스 소스를 가지고 있다. 복수의 가스 소스는 할로겐화 규소 가스의 소스, 산소 가스의 소스, 질소 가스의 소스, 플루오르카본 가스의 소스, 희가스의 소스 및 불활성 가스의 소스를 포함할 수 있다. 할로겐화 규소 가스로서는, 예를 들면 SiCl4 가스가 이용될 수 있다. 또한, 할로겐화 규소 가스로서는 SiBr4 가스, SiF4 가스 또는 SiH2Cl4 가스가 이용되어도 된다. 또한 플루오르카본 가스로서는, CF4 가스, C4F6 가스, C4F8 가스와 같은 임의의 플루오르카본 가스가 이용될 수 있다. 또한 희가스로서는, He 가스, Ar 가스와 같은 임의의 희가스가 이용될 수 있다. 또한 불활성 가스로서는, 한정되는 것은 아니지만, 질소 가스가 이용될 수 있다.
밸브군(42)은 복수의 밸브를 포함하고 있고, 유량 제어기군(44)은 매스 플로우 컨트롤러와 같은 복수의 유량 제어기를 포함하고 있다. 가스 소스군(40)의 복수의 가스 소스는 각각, 밸브군(42)의 대응의 밸브 및 유량 제어기군(44)의 대응의 유량 제어기를 개재하여 가스 공급관(38)에 접속되어 있다. 따라서 플라즈마 처리 장치(10)는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 1 이상의 가스 소스로부터의 가스를, 개별적으로 조정된 유량으로 처리 용기(12) 내로 공급하는 것이 가능하다.
또한 플라즈마 처리 장치(10)에서는, 처리 용기(12)의 내벽을 따라 퇴적물 실드(46)가 착탈 가능하게 마련되어 있다. 퇴적물 실드(46)는 지지부(14)의 외주에도 마련되어 있다. 퇴적물 실드(46)는 처리 용기(12)에 에칭 부산물(퇴적물)이 부착되는 것을 방지하는 것이며, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 퇴적물 실드는 Y2O3 외에, 예를 들면 석영과 같이 산소를 포함하는 재료로 구성될 수 있다.
처리 용기(12)의 저부측, 또한 지지부(14)와 처리 용기(12)의 측벽과의 사이에는 배기 플레이트(48)가 마련되어 있다. 배기 플레이트(48)는 예를 들면 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 이 배기 플레이트(48)의 하방, 또한 처리 용기(12)에는 배기구(12e)가 마련되어 있다. 배기구(12e)에는 배기관(52)을 개재하여 배기 장치(50)가 접속되어 있다. 배기 장치(50)는 터보 분자 펌프 등의 진공 펌프를 가지고 있고, 처리 용기(12) 내의 공간을 원하는 진공도까지 감압할 수 있다. 또한, 처리 용기(12)의 측벽에는 웨이퍼(W)의 반입반출구(12g)가 마련되어 있고, 이 반입반출구(12g)는 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다.
또한, 플라즈마 처리 장치(10)는 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)을 더 구비하고 있다. 제 1 고주파 전원(62)은, 플라즈마 생성용의 제 1 고주파 전력을 발생하는 전원이며, 27 ~ 100 MHz의 주파수, 일례에서는 40 MHz의 고주파 전력을 발생한다. 제 1 고주파 전원(62)은 정합기(66)를 개재하여 상부 전극(30)에 접속되어 있다. 정합기(66)는 제 1 고주파 전원(62)의 출력 임피던스와 부하측(하부 전극(LE)측)의 입력 임피던스를 정합시키기 위한 회로이다. 또한, 제 1 고주파 전원(62)은 정합기(66)을 개재하여 하부 전극(LE)에 접속되어 있어도 된다.
제 2 고주파 전원(64)은, 웨이퍼(W)에 이온을 인입하기 위한 제 2 고주파 전력, 즉 고주파 바이어스 전력을 발생하는 전원이며, 400 kHz ~ 13.56 MHz의 범위 내의 주파수, 일례에서는 3.2 MHz의 고주파 바이어스 전력을 발생한다. 제 2 고주파 전원(64)은 정합기(68)를 개재하여 하부 전극(LE)에 접속되어 있다. 정합기(68)는 제 2 고주파 전원(64)의 출력 임피던스와 부하측(하부 전극(LE)측)의 입력 임피던스를 정합시키기 위한 회로이다.
또한, 플라즈마 처리 장치(10)는 전원(70)을 더 구비하고 있다. 전원(70)은 상부 전극(30)에 접속되어 있다. 전원(70)은, 처리 공간(S) 내에 존재하는 양이온을 전극판(34)에 인입하기 위한 전압을 상부 전극(30)에 인가한다. 일례에서는, 전원(70)은 음의 직류 전압을 발생하는 직류 전원이다. 이러한 전압이 전원(70)으로부터 상부 전극(30)에 인가되면, 처리 공간(S)에 존재하는 양이온이 전극판(34)에 충돌한다. 이에 의해, 전극판(34)으로부터 2 차 전자 및 실리콘 중 적어도 하나가 방출된다.
또한 일실시 형태에서는, 플라즈마 처리 장치(10)는 제어부(Cnt)를 더 구비할 수 있다. 이 제어부(Cnt)는 프로세서, 기억부, 입력 장치, 표시 장치 등을 구비하는 컴퓨터이며, 플라즈마 처리 장치(10)의 각 부를 제어한다. 구체적으로, 제어부(Cnt)는 밸브군(42), 유량 제어기군(44), 배기 장치(50), 제 1 고주파 전원(62), 정합기(66), 제 2 고주파 전원(64), 정합기(68), 전원(70), 히터 전원(HP) 및 칠러 유닛에 접속되어 있다.
제어부(Cnt)는 입력된 레시피에 기초하는 프로그램에 따라 동작하고, 제어 신호를 송출한다. 제어부(Cnt)로부터의 제어 신호에 의해, 가스 소스군으로부터 공급되는 가스의 선택 및 유량, 배기 장치(50)의 배기, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)으로부터의 전력 공급, 전원(70)으로부터의 전압 인가, 히터 전원(HP)의 전력 공급, 칠러 유닛으로부터의 냉매 유량 및 냉매 온도를 제어하는 것이 가능하다.
또한, 본 명세서에서 개시되는 피처리체를 처리하는 방법의 각 공정은, 제어부(Cnt)에 의한 제어에 의해 플라즈마 처리 장치(10)의 각 부를 동작시킴으로써 실행될 수 있다.
다시 도 1을 참조하여, 방법(MTA)에 대하여 상세하게 설명한다. 이하에서는, 방법(MTA)의 실시에 플라즈마 처리 장치(10)가 이용되는 예에 대하여 설명을 행한다.
또한, 이하의 설명에서는 도 3a ~ 도 3f 및 도 4를 참조한다. 도 3a ~ 도 3f는, 피처리체의 초기 상태 및 도 1에 나타내는 방법의 각 공정의 실행 후의 피처리체의 상태를 나타내는 단면도이다. 도 4는 도 1에 나타내는 방법에 있어서의 플라즈마의 생성 및 퍼지에 관한 타이밍 차트이다. 도 4에서는 할로겐화 규소 가스의 플라즈마, 산소 가스의 플라즈마 및 희가스의 플라즈마에 관한 타이밍 차트가 나타나 있다. 도 4의 플라즈마에 관한 타이밍 차트에 있어서, High 레벨(도면 중 'H'로 표기)은 각 가스의 플라즈마가 생성되어 있는 것을 나타내고 있고, Low 레벨(도면 중 'L'로 표기)은 각 가스의 플라즈마가 생성되어 있지 않은 것을 나타내고 있다. 또한 도 4에는, 퍼지에 관한 타이밍 차트도 나타나 있다. 퍼지에 관한 타이밍 차트에 있어서, High 레벨(도면 중 'H'로 표기)은 퍼지가 행해지고 있는 것을 나타내고 있고, Low 레벨(도면 중 'L'로 표기)은 퍼지가 행해지지 않은 것을 나타내고 있다.
도 1에 나타내는 방법(MTA)에서는, 먼저 도 3a에 나타내는 웨이퍼(W)가 준비된다. 웨이퍼(W)는 하지 영역(UR) 및 마스크(MK)를 포함하고 있다. 하지 영역(UR)은 마스크(MK)의 하지이며, 피에칭층을 포함하는 영역이다. 방법(MTA)에서는, 이러한 웨이퍼(W)가, 플라즈마 처리 장치(10)의 처리 용기(12) 내에 수용되고, 배치대(PD) 상에 배치된다.
그리고, 방법(MTA)에서는 시퀀스(SQA)가 반복하여 실행된다. 시퀀스(SQA)는 공정(STA1), 공정(STA2), 공정(STA3) 및 공정(STA4)을 포함하고 있다. 시퀀스(SQA)는 퍼지를 실행하는 공정(STP1), 공정(STP2), 공정(STP3) 및 공정(STP4)을 더 포함할 수 있다.
도 1에 나타내는 바와 같이, 공정(STA1)에서는, 처리 용기(12) 내에서 할로겐화 규소 가스를 포함하는 제 1 가스의 플라즈마가 생성된다. 일실시 형태에서는, 제 1 가스는 할로겐화 규소 가스 및 희가스를 포함하고, 공정(STA1)에서는, 도 4에 나타내는 바와 같이 할로겐화 규소 가스의 플라즈마 및 희가스의 플라즈마가 생성된다. 구체적으로, 공정(STA1)에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터 할로겐화 규소 가스 및 희가스가 처리 용기(12) 내로 공급된다. 또한, 제 1 고주파 전원(62)으로부터 고주파 전력이 공급된다. 또한, 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 설정된다. 이에 의해, 제 1 가스의 플라즈마가 생성된다. 제 1 가스는 할로겐화 규소 가스로서, 예를 들면 SiCl4 가스를 포함한다. 또한, 제 1 가스는 Ar 가스 또는 He 가스와 같은 희가스를 더 포함할 수 있다. 또한, 제 1 가스는 할로겐화 규소 가스로서, SiBr4 가스, SiF4 가스, 또는 SiH2Cl4 가스를 포함하고 있어도 된다.
공정(STA1)에서 제 1 가스의 플라즈마가 생성되면, 제 1 가스에 포함되는 할로겐화 규소의 해리종과 같은 반응 전구체가 생성된다. 생성된 전구체는 웨이퍼(W)에 부착되어, 도 3b에 나타내는 바와 같이, 웨이퍼(W)의 표면 상에 실리콘 함유막(SF)을 형성한다.
도 1 및 도 4에 나타내는 바와 같이, 이어지는 공정(STP1)에서는, 처리 용기(12) 내의 공간이 퍼지된다. 구체적으로, 공정(STA1)에서 공급된 제 1 가스가 배기된다. 공정(STP1)에서는, 퍼지 가스로서 질소 가스와 같은 불활성 가스가 플라즈마 처리 장치의 처리 용기로 공급되어도 된다. 즉, 공정(STP1)에서는, 불활성 가스를 처리 용기 내에 흘리는 가스 퍼지, 진공 배기에 의한 퍼지, 또는 가스 퍼지 및 진공 배기에 의한 퍼지의 쌍방이 실행된다. 이 공정(STP1)에서는 웨이퍼(W) 상에 과잉으로 부착된 전구체도 제거된다.
이어지는 공정(STA2)에서는, 처리 용기(12) 내에서, Ar 가스 또는 He 가스와 같은 희가스의 플라즈마가 생성된다. 구체적으로, 공정(STA2)에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터, 희가스가 처리 용기(12) 내로 공급된다. 또한, 제 1 고주파 전원(62)으로부터 고주파 전력이 공급된다. 또한, 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 설정된다. 이에 의해, 희가스의 플라즈마가 생성된다. 이어지는 공정(STP2)에서는, 공정(STP1)과 마찬가지로 처리 용기(12) 내의 공간이 퍼지된다.
이어지는 공정(STA3)에서는, 처리 용기(12) 내에서 산소 가스를 포함하는 제 2 가스의 플라즈마가 생성된다. 일실시 형태에서는, 제 2 가스는, 산소 가스와 더불어, Ar 가스 또는 He 가스와 같은 희가스를 포함하고, 공정(STA3)에서는, 도 4에 나타내는 바와 같이, 산소 가스의 플라즈마 및 희가스의 플라즈마가 생성된다. 구체적으로, 공정(STA3)에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터, 제 2 가스가 처리 용기(12) 내로 공급된다. 또한, 제 1 고주파 전원(62)으로부터 고주파 전력이 공급된다. 또한, 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 설정된다.
상술한 공정(STA1)에서 형성된 실리콘 함유막(SF) 중의 전구체는, 실리콘과 할로겐 원소의 결합, 예를 들면 실리콘과 염소와의 결합을 포함한다. 실리콘과 할로겐 원소와의 결합 에너지는 실리콘과 산소와의 결합 에너지보다 낮다. 따라서, 공정(STA3)의 실행에 의해, 실리콘 함유막(SF) 중의 할로겐 원소가 산소로 치환된다. 이에 의해, 도 3c에 나타내는 바와 같이, 웨이퍼(W)의 표면 상에 실리콘 산화막(SX)이 형성된다.
이어지는 공정(STP3)에서는, 공정(STP1) 및 공정(STP2)과 마찬가지로 처리 용기(12) 내의 공간의 퍼지가 행해진다. 이어지는 공정(STA4)에서는, 공정(STA2)과 마찬가지로 처리 용기(12) 내에서 희가스의 플라즈마가 생성된다. 이어지는 공정(STP4)에서는, 공정(STP1), 공정(STP2) 및 공정(STP3)과 마찬가지로 처리 용기(12) 내의 공간의 퍼지가 행해진다.
이어지는 공정(STJ)에서는, 시퀀스(SQA)의 실행을 종료할지 여부가 판정된다. 구체적으로, 공정(STJ)에서는, 시퀀스(SQA)의 실행 횟수가 정해진 횟수에 달했는지 여부가 판정된다. 시퀀스(SQA)의 실행 횟수는, 웨이퍼(W)의 표면 상에 형성되는 실리콘 산화막(SX)의 막 두께를 결정한다. 즉, 시퀀스(SQA)의 실행에 의해 형성되는 실리콘 산화막의 막 두께와 시퀀스(SQA)의 실행 횟수와의 곱에 의해, 최종적으로 웨이퍼(W)의 표면 상에 형성되는 실리콘 산화막(SX)의 막 두께가 실질적으로 결정된다. 따라서, 웨이퍼(W)의 표면 상에 형성되는 실리콘 산화막의 원하는 막 두께에 따라, 시퀀스(SQA)의 실행 횟수가 설정된다.
공정(STJ)에서 시퀀스(SQA)의 실행 횟수가 정해진 횟수에 달하지 않았다고 판정될 경우에는, 시퀀스(SQA)의 실행이 공정(STA1)부터 다시 반복된다. 그리고 도 3d에 나타내는 바와 같이, 실리콘 함유막(SF)이 더 형성되고, 이 후 실리콘 함유막(SF)이 산화됨으로써, 도 3e에 나타내는 바와 같이 실리콘 산화막(SX)이 더 형성된다. 한편, 공정(STJ)에서 시퀀스(SQA)의 실행 횟수가 정해진 횟수에 달했다고 판정되는 경우에는, 시퀀스(SQA)의 실행이 종료된다. 이러한 시퀀스(SQA)의 반복에 의해, 도 3f에 나타내는 바와 같이, 원하는 막 두께를 가지는 실리콘 산화막(SX)이 웨이퍼(W)의 표면 상에 형성된다.
이 방법(MTA)에서는, 실리콘 산화막(SX)의 막 두께를 시퀀스(SQA)의 실행 횟수에 따른 원하는 막 두께로 조정할 수 있으므로, 마스크(MK)의 개구의 폭을 원하는 폭으로 조정하는 것이 가능하다.
또한 방법(MTA)에 의하면, 공정(STA1)과 공정(STA3) 사이의 공정(STA2)에서, 희가스 원자의 활성종에 의해 실리콘 함유막(SF)의 전구체 표면에 있어서의 결합이 활성화된다. 또한, 공정(STA4)에서 실리콘 산화막(SX)의 표면의 결합이 활성화된다. 이에 의해, 실리콘 산화막(SX) 중의 Si-O의 네트워크에 있어서의 산소 결손이 해소된다. 따라서, 형성되는 실리콘 산화막(SX)이 치밀화된다. 즉, 높은 밀도를 가지고, 또한 작은 막 두께를 가지는 실리콘 산화막(SX)이 1 회의 시퀀스(SQA)로, 웨이퍼(W)의 표면 상에 컨포멀하게 형성된다. 이러한 시퀀스(SQA)의 반복에 의해, 높은 애스펙트비로 형성된 개구를 제공하는 마스크(MK)를 가지는 웨이퍼(W)라도, 높은 면내 균일성과 컨포멀한 피복성을 가지는 실리콘 산화막(SX)이 당해 웨이퍼(W)의 표면 상에 컨포멀하게 형성된다. 즉, 웨이퍼(W)의 표면 상에 형성되는 실리콘 산화막(SX)의 막 두께의 불균일이 저감된다.
보다 구체적으로, 도 3f에 나타내는 바와 같이, 실리콘 산화막(SX)은 영역(R1), 영역(R2) 및 영역(R3)을 포함하고 있다. 영역(R3)은 마스크(MK)의 측면, 즉 개구(OP)를 구획 형성하는 측벽면 상에서 당해 측면을 따라 연장되는 영역이다. 영역(R1)은 마스크(MK)의 상면 상 및 영역(R3) 상에서 연장되어 있다. 또한, 영역(R2)은 인접하는 영역(R3)의 사이, 또한 하지 영역(UR)의 표면 상에서 연장되어 있다. 방법(MTA)에 의하면, 높은 애스펙트비의 개구(OP)를 가지는 마스크(MK)를 구비한 웨이퍼(W)라도, 영역(R1), 영역(R2) 및 영역(R3)의 각각의 실리콘 산화막의 막 두께(T1, T2, T3)의 차이를 저감시키는 것이 가능해진다.
또한, 이러한 시퀀스(SQA)의 공정(STA1)에서는, 전구체용의 가스로서 할로겐화 규소 가스가 이용되고 있다. 일반적으로는, 전구체용의 가스로서는 아미노실란계 가스가 이용되는데, 아미노실란은 높은 비점을 가지는 액체 소스이다. 한편, 공정(STA1)에서 이용되는 전구체용의 가스는 할로겐화 규소 가스, 예를 들면 SiCl4 가스, SiBr4 가스, SiF4 가스 또는 SiH2Cl4 가스는 상온에서 기화 상태에 있다. 따라서, 공정(STA1)에서는 기화기를 가지는 전용의 성막 장치를 이용하지 않고, 실리콘을 포함하는 전구체를 저온에서 웨이퍼(W) 상에 퇴적시키는 것이 가능하다.
또한, 공정(STA1)의 실행 시의 처리 용기(12) 내의 압력은 한정되는 것은 아니지만, 일실시 형태에서는 13.33 Pa(100 mTorr) 이상의 압력으로 설정된다. 또한, 공정(STA1)의 실행 시의 제 1 고주파 전원(62)의 고주파 전력은 100 W 이하의 전력으로 설정된다. 이러한 고압 또한 저파워의 조건으로 플라즈마를 생성함으로써, 할로겐화 규소 가스의 과잉 해리를 억제할 수 있다. 즉, 할로겐 원소의 활성종의 과잉의 발생을 억제할 수 있다. 또한, 과잉 해리를 억제한 동일한 플라즈마 상태를 생성하는 방법으로서 제 2 고주파 전원(64)을 이용해도 된다. 이에 의해, 마스크(MK)의 손상, 및 이미 형성되어 있는 실리콘 산화막의 손상 중 적어도 하나를 억제하는 것이 가능해진다. 또한, 영역(R1), 영역(R2) 및 영역(R3)의 막 두께의 차이를 저감하는 것이 가능해진다. 또한 마스크(MK)가 조밀하게 마련되어 있는 영역 및 성기게 마련되어 있는 영역이 존재하는 경우에, 즉, 마스크(MK)의 패턴에 소밀이 존재하는 경우에, 쌍방의 영역에 형성되는 실리콘 산화막의 막 두께의 차이를 저감하는 것이 가능하다.
또한 일실시 형태에서는, 공정(STA1)의 실행 시에, 제 2 고주파 전원(64)으로부터의 고주파 바이어스 전력은 하부 전극(LE)에 거의 공급되지 않거나, 또는 공급되지 않는다. 이는 바이어스 전력을 인가하면 이방성(異方性) 성분이 생기는 것에 의한다. 이와 같이 바이어스 전력을 최소한으로 함으로써, 전구체를 등방적으로 웨이퍼(W)에 부착시킬 수 있다. 그 결과, 마스크(MK)의 상면 및 측면, 및 당해 마스크(MK)의 하지의 표면의 각각에 형성되는 실리콘 산화막의 막 두께의 균일성이 더 향상된다. 또한, 제 2 고주파 전원(64)을 이용하여 플라즈마를 생성하는 경우는, 전구체를 등방적으로 부착시키기 위하여 이온 에너지를 최소한으로 하는 조건의 선택이 필요해진다. 또한, 공정(STA3)의 실행은 공정(STA1)에서 부착된 전구체를 실리콘 산화막으로 치환하기 위하여, 전술하는 공정(STA1)과 동일한 등방적인 반응이 필요해진다. 이 때문에 공정(STA3)에서도 제 2 고주파 전원(64)으로부터의 고주파 바이어스 전력은 하부 전극(LE)에 거의 공급되지 않거나, 또는 공급되지 않는다.
이하, 피처리체를 처리하는 방법의 다른 실시 형태에 대하여 설명한다. 도 5는 다른 실시 형태에 따른 피처리체를 처리하는 방법을 나타내는 순서도이다. 도 6은 도 5에 나타내는 방법에 있어서의 플라즈마의 생성 및 희가스의 가스 유량에 관한 타이밍 차트이다. 도 6에서는 도 4와 마찬가지로, 할로겐화 규소 가스의 플라즈마, 산소 가스의 플라즈마 및 희가스의 플라즈마에 관한 타이밍 차트가 나타나 있다. 도 6의 플라즈마에 관한 타이밍 차트에 있어서, High 레벨(도면 중 'H'로 표기)은 각 가스의 플라즈마가 생성되어 있는 것을 나타내고 있고, Low 레벨(도면 중 'L'로 표기)은 각 가스의 플라즈마가 생성되어 있지 않은 것을 나타내고 있다. 또한 도 6에서는, 플라즈마 처리 장치의 처리 용기 내로 공급되는 희가스의 유량에 관한 타이밍 차트도 나타나 있다. 희가스의 유량에 관한 타이밍 차트에서는, 레벨이 높을수록 희가스의 유량이 높은 것이 나타나 있다.
도 5에 나타내는 방법(MTB)은, 방법(MTA)과 마찬가지로, 시퀀스(SQB)를 반복하여 실행함으로써, 웨이퍼(W)의 표면 상에 실리콘 산화막(SX)을 형성하는 것이다. 또한, 방법(MTB)의 공정(STJ)은, 방법(MTA)의 공정(STJ)과 마찬가지로 시퀀스의 실행의 종료를 판정하는 공정이다.
시퀀스(SQB)는 공정(STB1), 공정(STB2), 공정(STB3) 및 공정(STB4)을 포함하고 있다. 공정(STB1)은 시퀀스(SQA)의 공정(STA1)과 동일한 공정이며, 당해 공정(STB1)에서는, 플라즈마 처리 장치(10)의 처리 용기(12) 내에서 제 1 가스의 플라즈마가 생성된다. 공정(STB2)은 시퀀스(SQA)의 공정(STA2)과 동일한 공정이며, 당해 공정(STB2)에서는, 처리 용기(12) 내에서 희가스의 플라즈마가 생성된다. 공정(STB3)은 시퀀스(SQA)의 공정(STA3)과 동일한 공정이며, 당해 공정(STB3)에서는, 처리 용기(12) 내에서 제 2 가스의 플라즈마가 생성된다. 또한, 공정(STB4)은 시퀀스(SQA)의 공정(STA4)과 동일한 공정이며, 당해 공정(STB4)에서는 처리 용기(12) 내에서 희가스의 플라즈마가 생성된다.
단, 시퀀스(SQB)에서는 공정(STB1), 공정(STB2), 공정(STB3), 및 공정(STB4)이 차례로 연속하여 실행된다. 즉, 시퀀스(SQB)에서는 공정(SQA)의 공정(STP1), 공정(STP2), 공정(STP3) 및 공정(STP4)과 같은 퍼지가 실행되지 않는다.
또한 시퀀스(SQB)에서는, 도 6에 나타내는 바와 같이, 공정(STB1), 공정(STB2), 공정(STB3) 및 공정(STB4)에 걸쳐 희가스의 플라즈마가 생성된다. 즉, 시퀀스(SQB)의 실행 기간 중에 걸쳐, 처리 용기(12) 내로 희가스가 공급되고, 당해 희가스의 플라즈마가 생성된다. 일실시 형태에서는, 최초로 실행되는 시퀀스(SQB)의 공정(STB1)의 실행에 앞서, 처리 용기(12) 내로 희가스가 공급되고, 이 후 플라즈마 생성용의 고주파 전력이 공급됨으로써, 희가스의 플라즈마가 생성된다. 그 후, 처리 용기(12) 내로 할로겐화 규소 가스가 공급됨으로써, 제 1 가스의 플라즈마가 생성되어도 된다.
이러한 시퀀스(SQB)를 포함하는 방법(MTB)에서는, 공정(STB1)에서 처리 용기(12) 내로 공급된 할로겐화 규소 가스가, 공정(STB2)의 희가스의 플라즈마의 생성 중에 처리 용기(12) 내의 공간으로부터 배출된다. 일실시 형태의 공정(STB2)에서는, 처리 용기(12) 내의 플라즈마의 발광을, 발광 분광 계측(OES)에 의해 계측하고, 할로겐화 규소 가스에 기초하는 발광이 거의 관찰되지 않는 상태가 되었을 때, 당해 공정(STB2)을 종료할 수 있다. 또한, 공정(STB3)에서 처리 용기(12) 내로 공급된 산소 가스가, 공정(STB4)의 희가스의 플라즈마의 생성 중에, 처리 용기(12) 내의 공간으로부터 배출된다. 일실시 형태의 공정(STB4)에서는, 처리 용기(12) 내의 플라즈마의 발광을, OES에 의해 계측하고, 산소 가스에 기초하는 발광이 거의 관찰되지 않는 상태가 되었을 때, 당해 공정(STB4)을 종료할 수 있다.
상기 설명으로부터 명백한 바와 같이, 방법(MTB)에서는 퍼지를 별도로 행할 필요가 없다. 또한, 플라즈마의 안정화를 위한 기간도 생략하는 것이 가능하다. 즉, 플라즈마를 이용하는 각 공정의 실행 전에 플라즈마를 안정화시키기 위한 기간을 확보할 필요가 없어진다. 따라서, 방법(MTB)에 의하면 스루풋이 개선된다.
이 방법(MTB)에서는, 시퀀스(SQB)의 실행 기간 중에 걸쳐 공급되는 희가스의 유량은 일정해도 되고, 변경되어도 된다. 일실시 형태에서는, 도 6에 나타내는 바와 같이, 공정(STB4)에서 처리 용기(12) 내로 공급되는 희가스의 유량이, 공정(STB3)에서 처리 용기(12) 내로 공급되는 희가스의 유량보다 큰 유량으로 설정된다. 이에 의해, 공정(STB3)에서 사용된 산소 가스를 처리 용기(12) 내의 공간으로부터 고속으로 배출하는 것이 가능해진다. 따라서, 스루풋이 더 개선된다.
또한 일실시 형태에서는, 공정(STB4)에서 처리 용기(12) 내로 공급되는 희가스의 유량은, 공정(STB3)에서 처리 용기(12) 내로 공급되는 희가스의 유량의 5 배 이상의 유량으로 설정되어도 된다. 이러한 유량의 희가스가 공정(STB4)에서 이용됨으로써, 공정(STB3)에서 사용된 산소 가스를 처리 용기(12) 내의 공간으로부터 더 고속으로 배출하는 것이 가능해진다.
이하, 방법(MTA) 또는 방법(MTB)을 포함하는 피처리체를 처리하는 방법의 일실시 형태에 대하여 설명한다. 도 7은 도 1에 나타내는 방법 또는 도 5에 나타내는 방법을 포함하는 피처리체를 처리하는 방법의 일실시 형태를 나타내는 순서도이다. 또한, 도 8a ~ 도 8c 및 도 9a ~ 도 9c는 도 7에 나타내는 방법의 각 공정의 실행 후의 피처리체의 상태를 나타내는 단면도이다.
도 7에 나타내는 방법(MT1)에서는, 우선 공정(ST1)에서 웨이퍼(W)가 준비된다. 공정(ST1)에서 준비되는 웨이퍼(W)는, 도 8a에 나타내는 바와 같이, 하지 영역(RU)으로서, 기판(SB), 피에칭층(EL), 유기막(OL) 및 반사 방지막(AL)을 가지고 있고, 마스크(MK1)를 더 가지고 있다. 피에칭층(EL)은 기판(SB) 상에 마련되어 있다. 피에칭층(EL)은, 유기막(OL)에 대하여 선택적으로 에칭되는 재료로 구성되는 층이며, 당해 피에칭층(EL)으로서는 절연막이 이용된다. 예를 들면, 피에칭층(EL)은 산화 실리콘(SiO2)으로 구성될 수 있다. 또한, 피에칭층(EL)은, 다결정 실리콘과 같은 다른 재료로 구성되어 있어도 된다. 유기막(OL)은 피에칭층(EL) 상에 마련되어 있다. 유기막(OL)은 탄소를 포함하는 층이며, 예를 들면 SOH(스핀 온 하드 마스크)층이다. 반사 방지막(AL)은 실리콘 함유 반사 방지막이며, 유기막(OL) 상에 마련되어 있다.
마스크(MK1)는 반사 방지막(AL) 상에 마련되어 있다. 마스크(MK1)는 레지스트 재료로 구성된 레지스트 마스크이며, 포토리소그래피 기술에 의해 레지스트층이 패터닝됨으로써 제작된다. 마스크(MK1)는 반사 방지막(AL)을 부분적으로 덮고 있다. 또한, 마스크(MK1)는 반사 방지막(AL)을 부분적으로 노출시키는 개구(OP1)를 구획 형성하고 있다. 마스크(MK1)의 패턴은, 예를 들면 라인 앤드 스페이스 패턴이다. 또한, 마스크(MK1)는 평면에서 봤을 때 원형의 개구를 제공하는 패턴을 가지고 있어도 된다. 혹은, 마스크(MK1)는 평면에서 봤을 때 타원 형상의 개구를 제공하는 패턴을 가지고 있어도 된다.
공정(ST1)에서는, 도 8a에 나타내는 웨이퍼(W)가 준비되고, 당해 웨이퍼(W)가 플라즈마 처리 장치(10)의 처리 용기(12) 내에 수용되고, 배치대(PD) 상에 배치된다.
방법(MT1)에서는 이어서 공정(ST2)이 실행된다. 공정(ST2)에서는 웨이퍼(W)에 2 차 전자가 조사된다. 구체적으로, 처리 용기(12) 내로 수소 가스 및 희가스가 공급되고, 제 1 고주파 전원(62)으로부터 고주파 전력이 공급됨으로써 플라즈마가 생성된다. 또한, 전원(70)에 의해 상부 전극(30)에 음의 직류 전압이 인가된다. 이에 의해, 처리 공간(S) 중의 양이온이 상부 전극(30)에 인입되어, 당해 양이온이 상부 전극(30)에 충돌한다. 양이온이 상부 전극(30)에 충돌함으로써, 상부 전극(30)으로부터는 2 차 전자가 방출된다. 방출된 2 차 전자가 웨이퍼(W)에 조사됨으로써, 마스크(MK1)가 개질된다. 또한, 상부 전극(30)에 인가되는 음의 직류 전압의 절대값의 레벨이 높은 경우에는, 전극판(34)에 양이온이 충돌함으로써, 당해 전극판(34)의 구성 재료인 실리콘이, 2 차 전자와 함께 방출된다. 방출된 실리콘은, 플라즈마에 노출된 플라즈마 처리 장치(10)의 구성 부품으로부터 방출되는 산소와 결합한다. 당해 산소는, 예를 들면 지지부(14), 절연성 차폐 부재(32) 및 퇴적물 실드(46)와 같은 부재로부터 방출된다. 이러한 실리콘과 산소의 결합에 의해, 산화 실리콘 화합물이 생성되고, 당해 산화 실리콘 화합물이 웨이퍼(W) 상에 퇴적되어 마스크(MK1)를 덮어 보호한다. 이들 개질과 보호의 효과에 의해, 후속 공정에 의한 마스크(MK1)의 손상이 억제된다. 또한, 공정(ST2)에서는 2 차 전자의 조사에 의한 개질 또는 보호막의 형성을 위하여, 제 2 고주파 전원(64)의 바이어스 전력을 최소한으로 하여, 실리콘의 방출을 억제해도 된다.
이어서, 방법(MT1)에서는 공정(ST3)이 실행된다. 공정(ST3)에서는 상술한 방법(MTA) 또는 방법(MTB)이 실행된다. 이에 의해, 도 8b에 나타내는 바와 같이, 마스크(MK1)의 표면 상 및 반사 방지막(AL) 상에 실리콘 산화막(SX)이 형성된다.
방법(MT1)에서는 이어서 공정(ST4)이 실행된다. 공정(ST4)에서는 영역(R1) 및 영역(R2)을 제거하도록 실리콘 산화막(SX)이 에칭된다. 이들 영역(R1) 및 영역(R2)의 제거를 위해서는, 이방성의 에칭 조건이 필요하다. 이 때문에, 공정(ST4)에서는 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터, 플루오르카본 가스를 포함하는 처리 가스가 처리 용기(12) 내로 공급된다. 또한, 제 1 고주파 전원(62)으로부터 고주파 전력이 공급되어 플라즈마가 생성된다. 또한, 제 2 고주파 전원(64)으로부터 고주파 바이어스 전력이 공급된다. 또한, 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 설정된다. 이에 의해, 플루오르카본 가스의 플라즈마가 생성된다. 생성된 플라즈마 중의 불소를 포함하는 활성종은, 고주파 바이어스 전력에 의한 연직 방향으로의 인입에 의해, 영역(R1) 및 영역(R2)을 우선적으로 에칭한다. 그 결과, 도 8c에 나타내는 바와 같이, 영역(R1) 및 영역(R2)이 제거되고, 남겨진 영역(R3)으로부터 마스크(MS)가 형성된다. 마스크(MS)는 마스크(MK1)와 함께, 마스크(MK1)의 개구(OP1)의 폭을 축소시키도록 구성된 마스크(MK2)를 형성한다. 이 마스크(MK2)에 의해, 개구(OP1)의 폭보다 작은 폭의 개구(OP2)가 제공된다.
이어지는 공정(ST5)에서는, 반사 방지막(AL)이 에칭된다. 구체적으로, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터, 플루오르카본 가스를 포함하는 처리 가스가 처리 용기(12) 내로 공급된다. 또한, 제 1 고주파 전원(62)으로부터 고주파 전력이 공급된다. 또한, 제 2 고주파 전원(64)으로부터 고주파 바이어스 전력이 공급된다. 또한, 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 설정된다. 이에 의해, 플루오르카본 가스의 플라즈마가 생성된다. 생성된 플라즈마 중의 불소를 포함하는 활성종은, 반사 방지막(AL)의 전체 영역 중 마스크(MK2)로부터 노출된 영역을 에칭한다. 이에 의해, 도 9a에 나타내는 바와 같이, 반사 방지막(AL)으로부터 마스크(ALM)가 형성된다. 이 후, 마스크(MK2)는 제거되어도 된다.
이어지는 공정(ST6)에서는 유기막(OL)이 에칭된다. 구체적으로, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터, 산소 가스를 포함하는 처리 가스가 처리 용기(12) 내로 공급된다. 또한, 제 1 고주파 전원(62)으로부터 고주파 전력이 공급된다. 또한, 제 2 고주파 전원(64)으로부터 고주파 바이어스 전력이 공급된다.
또한, 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 설정된다. 이에 의해, 산소 가스를 포함하는 처리 가스의 플라즈마가 생성된다. 생성된 플라즈마 중의 산소의 활성종은, 유기막(OL)의 전체 영역 중 마스크(ALM)로부터 노출된 영역을 에칭한다. 이에 의해, 도 9b에 나타내는 바와 같이, 유기막(OL)으로부터 마스크(OLM)가 형성된다. 이 마스크(OLM)가 제공하는 개구(OP3)의 폭은 개구(OP2)(도 8c를 참조)의 폭과 대략 동일해진다. 또한, 유기막(OL)을 에칭하는 가스로서는, 질소 가스와 수소 가스를 포함하는 처리 가스를 이용해도 된다.
이어지는 공정(ST7)에서는 피에칭층(EL)이 에칭된다. 구체적으로, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터, 처리 가스가 처리 용기(12) 내로 공급된다. 처리 가스는 피에칭층(EL)을 구성하는 재료에 따라 적절히 선택될 수 있다. 예를 들면, 피에칭층(EL)이 산화 실리콘으로 구성되어 있는 경우에는, 처리 가스는 플루오르카본 가스를 포함할 수 있다. 또한, 제 1 고주파 전원(62)으로부터 고주파 전력이 공급된다. 또한, 제 2 고주파 전원(64)으로부터 고주파 바이어스 전력이 공급된다. 또한, 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 설정된다. 이에 의해, 플라즈마가 생성된다. 생성된 플라즈마 중의 활성종은, 피에칭층(EL)의 전체 영역 중 마스크(OLM)로부터 노출된 영역을 에칭한다. 이에 의해, 도 9c에 나타내는 바와 같이, 마스크(OLM)의 패턴이 피에칭층(EL)에 전사 된다. 이러한 방법(MT1)에 의하면, 공정(ST2) ~ 공정(ST7), 즉 레지스트 마스크에 기초하는 마스크의 제작으로부터 피에칭층의 에칭까지의 전체 공정을, 단일의 플라즈마 처리 장치(10)를 이용하여 실행하는 것이 가능하다.
이하, 방법(MTA) 또는 방법(MTB)을 포함하는 피처리체를 처리하는 방법의 다른 실시 형태에 대하여 설명한다. 도 10은 도 1에 나타내는 방법 또는 도 5에 나타내는 방법을 포함하는 피처리체를 처리하는 방법의 다른 실시 형태를 나타내는 순서도이다. 또한, 도 11a ~ 도 11d 및 도 12a ~ 도 12c는, 도 10에 나타내는 방법의 각 공정의 실행 후의 피처리체의 상태를 나타내는 단면도이다.
도 10에 나타내는 방법(MT2)에서는 먼저 공정(ST21)이 실행된다. 공정(ST21)은 방법(MT1)의 공정(ST1)과 동일한 공정이다. 따라서 공정(ST21)에서는, 도 11a에 나타내는 웨이퍼(W), 즉 도 8a에 나타내는 웨이퍼와 동일한 웨이퍼(W)가 준비되고, 당해 웨이퍼(W)가 처리 용기(12) 내에 수용되어, 배치대(PD) 상에 배치된다.
이어서, 방법(MT2)에서는, 방법(MT1)의 공정(ST2)과 동일한 공정(ST22)이 실행된다. 즉, 웨이퍼(W)에 2 차 전자가 조사되고 마스크(MK1)가 개질된다. 또한, 상부 전극(30)에 인가되는 음의 직류 전압의 절대값의 레벨이 높은 경우에는, 공정(ST2)에 관하여 상술한 바와 같이, 전극판(34)의 스퍼터링에 의해 당해 전극판(34)으로부터 방출되는 실리콘과 플라즈마에 노출된 플라즈마 처리 장치(10)의 구성 부품으로부터 방출되는 산소와의 결합에 의해 산화 실리콘 화합물이 생성되고, 당해 산화 실리콘 화합물이 웨이퍼(W) 상에 퇴적되어 마스크(MK1)를 보호해도 된다.
이어지는 공정(ST23)에서는 반사 방지막(AL)이 에칭된다. 구체적으로, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터, 플루오르카본 가스를 포함하는 처리 가스가 처리 용기(12) 내로 공급된다. 또한, 제 1 고주파 전원(62)으로부터 고주파 전력이 공급된다. 또한, 제 2 고주파 전원(64)로부터 고주파 바이어스 전력이 공급된다. 또한, 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 설정된다. 이에 의해, 플루오르카본 가스의 플라즈마가 생성된다. 생성된 플라즈마 중의 불소를 포함하는 활성종은, 반사 방지막(AL)의 전체 영역 중 마스크(MK1)로부터 노출된 영역을 에칭한다. 이에 의해, 도 11b에 나타내는 바와 같이, 반사 방지막(AL)으로부터 마스크(ALM2)가 형성된다.
이어지는 공정(ST24)에서는, 도 11b에 나타내는 웨이퍼(W)의 표면 상에 보호막(PF)이 형성된다. 이 보호막(PF)은, 이후의 방법(MTA) 또는 방법(MTB)의 실행 시에 생성되는 산소의 활성종으로부터 유기막(OL)을 보호하기 위하여 형성된다.
일실시 형태에서는, 상부 전극(30)의 전극판(34)은 실리콘으로 구성된다. 이 실시 형태의 공정(ST24)에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터, 예를 들면 수소 가스 및 희가스를 포함하는 혼합 가스가 처리 용기(12) 내로 공급된다. 또한, 제 1 고주파 전원(62)으로부터 고주파 전력이 공급된다. 또한, 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 설정된다. 이에 의해, 처리 용기(12) 내에서 플라즈마가 생성된다. 또한, 전원(70)으로부터 상부 전극(30)에 음의 직류 전압이 인가된다. 이에 의해, 플라즈마 중의 양이온이 전극판(34)에 충돌하여, 당해 전극판(34)으로부터 실리콘이 방출된다. 또한, 플라즈마에 노출된 플라즈마 처리 장치(10)의 부품으로부터 산소가 방출된다. 이와 같이 방출된 산소와 전극판(34)으로부터 방출된 실리콘이 결합하여, 산화 실리콘이 생성되고, 당해 산화 실리콘이 웨이퍼(W) 상에 퇴적되어, 도 11c에 나타내는 바와 같이 보호막(PF)이 형성된다.
다른 실시 형태의 공정(ST24)에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터, 할로겐화 규소 가스 및 산소 가스를 포함하는 혼합 가스가 처리 용기(12) 내로 공급된다. 또한, 제 1 고주파 전원(62)으로부터 고주파 전력이 공급된다. 또한, 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 설정된다. 이에 의해, 산화 실리콘이 생성되고, 당해 산화 실리콘이 웨이퍼(W) 상에 퇴적되어, 도 11c에 나타내는 바와 같이 보호막(PF)이 형성된다.
또한 다른 실시 형태에서는, 상부 전극(30)의 전극판(34)은 산화 실리콘으로 구성된다. 이 실시 형태의 공정(ST24)에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터, 예를 들면 수소 가스 및 희가스를 포함하는 혼합 가스가 처리 용기(12) 내로 공급된다. 또한, 제 1 고주파 전원(62)으로부터 상부 전극(30)에 고주파 전력이 공급된다. 또한, 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 설정된다. 이에 의해, 처리 용기(12) 내에서 플라즈마가 생성된다. 또한, 상부 전극(30)의 근방에서 생성되는 시스 전압에 의해, 플라즈마 중의 하전 입자가 전극판(34)에 충돌한다. 이에 의해, 산화 실리콘이 전극판(34)으로부터 방출되고, 당해 산화 실리콘이 웨이퍼(W) 상에 퇴적되어, 도 11c에 나타내는 바와 같이 보호막(PF)이 형성된다. 또한, 이 공정(ST24)에서는 산화 실리콘을 퇴적시켜 보호막을 형성하기 위하여, 제 2 고주파 전원(64)의 바이어스 전력은 최소한으로 할 필요가 있다.
방법(MT2)에서는 이어서 공정(ST25)이 실행된다. 공정(ST25)에서는 상술한 방법(MTA) 또는 방법(MTB)이 실행된다. 이에 의해, 도 11d에 나타내는 바와 같이, 웨이퍼(W)의 표면 상에 실리콘 산화막(SX2)이 형성된다. 실리콘 산화막(SX2)은 영역(R1), 영역(R2) 및 영역(R3)을 포함하고 있다. 영역(R3)은 마스크(MK1) 및 마스크(ALM2)의 측면 상에서 당해 측면을 따라 연장되는 영역이다. 영역(R3)은 유기막(OL) 상에 형성된 보호막(PF)의 표면으로부터 영역(R1)의 하측까지 연장되어 있다. 영역(R1)은 마스크(MK1)의 상면 상 및 영역(R3) 상에서 연장되어 있다. 또한, 영역(R2)은 인접하는 영역(R3)의 사이, 또한 유기막(OL)의 표면 상(즉, 유기막(OL) 상의 보호막(PF) 상)에서 연장되어 있다.
이어서, 방법(MT2)에서는 공정(ST26)이 실행된다. 공정(ST26)에서는 영역(R1) 및 영역(R2)을 제거하도록 실리콘 산화막(SX2)이 에칭된다. 구체적으로, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터, 플루오르카본 가스를 포함하는 처리 가스가 처리 용기(12) 내로 공급된다. 또한, 제 1 고주파 전원(62)으로부터 고주파 전력이 공급된다. 또한, 제 2 고주파 전원(64)으로부터 고주파 바이어스 전력이 공급된다. 또한, 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 설정된다. 이에 의해, 플루오르카본 가스의 플라즈마가 생성된다. 생성된 플라즈마 중의 불소를 포함하는 활성종은, 고주파 바이어스 전력에 의한 연직 방향으로의 인입에 의해, 영역(R1) 및 영역(R2)을 우선적으로 에칭한다. 그 결과, 도 12a에 나타내는 바와 같이, 영역(R1) 및 영역(R2)이 제거되고, 남겨진 영역(R3)으로부터 마스크(MS2)가 형성된다. 마스크(MS2)는 마스크(ALM2)와 함께, MK1의 개구(OP1)의 폭을 축소시키도록 구성된 마스크(MK22)를 형성한다. 이 마스크(MK22)에 의해 개구(OP1)의 폭보다 작은 폭의 개구(OP2)가 제공된다.
이어지는 공정(ST27)에서는 유기막(OL)이 에칭된다. 구체적으로, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터, 산소 가스를 포함하는 처리 가스가 처리 용기(12) 내로 공급된다. 또한, 제 1 고주파 전원(62)으로부터 고주파 전력이 공급된다. 또한, 제 2 고주파 전원(64)으로부터 고주파 바이어스 전력이 공급된다. 또한, 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 설정된다. 이에 의해, 산소 가스를 포함하는 처리 가스의 플라즈마가 생성된다. 생성된 플라즈마 중의 산소의 활성종은, 유기막(OL)의 전체 영역 중 마스크(MK22)로부터 노출된 영역을 에칭한다. 이에 의해, 도 12b에 나타내는 바와 같이, 유기막(OL)으로부터 마스크(OLM)가 형성된다. 이 마스크(OLM)가 제공하는 개구(OP3)의 폭은, 개구(OP2)(도 12a를 참조)의 폭과 대략 동일해진다.
이어지는 공정(ST28)에서는 피에칭층(EL)이 에칭된다. 구체적으로, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터 처리 가스가 처리 용기(12) 내로 공급된다. 처리 가스는 피에칭층(EL)을 구성하는 재료에 따라 적절히 선택될 수 있다. 예를 들면, 피에칭층(EL)이 산화 실리콘으로 구성되어 있는 경우에는, 처리 가스는 플루오르카본 가스를 포함할 수 있다. 또한, 제 1 고주파 전원(62)으로부터 고주파 전력이 공급된다. 또한, 제 2 고주파 전원(64)으로부터 고주파 바이어스 전력이 공급된다. 또한. 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 설정된다. 이에 의해, 플라즈마가 생성된다. 생성된 플라즈마 중의 활성종은, 피에칭층(EL)의 전체 영역 중, 마스크(OLM)로부터 노출된 영역을 에칭한다. 이에 의해, 도 12c에 나타내는 바와 같이, 마스크(OLM)의 패턴이 피에칭층(EL)에 전사된다.
이러한 방법(MT2)에 의하면, 공정(ST22) ~ 공정(ST28), 즉, 레지스트 마스크에 기초하는 마스크의 제작으로부터 피에칭층의 에칭까지의 전체 공정을, 단일의 플라즈마 처리 장치(10)를 이용하여 실행하는 것이 가능하다.
이상, 다양한 실시 형태에 대하여 설명했지만, 상술한 실시 형태에 한정되지 않고 다양한 변형 태양을 구성 가능하다. 예를 들면, 상술한 실시 형태에서는, 용량 결합형의 플라즈마 처리 장치(10)가 이용되고 있지만, 방법(MT1) 및 방법(MT2)의 각각으로부터, 2 차 전자, 실리콘 또는 산화 실리콘을 상부 전극으로부터 방출시키는 공정을 생략한 방법이면, 임의의 플라즈마 소스를 가지는 플라즈마 처리 장치를 이용하여 실시하는 것이 가능하다. 그러한 플라즈마 처리 장치로서는, 예를 들면 유도 결합형의 플라즈마 처리 장치, 마이크로파와 같은 표면파를 이용하는 플라즈마 처리 장치가 예시된다.
이하, 상술한 방법(MTA) 및 방법(MTB)의 평가를 위하여 행한 다양한 실험에 대하여 설명한다.
(실험예 1 ~ 2 및 비교 실험예 1)
실험예 1에서는, 방법(MTA)에 의해, 직경 300 mm의 웨이퍼의 평탄한 표면 상에 실리콘 산화막을 형성했다. 또한 실험예 2에서는, 방법(MTB)에 의해, 직경 300 mm의 웨이퍼의 평탄한 표면 상에 실리콘 산화막을 형성했다. 또한 비교 실험예 1에서는, 방법(MTA)에서 공정(STA2), 공정(STP2), 공정(STA4) 및 공정(STP4)을 생략한 방법에 의해, 직경 300 mm의 웨이퍼의 평탄한 표면 상에 실리콘 산화막을 형성했다.
실험예 1에서는, 각 공정의 조건을 이하에 나타내는 조건으로 설정했다. 또한, 실험예 1에서의 시퀀스(SQA)의 실행 횟수는 60 회였다.
<공정(STA1)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· SiCl4 가스 유량 : 14 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 2 초
<공정(STA2)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 10 초
<공정(STA3)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· O2 가스 유량 : 200 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 500 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 5 초
<공정(STA4)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· Ar 가스 유량 : 1300 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 20 초
또한 실험예 2에서는, 각 공정의 조건을 이하에 나타내는 조건으로 설정했다. 또한, 실험예 2에서의 시퀀스(SQB)의 실행 횟수는 60 회였다.
<공정(STB1)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· SiCl4 가스 유량 : 3 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 30 초
<공정(STB2)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 60 초
<공정(STB3)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· O2 가스 유량 : 200 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 500 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 5 초
<공정(STB4)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 60 초
또한 비교 실험예 1에서는, 각 공정의 조건을 이하에 나타내는 조건으로 설정했다. 또한, 비교 실험예 1에서의 시퀀스의 실행 횟수는 60 회였다.
<공정(STA1)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· SiCl4 가스 유량 : 20 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 5 초
<공정(STA3)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· O2 가스 유량 : 200 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 500 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 5 초
그리고, 실험예 1, 실험예 2 및 비교 실험예 1에서 형성한 실리콘 산화막의 면내 균일성(%)을 구했다. 또한, 면내 균일성은 (MAX - MIN) / (2 × AVE) × 100에 의해 정의된다. 여기서, 'MAX'는 웨이퍼의 복수의 위치에서 실리콘 산화막의 막 두께를 측정함으로써 얻은 복수의 막 두께의 최대치이며, 'MIN'는 당해 복수의 막 두께의 최소치이며, 'AVE'는 당해 복수의 막 두께의 평균치이다. 이와 같이 정의되는 면내 균일성을 구한 결과, 실험예 1에서 형성한 실리콘 산화막의 면내 균일성은 2.5 %였다. 또한, 실험예 2에서 형성한 실리콘 산화막의 면내 균일성은 3.5 %였다. 한편, 비교 실험예 1에서 형성한 실리콘 산화막의 막 두께의 면내 균일성은 34 %였다. 이들 결과로부터, 실험예 1 및 실험예 2에서는, 비교 실험예 1과 비교하여, 실리콘 산화막의 막 두께의 면내 균일성을 큰 폭으로 향상시킬 수 있는 것이 확인되었다. 즉, 전구체의 형성과 전구체의 산화와의 사이에서 희가스의 플라즈마에 웨이퍼를 노출하는 방법(MTA) 및 방법(MTB)에 의하면, 형성되는 실리콘 산화막의 막 두께의 면내 균일성을 큰 폭으로 향상시킬 수 있는 것이 확인되었다.
(실험예 3 및 비교 실험예 2)
실험예 3에서는, 방법(MTA)에 의해, 직경 300 mm의 웨이퍼의 평탄한 표면 상에 실리콘 산화막을 형성했다. 또한 비교 실험예 2에서는, 방법(MTA)으로부터 공정(STP1), 공정(STP2), 공정(STP3) 및 공정(STP4)을 생략한 방법에 의해, 직경 300 mm의 웨이퍼의 평탄한 표면 상에 실리콘 산화막을 형성했다.
실험예 3에서는, 각 공정의 조건을 이하에 나타내는 조건으로 설정했다. 또한, 실험예 3에서의 시퀀스(SQA)의 실행 횟수는 60 회였다.
<공정(STA1)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· SiCl4 가스 유량 : 14 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 2 초
<공정(STA2)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 10 초
<공정(STA3)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· O2 가스 유량 : 200 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 500 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 5 초
<공정(STA4)의 조건>
·처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· Ar 가스 유량 : 1300 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 20 초
또한 비교 실험예 2에서는, 각 공정의 조건을 이하에 나타내는 조건으로 설정했다. 또한, 비교 실험예 2에서의 시퀀스의 실행 횟수는 60 회였다.
<공정(STA1)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· SiCl4 가스 유량 : 20 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 5 초
<공정(STA3)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· O2 가스 유량 : 200 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 500 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 5 초
그리고, 실험예 3 및 비교 실험예 2에서 형성한 실리콘 산화막의 밀도를, 웨이퍼의 중심 위치에서 구했다. 또한, 실험예 3 및 비교 실험예 2에서 형성한 실리콘 산화막의 막 두께를 웨이퍼의 중심 위치에서 구했다. 그 결과, 실험예 3에서 형성한 실리콘 산화막의 밀도는 2.65(g/cm3)이며, 당해 실리콘 산화막의 막 두께는 22.0 nm였다. 한편, 비교 실험예 2에서 형성한 실리콘 산화막의 밀도는 2.55(g/cm3)이며, 당해 실리콘 산화막의 막 두께는 28.6 nm였다. 이들 실험 결과로부터, 실험예 3에서는, 비교 실험예 2와 비교하여, 밀도가 높은 치밀한 실리콘 산화막을 형성하는 것이 가능한 것이 확인되었다.
(실험예 4 ~ 6 및 비교 실험예 3)
실험예 4에서는, 방법(MTA)에 의해, 직경 300 mm의 웨이퍼의 평탄한 표면 상에 실리콘 산화막을 형성했다. 실험예 5 및 실험예 6에서는, 방법(MTB)에 의해, 직경 300 mm의 웨이퍼의 평탄한 표면 상에 실리콘 산화막을 형성했다. 단, 실험예 5의 공정(STB4)에서는 Ar 가스의 유량을 200 sccm로 설정하고, 실험예 6의 공정(STB4)에서는 Ar 가스의 유량을 1300 sccm로 설정했다. 비교 실험예 3에서는, 방법(MTA)에서 공정(STA2) 및 공정(STA4)을 생략한 방법에 의해, 직경 300 mm의 웨이퍼의 평탄한 표면 상에 실리콘 산화막을 형성했다. 또한, 실험예 4 ~ 6 및 비교 실험예 3에서는, 실리콘 산화막의 막 두께가 대략 동등해지도록, 각 공정의 조건을 설정했다.
구체적으로, 실험예 4에서는 각 공정의 조건을 이하에 나타내는 조건으로 설정했다. 또한, 실험예 4에서의 시퀀스(SQA)의 실행 횟수는 60 회였다. 또한, 공정(STP1) ~ 공정(STP4)의 각각의 실행 시간은 10 초였다. 또한, 공정(STA1) ~ 공정(STA4)의 각 공정의 실행 전에 플라즈마의 안정화를 위한 기간으로서 7 초의 시간을 확보했다.
<공정(STA1)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· SiCl4 가스 유량 : 3 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 30 초
<공정(STA2)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 60 초
<공정(STA3)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· O2 가스 유량 : 200 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 500 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 5 초
<공정(STA4)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 60 초
또한 실험예 5에서는, 각 공정의 조건을 이하에 나타내는 조건으로 설정했다. 또한, 실험예 5에서의 시퀀스(SQB)의 실행 횟수는 60 회였다.
<공정(STB1)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· SiCl4 가스 유량 : 3 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 2 초
<공정(STB2)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 60 초
<공정(STB3)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· O2 가스 유량 : 200 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 500 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 5 초
<공정(STB4)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 500 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
·처리 시간 : 60 초
또한 실험예 6에서는, 각 공정의 조건을 이하에 나타내는 조건으로 설정했다.
또한, 실험예 6에서의 시퀀스(SQB)의 실행 횟수는 60 회였다.
<공정(STB1)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· SiCl4 가스 유량 : 14 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 2 초
<공정(STB2)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 10 초
<공정(STB3)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· O2 가스 유량 200 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 500 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 5 초
<공정(STB4)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· Ar 가스 유량 : 1300 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 20 초
또한 비교 실험예 3에서는, 각 공정의 조건을 이하에 나타내는 조건으로 설정했다. 또한, 비교 실험예 3에서의 시퀀스의 실행 횟수는 60 회였다. 또한, 비교 실험예 3에서는 공정(STP1) 및 공정(STP3)의 각각의 실행 시간은 30 초였다. 또한, 공정(STA1)과 공정(STA3)의 각 공정의 실행 전에, 플라즈마의 안정화를 위한 기간으로서 7 초의 시간을 확보했다.
<공정(STA1)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· SiCl4 가스 유량 : 3 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 5 초
<공정(STA3)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· O2 가스 유량 : 200 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 500 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 5 초
도 13에, 실험예 4 ~ 6 및 비교 실험예 3의 시퀀스 1 회당 처리 시간의 그래프를 나타낸다. 도 13에 나타내는 바와 같이, 방법(MTA)에 기초하는 실험예 4에서는, 희가스의 플라즈마를 생성하는 공정(STA2 및 STA4)이 포함되는 영향에 의해, 시퀀스 1 회당 처리 시간이 비교 실험예 3에 비해 커졌다. 한편, 방법(MTB)에 기초하는 실험예 5에서는, 시퀀스 1 회당 처리 시간이, 실험예 4에 비해 크게 단축되었다. 또한, 방법(MTB)에 기초하여, 또한 공정(STB4)에서 대유량의 희가스를 이용하는 실험예 6에서는, 시퀀스 1 회당 처리 시간이 실험예 5에 비해 큰 폭으로 단축되었다.
(실험예 7 ~ 11)
실험예 7 ~ 11에서는, 방법(MTB)에 의해 도 14에 나타내는 바와 같이, 하지 영역(UR) 상에 레지스트 마스크(RM)를 가지는 웨이퍼 상에 실리콘 산화막(SX)을 형성했다. 레지스트 마스크(RM)는 라인·앤드·스페이스 패턴을 가지고, 라인의 폭(W1)은 45 nm였다. 또한, 레지스트 마스크(RM)의 라인의 높이(H1)는 90 nm였다. 또한, 실험예 7 ~ 11에서는 라인의 폭(W1)과 스페이스의 폭(W2)의 비, 즉 W1 : W2는 각각, 1 : 1, 1 : 2, 1 : 3, 1 : 4, 1 : 5였다.
실험예 7 ~ 11에서는, 각 공정의 조건을 이하에 나타내는 조건으로 설정했다. 또한, 실험예 7 ~ 11에서의 시퀀스(SQB)의 실행 횟수는 60 회였다.
<공정(STB1)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· SiCl4 가스 유량 : 14 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 2 초
<공정(STB2)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 10 초
< 공정(STB3)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· O2 가스 유량 200 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 500 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 5 초
<공정(STB4)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· Ar 가스 유량 : 1300 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 20 초
그리고, 레지스트 마스크(RM)의 상면 상에 형성된 실리콘 산화막(SX)의 막 두께(T1), 하지 영역(UR) 상에 형성된 실리콘 산화막(SX)의 막 두께(T2) 및 레지스트 마스크(RM)의 측면 상에 형성된 실리콘 산화막(SX)의 막 두께(폭)(T3)를, 실험예 7 ~ 11의 각각의 각각에서 형성한 실리콘 산화막에 대하여 구했다. 또한, 막 두께(T1), 막 두께(T2) 및 막 두께(T3)는 웨이퍼의 중심 및 엣지에서 구했다. 그 결과를, 표 1에 나타낸다.
실험예7 실험예8 실험예9 실험예10 실험예11
중심 T1(nm) 18.2 17.5 18.3 19.0 19.0
T2(nm) 15.1 17.5 18.3 18.3 19.0
T3(nm) 20.5 20.7 21.0 21.2 24.3
엣지 T1(nm) 19.0 18.3 18.3 18.3 19.0
T2(nm) 15.1 18.3 19.0 19.0 18.2
T3(nm) 19.3 19.8 19.9 20.1 23.3
표 1에서 명백한 바와 같이, 실험예 7 ~ 11에서는, 레지스트 마스크(RM)의 패턴의 소밀에 관계없이, 웨이퍼의 중심 및 엣지 모든 위치에서 대략 동일한 막 두께를 가지는 실리콘 산화막(SX)이 형성되었다. 즉, 실험예 7 ~ 11에서는, 레지스트 마스크(RM)의 패턴의 소밀에 관계없이, 높은 면내 균일성을 가지는 실리콘 산화막(SX)이 형성되는 것이 확인되었다. 또한 실험예 7 ~ 11에서는, 레지스트 마스크(RM)의 패턴의 소밀에 관계없이, 웨이퍼의 중심 및 엣지 모든 위치에서 실리콘 산화막의 막 두께(T1), 막 두께(T2) 및 막 두께(T3)의 서로의 차이가 작았다. 즉, 실험예 7 ~ 11에서는, 높은 애스펙트비의 개구를 제공하는 레지스트 마스크(RM)를 가지는 웨이퍼라도, 당해 웨이퍼의 표면 상에 컨포멀한 피복성을 가지고 실리콘 산화막을 형성하는 것이 가능한 것이 확인되었다.
(실험예 12)
실험예 12에서는, 공정(STB3)에서 이용된 산소 가스에 기초하는 발광이 공정(STB4)에서 관찰되지 않게 되는 시간과, 공정(STB4)에서 이용되는 Ar 가스의 유량과의 관계에 대하여 조사했다. 구체적으로, 하기에 나타내는 조건으로 공정(STB3) 및 공정(STB4)을 실행하고, 공정(STB4)의 실행 시에 처리 용기 내의 발광을 OES로 관찰하여, 산소 가스에 기초하는 발광이 관찰되지 않게 되는 시간을 구했다.
<공정(STB3)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· O2 가스 유량 : 200 sccm
· Ar 가스 유량 : 200 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 500 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 5 초
<공정(STB4)의 조건>
· 처리 용기 내 압력 : 200 mTorr(26.66 Pa)
· Ar 가스 유량 : 1300 sccm
· 제 1 고주파 전원(62)의 고주파 전력(상부 전극(30)에 공급) : 60 MHz, 100 W
· 제 2 고주파 전원(64)의 고주파 바이어스 전력 : 13.56 MHz, 0 W
· 처리 시간 : 가변 파라미터
도 15에 실험예 12의 결과를 나타내는 그래프를 나타낸다. 도 15에서 횡축은 공정(STB4)에서의 Ar 가스의 유량을 나타내고 있고, 종축은 공정(STB4)의 개시 시점으로부터, 산소 가스에 기초하는 발광이 관찰되지 않게 되는 시점까지의 시간을 나타내고 있다. 즉, 종축은 공정(STB4)에 필요한 처리 시간을 나타내고 있다. 도 15에 나타내는 바와 같이, 공정(STB4)의 Ar 가스의 유량이 200 sccm보다 커짐에 따라, 즉 공정(STB4)의 Ar 가스의 유량이 공정(STB3)의 Ar 가스의 유량보다 커짐에 따라, 공정(STB4) 중에 산소 가스가 배출되는 시간, 즉, 공정(STB4)에 필요한 처리 시간이 단축되는 것이 확인되었다. 또한, 공정(STB4)의 Ar 가스의 유량이 1000 sccm 이상, 즉 공정(STB4)의 Ar 가스의 유량이 공정(STB3)의 Ar 가스의 유량의 5 배 이상의 유량으로 설정됨으로써, 공정(STB4) 중에 산소 가스가 배출되는 시간, 즉, 공정(STB4)에 필요한 처리 시간이 단축되는 것이 확인되었다.
10 : 플라즈마 처리 장치
12 : 처리 용기
PD : 배치대
ESC : 정전 척
LE : 하부 전극
30 : 상부 전극
34 : 전극판
40 : 가스 소스군
50 : 배기 장치
62 : 제 1 고주파 전원
64 : 제 2 고주파 전원
70 : 전원
Cnt : 제어부
W : 웨이퍼
MK : 마스크
UR : 하지 영역
SB : 기판
EL : 피에칭층
OL : 유기막
AL : 반사 방지막
MK1 : 마스크
SX, SX2 : 실리콘 산화막

Claims (16)

  1. 마스크를 가지는 피처리체를 처리하는 방법으로서,
    플라즈마 처리 장치의 처리 용기 내에서, 할로겐화 규소 가스를 포함하는 제 1 가스의 플라즈마를 생성하여 피처리체 상에 반응 전구체를 형성하는 제 1 공정과,
    상기 제 1 공정 후에, 상기 처리 용기 내에서 희가스의 플라즈마를 생성하는 제 2 공정과,
    상기 제 2 공정 후에, 상기 처리 용기 내에서 산소 가스를 포함하는 제 2 가스의 플라즈마를 생성하여 실리콘 산화막을 형성하는 제 3 공정과,
    상기 제 3 공정 후에, 상기 처리 용기 내에서 희가스의 플라즈마를 생성하는 제 4 공정
    을 포함하는 시퀀스를 반복하여 실리콘 산화막을 성막하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 공정, 상기 제 2 공정, 상기 제 3 공정 및 상기 제 4 공정이 차례로 연속하여 실행되고,
    상기 제 1 공정, 상기 제 2 공정, 상기 제 3 공정 및 상기 제 4 공정에 걸쳐, 상기 희가스의 플라즈마가 생성되는 방법.
  3. 제 2 항에 있어서,
    상기 제 4 공정에서 상기 처리 용기 내로 공급되는 상기 희가스의 유량이, 상기 제 3 공정에서 상기 처리 용기 내로 공급되는 상기 희가스의 유량보다 큰 방법.
  4. 제 3 항에 있어서,
    상기 제 4 공정에서 상기 처리 용기 내로 공급되는 상기 희가스의 유량은, 상기 제 3 공정에서 상기 처리 용기 내로 공급되는 상기 희가스의 유량의 5 배 이상의 유량인 방법.
  5. 제 1 항에 있어서,
    상기 제 1 공정과 상기 제 2 공정 사이, 상기 제 2 공정과 상기 제 3 공정 사이, 상기 제 3 공정과 상기 제 4 공정 사이, 및 상기 제 4 공정과 상기 제 1 공정 사이에, 상기 처리 용기 내의 공간을 퍼지하는 공정을 더 포함하는 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 공정에서는, 상기 처리 용기 내의 압력이 13.33 Pa 이상의 압력이며, 플라즈마 생성용의 고주파 전원의 전력이 100 W 이하인 고압 저전력의 조건으로 설정되는 방법.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 공정에서는, 이온 인입용의 바이어스 전력이 상기 피처리체를 지지하는 배치대에 인가되지 않는 방법.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 할로겐화 규소 가스는 SiCl4 가스인 방법.
  9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 피처리체는, 피에칭층, 상기 피에칭층 상에 마련된 유기막, 및, 상기 유기막 상에 마련된 실리콘 함유 반사 방지막을 더 가지고,
    상기 마스크는, 상기 반사 방지막 상에 마련된 레지스트 마스크이며,
    상기 방법은,
    상기 시퀀스의 실행 후, 상기 처리 용기 내에서 발생시킨 플라즈마에 의해, 상기 반사 방지막의 표면 상의 산화 실리콘제의 영역을 제거하는 공정과,
    상기 처리 용기 내에서 발생시킨 플라즈마에 의해, 상기 반사 방지막을 에칭하는 공정과,
    상기 처리 용기 내에서 발생시킨 플라즈마에 의해, 상기 유기막을 에칭하는 공정을 더 포함하는 방법.
  10. 제 9 항에 있어서,
    상기 플라즈마 처리 장치는 용량 결합형의 플라즈마 처리 장치이며,
    상기 시퀀스의 실행 전에, 상기 처리 용기 내에서 플라즈마를 발생시키고 상기 플라즈마 처리 장치의 상부 전극에 음의 직류 전압을 인가함으로써, 상기 마스크에 2 차 전자를 조사하는 공정을 더 포함하는 방법
  11. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 피처리체는, 피에칭층, 및, 상기 피에칭층 상에 마련된 유기막을 더 가지고, 상기 마스크는, 상기 유기막 상에 마련되어 있고,
    상기 방법은,
    상기 처리 용기 내에서 발생시킨 플라즈마에 의해, 그 위에 레지스트 마스크를 가지는 반사 방지막을 에칭하는 공정이며, 상기 반사 방지막으로부터 상기 마스크가 형성되는 공정과,
    상기 처리 용기 내에서 발생시킨 플라즈마에 의해, 상기 유기막을 에칭하는 공정을 더 포함하고,
    상기 시퀀스는, 상기 반사 방지막을 에칭하는 상기 공정과 상기 유기막을 에칭하는 상기 공정 사이에 실행되고,
    상기 방법은, 상기 시퀀스의 실행 후, 상기 처리 용기 내에서 발생시킨 플라즈마에 의해, 상기 유기막의 표면 상의 산화 실리콘제의 영역을 제거하는 공정을 더 포함하는 방법.
  12. 제 11 항에 있어서,
    상기 플라즈마 처리 장치는 용량 결합형의 플라즈마 처리 장치이며,
    상기 반사 방지막을 에칭하는 상기 공정 전에, 상기 처리 용기 내에서 플라즈마를 발생시켜 상기 플라즈마 처리 장치의 상부 전극에 음의 직류 전압을 인가함으로써, 상기 레지스트 마스크에 2 차 전자를 조사하는 공정을 더 포함하는 방법.
  13. 제 11 항에 있어서,
    상기 반사 방지막을 에칭하는 상기 공정의 실행 후, 또한 상기 시퀀스의 실행 전에, 상기 피처리체 상에 산화 실리콘제의 보호막을 형성하는 공정을 더 포함하는 방법.
  14. 제 13 항에 있어서,
    상기 플라즈마 처리 장치는 용량 결합형의 플라즈마 처리 장치이며,
    상기 산화 실리콘제의 보호막을 형성하는 상기 공정에서는, 상기 처리 용기 내에서 플라즈마가 생성되고, 또한 상기 플라즈마 처리 장치의 실리콘제의 상부 전극에, 음의 직류 전압이 인가되는 방법.
  15. 제 13 항에 있어서,
    상기 산화 실리콘제의 보호막을 형성하는 상기 공정에서는, 상기 처리 용기 내에서, 할로겐화 규소 가스와 산소 가스를 포함하는 혼합 가스의 플라즈마가 생성되는 방법.
  16. 제 13 항에 있어서,
    상기 플라즈마 처리 장치는 용량 결합형의 플라즈마 처리 장치이며,
    상기 산화 실리콘제의 보호막을 형성하는 상기 공정에서는, 상기 플라즈마 처리 장치의 산화 실리콘제의 상부 전극에 플라즈마 생성용의 고주파 전력이 공급됨으로써, 수소 가스 및 희가스를 포함하는 혼합 가스의 플라즈마가 생성되는 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6462477B2 (ja) 2015-04-27 2019-01-30 東京エレクトロン株式会社 被処理体を処理する方法
WO2017111822A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Pitch division using directed self-assembly
JP6757624B2 (ja) * 2016-08-12 2020-09-23 東京エレクトロン株式会社 被処理体を処理する方法
JP6456893B2 (ja) * 2016-09-26 2019-01-23 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、記録媒体および基板処理装置
JP6689179B2 (ja) * 2016-11-30 2020-04-28 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
JP6804280B2 (ja) * 2016-12-07 2020-12-23 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
US10079178B1 (en) * 2017-03-17 2018-09-18 Taiwan Semiconductor Manufacturing Co., Ltd Formation method of semiconductor device structure using multilayer resist layer
JP6913569B2 (ja) * 2017-08-25 2021-08-04 東京エレクトロン株式会社 被処理体を処理する方法
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
JP7066565B2 (ja) * 2018-07-27 2022-05-13 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP7023391B2 (ja) * 2021-01-06 2022-02-21 大日本印刷株式会社 パターン形成方法及び凹凸構造体の製造方法
WO2023112320A1 (ja) * 2021-12-17 2023-06-22 株式会社日立ハイテク 成膜方法およびプラズマ処理方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04137725A (ja) * 1990-09-28 1992-05-12 Tonen Corp ガラス基板多結晶シリコン薄膜
JP2005175408A (ja) * 2003-12-05 2005-06-30 Semiconductor Res Found 酸化・窒化絶縁薄膜の形成方法
US20100124618A1 (en) * 2008-11-14 2010-05-20 Asm Japan K.K. Method of Forming Insulation Film Using Plasma Treatment Cycles
US20100255625A1 (en) * 2007-09-07 2010-10-07 Fujifilm Manufacturing Europe B.V. Method and apparatus for atomic layer deposition using an atmospheric pressure glow discharge plasma
JP2011082560A (ja) 2007-06-08 2011-04-21 Tokyo Electron Ltd 微細パターンの形成方法
JP2011228707A (ja) * 2010-04-14 2011-11-10 Asm Genitech Korea Ltd 半導体素子の微細パターン形成方法
US20140134812A1 (en) * 2012-11-13 2014-05-15 Dong-chan Kim Method of fabricating semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4456533B2 (ja) 2005-06-14 2010-04-28 東京エレクトロン株式会社 シリコン酸化膜の形成方法、シリコン酸化膜の形成装置及びプログラム
US7807575B2 (en) * 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
US10378106B2 (en) * 2008-11-14 2019-08-13 Asm Ip Holding B.V. Method of forming insulation film by modified PEALD
JP5287592B2 (ja) * 2009-08-11 2013-09-11 東京エレクトロン株式会社 成膜装置
KR102038649B1 (ko) * 2012-02-20 2019-10-30 도쿄엘렉트론가부시키가이샤 전원 시스템, 플라즈마 에칭 장치 및 플라즈마 에칭 방법
JP6050944B2 (ja) * 2012-04-05 2016-12-21 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマ処理装置
JP6063264B2 (ja) * 2012-09-13 2017-01-18 東京エレクトロン株式会社 被処理基体を処理する方法、及びプラズマ処理装置
JP6382055B2 (ja) 2014-10-07 2018-08-29 東京エレクトロン株式会社 被処理体を処理する方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04137725A (ja) * 1990-09-28 1992-05-12 Tonen Corp ガラス基板多結晶シリコン薄膜
JP2005175408A (ja) * 2003-12-05 2005-06-30 Semiconductor Res Found 酸化・窒化絶縁薄膜の形成方法
JP2011082560A (ja) 2007-06-08 2011-04-21 Tokyo Electron Ltd 微細パターンの形成方法
US20100255625A1 (en) * 2007-09-07 2010-10-07 Fujifilm Manufacturing Europe B.V. Method and apparatus for atomic layer deposition using an atmospheric pressure glow discharge plasma
US20100124618A1 (en) * 2008-11-14 2010-05-20 Asm Japan K.K. Method of Forming Insulation Film Using Plasma Treatment Cycles
JP2011228707A (ja) * 2010-04-14 2011-11-10 Asm Genitech Korea Ltd 半導体素子の微細パターン形成方法
US20140134812A1 (en) * 2012-11-13 2014-05-15 Dong-chan Kim Method of fabricating semiconductor device

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