CN113169066A - 基片处理方法和基片处理系统 - Google Patents

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Abstract

本发明的基片处理方法包括：提供具有掩模的基片的步骤；在掩模上形成膜的步骤；在膜的表层形成反应层的步骤；和对反应层供给能量来去除反应层的步骤。

Description

基片处理方法和基片处理系统
技术领域
本发明涉及基片处理方法和基片处理系统。
背景技术
专利文献1公开了一种使处理气体与晶片上的自然氧化膜反应而形成反应层之后，加热晶片以使反应层升华从而将自然氧化膜去除(蚀刻)的技术。
现有技术文献
专利文献
专利文献1：日本特开2010-165954号公报
发明内容
发明要解决的问题
本发明提供一种能够将形成于基片的图案控制为所希望的状态的技术。
用于解决问题的技术手段
本发明的一个方式的基片处理方法包括：提供具有掩模的基片的步骤；在掩模上形成膜的步骤；在膜的表层形成反应层的步骤；和对反应层供给能量来去除反应层的步骤。
发明效果
根据本发明，能够将形成于基片的图案控制为所希望的状态。
附图说明
图1是表示实施方式的等离子体处理装置的概略结构的一例的图。
图2是表示实施方式的加热装置的概略结构的一例的图。
图3是说明实施方式的基片处理的流程的一例的图。
图4是表示按实施方式的每个成膜方法得到的成膜区域和成膜量的一例的图。
图5是表示实施方式的图案的形状的变化的一例的图。
图6是表示实施了实施方式的化学气相沉积(CVD，Chemical Vapor Deposition)和化学去除(CR，Chemical Removal)处理的情况下的图案的形状的变化的一例的图。
图7是表示实施了实施方式的CVD和CR处理的情况下的图案的形状的变化的一例的图。
图8是说明实施方式的CR处理的流程的一例的图。
图9是表示实施方式的CR处理的蚀刻量的一例的图。
图10是说明实施方式的晶片的温度的变化所引起的吸附量和脱离量的变化的图。
图11是表示实施方式的晶片的温度的变化所引起的蚀刻量的变化的一例的图。
图12是表示实施方式的图案的疏密所引起的CR处理下的图案的变化的一例的图。
图13是表示实施方式的图案的疏密所引起的CR处理下的图案的变化的一例的图。
图14是表示实施方式的预热的有无所引起的CR处理下的图案的变化的一例的图。
图15是表示不实施实施方式的预热的CR处理下的L-CD的变化的一例的图。
图16是表示实施了实施方式的预热的CR处理的L-CD的变化的一例的图。
图17是表示实施方式的图案的疏密所引起的图案的宽度的变化的一例的图。
图18是表示实施方式的图案的疏密所引起的图案的变化的一例的图。
图19是表示实施方式的图案的疏密所引起的图案的变化的另一例的图。
图20是说明实施方式的线状的图案的线宽粗糙度(LWR，Line Width Roughness)、线边缘粗糙度(LER，Line Edge Roughness)的改善的图。
图21是表示实施了实施方式的成膜处理和CR处理而引起的LWR、LER的变化的一例的图。
图22是表示使用实施方式的基片处理来进行的蚀刻处理的一例的图。
图23是表示实施方式的基片处理的流程的一例的流程图。
具体实施方式
以下，参照附图详细说明本发明所公开的基片处理方法和基片处理系统的实施方式。此外，本发明的基片处理方法和基片处理系统不由本实施方式限定。
[装置结构]
说明本实施方式的基片处理所使用的装置的一例。以下，以通过由等离子体处理装置和加热装置构成的基片处理系统来实施本实施方式的基片处理的情况为例进行说明。
首先，说明本实施方式的等离子体处理装置的结构的一例。图1是表示实施方式的等离子体处理装置的概略结构的一例的图。在本实施方式中，以等离子体处理装置100为电感耦合等离子体(ICP)型的等离子体处理装置的情况为例进行说明。
等离子体处理装置100具有金属制(例如铝制)的形成为筒状的处理室(腔室)102。
在处理室102的底部设置有用于载置半导体晶片(以下也称为“晶片”。)W的载置台110。载置台110由铝等形成为圆柱状。在载置台110设置有加热器111。加热器111与加热器电源112连接，利用从加热器电源112供给的电力来进行发热。载置台110通过加热器111来控制晶片W的温度。此外，虽然未图示，但是在载置台110也能够根据需要设置利用静电力来对晶片W进行吸附保持的静电吸盘、制冷剂流路等的温度调节机构等功能。等离子体处理装置100在作为蚀刻装置来使用的情况下，能够对载置台110施加用于将离子引入到晶片W的高频(Radio frequency)偏置电力。
在处理室102的顶部，例如由石英玻璃或者陶瓷等构成的板状的电介质104以与载置台110相对的方式设置。具体来说，电介质104例如形成为圆板状，以封闭处理室102的顶部所形成的开口的方式气密地安装。
处理室102与用于供给晶片W的处理中使用的各种气体的气体供给部120连接。在处理室102的侧壁部形成气体导入口121。气体导入口121经由气体供给配管122与气体供给部120连接。
气体供给部120与晶片W的处理中使用的各种气体的气体供给源分别经由气体供给线路连接。各气体供给线路与基片处理的工艺相对应地适当分支，设置有开闭阀、流量控制器。气体供给部120通过控制设置于各气体供给线路的开闭阀、流量控制器，来控制各种气体的流量。气体供给部120根据基片处理的工艺将各种气体供给到气体供给配管122。被供给到气体供给配管122的各种气体从气体导入口121被供给到处理室102内。此外，在图1中，列举了气体供给部120构成为从处理室102的侧壁部供给气体的情况，但是并不限定于此。例如，也可以从处理室102的顶部供给气体。在该情况下，例如可以在电介质104的中央部形成气体导入口，从电介质104的中央部供给气体。
处理室102的底部经由排气管132与用于将处理室102内的气氛排出的排气部130连接。排气部130例如由真空泵构成，能够将处理室102内减压至规定的压力。在处理室102的侧壁部形成有晶片送出送入口134。在晶片送出送入口134设置有门阀136。例如在送入晶片W时，打开门阀136通过未图示的输送臂等的输送机构将晶片W载置到处理室102内的载置台110上，关闭门阀136，进行晶片W的处理。
在处理室102的顶部在电介质104的上侧面(外侧面)配置有平面状的高频天线140和覆盖高频天线140的屏蔽部件160。高频天线140设置有天线元件142。天线元件142形成为由铜、铝、不锈钢等的导体构成的涡旋线圈状。天线元件142与高频电源150连接。高频电源150对生成等离子体的天线元件142供给规定频率的高频(例如40MHz)的高频功率。此外，从高频电源150输出的高频不限于上述的频率。例如也可以使用13.56MHz、27MHz、40MHz、60MHz等各种频率。
在从高频电源150对天线元件142供给高频时，在处理室102内形成感应磁场。通过所形成的感应磁场，将被导入到处理室102内的气体激发，在晶片W上形成等离子体。此外，高频天线140设置有多个天线元件142，可以对各个天线元件142从高频电源150施加相同频率或者不同频率的高频。例如，等离子体处理装置100可以在高频天线140中分为电介质104的中央部和周边部地分别设置天线元件142，在电介质104的中央部和周边部分别控制等离子体。另外，等离子体处理装置100除了设置在处理室102的顶部的高频天线140之外，还可以对构成载置台110的下部电极供给高频电力，生成等离子体。
等离子体处理装置100能够通过所生成的等离子体来对晶片W实施蚀刻、成膜等的等离子体处理。
上述结构的等离子体处理装置100由控制部190统一控制动作。控制部190包括设置有CPU来控制等离子体处理装置100的各部的工艺控制器191、用户接口192和存储部193。
工艺控制器191控制等离子体处理装置100的各种动作。例如，工艺控制器191控制来自气体供给部120的各种气体的供给动作。另外，工艺控制器191控制从高频电源150供给到天线元件142的高频的频率和功率。另外，工艺控制器191通过控制从加热器电源112向加热器111供给的电力来控制加热器111的发热量，从而控制晶片W的温度。
用户接口192由操作者为了管理等离子体处理装置100而进行指令的输入操作的键盘、将等离子体处理装置100的运行状况可视化显示的显示器等构成。
在存储部193中保存有用于在工艺控制器191的控制下实现由等离子体处理装置100所执行的各种处理的控制程序(软件)和存储有处理条件数据等的处理方案。而且，根据需要，通过来自用户接口192的指示等将任意的处理方案从存储部193读取出并使工艺控制器191执行，在工艺控制器191的控制下，由等离子体处理装置100进行所希望的处理。另外，控制程序、处理条件数据等的处理方案，能够利用被收纳在计算机可读存储介质中的状态的处理方案，或者从另外的装置例如经由专用回线随时传送在线使用。作为计算机存储介质，例如能够列举硬盘、CD、软盘、半导体存储器等。
接着，说明本实施方式的加热装置的结构的一例。图2是表示实施方式的加热装置的概略结构的一例的图。在本实施方式中，加热装置200相对于图1所示的等离子体处理装置100另外设置，通过未图示的输送臂等的输送机构将晶片W输送到加热装置200和等离子体处理装置100。
加热装置200具有金属制(例如铝制)的形成为筒状(例如圆筒状)的处理室202。
在处理室202的底部设置有用于载置晶片W的载置台210。载置台210由铝等形成为圆柱状。在载置台210设置有加热器211。加热器211与加热器电源212连接，利用从加热器电源212供给的电力来进行发热。载置台210通过加热器211来控制晶片W的温度。此外，虽然未图示，但是在载置台210中也可以根据需要设置静电吸盘等各种功能。
处理室202的底部经由排气管232与用于将处理室202内的气氛排出的排气部230连接。排气部230例如包含真空泵，能够将处理室202内减压至规定的压力。在处理室202的侧壁部形成有晶片送出送入口234。在晶片送出送入口234设置有门阀236。例如，在送入晶片W时，打开门阀236，通过未图示的输送臂等的输送机构将晶片W载置到处理室202内的载置台210上，关闭门阀236，进行晶片W的处理。
加热装置200通过加热器211将载置在载置台210上的晶片W加热至规定的温度。
上述结构的加热装置200由控制部290统一控制动作。控制部290例如为计算机，具有CPU(Central Processing Unit)、RAM(Random Access Memory)、ROM(Read OnlyMemory)、辅助存储装置等。CPU基于保存在ROM或者辅助存储装置中的程序、等离子体处理的工艺条件来进行动作，控制装置整体的动作。此外，控制部290可以设置在加热装置200的内部，也可以设置在外部。在控制部290设置在外部的情况下，控制部290能够通过有线或者无线等的通信方法来控制加热装置200。
接着，说明本实施方式的基片处理方法。
在半导体装置的制造中，进行图案化。在图案化中，在晶片W上设置形成有图案的掩模，对晶片W进行蚀刻。晶片W沿着掩模图案的形状进行图案化。因此，期待将图案控制为所希望的形状。
于是，在本实施方式中，进行如下的基片处理来将图案控制为所希望的状态。图3是说明实施方式的基片处理的流程的一例的图。图3的(A)中表示有晶片W。晶片W具有基底层10和其上的掩模。在掩模形成有图案P。在本实施方式中，掩模能够由SiO2膜11形成。在图3的(A)中，作为图案P，上部的宽度比下部的宽度小的锥形形状的凸部形成于SiO2膜11。
在基片处理中，对设置有掩模的晶片W实施形成含硅膜的成膜处理。在成膜处理中，可以形成与掩模相同种类的膜。例如，在作为掩模设置SiO2膜11的情况下，通过化学气相沉积(Chemical Vapor Deposition：CVD)，在晶片W上形成膜20(在此，为SiO2膜)。例如，等离子体处理装置100从气体供给部120将例如SiCl4气体、O2气体供给到处理室102，并且从高频电源150对天线元件142施加高频电力，形成等离子体，从而在晶片W上形成SiO2膜20。在CVD中，越是上部，越厚地形成SiO2膜20。
由此，如图3的(B)所示，图案P的上部的宽度成为与下部的宽度相同程度。但是，图案P因成膜而宽度整体地增加。
于是，在基片处理中，进行去除膜20(在此，为SiO2膜)的化学去除(CR，ChemicalRemoval)处理。CR处理的详细在后文述说。CR处理是各向同性地大致一样地去除(蚀刻)。由此，如图3的(C)所示，能够使图案P间的宽度返回至与当初相同。可以使用这样的图案P来蚀刻基底等的蚀刻对象膜。
此外，成膜处理中的含硅膜的成膜方法不限于CVD，只要能够形成含硅膜，也可以为任意的方式。例如，成膜方法可以为物理气相沉积(PVD，Physical Vapor Deposition)、直流叠加(DCS，Direct Current Superposition)、原子层沉积(ALD，Atomic LayerDeposition)、不饱和ALD、准ALD(QALD，Quasi-ALD)。例如，在通过ALD进行含硅膜的成膜的情况下，等离子体处理装置100从气体供给部120将含硅(Si)的原料气体供给到处理室102，并使原料气体吸附于晶片W。吸附于晶片W的原料气体的吸附量伴随供给时间而增加并饱和。在此所谓的饱和是指，在最表面进行化学吸附，直到不能够进行化学吸附的状态、或吸附的部位全都被占有而不能够进行吸附的状态。接着，等离子体处理装置100从气体供给部120将反应气体供给到处理室102，并且从高频电源150对天线元件142施加高频电力而生成等离子体。由此，反应气体活性化，反应气体的活性种使吸附于晶片W的原料气体改性而形成膜。作为原料气体，例如能够使用三二甲基氨基硅烷(TDMAS)，双二乙基氨基硅烷(BDEAS)等。作为反应气体能够使用氧气(O2)气体等的氧化气体。反应气体(例如O2气体)被等离子体化而供给到晶片W。在通过ALD进行成膜的情况下，等离子体处理装置100将交替供给原料气体和反应气体的循环反复执行多次，形成所希望的膜厚的薄膜。在ALD中，由于使吸附于晶片W的原料气体的吸附量饱和，因此能够均匀地形成膜。不饱和ALD是指不使原料气体的吸附饱和，或者不使吸附于晶片W的原料气体的改性饱和，或者不使原料气体的吸附和吸附于晶片W的原料气体的改性饱和的ALD。不饱和ALD除了不使原料气体吸附于整个表面的情况之外，还存在不完全改性的情况。QALD是指，利用等离子体将原料气体离解并吸附，之后利用例如氧等离子体使其改性，形成不是共形(膜厚不均匀)的膜的ALD。DCS是指，将电极材料溅射到基片上来进行成膜的成膜方法。例如，在DCS中，在等离子体处理装置中，对包含电极材料的上部电极施加负的直流电压来将电极材料溅射到基片上而进行成膜。DCS的详细例如公开于美国专利申请公开第2018/0151333号说明书中。
含硅膜因成膜方法的不同而所成膜的成膜区域和成膜量不同。图4是表示按实施方式的每个成膜方法得到的成膜区域和成膜量的一例的图。图4表示ALD、CVD、QALD、CVD+QALD+ALD的成膜量。CVD+QALD+ALD是指分别实施CVD和QALD和ALD的成膜。图4的图表的横轴为从图案P的表面起的深度。图表的纵轴为成膜量。成膜量是利用以图案P的上表面的成膜量为1进行标准化而得的值来表示的。ALD直到图案P的底部大致一样地成膜。CVD在图案P的上表面、图案P的侧面的上部成膜。QALD成膜至图案P的上表面、图案P的侧面的中央附近。CVD+QALD+ALD虽然能够成膜至图案P的底部，但是越是图案P的上表面、图案P的侧面的上部越多地成膜。通过实施各自的成膜方法的成膜处理和CR处理能够控制图案P的形状。
图5是表示实施方式的图案的形状的变化的一例的图。图5的(A)表示初始状态的图案P。初始状态的图案P是上部的宽度与下部的宽度大致相等且侧面垂直的形状。图5的(B)表示对初始状态的图案P实施了CR处理的情况下的图案P的一例。在CR处理中，图案P的上部的蚀刻量比图案P的下部的蚀刻量稍多。因此，通过CR处理，图案P成为上部的宽度比下部的宽度小的锥形的形状。图5的(C)表示对初始状态的图案P实施CR处理和10秒的CVD的情况下的图案P的一例。CVD在图案P的上部、图案P的侧面的上部成膜。因此，通过实施CR处理和10秒的CVD，图案P成为上部的宽度与下部的宽度大致相等且侧面垂直的形状。图5的(D)表示对初始状态的图案P实施CR处理和20秒的CVD的情况下的图案P的一例。通过实施CR处理和20秒的CVD，图案P成为上部的宽度比下部的宽度大的倒锥形的形状。图5的(E)表示对初始状态的图案P实施CR处理和30秒的CVD的情况下的图案P的一例。通过实施CR处理和30秒的CVD，图案P成为上部的宽度比图5的(D)大的倒锥形的形状。使用这样的图案P可以蚀刻基底等的蚀刻对象膜。
图6是表示实施了实施方式的CVD和CR处理的情况下的图案的形状的变化的一例的图。如图6所示，在实施了CVD的情况下，图案P中的宽度(CD)和高度增加。之后，在实施了CR处理的情况下，图案P的宽度和高度减少，但是宽度和高度的变化率与CVD不同。由此，通过改变实施CVD的时间和CR处理中的蚀刻量，能够控制图案P的高度和宽度。使用这样的图案P可以蚀刻基底等的蚀刻对象膜。
图7是表示实施了实施方式的CVD和CR处理的情况下的图案的形状的变化的一例的图。图7的(A)表示初始状态的图案P。初始状态的图案P成为上部的宽度与下部的宽度大致相等且侧面垂直的形状。图7的(B)表示对初始状态的图案P实施了CR处理和10秒的CVD的情况下的图案P。在实施了CR处理和10秒的CVD的情况下，图案P在上部的宽度和下部的宽度与初始状态大致相等的状态下，高度增加。
如上所述，在本实施方式的基片处理中，通过实施成膜处理和CR处理，能够控制图案P的形状。
接着，说明本实施方式的化学去除(CR，Chemical Removal)处理。图8是表示实施方式的CR处理的流程的一例的图。图8的(A)所示的晶片W在基底层10上设置有SiO2膜。
首先，在设置有SiO2膜的晶片W的表层通过等离子体形成反应层。例如，等离子体处理装置100从气体供给部120导入例如NF3气体、NH3气体、Ar气体等的CR处理中所用的各种气体，并生成等离子体。由此，如图8的(A)所示，生成NHxFy。例如，通过以下的反应生成NH4F、NH4·HF等的NHxFy。
NF3+NH3→NHxFy(NH4F+NH4·HF等)
所生成的NH4F、NH4·HF与SiO2膜如以下那样进行反应，如图8的(B)所示，作为反应层形成(NH4)2SiF6(氟硅酸铵(ammonium fluorosilicate))。以下，将(NH4)2SiF6称为“AFS”。此外，在CR处理中，可以仅通过气体供给来进行AFS的形成。例如，通过供给HF气体和NH3气体，能够形成AFS。AFS在使用等离子体来进行成膜时，反应速度提高。在不使用等离子体来成膜时，能够降低成膜的损伤。
NHxFy+SiO2→(NH4)2SiF6+H2O↑
AFS在温度高于100℃时升华。因此，在形成反应层时，将晶片W控制在100℃以下的规定温度。例如，等离子体处理装置100例如通过控制从加热器电源112向加热器111供给的电力，来控制加热器111的发热量，从而将晶片W控制在100℃以下的规定温度。
接着，对晶片W供给能量来去除反应层。反应层例如利用电子射线、等离子体、热、微波等来对反应层供给能量从而能够去除。例如，如图8的(C)所示，加热晶片W来去除反应层。在本实施方式中，将晶片W加热至100℃以上的规定温度(例如300℃)。由此，产生以下所示的反应而使(NH4)2SiF6升华。由此，能够从晶片W去除膜(例如SiO2膜20)。此外，可以利用电子射线、等离子体、热、微波等供给能量来去除反应层。
(NH4)2SiF6→SiF4+2NH3+2HF
在此，利用等离子体处理装置100，将晶片W加热至例如300℃的情况下，载置台110的温度也变高，直到能够对下一晶片W实施形成AFS的处理为止的时间变长。于是，将AFS形成后的晶片W输送至加热装置200，利用加热装置200将晶片W加热至100℃以上的规定温度(例如300℃)。由此，利用等离子体处理装置100和加热装置200来分别实施基片处理，能够削减处理间的温度升降的时间。作为整体，能够提高基片处理的生产性。此外，在本实施方式中，以利用等离子体处理装置100和加热装置200来实施基片处理的情况为例进行说明，但是本发明不限于此。例如，也可以利用等离子体处理装置100加热晶片W去除反应层。由此，能够通过单一的等离子体处理室102进行基片处理。
CR处理能够以比Si或者SiN的蚀刻率高的蚀刻率去除SiO2。图9是表示实施方式的CR处理的蚀刻量的一例的图。图9表示在导入NF3气体、NH3气体等的气体且改变生成等离子体的等离子体处理时间的情况下的Si、SiN和SiO2的蚀刻量的变化。如图9所示，CR处理能够以比Si或者SiN的蚀刻率高的蚀刻率去除SiO2。
但是，CR处理根据导入处理气体并且生成等离子体形成反应层时的晶片W的温度，要形成的反应层的厚度不同，去除SiO2膜的量变化。图10是说明实施方式的晶片的温度变化所引起的吸附量和脱离量的变化的图。在SiO2膜的表面，NH4F、NH4·HF进行吸附(Adsorption)和脱离(Desorption)。NH4F、NH4·HF的吸附量和脱离量因晶片W的温度而变化。例如，在晶片W的温度为10℃的情况下，吸附量大，脱离量小。在晶片W的温度为50℃的情况下，吸附量和脱离量大致相等。在晶片W的温度为90℃的情况下，吸附量小，脱离量变大。
图11是表示实施方式的晶片的温度变化所引起的蚀刻量的变化的一例的图。图11表示令晶片W的温度为10℃、50℃、90℃时的、与生成反应层的处理时间相应的SiO2膜的蚀刻量的变化。在令晶片W的温度为10℃的情况下，处理时间越长，SiO2膜的蚀刻量越增加。另一方面，在令晶片W的温度为90℃的情况下，几乎不产生蚀刻，即使处理时间变长，SiO2膜的蚀刻量也向零附近推移。
另一方面，在令晶片W的温为50℃的情况下，处理时间短时，SiO2膜的蚀刻量根据处理时间而稍微增加，但是，在处理时间变长时，蚀刻量饱和。在图11的例子中，在晶片W的温度为50℃的情况下，处理时间为40秒以后时，蚀刻量饱和。
由此，在CR处理中，通过控制形成反应层时的晶片W的温度，能够控制去除SiO2膜的量。
另外，CR处理在形成于晶片W的图案P中存在疏密的情况下，即使进行相同的处理，图案P的蚀刻量也会根据图案P的疏密而发生变化。
图12是表示实施方式的图案的疏密所引起的CR处理中的图案的变化的一例的图。图12中并列表示有较密地(dense)形成的线状的图案P的变化和较疏地(iso)形成的线状的图案P的变化。图12的“初始”中表示线状的图案P的初始形状。另外，线状的图案P的宽度表示为L-CD(Line Critical Dimension，线临界尺寸)。另外，表示了线状的图案P的LWR(LineWidth Roughness，线宽粗糙度)、LER(Line Edge Roughness，线边缘粗糙度)。
图12的“CR(10C)：10sec”表示令生成反应层的处理时间中的晶片W的温度为10℃、处理时间为10秒实施了CR处理的情况下的图案P的形状的变化。在“CR(10C)：10sec”中，较密地形成的图案P从初始形状起L-CD变化-6.93nm。另一方面，较疏地形成的图案P从初始形状起L-CD变化-9.13nm。在“CR(10C)：10S”中，较密地形成的图案P和较疏地形成的图案P的L-CD的变化产生-2.2nm的差。
图12的“CR(50C)：120sec”表示令生成反应层的处理时间中的晶片W的温度为50℃、处理时间为120秒实施了CR处理的情况下的图案P的形状的变化。在“CR(50C)：120sec”中，较密地形成的图案P从初始形状起L-CD变化-8.03nm。另一方面，较疏地形成的图案P从初始形状起L-CD变化-8.03nm。在“CR(50C)：120sec中，较密地形成的图案P和较疏地形成的图案P的L-CD的变化没有差。
图13是表示实施方式的图案的疏密所引起的CR处理的图案的变化的一例的图。图13中，关于图12的“CR(10C)：10sec”和“CR(50C)：120sec”，表示较密地(dense)形成的线状的图案P和较疏地(iso)形成的线状的图案P的从初始形状起L-CD的变化(Δ)。在“CR(50C)：120sec”中，较密地形成的图案P和较疏地形成的图案P的L-CD同样地变化，因此，L-CD的变化(Δ)沿着以一比一的正比例表示的虚线L1减少。另一方面，“CR(10C)：10sec”中，较密地形成的图案P和较疏地形成的图案P的L-CD的变化具有差，因此从虚线L1偏离。
如上所述，在CR处理中，在形成于晶片W的SiO2膜11的图案P存在疏密的情况下，即使进行相同的处理，图案P的蚀刻量也会根据图案P的疏密而发生变化。例如，在上述的“CR(10C)：10sec”的CR处理中，较疏地形成的图案P与较密地形成的图案P相比被较多地被蚀刻，较疏地形成的图案P与较密地形成的图案P相比L-CD的变化变大。另外，CR处理中，图案P的蚀刻量根据形成反应层时的晶片W的温度而变化量发生变化。
另外，在CR处理中，因颗粒、晶片W的状态，图案P的蚀刻量发生变化。因此，在CR处理中，为了颗粒的去除、调节晶片W的状态而实施加热、等离子体处理等的前处理。
图14是表示实施方式的预热的有无所引起的CR处理中的图案的变化的一例的图。图14的“基础”表示不实施预热而实施了CR处理的情况。“带预热”表示在实施了将晶片W加热到300℃的预热之后实施了CR处理的情况。图12的“初始”表示较密地(dense)形成的线状的图案P和较疏地(iso)形成的线状的图案P的初始形状。另外，线状的图案P的宽度由L-CD表示。另外，表示有线状的图案P的LWR、LER。
图14的“10deg.C，10sec”中，表示了令生成反应层的处理时间中的晶片W的温度为10℃、处理时间为10秒，对初始形状的图案P实施了CR处理的情况下的图案P的形状、L-CD、LWR、LER。“50deg.C，120sec”中，表示了令生成反应层的处理时间中的晶片W的温度为50℃、处理时间为120秒，对初始形状的图案P实施了CR处理的情况下的图案P的形状、L-CD、LWR、LER。“90deg.C，120sec”表示令生成反应层的处理时间中的晶片W的温度为90℃、处理时间为120秒，对初始形状的图案P实施了CR处理的情况下的图案P的形状、L-CD、LWR、LER。
图15是表示不进行实施方式的预热的CR处理中的L-CD的变化的一例的图。图15的下部中，表示有图14的“基础”所示的不实施预热而实施了CR处理时的较密地(dense)形成的线状的图案P和较疏地(iso)形成的线状的图案P的从初始形状起的L-CD的变化(ΔCD)。另外，图15的图表中，表示有较密地形成的图案P和较疏地形成的图案P的L-CD的变化和L-CD的变化的差。例如，在使处理时间中的晶片W的温度为10℃时，较疏地形成的图案P的ΔCD为13.054nm，较密地形成的图案P的ΔCD为7.366nm，ΔCD的差为5.689nm。另外，在使处理时间中的晶片W的温度为50℃的情况下，较疏地形成的图案P的ΔCD为8.267nm，较密地形成的图案P的ΔCD为6.489nm，ΔCD的差为1.779nm。另外，在使处理时间中的晶片W的温度为90℃的情况下，较疏地形成的图案P的ΔCD为-4.270nm，较密地形成的图案P的ΔCD为-2.143nm，ΔCD的差为-2.127nm。在此，在使处理时间中的晶片W的温度为90℃的情况下，ΔCD成为负值，图案P的宽度稍微增加。
图16是表示进行了实施方式的预热的CR处理中的L-CD的变化的一例的图。图16的下部中，表示有图14的“带预热”所示的在预热后实施了CR处理时的较密地(dense)形成的线状的图案P和较疏地(iso)形成的线状的图案P的从初始形状起的L-CD的变化(ΔCD)。另外，图16的图表中表示有较密地形成的图案P和较疏地形成的图案P的L-CD的变化以及L-CD的变化之差。例如，在使处理时间中的晶片W的温度为10℃的情况下，较疏地形成的图案P的ΔCD为9.130nm，较密地形成的图案P的ΔCD为6.929nm，ΔCD的差为2.201nm。另外，在使处理时间中的晶片W的温度为50℃的情况下，较疏地形成的图案P的ΔCD为8.030nm，较密地形成的图案P的ΔCD为8.033nm，ΔCD的差为-0.003nm。另外，在使处理时间中的晶片W的温度为90℃的情况下，较疏地形成的图案P的ΔCD为-3.180nm，较密地形成的图案P的ΔCD为-1.676nm，ΔCD的差为-1.504n。
如上所述，CR处理中，根据形成反应层时的晶片W的温度，较密地形成的图案P和较疏地形成的图案P的L-CD的变化量发生变化。另外，CR处理中，根据形成反应层时的晶片W的温度，较密地形成的图案P和较疏地形成的图案P的L-CD的变化量之差发生变化。例如，CR处理中，以温度50℃附近为边界，温度越低，较疏地形成的图案与较密地形成的图案P相比L-CD的变化越大。另外，CR处理中，以温度50℃附近为边界，温度越高，较密地形成的图案P和较疏地形成的图案P的L-CD的变化越成为同等程度。由此，CR处理中，通过控制形成反应层时的晶片W的温度，能够分别控制较密地形成的图案P和较疏地形成的图案P的宽度。
另外，CR处理中，在实施了预热的情况下，较密地形成的图案P和较疏地形成的图案P的ΔCD的差变小。但是，通过进行了预热，ΔCD稳定，各CR处理的误差变小，因此，能够高精度地使图案P变化。
如上所述，CR处理中，能够分别控制较密地形成的图案P和较疏地形成的图案P的宽度。由此，在本实施方式的基片处理中，通过实施成膜处理和CR处理，能够控制较密地形成的图案P和较疏地形成的图案P的宽度。
图17是表示实施方式的图案的疏密所引起的图案宽度的变化的一例的图。图17的“初始”表示较密地(dense)形成的线状的图案P和较疏地(iso)形成的线状的图案P的初始形状。另外，线状的图案P的宽度由L-CD表示。另外，还表示有线状的图案P的LWR、LER。
图17的“ALD”中，表示有将ALD实施了30个循环的情况下的图案P的形状的变化。在“ALD”中，较密地形成的图案P从初始形状起L-CD变化5.42nm。另一方面，较疏地形成的图案P从初始形状起L-CD变化4.11nm。在“ALD”中，在较密地形成的图案P和较疏地形成的图案P中，L-CD的变化产生-1.31nm的差。
图17的“ALD+CR”中，表示有将ALD实施了30个循环后，使生成反应层的处理时间为10秒，处理时间中的晶片W的温度为10℃，实施了CR处理的情况下的图案P的形状的变化。在“ALD+CR”中，较密地形成的图案P从初始形状起L-CD变化-3.86nm。另一方面，较疏地形成的图案P从初始形状起L-CD变化-17.64nm。在“ALD+CR”中，在较密地形成的图案P和较疏地形成的图案P中，L-CD的变化产生13.78nm的差。“ALD+CR”能够抑制较密地形成的图案P的L-CD的减少，并且使较疏地形成的图案P的L-CD大幅减少。
图17的“ALD+CR120s”中，表示有将ALD实施了30个循环后，使生成反应层的处理时间为120秒，处理时间中的晶片W的温度为50℃，实施了CR处理的情况下的图案P的形状的变化。在“ALD+CR120s”中，较密地形成的图案P从初始形状起L-CD变化-2.68nm。另一方面，较疏地形成的图案P从初始形状起L-CD变化-4.58nm。在“ALD+CR120s”中，在较密地形成的图案P和较疏地形成的图案P中，L-CD的变化产生1.91nm的差。“ALD+CR120s”能够使较密地形成的图案P和较疏地形成的图案P的L-CD的变化为相同程度。
图18是表示实施方式的图案的疏密所引起的图案的变化的一例的图。图18中表示有较密地(dense)形成的线状的图案P和较疏地(iso)形成的线状的图案P的从初始形状起的L-CD的变化(Δ)。
“ALD30c”表示将ALD实施30个循环的情况下的较密地形成的图案P和较疏地形成的图案P的L-CD的变化(Δ)。在ALD中，大致一样地成膜，因此，较密地形成的图案P和较疏地形成的图案P的L-CD中，L-CD的变化(Δ)沿着以一比一的正比例表示的虚线L1增加。
另外，图18中表示有在“ALD30c”之后，分别实施了“CR60s(50C)”、“CR120s(50C)”、“CR10s(10C)”的情况下的L-CD的变化(Δ)。“CR60s(50C)”表示使生成反应层的处理时间为60秒，处理时间中的晶片W的温度为50℃，实施了CR处理的情况。“CR120s(50C)”表示使生成反应层的处理时间为120秒，处理时间中的晶片W的温度为50℃，实施了CR处理的情况。“CR10s(10C)”表示使生成反应层的处理时间为10秒，处理时间中的晶片W的温度为10℃，实施了CR处理的情况。
在“CR60s(50C)”和“CR120s(50C)”中，较密地形成的图案P和较疏地形成的图案P的L-CD沿着虚线L1减少。
另一方面，在“CR10s(10C)”中，较疏地形成的图案P与较密地形成的图案P相比，L-CD的变化变大。
图19是表示实施方式的图案的疏密所引起的图案的变化的另一例的图。图19中表示有较密地(dense)形成的线状的图案P和较疏地(iso)形成的线状的图案P的从初始形状起的L-CD的变化(Δ)。
“ALD60c”表示将ALD实施了60个循环的情况下的较密地形成的图案P和较疏地形成的图案P的L-CD的变化(Δ)。在ALD中，较密地形成的图案P和较疏地形成的图案P的L-CD沿着虚线L1增加。
另外，图19中表示有在“ALD60c”之后，分别实施了“CR60s(50C)”、“CR120s(50C)”、“CR10s(10C)”、“CR20s(10C)”的情况下的L-CD的变化(Δ)。“CR60s(50C)”、“CR120s(50C)”和“CR10s(10C)”表示实施了与图18中说明的同样的CR处理的情况。“CR20s(10C)”表示使生成反应层的处理时间为20秒，处理时间中的晶片W的温度为10℃，实施了CR处理的情况。
“CR20s(10C)”中，与“CR10s(10C)”的情况相比，较疏地形成的图案P的变化比较密地形成的图案P的变化大。
如上所述，通过实施成膜处理和CR处理，能够分别控制较密地形成的图案P和较疏地形成的图案P的宽度。
另外，通过实施成膜处理和CR处理，线状的图案P的LWR、LER得到改善。
图20是说明实施方式的线状的图案的LWR、LER的改善的图。图20的(A)表示线状的图案P。在成膜处理中，形成与图案P同种的膜。例如，在图案P形成于SiO2膜的情况下，在成膜处理中，通过CVD成膜SiO2。在CVD中，在图案P之间的宽度较宽处成膜较多，在图案P之间的宽度较窄处成膜较少。由此，如图20的(B)所示，线状的图案P中的侧面的凹凸减轻。但是，图案P间的宽度因成膜而变狭窄。于是，对线状的图案P实施CR处理。例如，使在生成反应层时的晶片W的温度为50℃来实施CR处理。CR处理中，被各向同性地蚀刻。由此，如图20的(C)所示，能够使图案P间的宽度返回至与当初相等。通过反复实施该图20的(A)～(C)所示的成膜处理和CR处理，线状的图案P的LWR、LER得到改善。
图21表示通过进行实施方式的成膜处理和CR处理而产生的LWR、LER的变化的一例的图。图21的“初始”表示线状的图案P的初始形状。另外，线状的图案P的宽度由L-CD表示。另外，还表示有线状的图案P的LWR、LER。
另外，图21中表示有作为成膜处理将ALD、QALD、CVD的任意者与CR处理分别组合来实施一次的情况下的图案P的形状的变化和L-CD、LWR、LER。LWR、LER在ALD、QALD、CVD的任意者的情况下都降低，得到改善。虽然在成膜处理和CR处理实施一次时，LWR、LER所改善的值较小，但是通过将成膜处理和CR处理反复实施，能够改善LWR、LER。
此外，在本实施方式的基片处理中，以在晶片W作为掩模形成SiO2等的含硅膜，在含硅膜形成同种的含硅膜(SiO2)的情况为例进行了说明，但是，本发明不限于此。掩模不限于SiO2膜，也可以为SiN膜等的硬掩模。例如，晶片W中作为掩模设置有SiN等的含硅膜，可以在该含硅膜形成图案P。另外，在成膜处理中，可以在SiN等的含硅膜成膜SiO2等的不同种类的含硅膜。另外，在基片处理中，可以形成含硅膜、有机膜等的膜。
另外，在本实施方式的基片处理中，也可以在掩模上成膜SiO2、SiN等的含硅膜、有机膜等的膜。
如上所述，本实施方式的基片处理能够控制图案P的形状，因此，通过作为掩模使用图案P来进行蚀刻，能够控制作为蚀刻对象的膜的形状。
图22是表示使用了实施方式的基片处理的蚀刻处理的一例的图。如图22的(A)所示，晶片W在基底层10上形成Pad-Ox层30。Pad-Ox层30例如是作为阻止层的SiO2膜。在Pad-Ox层30上形成有SiN层31。在SiN层31上形成有氧化硅层(Ox)32。在氧化硅层(Ox)32上形成有SiN层33。在SiN层33形成有图案P。
例如，如图22的(B)所示，作为掩模使用SiN层33，对晶片W的氧化硅层32进行蚀刻。
接着，进行实施方式的成膜处理和CR处理。在图22的(C)中，通过成膜处理，成膜SiO2等的含硅膜34。由此，能够控制在Pad-Ox层30和SiN层31的蚀刻中作为掩模而使用的氧化硅层32和SiN层33的形状。并且，能够改善图案P的LWR、LER。
然后，如图22的(D)所示，作为掩模使用形成有图案P的氧化硅层32和SiN层33，对晶片W的Pad-Ox层30和SiN层31进行蚀刻。由此，实施方式的基片处理能够控制形成于Pad-Ox层30和SiN层31的图案P。
接着，简单地说明本实施方式的基片处理的流程。图23是表示实施方式的基片处理的流程的一例的流程图。晶片W在实施基片处理时，由输送机构输送并被提供到加热装置200和等离子体处理装置100。晶片W上形成例如如图3的(A)所示的掩模(参照图3的SiO2膜11)。
在晶片W的掩模上形成膜(步骤S10)。例如，等离子体处理装置100通过ALD在晶片W上形成SiO2膜20(参照图3的(B))。
接着，为了调节晶片W的状态而实施加热、等离子体处理、抑制剂吸附等的前处理(步骤S11)。例如，等离子体处理装置100从加热器电源112对加热器111供给电力来对晶片W进行预热。
接着，将晶片W控制在100℃以下的规定温度，使得反应层(例如AFS)不升华(步骤S12)。例如，等离子体处理装置100控制从加热器电源112对加热器111供给的电力来控制加热器111的发热量，将晶片W控制在100℃以下的规定温度。规定温度根据图案P的形状的控制方式来设定。例如，在晶片W的温度在50℃附近的情况下，与晶片W的温度比50℃低的温度(例如，10℃)的情况相比，SiO2膜的蚀刻量变小。在要对SiO2膜高精度地进行蚀刻的情况下，将晶片W的温度控制在50℃附近。另外，例如，在形成于晶片W的图案P存在疏密时，在晶片W的温度为50℃附近的情况下，与晶片W的温度比50℃低的温度(例如，10℃)的情况相比，疏密的图案P的L-CD的变化(ΔCD)的差变小。在要高精度地控制疏密的图案P的L-CD的情况下，将晶片W的温度控制在50℃附近。
接着，在晶片W的表层形成反应层(步骤S13)。例如，等离子体处理装置100从气体供给部120导入NF3气体、NH3气体、Ar气体等的CR处理所用的各种气体并且生成等离子体。由此，在晶片W上形成AFS的层。
接着，通过加热晶片W使反应层(AFS)升华，来去除反应层(步骤S14)。例如，将晶片W输送到加热装置200，利用加热装置200将晶片W加热到100℃以上的规定温度(例如，300℃)。由此，能够从晶片W去除SiO2膜20。
此外，在本实施方式的基片处理中，例示了将步骤S10～S14实施一次的流程，但是，也可以根据需要，将步骤S10～S14反复实施多次。
另外，基片处理还可以包括对晶片W进行蚀刻的蚀刻处理。蚀刻处理可以在将图案P的形状控制为所希望的状态之后执行。例如，通过将步骤S10～S14实施一次而使图案P的形状成为所希望的状态的情况下，蚀刻处理在步骤S14之后执行。
如上所述，在本实施方式的基片处理中，在设置有掩模的基片(晶片W)的掩模上形成膜。接着，在基片处理中，在膜的表层形成反应层。接着，在基片处理中，对反应层供给能量来去除反应层。由此，本实施方式的基片处理能够将形成于基片的图案P控制为所希望的状态。
另外，在基片处理中，在图案P的上部侧形成比下部侧多的含硅膜的情况下，通过CVD、QALD的任一者、或者包含任意者的多个组合来形成含硅膜，在图案P的上部侧和下部侧相同程度地形成含硅膜的情况下，通过ALD进行成膜。由此，本实施方式的基片处理能够控制图案P的形状。
另外，在基片处理中，将成膜的步骤、形成的步骤和去除的步骤依次反复执行多个循环。由此，本实施方式的基片处理能够改善图案P的LWR、LER。
以上，对实施方式进行了说明，但是，说明书公开的实施方式在所有的方面都是例示而不应认为是限制性的。实际上，上述的实施方式能够以各种的方式实现。另外，上述的实施方式在不脱离权利要求及其主旨的情况下，可以以各种方式省略、置换、改变。
例如，在实施方式中，以处理对象的基片是半导体晶片的情况为例进行了说明，但是，本发明不限于此。处理对象的基片也可以为剥离基片等其他的基片。
另外，在实施方式中，以等离子体处理装置100是ICP型的等离子体处理装置的情况为例进行了说明，但是，本发明不限于此。等离子体处理装置100可以为任意的形式的等离子体处理装置。例如，等离子体处理装置100可以为电容耦合型平行平板的等离子体处理装置。另外，等离子体处理装置100也可以为将微波等离子体、磁控管等离子体、远程源所生成的富自由基等离子体，经由配管等供给到处理室102的远程源型等的等离子体处理装置。
另外，在实施方式中，以利用加热器进行晶片W的加热的情况为例进行了说明，但是，本发明不限于此。例如，只要能够加热晶片W，也可以使用任意的加热方式。例如，可以利用等离子体、红外线灯、电子射线照射等来加热晶片W。
另外，在实施方式中，利用等离子体处理装置100和加热装置200实施基片处理的情况为例进行了说明，但是，本发明不限于此。实施方式的基片处理也可以组合等离子体处理装置100、加热装置200以外的装置来实施。
附图标记说明
10 Si层
11 SiO2膜
20 SiO2膜
100 等离子体处理装置
200 加热装置
P 图案
W 晶片

Claims (12)

1.一种基片处理方法，其特征在于，包括：
提供具有掩模的基片的步骤；
在所述掩模上形成膜的步骤；
在所述膜的表层形成反应层的步骤；和
对所述反应层供给能量来去除所述反应层的步骤。
2.如权利要求1所述的基片处理方法，其特征在于：
在所述形成反应层的步骤中，根据要形成的反应层的厚度来设定所述基片的温度。
3.如权利要求1或2所述的基片处理方法，其特征在于：
所述形成膜的步骤通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)中的任一者或者多者的组合来形成含硅膜。
4.如权利要求1～3中任一项所述的基片处理方法，其特征在于：
所述掩模具有图案，
所述形成膜的步骤，在所述图案的上部侧形成比下部侧多的含硅膜的情况下，通过CVD、QALD(Quasi-ALD)中的任一者或者包含任意者的多者的组合来形成含硅膜，在所述图案的上部侧和下部侧形成相同程度的含硅膜的情况下，通过ALD来形成膜。
5.如权利要求1～4中任一项所述的基片处理方法，其特征在于：
所述掩模包含较密和较疏的图案，
所述形成反应层的步骤，通过控制形成所述反应层时的所述基片的温度，来控制较密地形成的图案和较疏地形成的图案的图案宽度。
6.如权利要求1～5中任一项所述的基片处理方法，其特征在于：
所述形成膜的步骤、所述形成反应层的步骤和所述去除的步骤依次反复多个循环。
7.如权利要求1～6中任一项所述的基片处理方法，其特征在于：
所述掩模是硬掩模。
8.如权利要求1～7中任一项所述的基片处理方法，其特征在于：
所述掩模由SiO2形成。
9.如权利要求1～8中任一项所述的基片处理方法，其特征在于：
所述基片的所述掩模设置在被蚀刻膜上，
所述基片处理方法还包括在所述形成反应层的步骤之后且所述去除反应层的步骤之前，或者所述去除反应层的步骤之后，蚀刻所述被蚀刻膜的步骤。
10.一种基片处理系统，其特征在于，包括：
能够配置具有掩模的基片的处理室；
对所述处理室内分别供给成膜用的气体和反应层形成用的气体的气体供给部；
能够对所述处理室内供给能量的能量供给部；和
控制部，其进行控制，使得从所述气体供给部供给所述成膜用的气体来在所述掩模上形成膜，从所述气体供给部供给所述反应层形成用的气体来在所述膜的表层形成反应层，从所述能量供给部对所述反应层供给能量来去除所述反应层。
11.如权利要求10所述的基片处理系统，其特征在于：
作为所述处理室，设置有第1处理室和第2处理室，
在所述第1处理室中在所述掩模上形成膜，在所述第2处理室中去除所述反应层。
12.如权利要求10或11所述的基片处理系统，其特征在于：
作为所述处理室，设置有第1处理室和第2处理室，
在所述第1处理室中形成所述反应层，在所述第2处理室中去除所述反应层。
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