KR20210097045A - 에칭 방법, 기판 처리 장치, 및 기판 처리 시스템 - Google Patents

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KR20210097045A
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히로나리 사사가와
마주 도무라
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도쿄엘렉트론가부시키가이샤
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Abstract

본 발명은, 마스크의 에칭에 대하여 기판 내의 영역의 에칭 선택성을 높여, 상기 영역에 형성되는 개구의 수직성을 높이는 기술을 제공하는 것을 목적으로 한다.
예시적 실시형태에 따른 에칭 방법은, 기판의 표면 상에 막을 형성하는 공정을 포함한다. 기판은, 적어도 부분적으로 산화실리콘으로 형성된 영역 및 마스크를 갖는다. 마스크는, 기판의 영역 상에 설치되어 있고, 상기 영역을 부분적으로 노출시키는 개구를 제공하고 있다. 막은, 기판의 영역의 재료와 동종의 재료로 형성된다. 막은, 개구를 구획하는 측벽면의 형상을 수직인 형상으로 보정하도록 형성된다. 에칭 방법은, 기판의 영역을 에칭하는 공정을 더 포함한다.

Description

에칭 방법, 기판 처리 장치, 및 기판 처리 시스템{ETCHING METHOD, SUBSTRATE PROCESSING APPARATUS, AND SUBSTRATE PROCESSING SYSTEM}
본 개시의 예시적 실시형태는, 에칭 방법, 기판 처리 장치 및 기판 처리 시스템에 관한 것이다.
기판 내의 막에 개구를 형성하기 위해 플라즈마 에칭이 이용되고 있다. 특허문헌 1은, 실리콘산화막의 플라즈마 에칭을 개시하고 있다. 실리콘산화막은, 플루오로카본 가스로 형성된 플라즈마로부터의 화학종에 의해 에칭된다. 실리콘산화막의 에칭 중에, 플루오로카본이 개구를 구획하는 측벽면 상에 퇴적되어, 실리콘산화막의 가로 방향으로의 에칭을 억제한다.
[특허문헌 1] 일본 특허 공개 제2019-050305호 공보
본 개시는, 마스크의 에칭에 대하여 기판 내의 영역의 에칭 선택성을 높여, 상기 영역에 형성되는 개구의 수직성을 높이는 기술을 제공한다.
하나의 예시적 실시형태에 있어서, 에칭 방법이 제공된다. 에칭 방법은, 기판의 표면 상에 막을 형성하는 공정을 포함한다. 기판은, 적어도 부분적으로 산화실리콘으로 형성된 영역 및 마스크를 갖는다. 마스크는, 기판의 영역 상에 설치되어 있고, 상기 영역을 부분적으로 노출시키는 개구를 제공하고 있다. 막은, 기판의 영역의 재료와 동종의 재료로 형성된다. 에칭 방법은, 기판의 영역을 에칭하는 공정을 더 포함한다. 막은, 영역을 에칭하는 공정에 있어서 상기 영역에 형성되는 개구의 수직성을 높이도록 마스크의 형상을 보정한다.
하나의 예시적 실시형태에 따르면, 마스크의 에칭에 대하여 기판 내의 영역의 에칭 선택성을 높여, 상기 영역에 형성되는 개구의 수직성을 높이는 것이 가능해진다.
도 1은 하나의 예시적 실시형태에 따른 에칭 방법의 흐름도이다.
도 2는 일례의 기판의 부분 확대 단면도이다.
도 3은 하나의 예시적 실시형태에 따른 기판 처리 장치를 개략적으로 나타낸 도면이다.
도 4는 하나의 예시적 실시형태에 따른 기판 처리 장치에 있어서의 정전 척의 확대 단면도이다.
도 5는 하나의 예시적 실시형태에 따른 에칭 방법에 있어서 이용될 수 있는 성막 방법의 흐름도이다.
도 6의 (a)는 전구체층이 형성된 후의 상태에 있어서의 일례의 기판의 부분 확대 단면도이고, 도 6의 (b)는 막(PF)이 형성된 후의 상태에 있어서의 일례의 기판의 부분 확대 단면도이다.
도 7의 (a)는 도 1에 도시된 에칭 방법의 공정 ST2의 예를 설명하기 위한 도면이고, 도 7의 (b)는 공정 ST2의 실행 후의 상태에 있어서의 일례의 기판의 부분 확대 단면도이다.
도 8은 하나의 예시적 실시형태에 따른 기판 처리 시스템을 나타낸 도면이다.
이하, 여러 가지 예시적 실시형태에 대해서 설명한다.
하나의 예시적 실시형태에 있어서, 에칭 방법이 제공된다. 에칭 방법은, 기판의 표면 상에 막을 형성하는 공정을 포함한다. 기판은, 적어도 부분적으로 산화실리콘으로 형성된 영역 및 마스크를 갖는다. 마스크는, 기판의 영역 상에 설치되어 있고, 상기 영역을 부분적으로 노출시키는 개구를 제공하고 있다. 막은, 기판의 영역의 재료와 동종의 재료로 형성된다. 에칭 방법은, 기판의 영역을 에칭하는 공정을 더 포함한다. 막은, 영역을 에칭하는 공정에 있어서 상기 영역에 형성되는 개구의 수직성을 높이도록 마스크의 형상을 보정한다.
상기 실시형태의 에칭 방법에서는, 기판 상에 형성된 막이, 영역의 에칭의 개시시에 마스크를 보호한다. 따라서, 상기 실시형태의 에칭 방법에 따르면, 마스크의 에칭에 대한 기판의 영역의 에칭 선택성을 높일 수 있다. 또한, 마스크의 형상이 막에 의해 보정되기 때문에, 에칭에 의해 영역에 형성되는 개구의 수직성이 높아진다.
하나의 예시적 실시형태에 있어서, 막은, 기판의 상단으로부터 개구의 깊이 방향을 따라 그 두께가 감소하도록 형성되어도 좋다.
하나의 예시적 실시형태에 있어서, 막을 형성하는 공정과 영역을 에칭하는 공정이 교대로 반복되어도 좋다.
하나의 예시적 실시형태에 있어서, 막을 형성하는 공정은, 제1 가스를 기판에 공급함으로써 기판 상에 전구체층을 형성하는 공정과, 제2 가스를 전구체층에 공급함으로써 전구체층으로부터 막을 형성하는 공정을 포함하고 있어도 좋다.
하나의 예시적 실시형태에 있어서, 기판의 영역은, 실리콘산화막을 포함하고 있어도 좋다. 하나의 예시적 실시형태에 있어서, 기판의 영역은, 교대로 적층된 하나 이상의 실리콘산화막과 하나 이상의 실리콘질화막을 포함하고 있어도 좋다. 하나의 예시적 실시형태에 있어서, 기판의 영역은, 교대로 적층된 하나 이상의 실리콘산화막과 하나 이상의 다결정 실리콘막을 포함하고 있어도 좋다. 하나의 예시적 실시형태에 있어서, 기판의 영역은, 적층된 하나 이상의 실리콘산화막, 하나 이상의 실리콘질화막, 및 하나 이상의 다결정 실리콘막을 포함하고 있어도 좋다.
하나의 예시적 실시형태에 있어서, 마스크는, 실리콘, 탄소 함유 재료, 또는 금속 함유 재료로 형성되어도 좋다.
다른 예시적 실시형태에 있어서는, 기판 처리 장치가 제공된다. 기판 처리 장치는, 챔버, 가스 공급부, 및 제어부를 구비한다. 가스 공급부는, 챔버 내에 가스를 공급하도록 구성되어 있다. 제어부는, 기판 상에 막을 형성하기 위해 챔버 내에 가스를 공급하도록 가스 공급부를 제어한다. 기판은, 적어도 부분적으로 산화실리콘으로 형성된 영역 및 마스크를 갖는다. 막은, 기판의 영역의 재료와 동종의 재료로 형성된다. 막은, 마스크의 형상을 보정함으로써 에칭에 의해 영역에 형성되는 개구의 수직성을 높이도록 형성된다. 제어부는, 기판의 영역을 에칭하기 위해 챔버 내에 가스를 공급하도록 가스 공급부를 제어한다.
또 다른 예시적 실시형태에 있어서는, 기판 처리 시스템이 제공된다. 기판 처리 시스템은, 성막 장치 및 기판 처리 장치를 구비한다. 성막 장치는, 기판 상에 막을 형성하도록 구성되어 있다. 기판은, 적어도 부분적으로 산화실리콘으로 형성된 영역 및 마스크를 갖는다. 막은, 기판의 영역의 재료와 동종의 재료로 형성된다. 막은, 마스크의 형상을 보정함으로써 에칭에 의해 영역에 형성되는 개구의 수직성을 높이도록 형성된다. 기판 처리 장치는, 기판의 영역을 에칭하도록 구성되어 있다.
이하, 도면을 참조하여 여러 가지 예시적 실시형태에 대해서 상세히 설명한다. 또한, 각 도면에 있어서 동일하거나 또는 상당하는 부분에 대해서는 동일한 부호를 붙이는 것으로 한다.
도 1은 하나의 예시적 실시형태에 따른 에칭 방법의 흐름도이다. 도 1에 도시된 에칭 방법(이하, 「방법(MT)」이라고 함)은, 기판 내의 영역을 에칭하기 위해 실행된다. 도 2는 일례의 기판의 부분 확대 단면도이다. 도 2에 도시된 기판(W)은, 영역(RE) 및 마스크(MK)를 갖는다. 기판(W)은, 하지 영역(UR)를 더 갖고 있어도 좋다.
영역(RE)은, 방법(MT)에 있어서 에칭되는 영역이다. 도 2에 도시된 기판(W)에 있어서, 영역(RE)은, 하지 영역(UR) 상에 마련되어 있다. 마스크(MK)는, 영역(RE) 상에 설치되어 있다. 마스크(MK)는, 패터닝되어 있다. 즉, 마스크(MK)는, 영역(RE)을 부분적으로 노출시키는 하나 이상의 개구(OP)를 제공하고 있다. 마스크(MK)가 제공하는 개구(OP)의 폭은, 예컨대 100 ㎚ 이하일 수 있다.
영역(RE)은, 적어도 부분적으로 산화실리콘으로 형성되어 있다. 기판(W)의 제1 예에 있어서, 영역(RE)은, 실리콘산화막을 포함하고 있어도 좋다. 기판(W)의 제1 예에 있어서, 영역(RE)은, 단일 실리콘산화막으로 형성되어 있어도 좋다. 기판(W)의 제2 예에 있어서, 영역(RE)은, 교대로 적층된 하나 이상의 실리콘산화막과 하나 이상의 실리콘질화막을 포함하고 있어도 좋다. 기판(W)의 제2 예에 있어서, 영역(RE)은, 단일 실리콘산화막과 단일 실리콘질화막을 포함하고 있어도 좋다. 단일 실리콘질화막은, 단일 실리콘산화막과 마스크(MK) 사이에 설치될 수 있다. 기판(W)의 제3 예에 있어서, 영역(RE)은, 교대로 적층된 하나 이상의 실리콘산화막과 하나 이상의 다결정 실리콘막을 포함하고 있어도 좋다. 기판(W)의 제4 예에 있어서, 영역(RE)은, 적층된 하나 이상의 실리콘산화막, 하나 이상의 실리콘질화막, 및 하나 이상의 다결정 실리콘막을 포함하고 있어도 좋다.
마스크(MK)는, 후술하는 공정 ST2에 있어서 마스크(MK)에 대하여 영역(RE)이 선택적으로 에칭되는 한, 임의의 재료로 형성될 수 있다. 마스크(MK)는, 실리콘, 탄소 함유 재료, 또는 금속 함유 재료로 형성될 수 있다. 마스크(MK)에 포함되는 실리콘은, 예컨대 다결정 실리콘 또는 비정질 실리콘이다. 마스크(MK)에 포함되는 탄소 함유 재료는, 예컨대 비정질 카본 또는 스핀온 카본 재료이다. 마스크(MK)에 포함되는 금속 함유 재료는, 예컨대 텅스텐, 텅스텐 카바이드, 또는 질화티탄이다.
일 실시형태에 있어서, 방법(MT)은, 기판 처리 장치를 이용하여 실행된다. 도 3은 하나의 예시적 실시형태에 따른 기판 처리 장치를 개략적으로 나타낸 도면이다. 도 3에 도시된 기판 처리 장치는, 용량 결합형 플라즈마 처리 장치(1)이다.
플라즈마 처리 장치(1)는, 챔버(10)를 구비하고 있다. 챔버(10)는, 그 안에 내부 공간(10s)을 제공하고 있다. 챔버(10)의 중심 축선은, 연직 방향으로 연장되는 축선(AX)이다. 일 실시형태에 있어서, 챔버(10)는, 챔버 본체(12)를 포함하고 있다. 챔버 본체(12)는, 대략 원통 형상을 갖고 있다. 내부 공간(10s)은, 챔버 본체(12) 내에 제공되어 있다. 챔버 본체(12)는, 예컨대 알루미늄으로 구성되어 있다. 챔버 본체(12)는, 전기적으로 접지되어 있다. 챔버 본체(12)의 내벽면 상에는, 내부식성을 갖는 막이 설치되어 있다. 내부식성을 갖는 막은, 산화알루미늄, 산화이트륨과 같은 세라믹으로 형성된 막일 수 있다.
챔버 본체(12)의 측벽에는, 통로(12p)가 형성되어 있다. 기판(W)은, 내부 공간(10s)과 챔버(10) 외부 사이에서 반송될 때에, 통로(12p)를 통과한다. 통로(12p)는, 게이트 밸브(12g)에 의해 개폐 가능하게 되어 있다. 게이트 밸브(12g)는, 챔버 본체(12)의 측벽을 따라 설치되어 있다.
플라즈마 처리 장치(1)는, 기판 지지기(16)를 더 구비하고 있다. 기판 지지기(16)는, 챔버(10) 내에서 기판(W)을 지지하도록 구성되어 있다. 기판(W)은, 대략 원반 형상을 가질 수 있다. 기판 지지기(16)는, 지지체(15)에 의해 지지되어 있다. 지지체(15)는, 챔버 본체(12)의 바닥부로부터 위쪽으로 연장되어 있다. 지지체(15)는, 대략 원통 형상을 갖고 있다. 지지체(15)는, 석영과 같은 절연 재료로 형성되어 있다.
기판 지지기(16)는, 하부 전극(18) 및 정전 척(20)을 포함하고 있다. 기판 지지기(16)는, 전극 플레이트(19)를 더 포함하고 있어도 좋다. 전극 플레이트(19)는, 알루미늄과 같은 도전성 재료로 형성되어 있다. 전극 플레이트(19)는 대략 원반 형상을 갖고 있고, 그 중심 축선은 축선(AX)이다. 하부 전극(18)은, 전극 플레이트(19) 상에 설치되어 있다. 하부 전극(18)은, 알루미늄과 같은 도전성 재료로 형성되어 있다. 하부 전극(18)은 대략 원반 형상을 갖고 있고, 그 중심 축선은 축선(AX)이다. 하부 전극(18)은, 전극 플레이트(19)에 전기적으로 접속되어 있다.
하부 전극(18) 내에는 유로(18f)가 형성되어 있다. 유로(18f)는, 열교환 매체(예컨대 냉매)용 유로이다. 유로(18f)에는, 열교환 매체의 공급 장치(예컨대, 칠러 유닛)가 접속되어 있다. 이 공급 장치는, 챔버(10)의 외부에 설치되어 있다. 유로(18f)에는, 공급 장치로부터 배관(23a)을 통해 열교환 매체가 공급된다. 유로(18f)에 공급된 열교환 매체는, 배관(23b)을 통해 공급 장치로 복귀된다. 열교환 매체의 공급 장치는, 플라즈마 처리 장치(1)의 온도 조정 기구를 구성한다.
도 4는 하나의 예시적 실시형태에 따른 기판 처리 장치 있어서의 정전 척의 확대 단면도이다. 이하, 도 3 및 도 4를 참조한다. 정전 척(20)은, 하부 전극(18) 상에 설치되어 있다. 정전 척(20)의 상면 위에는 기판(W)이 배치된다. 정전 척(20)은, 본체(20m) 및 전극(20e)을 갖는다. 본체(20m)는 유전체로 형성되어 있다. 정전 척(20) 및 본체(20m) 각각은, 대략 원반 형상을 갖고 있고, 그 중심 축선은 축선(AX)이다. 전극(20e)은, 막형의 전극이며, 본체(20m) 내에 설치되어 있다. 전극(20e)은, 스위치(20s)를 통해 직류 전원(20p)에 접속되어 있다. 직류 전원(20p)으로부터의 전압이 전극(20e)에 인가되면, 정전 척(20)과 기판(W) 간에 정전 인력이 발생한다. 발생한 정전 인력에 의해, 기판(W)은, 정전 척(20)으로 끌어당겨져, 정전 척(20)에 의해 유지된다.
기판 지지기(16)는, 하나 이상의 히터(HT)를 갖고 있어도 좋다. 하나 이상의 히터(HT) 각각은 저항 가열 소자일 수 있다. 플라즈마 처리 장치(1)는, 히터 컨트롤러(HC)를 더 구비할 수 있다. 하나 이상의 히터(HT) 각각은 히터 컨트롤러(HC)로부터 개별로 부여되는 전력에 따라 발열한다. 그 결과, 기판 지지기(16) 상의 기판(W)의 온도가 조정된다. 하나 이상의 히터(HT)는, 플라즈마 처리 장치(1)의 온도 조정 기구를 구성한다. 일 실시형태에 있어서는, 기판 지지기(16)는, 복수의 히터(HT)를 갖고 있다. 복수의 히터(HT)는, 정전 척(20) 내에 설치되어 있어도 좋다.
기판 지지기(16)의 주연부 상에는, 기판(W)의 에지를 둘러싸도록, 에지링(ER)이 배치된다. 기판(W)은, 정전 척(20) 위 또한 에지링(ER)에 의해 둘러싸인 영역 내에 배치된다. 에지링(ER)은, 기판(W)에 대한 플라즈마 처리의 면내 균일성을 향상시키기 위해 이용된다. 에지링(ER)은, 실리콘, 탄화실리콘, 또는 석영으로 형성될 수 있다.
플라즈마 처리 장치(1)는, 가스 공급 라인(25)을 더 구비할 수 있다. 가스 공급 라인(25)은, 가스 공급 기구로부터의 전열 가스(예컨대 He 가스)를, 정전 척(20)의 상면과 기판(W)의 이면(하면) 사이의 간극에 공급한다.
플라즈마 처리 장치(1)는, 통형부(28) 및 절연부(29)를 더 구비할 수 있다. 통형부(28)는, 챔버 본체(12)의 바닥부로부터 위쪽으로 연장되어 있다. 통형부(28)는, 지지체(15)의 외주를 따라 연장되어 있다. 통형부(28)는, 도전성 재료로 형성되어 있고, 대략 원통 형상을 갖고 있다. 통형부(28)는, 전기적으로 접지되어 있다. 절연부(29)는, 통형부(28) 상에 마련되어 있다. 절연부(29)는, 절연성을 갖는 재료로 형성되어 있다. 절연부(29)는, 예컨대 석영과 같은 세라믹으로 형성되어 있다. 절연부(29)는, 대략 원통 형상을 갖고 있다. 절연부(29)는, 전극 플레이트(19)의 외주, 하부 전극(18)의 외주, 및 정전 척(20)의 외주를 따라 연장되어 있다.
플라즈마 처리 장치(1)는, 상부 전극(30)을 더 구비하고 있다. 상부 전극(30)은, 기판 지지기(16)의 위쪽에 설치되어 있다. 상부 전극(30)은, 부재(32)를 통해, 챔버 본체(12)의 상부에 지지되어 있다. 부재(32)는, 절연성을 갖는 재료로 형성되어 있다. 상부 전극(30)과 부재(32)는, 챔버 본체(12)의 상부 개구를 폐쇄하고 있다.
상부 전극(30)은, 상판(34) 및 지지체(36)를 포함할 수 있다. 상판(34)의 하면은, 내부 공간(10s) 측의 하면이며, 내부 공간(10s)을 구획하고 있다. 상판(34)은, 주울열이 적은 저저항의 도전체 또는 반도체로 형성될 수 있다. 일 실시형태에 있어서는, 상판(34)은, 실리콘으로 형성되어 있다. 상판(34)에는, 복수의 가스 토출 구멍(34a)이 형성되어 있다. 복수의 가스 토출 구멍(34a)은, 상판(34)을 그 판두께 방향으로 관통하고 있다.
지지체(36)는, 상판(34)을 착탈 가능하게 지지한다. 지지체(36)는, 알루미늄과 같은 도전성 재료로 형성된다. 지지체(36)의 내부에는, 가스 확산실(36a)이 마련되어 있다. 지지체(36)에는, 복수의 가스 구멍(36b)이 형성되어 있다. 복수의 가스 구멍(36b)은, 가스 확산실(36a)로부터 아래쪽으로 연장되어 있다. 복수의 가스 구멍(36b)은, 복수의 가스 토출 구멍(34a)으로 각각 연통하고 있다. 지지체(36)에는, 가스 도입구(36c)가 형성되어 있다. 가스 도입구(36c)는, 가스 확산실(36a)에 접속되어 있다. 가스 도입구(36c)에는, 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는, 밸브군(41), 유량 제어기군(42), 및 밸브군(43)을 통해, 가스 소스군(40)이 접속되어 있다. 가스 소스군(40), 밸브군(41), 유량 제어기군(42), 및 밸브군(43)은, 가스 공급부(GS)를 구성하고 있다. 가스 소스군(40)은, 복수의 가스 소스를 포함하고 있다. 가스 소스군(40)의 복수의 가스 소스는, 방법(MT)에서 이용되는 복수의 가스 소스를 포함하고 있다. 방법(MT)에서 이용되는 하나 이상의 가스가 액체로부터 형성되는 경우에는, 복수의 가스 소스는, 각각이 액체 소스 및 기화기를 갖는 하나 이상의 가스 소스를 포함한다. 밸브군(41) 및 밸브군(43) 각각은 복수의 개폐 밸브를 포함하고 있다. 유량 제어기군(42)은, 복수의 유량 제어기를 포함하고 있다. 유량 제어기군(42)의 복수의 유량 제어기 각각은 매스 플로우 컨트롤러 또는 압력 제어식 유량 제어기이다. 가스 소스군(40)의 복수의 가스 소스 각각은 밸브군(41)의 대응하는 개폐 밸브, 유량 제어기군(42)의 대응하는 유량 제어기, 및 밸브군(43)의 대응하는 개폐 밸브를 통해, 가스 공급관(38)에 접속되어 있다.
플라즈마 처리 장치(1)는, 배플 부재(48)를 더 구비하고 있어도 좋다. 배플 부재(48)는, 통형부(28)와 챔버 본체(12)의 측벽 사이에 설치되어 있다. 배플 부재(48)는, 판형의 부재일 수 있다. 배플 부재(48)는, 예컨대, 알루미늄으로 형성된 부재의 표면 상에 내부식성을 갖는 막을 형성함으로써 구성된다. 내부식성을 갖는 막은, 산화이트륨과 같은 세라믹으로 형성된 막일 수 있다. 배플 부재(48)에는, 복수의 관통 구멍이 형성되어 있다. 배플 부재(48)의 아래쪽, 또한, 챔버 본체(12)의 바닥부에는, 배기구(12e)가 마련되어 있다. 배기구(12e)에는, 배기관(52)을 통해 배기 장치(50)가 접속되어 있다. 배기 장치(50)는, 압력 조정 밸브 및 터보 분자 펌프와 같은 진공 펌프를 갖고 있다.
플라즈마 처리 장치(1)는, 고주파 전원(61)을 더 구비하고 있다. 고주파 전원(61)은, 플라즈마 생성용 고주파 전력(HF)을 발생하는 전원이다. 고주파 전력(HF)은, 제1 주파수를 갖는다. 제1 주파수는 예컨대 27∼100 MHz 범위 내의 주파수이다. 고주파 전원(61)은, 고주파 전력(HF)을 하부 전극(18)에 공급하기 위해, 정합기(61m) 및 전극 플레이트(19)를 통해 하부 전극(18)에 접속되어 있다. 정합기(61m)는, 정합 회로를 갖고 있다. 정합기(61m)의 정합 회로는, 가변 임피던스를 갖는다. 정합기(61m)의 정합 회로의 임피던스는, 고주파 전원(61)의 부하로부터의 반사를 저감시키도록 조정된다. 또한, 고주파 전원(61)은, 하부 전극(18)에 전기적으로 접속되어 있지 않아도 좋고, 정합기(61m)를 통해 상부 전극(30)에 접속되어 있어도 좋다. 고주파 전원(61)은, 일례의 플라즈마 생성부를 구성하고 있다.
플라즈마 처리 장치(1)는, 바이어스 전원(62)을 더 구비한다. 바이어스 전원(62)은, 기판(W)에 이온을 인입하기 위해 이용되는 바이어스 전력(BP)을 발생한다. 바이어스 전원(62)은, 전극 플레이트(19)를 통해 하부 전극(18)에 접속되어 있다.
일 실시형태에 있어서, 바이어스 전원(62)은, 바이어스 전력(BP)으로서 고주파 전력(LF)을 발생하는 고주파 전원이어도 좋다. 고주파 전력(LF)은, 플라즈마 내의 이온을 기판(W)에 인입하는 데 알맞은 제2 주파수를 갖는다. 제2 주파수는, 제1 주파수보다 낮은 주파수여도 좋다. 제2 주파수는, 예컨대 400 kHz∼13.56 MHz 범위 내의 주파수이다. 이 실시형태에 있어서, 바이어스 전원(62)은, 정합기(62m) 및 전극 플레이트(19)를 통해 하부 전극(18)에 접속된다. 정합기(62m)는, 정합 회로를 갖고 있다. 정합기(62m)의 정합 회로는, 가변 임피던스를 갖는다. 정합기(62m)의 정합 회로의 임피던스는, 바이어스 전원(62)의 부하로부터의 반사를 저감시키도록 조정된다.
또한, 플라즈마는, 고주파 전원(61) 및 바이어스 전원(62) 중 하나의 전원만을 이용하여 생성되어도 좋다. 이 경우에 있어서, 하나의 전원은, 일례의 플라즈마 생성부를 구성한다. 이 경우에 있어서, 하나의 전원으로부터 공급되는 고주파 전력의 주파수는, 13.56 MHz보다 큰 주파수, 예컨대 40 MHz여도 좋다. 이 경우에 있어서, 플라즈마 처리 장치는, 고주파 전원(61) 및 바이어스 전원(62) 중 다른 하나의 전원을 구비하고 있지 않아도 좋다.
다른 실시형태에 있어서, 바이어스 전원(62)은, 바이어스 전력(BP)으로서 부극성 직류 전압의 펄스를 단속적으로 또는 주기적으로 하부 전극(18)에 인가하는 직류 전원 장치여도 좋다. 예컨대, 바이어스 전원(62)은, 1 kHz∼1 MHz 범위 내의 주파수에 의해 규정되는 주기에 의해 주기적으로, 부극성 직류 전압의 펄스를 하부 전극(18)에 인가하여도 좋다.
일 실시형태에 있어서, 플라즈마 처리 장치(1)는, 직류 전원 장치(64)를 더 구비하고 있어도 좋다. 직류 전원 장치(64)는, 상부 전극(30)에 접속되어 있다. 직류 전원 장치(64)는, 직류 전압, 예컨대 부극성 직류 전압을 상부 전극(30)에 인가하도록 구성되어 있다. 직류 전원 장치(64)는, 직류 전압의 펄스를 단속적 또는 주기적으로 상부 전극(30)에 인가하여도 좋다.
플라즈마 처리 장치(1)에 있어서 플라즈마가 생성되는 경우에는, 가스가, 가스 공급부(GS)로부터 내부 공간(10s)으로 공급된다. 또한, 고주파 전력이 공급됨으로써, 상부 전극(30)과 하부 전극(18) 사이에서 고주파 전계가 생성된다. 생성된 고주파 전계에 의해, 가스가 여기된다. 그 결과, 챔버(10) 내에서 플라즈마가 생성된다.
플라즈마 처리 장치(1)는, 제어부(80)를 더 구비한다. 제어부(80)는, 프로세서, 기억 장치, 입력 장치, 표시 장치 등을 구비하는 컴퓨터이며, 플라즈마 처리 장치(1)의 각부를 제어한다. 구체적으로, 제어부(80)는, 기억 장치에 기억되어 있는 제어 프로그램을 실행하고, 상기 기억 장치에 기억되어 있는 레시피 데이터에 기초하여 플라즈마 처리 장치(1)의 각부를 제어한다. 제어부(80)에 의한 제어에 의해, 레시피 데이터에 의해 지정된 프로세스가 플라즈마 처리 장치(1)에 있어서 실행된다. 방법(MT)은, 제어부(80)에 의한 플라즈마 처리 장치(1)의 각부의 제어에 의해, 플라즈마 처리 장치(1)에 있어서 실행될 수 있다.
다시 도 1을 참조하여, 방법(MT)에 대해서 상세히 설명한다. 이하의 설명에서는, 플라즈마 처리 장치(1)를 이용하여 도 2에 도시된 기판(W)이 처리되는 경우를 예를 들어, 방법(MT)을 설명한다. 또한, 방법(MT)에서는, 다른 기판 처리 장치가 이용되어도 좋다. 방법(MT)에서는, 다른 기판이 처리되어도 좋다.
방법(MT)은, 기판(W)이 기판 지지기(16) 상에 배치된 상태에서 실행된다. 방법(MT)은, 챔버(10)의 내부 공간(10s)의 감압된 환경을 유지하고, 또한, 내부 공간(10s)으로부터 기판(W)을 꺼내지 않고, 실행될 수 있다.
방법(MT)은, 공정 ST1 및 공정 ST2를 포함한다. 공정 ST1에서는, 막(PF)이, 기판(W)의 표면 상에 형성된다[도 6의 (b) 참조]. 공정 ST2에서는, 영역(RE)이 에칭된다. 막(PF)은, 영역(RE)의 재료와 동종의 재료로 형성된다. 막(PF)은, 공정 ST2에 있어서의 영역(RE)의 에칭시에, 동시에 에칭된다. 일 실시형태에 있어서, 공정 ST2에 있어서의 막(PF)의 에칭 레이트는, 영역(RE)의 에칭 레이트 이상이어도 좋다. 혹은, 막(PF)의 에칭 레이트를 영역(RE)의 에칭 레이트로 나눈 값은, 0.7 이상, 1.2 이하여도 좋다. 일 실시형태에 있어서, 막(PF)은, TEOS 등의 산화실리콘으로 형성된다.
공정 ST1에 있어서 형성되는 막(PF)은, 공정 ST2에 있어서 영역(RE)에 형성되는 개구의 수직성을 높이도록 마스크(MK)의 형상을 보정한다. 막(PF)은, 마스크(MK)의 테이퍼 형상(도 2 참조)을, 완화시키도록 형성될 수 있다. 공정 ST1에 있어서, 막(PF)은, 도 6의 (b)에 도시된 바와 같이, 개구(OP)를 구획하는 측벽면(SS)의 형상(도 2 참조)을 수직인 형상으로 보정하도록 형성될 수 있다. 일 실시형태에 있어서는, 막(PF)은, 기판(W)의 상단으로부터 개구(OP)의 깊이 방향을 따라 그 두께가 감소하도록 형성된다.
이러한 막(PF)은, 공정 ST1에 있어서 CVD법에 의해 형성되어도 좋다. CVD법은, 플라즈마(Plasma Enhanced) CVD법이어도 좋고, 열CVD법이어도 좋다. CVD법에 의한 공정 ST1에서는, 챔버(10) 내에 성막 가스가 공급된다. CVD법에 의한 공정 ST1에서는, 챔버(10) 내에서 성막 가스로부터 플라즈마가 생성되어도 좋다. 성막 가스는, 실리콘 함유 가스 및 산소 함유 가스를 포함한다. 실리콘 함유 가스는, 예컨대, SiCl4 가스이다. 산소 함유 가스는, 예컨대 O2 가스이다.
CVD법에 의한 공정 ST1에서는, 제어부(80)는, 챔버(10) 내에 성막 가스를 공급하도록, 가스 공급부(GS)를 제어한다. 또한, 제어부(80)는, 챔버(10) 내의 압력을 지정된 압력으로 설정하도록, 배기 장치(50)를 제어한다. CVD법에 의한 공정 ST1에서는, 제어부(80)는, 성막 가스로부터 플라즈마를 생성하기 위해 플라즈마 생성부를 제어하여도 좋다. 구체적으로는, 제어부(80)는, 고주파 전력(HF) 및/또는 고주파 전력(LF)을 공급하도록, 고주파 전원(61) 및/또는 바이어스 전원(62)을 제어할 수 있다.
혹은, 막(PF)은, 공정 ST1에 있어서 도 5에 도시된 성막법에 의해 형성되어도 좋다. 도 5는 하나의 예시적 실시형태에 따른 에칭 방법에 있어서 이용될 수 있는 성막 방법의 흐름도이다. 이하, 도 5와 함께 도 6의 (a) 및 도 6의 (b)를 참조한다. 도 6의 (a)는 전구체층이 형성된 후의 상태에 있어서의 일례의 기판의 부분 확대 단면도이다. 도 6의 (b)는 막(PF)이 형성된 후의 상태에 있어서의 일례의 기판의 부분 확대 단면도이다.
도 5에 도시된 바와 같이, 일 실시형태에 있어서, 공정 ST1은, 공정 ST11 및 공정 ST13을 포함한다. 공정 ST1은 공정 ST12 및 공정 ST14를 더 포함하고 있어도 좋다. 공정 ST12는 공정 ST11과 공정 ST13 사이에서 실행된다. 공정 ST14는 공정 ST13과 공정 ST11 사이에서 실행된다.
공정 ST11에서는, 도 6의 (a)에 도시된 바와 같이, 전구체층(PC)이, 기판(W)의 표면 상에 형성된다. 공정 ST11에서는, 전구체층(PC)의 형성을 위해, 제1 가스가 이용된다. 제1 가스는, 전구체층(PC)을 구성하는 물질을 포함한다. 공정 ST11에서는, 전구체층(PC)은, 제1 가스로부터 플라즈마를 생성하지 않고, 형성되어도 좋다. 혹은, 공정 ST11에서는, 전구체층(PC)은, 제1 가스로부터 생성된 플라즈마로부터의 화학종을 이용하여 형성되어도 좋다.
공정 ST11에 있어서, 제어부(80)는, 제1 가스를 챔버(10) 내에 공급하도록 가스 공급부(GS)를 제어한다. 공정 ST11에 있어서, 제어부(80)는, 챔버(10) 내의 가스의 압력을 지정된 압력으로 설정하도록 배기 장치(50)를 제어한다. 공정 ST11에 있어서 플라즈마가 생성되는 경우에는, 제어부(80)는, 챔버(10) 내에서 제1 가스로부터 플라즈마를 생성하도록 플라즈마 생성부를 제어한다. 일 실시형태에서는, 제1 가스로부터 플라즈마를 생성하기 위해, 제어부(80)는, 고주파 전력(HF) 및/또는 고주파 전력(LF)을 공급하도록, 고주파 전원(61) 및/또는 바이어스 전원(62)을 제어한다.
도 6의 (a)에 도시된 바와 같이 전구체층(PC)을 형성하기 위해, 공정 ST11에 있어서, (1)∼(5)의 조건 중 적어도 하나의 조건이 충족된다. (1)의 조건에서는, 공정 ST11의 실행 중의 챔버(10) 내의 가스의 압력이, 다른 처리 조건이 동일한 경우에 전구체층(PC)을 형성하는 물질이 기판(W)의 전체 표면에 흡착되는 압력보다 낮은 압력으로 설정된다. (2)의 조건에서는, 공정 ST11의 처리 시간이, 다른 처리 조건이 동일한 경우에 전구체층(PC)을 형성하는 물질이 기판(W)의 전체 표면에 흡착되는 처리 시간보다 짧은 시간으로 설정된다. (3)의 조건에서는, 전구체층(PC)을 형성하는 물질의 제1 가스에 있어서의 희석도가, 다른 처리 조건이 동일한 경우에 전구체층(PC)을 형성하는 물질이 기판(W)의 전체 표면에 흡착되는 희석도보다 높은 값으로 설정된다. (4)의 조건에서는, 공정 ST11의 실행 중의 기판 지지기(16)의 온도가, 다른 처리 조건이 동일한 경우에 전구체층(PC)을 형성하는 물질이 기판(W)의 전체 표면에 흡착되는 온도보다 낮은 온도로 설정된다. (5)의 조건은, 공정 ST11에 있어서 플라즈마가 생성되는 경우에 적용될 수 있다. (5)의 조건에서는, 고주파 전력[고주파 전력(HF) 및/또는 고주파 전력(LF)]의 절대값이, 다른 처리 조건이 동일한 경우에 전구체층(PC)을 형성하는 물질이 기판(W)의 전체 표면에 흡착되는 절대값보다 작은 값으로 설정된다.
공정 ST12에서는, 내부 공간(10s)의 퍼지가 실행된다. 공정 ST12에서는, 제어부(80)는, 내부 공간(10s)의 배기를 실행하도록 배기 장치(50)를 제어한다. 공정 ST12에서는, 제어부(80)는, 챔버(10) 내에 불활성 가스를 공급하도록 가스 공급부(GS)를 제어하여도 좋다. 공정 ST12의 실행에 의해, 챔버(10) 내의 제1 가스가 불활성 가스로 치환될 수 있다. 공정 ST12의 실행에 의해, 기판(W) 상에 흡착되어 있는 과잉의 물질이 제거되어도 좋다.
공정 ST13에서는, 도 6의 (b)에 도시된 바와 같이, 전구체층(PC)으로부터 막(PF)이 형성된다. 공정 ST13에서는, 막(PF)의 형성을 위해, 제2 가스가 이용된다. 제2 가스는, 전구체층(PC)을 구성하는 물질과 반응함으로써 전구체층(PC)으로부터 막(PF)을 형성하는 반응종을 포함한다. 제2 가스는 산소 함유 가스를 포함할 수 있다. 제2 가스는, 예컨대 산소 가스를 포함한다. 공정 ST13에서는, 막(PF)은, 제2 가스로부터 플라즈마를 생성하지 않고, 형성되어도 좋다. 혹은, 공정 ST13에서는, 막(PF)은, 제2 가스로부터 생성된 플라즈마로부터의 화학종을 이용하여, 형성되어도 좋다.
공정 ST13에 있어서, 제어부(80)는, 제2 가스를 챔버(10) 내에 공급하도록 가스 공급부(GS)를 제어한다. 공정 ST13에 있어서, 제어부(80)는, 챔버(10) 내의 가스의 압력을 지정된 압력으로 설정하도록 배기 장치(50)를 제어한다. 공정 ST13에 있어서 플라즈마가 생성되는 경우에는, 제어부(80)는, 챔버(10) 내에서 제2 가스로부터 플라즈마를 생성하도록 플라즈마 생성부를 제어한다. 일 실시형태에서는, 제2 가스로부터 플라즈마를 생성하기 위해, 제어부(80)는, 고주파 전력(HF) 및/또는 고주파 전력(LF)을 공급하도록, 고주파 전원(61) 및/또는 바이어스 전원(62)을 제어한다.
도 6의 (b)에 도시된 막(PF)을 형성하기 위해, 공정 ST13에 있어서, (1)∼(5)의 조건 중 적어도 하나의 조건이 충족되어도 좋다. (1)의 조건에서는, 공정 ST13의 실행 중의 챔버(10) 내의 가스의 압력이, 다른 처리 조건이 동일한 경우에 제2 가스 중의 물질과 전구체층(PC)을 형성하는 물질과의 반응이 전구체층(PC)의 전체에 있어서 완료되는 압력보다 낮은 압력으로 설정된다. (2)의 조건에서는, 공정 ST13의 처리 시간이, 다른 처리 조건이 동일한 경우에 제2 가스 중의 물질과 전구체층(PC)을 형성하는 물질과의 반응이 전구체층(PC)의 전체에 있어서 완료되는 처리 시간보다 짧은 시간으로 설정된다. (3)의 조건에서는, 막(PF)을 형성하는 물질의 제2 가스에 있어서의 희석도가, 다른 처리 조건이 동일한 경우에 제2 가스 중의 물질과 전구체층(PC)을 형성하는 물질과의 반응이 전구체층(PC)의 전체에 있어서 완료되는 희석도보다 높은 값으로 설정된다. (4)의 조건에서는, 공정 ST13의 실행 중의 기판 지지기(16)의 온도가, 다른 처리 조건이 동일한 경우에 제2 가스 중의 물질과 전구체층(PC)을 형성하는 물질과의 반응이 전구체층(PC)의 전체에 있어서 완료되는 온도보다 낮은 온도로 설정된다. (5)의 조건은, 공정 ST13에 있어서 플라즈마가 생성되는 경우에 적용될 수 있다. (5)의 조건에서는, 고주파 전력[고주파 전력(HF) 및/또는 고주파 전력(LF)]의 절대값이, 다른 처리 조건이 동일한 경우에 제2 가스 중의 물질과 전구체층(PC)을 형성하는 물질과의 반응이 전구체층(PC)의 전체에 있어서 완료되는 절대값보다 작은 값으로 설정된다.
공정 ST14에서는, 내부 공간(10s)의 퍼지가 실행된다. 공정 ST14는, 공정 ST12와 동일한 공정이다. 공정 ST14의 실행에 의해, 챔버(10) 내의 제2 가스가 불활성 가스로 치환될 수 있다.
공정 ST1에서는, 공정 ST11 및 공정 ST13을 각각이 포함하는 복수의 성막 사이클(CY1)이 차례로 반복되어도 좋다. 복수의 성막 사이클(CY1) 각각은, 공정 ST12 및 공정 ST14를 더 포함하고 있어도 좋다. 막(PF)의 두께는, 성막 사이클(CY1)의 반복 횟수에 의해 조정될 수 있다. 성막 사이클(CY1)이 반복되는 경우에는, 공정 ST15에 있어서 정지 조건이 충족되는지 여부가 판정된다. 정지 조건은, 성막 사이클(CY1)의 실행 횟수가 소정 횟수에 도달하고 있는 경우에 충족된다. 공정 ST15에 있어서 정지 조건이 충족되지 않는다고 판정되는 경우에는, 성막 사이클(CY1)이 다시 실행된다. 공정 ST15에 있어서 정지 조건이 충족되고 있다고 판정되는 경우에는, 공정 ST1의 실행이 종료되어, 도 1에 도시된 바와 같이, 처리는 공정 ST2로 진행한다.
공정 ST2는, 공정 ST1에 있어서 기판(W) 상에 막(PF)이 형성된 후에 실행된다. 공정 ST2에서는, 영역(RE)이 에칭된다. 일 실시형태에서는, 영역(RE)은, 플라즈마로부터의 화학종에 의해, 에칭된다. 공정 ST2에서는, 챔버(10) 내에서 처리 가스로부터 플라즈마(P2)가 생성된다.
공정 ST2에서 이용되는 처리 가스는, 영역(RE)이 단일 실리콘산화막으로 형성되어 있는 경우에는, 플루오로카본 가스를 포함한다. 기판(W)의 제2 예∼제4 예 각각이 처리되는 경우에는, 공정 ST2에서 이용되는 처리 가스는, 플루오로카본 가스 및/또는 하이드로플루오로카본 가스를 포함한다. 또한, 어느 한 예의 기판(W)이 처리되는 경우에 있어서도, 공정 ST2에서 이용되는 처리 가스는, 불활성 가스(예컨대 희가스)를 더 포함하고 있어도 좋다.
도 7의 (a)는 도 1에 도시된 에칭 방법의 공정 ST2의 예를 설명하기 위한 도면이고, 도 7의 (b)는 공정 ST2의 실행 후의 상태에 있어서의 일례의 기판의 부분 확대 단면도이다. 공정 ST2에서는, 도 7의 (a)에 도시된 바와 같이, 플라즈마(P2)로부터의 화학종이 영역(RE)에 조사되어, 영역(RE)이 상기 화학종에 의해 에칭된다. 공정 ST2의 실행 결과, 도 7의 (b)에 도시된 바와 같이, 개구(OP)의 깊이가 증가한다. 영역(RE)에 형성된 개구(OP)는, 10 이상의 종횡비를 갖고 있어도 좋다.
공정 ST2에 있어서, 제어부(80)는, 챔버(10) 내의 가스의 압력을 지정된 압력으로 설정하도록 배기 장치(50)를 제어한다. 공정 ST2에 있어서, 제어부(80)는, 처리 가스를 챔버(10) 내에 공급하도록 가스 공급부(GS)를 제어한다. 공정 ST2에 있어서, 제어부(80)는, 처리 가스로부터 플라즈마를 생성하기 위해 플라즈마 생성부를 제어한다. 일 실시형태에 있어서의 공정 ST2에서는, 제어부(80)는, 고주파 전력(HF) 및 바이어스 전력(BP)을 공급하도록, 고주파 전원(61) 및 바이어스 전원(62)을 제어한다. 공정 ST2에 있어서는, 플라즈마를 생성하기 위해, 고주파 전력(HF) 및 고주파 전력(LF) 중 한쪽만이 공급되어도 좋다.
방법(MT)에서는, 공정 ST1 및 공정 ST2를 각각이 포함하는 복수의 사이클(CY)이 차례로 실행되어도 좋다. 복수의 사이클(CY)이 차례로 실행되는 경우에는, 공정 ST3에 있어서 정지 조건이 충족되는지 여부가 판정된다. 정지 조건은, 사이클(CY)의 실행 횟수가 소정 횟수에 도달하고 있는 경우에 충족된다. 공정 ST3에 있어서 정지 조건이 충족되지 않는다고 판정되는 경우에는, 사이클(CY)이 다시 실행된다. 공정 ST3에 있어서 정지 조건이 충족되고 있다고 판정되는 경우에는, 방법(MT)의 실행이 종료된다.
방법(MT)에서는, 기판(W) 상에 형성된 막(PF)이, 영역(RE)의 에칭의 개시시에 마스크(MK)를 보호한다. 따라서, 방법(MT)에 따르면, 마스크(MK)의 에칭에 대한 영역(RE)의 에칭 선택성을 높일 수 있다. 또한, 마스크(MK)의 형상이 막(PF)에 의해 보정되기 때문에, 에칭에 의해 영역(RE)에 형성되는 개구의 수직성이 높아진다.
또한, 복수의 사이클(CY) 중 적어도 하나의 사이클에 있어서 막(PF)을 형성하기 위한 공정 ST1의 조건이, 복수의 사이클(CY) 중 적어도 하나의 다른 사이클에 있어서 막(PF)을 형성하기 위한 공정 ST1의 조건과 상이하여도 좋다. 모든 사이클(CY)의 공정 ST1의 조건이, 서로 상이하여도 좋다. 이 경우에는, 각 사이클에 있어서 막(PF)은, 그 두께 또는 커버리지가 다른 사이클에 있어서 형성되는 막(PF)의 두께 또는 커버리지와 상이하게 형성될 수 있다.
복수의 사이클(CY) 중 적어도 하나의 사이클에 있어서 영역(RE)을 에칭하기 위한 공정 ST2의 조건이, 복수의 사이클(CY) 중 적어도 하나의 다른 사이클에 있어서 영역(RE)을 에칭하기 위한 공정 ST2의 조건과 상이하여도 좋다. 모든 사이클(CY)의 공정 ST2의 조건이, 서로 상이하여도 좋다. 이 경우에는, 각 사이클에 있어서 영역(RE)은, 그 에칭량이, 다른 사이클에 있어서의 영역(RE)의 에칭량과 상이하게 에칭된다.
복수의 사이클(CY) 각각에서는, 복수의 성막 사이클(CY1) 중 하나의 성막 사이클에서 막(PF)을 형성하는 조건이, 복수의 성막 사이클(CY1) 중 적어도 하나의 다른 성막 사이클에서 막(PF)을 형성하기 위한 조건과 상이하여도 좋다. 즉, 복수의 사이클(CY) 각각에서는, 하나의 성막 사이클에 있어서의 공정 ST11의 조건 및/또는 공정 ST13의 조건이, 적어도 하나의 다른 성막 사이클에 있어서의 공정 ST11의 조건 및/또는 공정 ST13의 조건과 상이하여도 좋다. 복수의 사이클(CY) 각각에서는, 모든 성막 사이클(CY1)에서 막(PF)을 형성하는 조건이, 서로 상이하여도 좋다. 이 경우에는, 복수의 사이클(CY) 각각에 포함되는 복수의 성막 사이클(CY1) 각각에서 막(PF)의 두께 분포가 제어될 수 있다.
이하, 도 8을 참조한다. 방법(MT)은, 성막 장치 및 기판 처리 장치를 포함하는 기판 처리 시스템을 이용하여 실행되어도 좋다. 도 8은 하나의 예시적 실시형태에 따른 기판 처리 시스템을 나타낸 도면이다. 도 8에 도시된 기판 처리 시스템(PS)은, 방법(MT)의 실행을 위해 이용될 수 있다.
기판 처리 시스템(PS)은, 대(2a∼2d), 용기(4a∼4d), 로더 모듈(LM), 얼라이너(AN), 로드록 모듈(LL1, LL2), 프로세스 모듈(PM1∼PM6), 반송 모듈(TF), 및 제어부(MC)를 구비하고 있다. 또한, 기판 처리 시스템(PS)에 있어서의 대의 개수, 용기의 개수, 로드록 모듈의 개수는 하나 이상의 임의의 개수일 수 있다. 또한, 기판 처리 시스템(PS)에 있어서의 프로세스 모듈의 개수는 2 이상의 임의의 개수일 수 있다.
대(2a∼2d)는, 로더 모듈(LM)의 일 가장자리를 따라 배열되어 있다. 용기(4a∼4d)는 각각, 대(2a∼2d) 상에 탑재되어 있다. 용기(4a∼4d) 각각은, 예컨대, FOUP(Front Opening Unified Pod)라고 불리는 용기이다. 용기(4a∼4d) 각각은, 그 내부에 기판(W)을 수용하도록 구성되어 있다.
로더 모듈(LM)은, 챔버를 갖는다. 로더 모듈(LM)의 챔버 내의 압력은, 대기압으로 설정된다. 로더 모듈(LM)은, 반송 장치(TU1)를 갖는다. 반송 장치(TU1)는, 예컨대 다관절 로봇이며, 제어부(MC)에 의해 제어된다. 반송 장치(TU1)는, 로더 모듈(LM)의 챔버를 통해 기판(W)을 반송하도록 구성되어 있다. 반송 장치(TU1)는, 용기(4a∼4d) 각각과 얼라이너(AN) 사이, 얼라이너(AN)와 로드록 모듈(LL1, LL2) 각각과의 사이, 로드록 모듈(LL1, LL2) 각각과 용기(4a∼4d) 각각과의 사이에서, 기판(W)을 반송할 수 있다. 얼라이너(AN)는, 로더 모듈(LM)에 접속되어 있다. 얼라이너(AN)는, 기판(W)의 위치 조정(위치 교정)을 행하도록 구성되어 있다.
로드록 모듈(LL1) 및 로드록 모듈(LL2) 각각은, 로더 모듈(LM)과 반송 모듈(TF) 사이에 설치되어 있다. 로드록 모듈(LL1) 및 로드록 모듈(LL2) 각각은, 예비 감압실을 제공하고 있다.
반송 모듈(TF)은, 로드록 모듈(LL1) 및 로드록 모듈(LL2) 각각에 게이트 밸브를 통해 접속되어 있다. 반송 모듈(TF)은, 감압 가능한 반송 챔버(TC)를 갖고 있다. 반송 모듈(TF)은, 반송 장치(TU2)를 갖고 있다. 반송 장치(TU2)는, 예컨대, 다관절 로봇이며, 제어부(MC)에 의해 제어된다. 반송 장치(TU2)는, 반송 챔버(TC)를 통해 기판(W)을 반송하도록 구성되어 있다. 반송 장치(TU2)는, 로드록 모듈(LL1, LL2) 각각과 프로세스 모듈(PM1∼PM6) 각각과의 사이, 및, 프로세스 모듈(PM1∼PM6) 중 임의의 2개의 프로세스 모듈 사이에서, 기판(W)을 반송할 수 있다.
프로세스 모듈(PM1∼PM6) 각각은, 전용의 기판 처리를 행하도록 구성된 장치이다. 프로세스 모듈(PM1∼PM6) 중 하나의 프로세스 모듈은, 성막 장치이다. 이 성막 장치는, 공정 ST1에 있어서 막(PF)을 형성하기 위해 이용된다. 따라서, 이 성막 장치는, 전술한 성막법에 의한 공정 ST1을 실행하도록 구성된 장치이다. 이 성막 장치는, 공정 ST1에 있어서 플라즈마가 생성되는 경우에는, 플라즈마 처리 장치(1) 또는 다른 플라즈마 처리 장치와 같은 플라즈마 처리 장치일 수 있다. 이 성막 장치는, 공정 ST1에 있어서 플라즈마를 생성하지 않고 막(PF)을 형성하는 경우에는, 플라즈마를 생성하기 위한 구성을 갖고 있지 않아도 좋다.
프로세스 모듈(PM1∼PM6) 중 다른 하나의 프로세스 모듈은, 플라즈마 처리 장치(1) 또는 다른 플라즈마 처리 장치와 같은 기판 처리 장치이다. 이 기판 처리 장치는, 공정 ST2에 있어서 영역(RE)을 에칭하기 위해 이용된다.
기판 처리 시스템(PS)에 있어서, 제어부(MC)는, 기판 처리 시스템(PS)의 각부를 제어하도록 구성되어 있다. 제어부(MC)는, 공정 ST1에 있어서 막(PF)을 형성하도록 성막 장치를 제어한다. 제어부(MC)는, 막(PF)을 형성한 후에, 영역(RE)을 에칭하도록 기판 처리 장치를 제어한다. 이 기판 처리 시스템(PS)은, 프로세스 모듈 사이에서 기판(W)을 대기에 접촉시키지 않고 반송할 수 있다.
이상, 여러 가지 예시적 실시형태에 대해서 설명하였지만, 전술한 예시적 실시형태에 한정되지 않고, 다양한 추가, 생략, 치환, 및 변경이 이루어져도 좋다. 또한, 상이한 실시형태에 있어서의 요소를 조합하여 다른 실시형태를 형성하는 것이 가능하다.
예컨대, 방법(MT)의 실행에 이용되는 기판 처리 장치는, 임의의 타입의 플라즈마 처리 장치여도 좋다. 예컨대, 방법(MT)의 실행에 이용되는 기판 처리 장치는, 플라즈마 처리 장치(1) 이외의 용량 결합형 플라즈마 처리 장치여도 좋다. 방법(MT)의 실행에 이용되는 기판 처리 장치는, 유도 결합형 플라즈마 처리 장치, ECR(전자 사이클로트론 공명) 플라즈마 처리 장치, 또는 마이크로파와 같은 표면파를 플라즈마의 생성을 위해 이용하는 플라즈마 처리 장치여도 좋다. 또한, 방법(MT)에서, 플라즈마가 이용되지 않는 경우에는, 기판 처리 장치는, 플라즈마 생성부를 갖고 있지 않아도 좋다.
이상의 설명으로부터, 본 개시의 여러 가지 실시형태는, 설명의 목적으로 본 명세서에서 설명되어 있으며, 본 개시의 범위 및 주지에서 벗어나지 않고 여러 가지 변경을 행할 수 있는 것을 이해할 수 있을 것이다. 따라서, 본 명세서에 개시한 여러 가지 실시형태는 한정하는 것을 의도하고 있지 않으며, 진정한 범위와 주지는, 첨부한 특허청구범위에 의해 나타내어진다.

Claims (11)

  1. 기판의 표면 상에 막을 형성하는 공정으로서, 상기 기판은 적어도 부분적으로 산화실리콘으로 형성된 영역 및 마스크를 가지며, 상기 마스크는 상기 영역 상에 설치되어 있고 상기 영역을 부분적으로 노출시키는 개구를 제공하며, 상기 막은, 상기 영역의 재료와 동종의 재료로 형성되는 상기 막을 형성하는 공정과,
    상기 영역을 에칭하는 공정
    을 포함하고,
    상기 막은, 상기 영역을 에칭하는 공정에 있어서 상기 영역에 형성되는 개구의 수직성을 높이도록 상기 마스크의 형상을 보정하는 것인, 에칭 방법.
  2. 제1항에 있어서, 상기 막은, 상기 기판의 상단부로부터 상기 개구의 깊이 방향을 따라 그 두께가 감소하도록 형성되는 것인, 에칭 방법.
  3. 제1항 또는 제2항에 있어서, 상기 막을 형성하는 공정과 상기 영역을 에칭하는 공정이 교대로 반복되는 것인, 에칭 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 막을 형성하는 공정은,
    제1 가스를 기판에 공급함으로써 상기 기판 상에 전구체층을 형성하는 공정과,
    제2 가스를 상기 전구체층에 공급함으로써 상기 전구체층으로부터 상기 막을 형성하는 공정
    을 포함하는 것인, 에칭 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 이어서, 상기 영역은, 실리콘산화막을 포함하는 것인, 에칭 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 영역은, 교대로 적층된 하나 이상의 실리콘산화막과 하나 이상의 실리콘질화막을 포함하는 것인, 에칭 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 영역은, 교대로 적층된 하나 이상의 실리콘산화막과 하나 이상의 다결정 실리콘막을 포함하는 것인, 에칭 방법.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 영역은, 적층된 하나 이상의 실리콘산화막, 하나 이상의 실리콘질화막, 및 하나 이상의 다결정 실리콘막을 포함하는 것인, 에칭 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 마스크는, 실리콘, 탄소 함유 재료, 또는 금속 함유 재료로 형성되는 것인, 에칭 방법.
  10. 챔버와,
    상기 챔버 내에 가스를 공급하도록 구성된 가스 공급부와,
    상기 가스 공급부를 제어하도록 구성된 제어부
    를 구비하고,
    상기 제어부는,
    적어도 부분적으로 산화실리콘으로 형성된 영역 및 마스크를 갖는 기판 상에, 상기 영역의 재료와 동종의 재료의 막을, 상기 막에 의해 상기 마스크의 형상을 보정함으로써 에칭에 의해 상기 영역에 형성되는 개구의 수직성을 높이도록 형성하기 위해, 상기 챔버 내에 가스를 공급하도록 상기 가스 공급부를 제어하고,
    상기 영역을 에칭하기 위해 상기 챔버 내에 가스를 공급하도록 상기 가스 공급부를 제어하는 것인, 기판 처리 장치.
  11. 적어도 부분적으로 산화실리콘으로 형성된 영역 및 마스크를 갖는 기판 상에, 상기 영역의 재료와 동종의 재료의 막을, 상기 막에 의해 상기 마스크의 형상을 보정함으로써 에칭에 의해 상기 영역에 형성되는 개구의 수직성을 높일 수 있게 형성하도록 구성된 성막 장치와,
    상기 영역을 에칭하도록 구성된 기판 처리 장치
    를 구비하는, 기판 처리 시스템.
KR1020210011641A 2020-01-29 2021-01-27 에칭 방법, 기판 처리 장치, 및 기판 처리 시스템 KR20210097045A (ko)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019050305A (ja) 2017-09-11 2019-03-28 東芝メモリ株式会社 プラズマエッチング方法、及び、半導体装置の製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY148830A (en) 2006-08-22 2013-06-14 Lam Res Corp Method for plasma etching performance enhancement
JP2014225501A (ja) 2013-05-15 2014-12-04 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US10170324B2 (en) * 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
CN112640064A (zh) 2018-08-24 2021-04-09 朗姆研究公司 用于高深宽比蚀刻的含金属钝化

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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