JP2021118315A - エッチング方法、基板処理装置、及び基板処理システム - Google Patents

エッチング方法、基板処理装置、及び基板処理システム Download PDF

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Abstract

【課題】マスクのエッチングに対して基板内の領域のエッチングの選択性を高め、当該領域に形成される開口の垂直性を高める技術を提供する。【解決手段】例示的実施形態に係るエッチング方法は、基板の表面上に膜を形成する工程を含む。基板は、少なくとも部分的に酸化シリコンから形成された領域及びマスクを有する。マスクは、基板の領域上に設けられており、該領域を部分的に露出させる開口を提供している。膜は、基板の領域の材料と同種の材料から形成される。膜は、開口を画成する側壁面の形状を垂直な形状に補正するように形成される。エッチング方法は、基板の領域をエッチングする工程を更に含む。【選択図】図１

Description

本開示の例示的実施形態は、エッチング方法、基板処理装置、及び基板処理システムに関するものである。
基板内の膜に開口を形成するためにプラズマエッチングが用いられている。特許文献１は、シリコン酸化膜のプラズマエッチングを開示している。シリコン酸化膜は、フルオロカーボンガスから形成されたプラズマからの化学種によりエッチングされる。シリコン酸化膜のエッチング中に、フルオロカーボンが開口を画成する側壁面上に堆積して、シリコン酸化膜の横方向へのエッチングを抑制する。
特開２０１９−０５０３０５号公報
本開示は、マスクのエッチングに対して基板内の領域のエッチングの選択性を高め、当該領域に形成される開口の垂直性を高める技術を提供する。
一つの例示的実施形態において、エッチング方法が提供される。エッチング方法は、基板の表面上に膜を形成する工程を含む。基板は、少なくとも部分的に酸化シリコンから形成された領域及びマスクを有する。マスクは、基板の領域上に設けられており、該領域を部分的に露出させる開口を提供している。膜は、基板の領域の材料と同種の材料から形成される。エッチング方法は、基板の領域をエッチングする工程を更に含む。膜は、領域をエッチングする工程において該領域に形成される開口の垂直性を高めるようにマスクの形状を補正する。
一つの例示的実施形態によれば、マスクのエッチングに対して基板内の領域のエッチングの選択性を高め、当該領域に形成される開口の垂直性を高めることが可能となる。
一つの例示的実施形態に係るエッチング方法の流れ図である。 一例の基板の部分拡大断面図である。 一つの例示的実施形態に係る基板処理装置を概略的に示す図である。 一つの例示的実施形態に係る基板処理装置における静電チャックの拡大断面図である。 一つの例示的実施形態に係るエッチング方法において用いられ得る成膜方法の流れ図である。 図６の（ａ）は、前駆体層が形成された後の状態における一例の基板の部分拡大断面図である。図６の（ｂ）は、膜ＰＦが形成された後の状態における一例の基板の部分拡大断面図である。 図７の（ａ）は、図１に示すエッチング方法の工程ＳＴ２の例を説明するための図であり、図７の（ｂ）は、工程ＳＴ２の実行後の状態における一例の基板の部分拡大断面図である。 一つの例示的実施形態に係る基板処理システムを示す図である。
以下、種々の例示的実施形態について説明する。
一つの例示的実施形態において、エッチング方法が提供される。エッチング方法は、基板の表面上に膜を形成する工程を含む。基板は、少なくとも部分的に酸化シリコンから形成された領域及びマスクを有する。マスクは、基板の領域上に設けられており、該領域を部分的に露出させる開口を提供している。膜は、基板の領域の材料と同種の材料から形成される。エッチング方法は、基板の領域をエッチングする工程を更に含む。膜は、領域をエッチングする工程において該領域に形成される開口の垂直性を高めるようにマスクの形状を補正する。
上記実施形態のエッチング方法では、基板上に形成された膜が、領域のエッチングの開始時にマスクを保護する。したがって、上記実施形態のエッチング方法によれば、マスクのエッチングに対する基板の領域のエッチングの選択性が高められる。また、マスクの形状が膜によって補正されるので、エッチングによって領域に形成される開口の垂直性が高くなる。
一つの例示的実施形態において、膜は、基板の上端から開口の深さ方向に沿ってその厚さが減少するように形成されてもよい。
一つの例示的実施形態において、膜を形成する工程と領域をエッチングする工程とが交互に繰り返されてもよい。
一つの例示的実施形態において、膜を形成する工程は、第１のガスを基板に供給することにより基板上に前駆体層を形成する工程と、２のガスを前駆体層に供給することにより前駆体層から膜を形成する工程とを含んでいてもよい。
一つの例示的実施形態において、基板の領域は、シリコン酸化膜を含んでいてもよい。一つの例示的実施形態において、基板の領域は、交互に積層された一つ以上のシリコン酸化膜と一つ以上のシリコン窒化膜を含んでいてもよい。一つの例示的実施形態において、基板の領域は、交互に積層された一つ以上のシリコン酸化膜と一つ以上の多結晶シリコン膜を含んでいてもよい。一つの例示的実施形態において、基板の領域は、積層された一つ以上のシリコン酸化膜、一つ以上のシリコン窒化膜、及び一つ以上の多結晶シリコン膜を含んでいてもよい。
一つの例示的実施形態において、マスクは、シリコン、炭素含有材料、又は金属含有材料から形成されてもよい。
別の例示的実施形態においては、基板処理装置が提供される。基板処理装置は、チャンバ、ガス供給部、及び制御部を備える。ガス供給部は、チャンバ内にガスを供給するように構成されている。制御部は、基板上に膜を形成するためにチャンバ内にガスを供給するようにガス供給部を制御する。基板は、少なくとも部分的に酸化シリコンから形成された領域及びマスクを有する。膜は、基板の領域の材料と同種の材料から形成される。膜は、マスクの形状を補正することによりエッチングによって領域に形成される開口の垂直性を高めるように形成される。制御部は、基板の領域をエッチングするためにチャンバ内にガスを供給するようにガス供給部を制御する。
更に別の例示的実施形態においては、基板処理システムが提供される。基板処理システムは、成膜装置及び基板処理装置を備える。成膜装置は、基板上に膜を形成するように構成されている。基板は、少なくとも部分的に酸化シリコンから形成された領域及びマスクを有する。膜は、基板の領域の材料と同種の材料から形成される。膜は、マスクの形状を補正することによりエッチングによって領域に形成される開口の垂直性を高めるように形成される。基板処理装置は、基板の領域をエッチングするように構成されている。
以下、図面を参照して種々の例示的実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
図１は、一つの例示的実施形態に係るエッチング方法の流れ図である。図１に示すエッチング方法（以下、「方法ＭＴ」という）は、基板内の領域をエッチングするために実行される。図２は、一例の基板の部分拡大断面図である。図２に示す基板Ｗは、領域ＲＥ及びマスクＭＫを有する。基板Ｗは、下地領域ＵＲを更に有していてもよい。
領域ＲＥは、方法ＭＴにおいてエッチングされる領域である。図２に示す基板Ｗにおいて、領域ＲＥは、下地領域ＵＲ上に設けられている。マスクＭＫは、領域ＲＥ上に設けられている。マスクＭＫは、パターニングされている。即ち、マスクＭＫは、領域ＲＥを部分的に露出させる一つ以上の開口ＯＰを提供している。マスクＭＫが提供する開口ＯＰの幅は、例えば１００ｎｍ以下であり得る。
領域ＲＥは、少なくとも部分的に酸化シリコンから形成されている。基板Ｗの第１例において、領域ＲＥは、シリコン酸化膜を含んでいてもよい。基板Ｗの第１例において、領域ＲＥは、単一のシリコン酸化膜から形成されていてもよい。基板Ｗの第２例において、領域ＲＥは、交互に積層された一つ以上のシリコン酸化膜と一つ以上のシリコン窒化膜を含んでいてもよい。基板Ｗの第２例において、領域ＲＥは、単一のシリコン酸化膜と単一のシリコン窒化膜を含んでいてもよい。単一のシリコン窒化膜は、単一のシリコン酸化膜とマスクＭＫとの間に設けられ得る。基板Ｗの第３例において、領域ＲＥは、交互に積層された一つ以上のシリコン酸化膜と一つ以上の多結晶シリコン膜を含んでいてもよい。基板Ｗの第４例において、領域ＲＥは、積層された一つ以上のシリコン酸化膜、一つ以上のシリコン窒化膜、及び一つ以上の多結晶シリコン膜を含んでいてもよい。
マスクＭＫは、後述する工程ＳＴ２においてマスクＭＫに対して領域ＲＥが選択的にエッチングされる限り、任意の材料から形成され得る。マスクＭＫは、シリコン、炭素含有材料、又は金属含有材料から形成され得る。マスクＭＫに含まれるシリコンは、例えば多結晶シリコン又はアモルファスシリコンである。マスクＭＫに含まれる炭素含有材料は、例えばアモルファスカーボン又はスピンオンカーボン材料である。マスクＭＫに含まれる金属含有材料は、例えばタングステン、タングステンカーバイド、又は窒化チタンである。
一実施形態において、方法ＭＴは、基板処理装置を用いて実行される。図３は、一つの例示的実施形態に係る基板処理装置を概略的に示す図である。図３に示す基板処理装置は、容量結合型のプラズマ処理装置１である。
プラズマ処理装置１は、チャンバ１０を備えている。チャンバ１０は、その中に内部空間１０ｓを提供している。チャンバ１０の中心軸線は、鉛直方向に延びる軸線ＡＸである。一実施形態において、チャンバ１０は、チャンバ本体１２を含んでいる。チャンバ本体１２は、略円筒形状を有している。内部空間１０ｓは、チャンバ本体１２の中に提供されている。チャンバ本体１２は、例えばアルミニウムから構成されている。チャンバ本体１２は、電気的に接地されている。チャンバ本体１２の内壁面上には、耐腐食性を有する膜が設けられている。耐腐食性を有する膜は、酸化アルミニウム、酸化イットリウムといったセラミックから形成された膜であり得る。
チャンバ本体１２の側壁には、通路１２ｐが形成されている。基板Ｗは、内部空間１０ｓとチャンバ１０の外部との間で搬送されるときに、通路１２ｐを通過する。通路１２ｐは、ゲートバルブ１２ｇにより開閉可能となっている。ゲートバルブ１２ｇは、チャンバ本体１２の側壁に沿って設けられている。
プラズマ処理装置１は、基板支持器１６を更に備えている。基板支持器１６は、チャンバ１０内で基板Ｗを支持するように構成されている。基板Ｗは、略円盤形状を有し得る。基板支持器１６は、支持体１５によって支持されている。支持体１５は、チャンバ本体１２の底部から上方に延在している。支持体１５は、略円筒形状を有している。支持体１５は、石英といった絶縁材料から形成されている。
基板支持器１６は、下部電極１８及び静電チャック２０を含んでいる。基板支持器１６は、電極プレート１９を更に含んでいてもよい。電極プレート１９は、アルミニウムといった導電性材料から形成されている。電極プレート１９は略円盤形状を有しており、その中心軸線は軸線ＡＸである。下部電極１８は、電極プレート１９上に設けられている。下部電極１８は、アルミニウムといった導電性材料から形成されている。下部電極１８は略円盤形状を有しており、その中心軸線は軸線ＡＸである。下部電極１８は、電極プレート１９に電気的に接続されている。
下部電極１８内には、流路１８ｆが形成されている。流路１８ｆは、熱交換媒体（例えば冷媒）用の流路である。流路１８ｆには、熱交換媒体の供給装置（例えば、チラーユニット）が接続されている。この供給装置は、チャンバ１０の外部に設けられている。流路１８ｆには、供給装置から配管２３ａを介して熱交換媒体が供給される。流路１８ｆに供給された熱交換媒体は、配管２３ｂを介して供給装置に戻される。熱交換媒体の供給装置は、プラズマ処理装置１の温度調整機構を構成する。
図４は、一つの例示的実施形態に係る基板処理装置における静電チャックの拡大断面図である。以下、図３及び図４を参照する。静電チャック２０は、下部電極１８上に設けられている。静電チャック２０の上面の上には、基板Ｗが載置される。静電チャック２０は、本体２０ｍ及び電極２０ｅを有する。本体２０ｍは、誘電体から形成されている。静電チャック２０及び本体２０ｍの各々は、略円盤形状を有しており、その中心軸線は軸線ＡＸである。電極２０ｅは、膜状の電極であり、本体２０ｍ内に設けられている。電極２０ｅは、スイッチ２０ｓを介して直流電源２０ｐに接続されている。直流電源２０ｐからの電圧が電極２０ｅに印加されると、静電チャック２０と基板Ｗとの間で静電引力が発生する。発生した静電引力により、基板Ｗは、静電チャック２０に引き付けられ、静電チャック２０によって保持される。
基板支持器１６は、一つ以上のヒータＨＴを有していてもよい。一つ以上のヒータＨＴの各々は、抵抗加熱素子であり得る。プラズマ処理装置１は、ヒータコントローラＨＣを更に備え得る。一つ以上のヒータＨＴの各々は、ヒータコントローラＨＣから個別に与えられる電力に応じて発熱する。その結果、基板支持器１６上の基板Ｗの温度が調整される。一つ以上のヒータＨＴは、プラズマ処理装置１の温度調整機構を構成する。一実施形態においては、基板支持器１６は、複数のヒータＨＴを有している。複数のヒータＨＴは、静電チャック２０の中に設けられていてもよい。
基板支持器１６の周縁部上には、基板Ｗのエッジを囲むように、エッジリングＥＲが配置される。基板Ｗは、静電チャック２０上且つエッジリングＥＲによって囲まれた領域内に配置される。エッジリングＥＲは、基板Ｗに対するプラズマ処理の面内均一性を向上させるために利用される。エッジリングＥＲは、シリコン、炭化シリコン、又は石英から形成され得る。
プラズマ処理装置１は、ガス供給ライン２５を更に備え得る。ガス供給ライン２５は、ガス供給機構からの伝熱ガス（例えばＨｅガス）を、静電チャック２０の上面と基板Ｗの裏面（下面）との間の間隙に供給する。
プラズマ処理装置１は、筒状部２８及び絶縁部２９を更に備え得る。筒状部２８は、チャンバ本体１２の底部から上方に延在している。筒状部２８は、支持体１５の外周に沿って延在している。筒状部２８は、導電性材料から形成されており、略円筒形状を有している。筒状部２８は、電気的に接地されている。絶縁部２９は、筒状部２８上に設けられている。絶縁部２９は、絶縁性を有する材料から形成されている。絶縁部２９は、例えば石英といったセラミックから形成されている。絶縁部２９は、略円筒形状を有している。絶縁部２９は、電極プレート１９の外周、下部電極１８の外周、及び静電チャック２０の外周に沿って延在している。
プラズマ処理装置１は、上部電極３０を更に備えている。上部電極３０は、基板支持器１６の上方に設けられている。上部電極３０は、部材３２を介して、チャンバ本体１２の上部に支持されている。部材３２は、絶縁性を有する材料から形成されている。上部電極３０と部材３２は、チャンバ本体１２の上部開口を閉じている。
上部電極３０は、天板３４及び支持体３６を含み得る。天板３４の下面は、内部空間１０ｓの側の下面であり、内部空間１０ｓを画成している。天板３４は、ジュール熱の少ない低抵抗の導電体又は半導体から形成され得る。一実施形態においては、天板３４は、シリコンから形成されている。天板３４には、複数のガス吐出孔３４ａが形成されている。複数のガス吐出孔３４ａは、天板３４をその板厚方向に貫通している。
支持体３６は、天板３４を着脱自在に支持する。支持体３６は、アルミニウムといった導電性材料から形成される。支持体３６の内部には、ガス拡散室３６ａが設けられている。支持体３６には、複数のガス孔３６ｂが形成されている。複数のガス孔３６ｂは、ガス拡散室３６ａから下方に延びている。複数のガス孔３６ｂは、複数のガス吐出孔３４ａにそれぞれ連通している。支持体３６には、ガス導入口３６ｃが形成されている。ガス導入口３６ｃは、ガス拡散室３６ａに接続している。ガス導入口３６ｃには、ガス供給管３８が接続されている。
ガス供給管３８には、バルブ群４１、流量制御器群４２、及びバルブ群４３を介して、ガスソース群４０が接続されている。ガスソース群４０、バルブ群４１、流量制御器群４２、及びバルブ群４３は、ガス供給部ＧＳを構成している。ガスソース群４０は、複数のガスソースを含んでいる。ガスソース群４０の複数のガスソースは、方法ＭＴで利用される複数のガスのソースを含んでいる。方法ＭＴで用いられる一つ以上のガスが液体から形成される場合には、複数のガスソースは、各々が液体ソース及び気化器を有する一つ以上のガスソースを含む。バルブ群４１及びバルブ群４３の各々は、複数の開閉バルブを含んでいる。流量制御器群４２は、複数の流量制御器を含んでいる。流量制御器群４２の複数の流量制御器の各々は、マスフローコントローラ又は圧力制御式の流量制御器である。ガスソース群４０の複数のガスソースの各々は、バルブ群４１の対応の開閉バルブ、流量制御器群４２の対応の流量制御器、及びバルブ群４３の対応の開閉バルブを介して、ガス供給管３８に接続されている。
プラズマ処理装置１は、バッフル部材４８を更に備えていてもよい。バッフル部材４８は、筒状部２８とチャンバ本体１２の側壁との間に設けられている。バッフル部材４８は、板状の部材であり得る。バッフル部材４８は、例えば、アルミニウムから形成された部材の表面上に耐腐食性を有する膜を形成することにより構成される。耐腐食性を有する膜は、酸化イットリウムといったセラミックから形成された膜であり得る。バッフル部材４８には、複数の貫通孔が形成されている。バッフル部材４８の下方、且つ、チャンバ本体１２の底部には、排気口１２ｅが設けられている。排気口１２ｅには、排気管５２を介して排気装置５０が接続されている。排気装置５０は、圧力調整弁及びターボ分子ポンプといった真空ポンプを有している。
プラズマ処理装置１は、高周波電源６１を更に備えている。高周波電源６１は、プラズマ生成用の高周波電力ＨＦを発生する電源である。高周波電力ＨＦは、第１の周波数を有する。第１の周波数は、例えば２７〜１００ＭＨｚの範囲内の周波数である。高周波電源６１は、高周波電力ＨＦを下部電極１８に供給するために、整合器６１ｍ及び電極プレート１９を介して下部電極１８に接続されている。整合器６１ｍは、整合回路を有している。整合器６１ｍの整合回路は、可変インピーダンスを有する。整合器６１ｍの整合回路のインピーダンスは、高周波電源６１の負荷からの反射を低減させるように調整される。なお、高周波電源６１は、下部電極１８に電気的に接続されていなくてもよく、整合器６１ｍを介して上部電極３０に接続されていてもよい。高周波電源６１は、一例のプラズマ生成部を構成している。
プラズマ処理装置１は、バイアス電源６２を更に備える。バイアス電源６２は、基板Ｗにイオンを引き込むために用いられるバイアス電力ＢＰを発生する。バイアス電源６２は、電極プレート１９を介して下部電極１８に接続されている。
一実施形態において、バイアス電源６２は、バイアス電力ＢＰとして高周波電力ＬＦを発生する高周波電源であってもよい。高周波電力ＬＦは、プラズマ中のイオンを基板Ｗに引き込むのに適した第２の周波数を有する。第２の周波数は、第１の周波数より低い周波数であってもよい。第２の周波数は、例えば４００ｋＨｚ〜１３．５６ＭＨｚの範囲内の周波数である。この実施形態において、バイアス電源６２は、整合器６２ｍ及び電極プレート１９を介して下部電極１８に接続される。整合器６２ｍは、整合回路を有している。整合器６２ｍの整合回路は、可変インピーダンスを有する。整合器６２ｍの整合回路のインピーダンスは、バイアス電源６２の負荷からの反射を低減させるように調整される。
なお、プラズマは、高周波電源６１及びバイアス電源６２のうち一つの電源のみを用いて生成されてもよい。この場合において、一つの電源は、一例のプラズマ生成部を構成する。この場合において、一つの電源から供給される高周波電力の周波数は、１３．５６ＭＨｚよりも大きな周波数、例えば４０ＭＨｚであってもよい。この場合において、プラズマ処理装置は、高周波電源６１及びバイアス電源６２のうち別の一つの電源を備えていなくてもよい。
別の実施形態において、バイアス電源６２は、バイアス電力ＢＰとして負極性の直流電圧のパルスを断続的に又は周期的に下部電極１８に印加する直流電源装置であってもよい。例えば、バイアス電源６２は、１ｋＨｚ〜１ＭＨｚの範囲内の周波数によって規定される周期で周期的に、負極性の直流電圧のパルスを下部電極１８に印加してもよい。
一実施形態において、プラズマ処理装置１は、直流電源装置６４を更に備えていてもよい。直流電源装置６４は、上部電極３０に接続されている。直流電源装置６４は、直流電圧、例えば負極性の直流電圧を上部電極３０に印加するように構成されている。直流電源装置６４は、直流電圧のパルスを断続的又は周期的に上部電極３０に印加してもよい。
プラズマ処理装置１においてプラズマが生成される場合には、ガスが、ガス供給部ＧＳから内部空間１０ｓに供給される。また、高周波電力が供給されることにより、上部電極３０と下部電極１８との間で高周波電界が生成される。生成された高周波電界によって、ガスが励起される。その結果、チャンバ１０内でプラズマが生成される。
プラズマ処理装置１は、制御部８０を更に備える。制御部８０は、プロセッサ、記憶装置、入力装置、表示装置等を備えるコンピュータであり、プラズマ処理装置１の各部を制御する。具体的に、制御部８０は、記憶装置に記憶されている制御プログラムを実行し、当該記憶装置に記憶されているレシピデータに基づいてプラズマ処理装置１の各部を制御する。制御部８０による制御により、レシピデータによって指定されたプロセスがプラズマ処理装置１において実行される。方法ＭＴは、制御部８０によるプラズマ処理装置１の各部の制御により、プラズマ処理装置１において実行され得る。
再び図１を参照して、方法ＭＴについて詳細に説明する。以下の説明では、プラズマ処理装置１を用いて図２に示す基板Ｗが処理される場合を例にとって、方法ＭＴを説明する。なお、方法ＭＴでは、他の基板処理装置が用いられてもよい。方法ＭＴでは、他の基板が処理されてもよい。
方法ＭＴは、基板Ｗが基板支持器１６上に載置された状態で実行される。方法ＭＴは、チャンバ１０の内部空間１０ｓの減圧された環境を維持し、且つ、内部空間１０ｓから基板Ｗを取り出すことなく、実行され得る。
方法ＭＴは、工程ＳＴ１及び工程ＳＴ２を含む。工程ＳＴ１では、膜ＰＦが、基板Ｗの表面上に形成される（図６の（ｂ）参照）。工程ＳＴ２では、領域ＲＥがエッチングされる。膜ＰＦは、領域ＲＥの材料と同種の材料から形成される。膜ＰＦは、工程ＳＴ２における領域ＲＥのエッチングの際に、同時にエッチングされる。一実施形態において、工程ＳＴ２における膜ＰＦのエッチングレートは、領域ＲＥのエッチングレート以上であってもよい。或いは、膜ＰＦのエッチングレートを領域ＲＥのエッチングレートで除した値は、０．７以上、１．２以下であってもよい。一実施形態において、膜ＰＦは、ＴＥＯＳ等の酸化シリコンから形成される。
工程ＳＴ１において形成される膜ＰＦは、工程ＳＴ２において領域ＲＥに形成される開口の垂直性を高めるようにマスクＭＫの形状を補正する。膜ＰＦは、マスクＭＫのテーパー形状（図２参照）を、緩和させるように形成され得る。工程ＳＴ１において、膜ＰＦは、図６の（ｂ）に示すように、開口ＯＰを画成する側壁面ＳＳの形状（図２参照）を垂直な形状に補正するように形成され得る。一実施形態においては、膜ＰＦは、基板Ｗの上端から開口ＯＰの深さ方向に沿ってその厚さが減少するように形成される。
かかる膜ＰＦは、工程ＳＴ１においてＣＶＤ法により形成されてもよい。ＣＶＤ法は、プラズマ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ）ＣＶＤ法であってもよく、熱ＣＶＤ法であってもよい。ＣＶＤ法による工程ＳＴ１では、チャンバ１０内に成膜ガスが供給される。ＣＶＤ法による工程ＳＴ１では、チャンバ１０内で成膜ガスからプラズマが生成されてもよい。成膜ガスは、シリコン含有ガス及び酸素含有ガスを含む。シリコン含有ガスは、例えば、ＳｉＣｌ４ガスである。酸素含有ガスは、例えばＯ２ガスである。
ＣＶＤ法による工程ＳＴ１では、制御部８０は、チャンバ１０内に成膜ガスを供給するよう、ガス供給部ＧＳを制御する。また、制御部８０は、チャンバ１０内の圧力を指定された圧力に設定するよう、排気装置５０を制御する。ＣＶＤ法による工程ＳＴ１では、制御部８０は、成膜ガスからプラズマを生成するためにプラズマ生成部を制御してもよい。具体的には、制御部８０は、高周波電力ＨＦ及び／又は高周波電力ＬＦを供給するよう、高周波電源６１及び／又はバイアス電源６２を制御し得る。
或いは、膜ＰＦは、工程ＳＴ１において図５に示す成膜法により形成されてもよい。図５は、一つの例示的実施形態に係るエッチング方法において用いられ得る成膜方法の流れ図である。以下、図５と共に図６の（ａ）及び図６の（ｂ）を参照する。図６の（ａ）は、前駆体層が形成された後の状態における一例の基板の部分拡大断面図である。図６の（ｂ）は、膜ＰＦが形成された後の状態における一例の基板の部分拡大断面図である。
図５に示すように、一実施形態において、工程ＳＴ１は、工程ＳＴ１１及び工程ＳＴ１３を含む。工程ＳＴ１は、工程ＳＴ１２及び工程ＳＴ１４を更に含んでいてもよい。工程ＳＴ１２は、工程ＳＴ１１と工程ＳＴ１３の間で実行される。工程ＳＴ１４は、工程ＳＴ１３と工程ＳＴ１１との間で実行される。
工程ＳＴ１１では、図６の（ａ）に示すように、前駆体層ＰＣが、基板Ｗの表面上に形成される。工程ＳＴ１１では、前駆体層ＰＣの形成のために、第１のガスが用いられる。第１のガスは、前駆体層ＰＣを構成する物質を含む。第１のガスは、酸素シリコン含有ガスであり得る。第１のガスは、例えばアミノシランガスを含む。工程ＳＴ１１では、前駆体層ＰＣは、第１のガスからプラズマを生成することなく、形成されてもよい。或いは、工程ＳＴ１１では、前駆体層ＰＣは、第１のガスから生成されたプラズマからの化学種を用いて形成されてもよい。
工程ＳＴ１１において、制御部８０は、第１のガスをチャンバ１０内に供給するようにガス供給部ＧＳを制御する。工程ＳＴ１１において、制御部８０は、チャンバ１０内のガスの圧力を指定された圧力に設定するように排気装置５０を制御する。工程ＳＴ１１においてプラズマが生成される場合には、制御部８０は、チャンバ１０内において第１のガスからプラズマを生成するようにプラズマ生成部を制御する。一実施形態では、第１のガスからプラズマを生成するために、制御部８０は、高周波電力ＨＦ及び／又は高周波電力ＬＦを供給するよう、高周波電源６１及び／又はバイアス電源６２を制御する。
図６の（ａ）に示すように前駆体層ＰＣを形成するために、工程ＳＴ１１において、（１）〜（５）の条件のうち少なくとも一つの条件が満たされる。（１）の条件では、工程ＳＴ１１の実行中のチャンバ１０の中のガスの圧力が、他の処理条件が同一の場合に前駆体層ＰＣを形成する物質が基板Ｗの全表面に吸着する圧力よりも低い圧力に設定される。（２）の条件では、工程ＳＴ１１の処理時間が、他の処理条件が同一の場合に前駆体層ＰＣを形成する物質が基板Ｗの全表面に吸着する処理時間よりも短い時間に設定される。（３）の条件では、前駆体層ＰＣを形成する物質の第１のガスにおける希釈度が、他の処理条件が同一の場合に前駆体層ＰＣを形成する物質が基板Ｗの全表面に吸着する希釈度よりも高い値に設定される。（４）の条件では、工程ＳＴ１１の実行中の基板支持器１６の温度が、他の処理条件が同一の場合に前駆体層ＰＣを形成する物質が基板Ｗの全表面に吸着する温度よりも低い温度に設定される。（５）の条件は、工程ＳＴ１１においてプラズマが生成される場合に適用され得る。（５）の条件では、高周波電力（高周波電力ＨＦ及び／又は高周波電力ＬＦ）の絶対値が、他の処理条件が同一の場合に前駆体層ＰＣを形成する物質が基板Ｗの全表面に吸着する絶対値よりも小さい値に設定される。
工程ＳＴ１２では、内部空間１０ｓのパージが実行される。工程ＳＴ１２では、制御部８０は、内部空間１０ｓの排気を実行するように排気装置５０を制御する。工程ＳＴ１２では、制御部８０は、チャンバ１０内に不活性ガスを供給するようにガス供給部ＧＳを制御してもよい。工程ＳＴ１２の実行により、チャンバ１０内の第１のガスが不活性ガスに置換され得る。工程ＳＴ１２の実行により、基板Ｗ上に吸着している過剰な物質が除去されてもよい。
工程ＳＴ１３では、図６の（ｂ）に示すように、前駆体層ＰＣから膜ＰＦが形成される。工程ＳＴ１３では、膜ＰＦの形成のために、第２のガスが用いられる。第２のガスは、前駆体層ＰＣを構成する物質と反応することにより前駆体層ＰＣから膜ＰＦを形成する反応種を含む。第２のガスは、酸素含有ガスを含み得る。第２のガスは、例えば酸素ガスを含む。工程ＳＴ１３では、膜ＰＦは、第２のガスからプラズマを生成することなく、形成されてもよい。或いは、工程ＳＴ１３では、膜ＰＦは、第２のガスから生成されたプラズマからの化学種を用いて、形成されてもよい。
工程ＳＴ１３において、制御部８０は、第２のガスをチャンバ１０内に供給するようにガス供給部ＧＳを制御する。工程ＳＴ１３において、制御部８０は、チャンバ１０内のガスの圧力を指定された圧力に設定するように排気装置５０を制御する。工程ＳＴ１３においてプラズマが生成される場合には、制御部８０は、チャンバ１０内において第２のガスからプラズマを生成するようにプラズマ生成部を制御する。一実施形態では、第２のガスからプラズマを生成するために、制御部８０は、高周波電力ＨＦ及び／又は高周波電力ＬＦを供給するよう、高周波電源６１及び／又はバイアス電源６２を制御する。
図６の（ｂ）に示す膜ＰＦを形成するために、工程ＳＴ１３において、（１）〜（５）の条件のうち少なくとも一つの条件が満たされてもよい。（１）の条件では、工程ＳＴ１３の実行中のチャンバ１０の中のガスの圧力が、他の処理条件が同一の場合に第２のガス中の物質と前駆体層ＰＣを形成する物質との反応が前駆体層ＰＣの全体において完了する圧力よりも低い圧力に設定される。（２）の条件では、工程ＳＴ１３の処理時間が、他の処理条件が同一の場合に第２のガス中の物質と前駆体層ＰＣを形成する物質との反応が前駆体層ＰＣの全体において完了する処理時間よりも短い時間に設定される。（３）の条件では、膜ＰＦを形成する物質の第２のガスにおける希釈度が、他の処理条件が同一の場合に第２のガス中の物質と前駆体層ＰＣを形成する物質との反応が前駆体層ＰＣの全体において完了する希釈度よりも高い値に設定される。（４）の条件では、工程ＳＴ１３の実行中の基板支持器１６の温度が、他の処理条件が同一の場合に第２のガス中の物質と前駆体層ＰＣを形成する物質との反応が前駆体層ＰＣの全体において完了する温度よりも低い温度に設定される。（５）の条件は、工程ＳＴ１３においてプラズマが生成される場合に適用され得る。（５）の条件では、高周波電力（高周波電力ＨＦ及び／又は高周波電力ＬＦ）の絶対値が、他の処理条件が同一の場合に第２のガス中の物質と前駆体層ＰＣを形成する物質との反応が前駆体層ＰＣの全体において完了する絶対値よりも小さい値に設定される。
工程ＳＴ１４では、内部空間１０ｓのパージが実行される。工程ＳＴ１４は、工程ＳＴ１２と同様の工程である。工程ＳＴ１４の実行により、チャンバ１０内の第２のガスが不活性ガスに置換され得る。
工程ＳＴ１では、工程ＳＴ１１及び工程ＳＴ１３を各々が含む複数の成膜サイクルＣＹ１が順に繰り返されてもよい。複数の成膜サイクルＣＹ１の各々は、工程ＳＴ１２及び工程ＳＴ１４を更に含んでいてもよい。膜ＰＦの厚さは、成膜サイクルＣＹ１の繰り返し回数により調整され得る。成膜サイクルＣＹ１が繰り返される場合には、工程ＳＴ１５において停止条件が満たされるか否かが判定される。停止条件は、成膜サイクルＣＹ１の実行回数が所定回数に達している場合に満たされる。工程ＳＴ１５において停止条件が満たされないと判定される場合には、成膜サイクルＣＹ１が再び実行される。工程ＳＴ１５において停止条件が満たされていると判定される場合には、工程ＳＴ１の実行が終了して、図１に示すように、処理は工程ＳＴ２に進む。
工程ＳＴ２は、工程ＳＴ１において基板Ｗ上に膜ＰＦが形成された後に実行される。工程ＳＴ２では、領域ＲＥがエッチングされる。一実施形態では、領域ＲＥは、プラズマからの化学種により、エッチングされる。工程ＳＴ２では、チャンバ１０内で処理ガスからプラズマＰ２が生成される。
工程ＳＴ２で用いられる処理ガスは、領域ＲＥが単一のシリコン酸化膜から形成されている場合には、フルオロカーボンガスを含む。基板Ｗの第２例〜第４例の各々が処理される場合には、工程ＳＴ２で用いられる処理ガスは、フルオロカーボンガス及び／又はハイドロフルオロカーボンガスを含む。なお、何れの例の基板Ｗが処理される場合においても、工程ＳＴ２で用いられる処理ガスは、不活性ガス（例えば希ガス）を更に含んでいてもよい。
図７の（ａ）は、図１に示すエッチング方法の工程ＳＴ２の例を説明するための図であり、図７の（ｂ）は、工程ＳＴ２の実行後の状態における一例の基板の部分拡大断面図である。工程ＳＴ２では、図７の（ａ）に示すように、プラズマＰ２からの化学種が領域ＲＥに照射されて、領域ＲＥが当該化学種によってエッチングされる。工程ＳＴ２の実行の結果、図７の（ｂ）に示すように、開口ＯＰの深さが増加する。領域ＲＥにおいて、開口ＯＰは、１０以上のアスペクト比を有していてもよい。
工程ＳＴ２において、制御部８０は、チャンバ１０内のガスの圧力を指定された圧力に設定するように排気装置５０を制御する。工程ＳＴ２において、制御部８０は、処理ガスをチャンバ１０内に供給するようにガス供給部ＧＳを制御する。工程ＳＴ２において、制御部８０は、処理ガスからプラズマを生成するためにプラズマ生成部を制御する。一実施形態における工程ＳＴ２では、制御部８０は、高周波電力ＨＦ及びバイアス電力ＢＰを供給するよう、高周波電源６１及びバイアス電源６２を制御する。工程ＳＴ２においては、プラズマを生成するために、高周波電力ＨＦ及び高周波電力ＬＦのうち一方のみが供給されてもよい。
方法ＭＴでは、工程ＳＴ１及び工程ＳＴ２を各々が含む複数のサイクルＣＹが順に実行されてもよい。複数のサイクルＣＹが順に実行される場合には、工程ＳＴ３において停止条件が満たされるか否かが判定される。停止条件は、サイクルＣＹの実行回数が所定回数に達している場合に満たされる。工程ＳＴ３において停止条件が満たされないと判定される場合には、サイクルＣＹが再び実行される。工程ＳＴ３において停止条件が満たされていると判定される場合には、方法ＭＴの実行が終了する。
方法ＭＴでは、基板Ｗ上に形成された膜ＰＦが、領域ＲＥのエッチングの開始時にマスクＭＫを保護する。したがって、方法ＭＴによれば、マスクＭＫのエッチングに対する領域ＲＥのエッチングの選択性が高められる。また、マスクＭＫの形状が膜ＰＦによって補正されるので、エッチングによって領域ＲＥに形成される開口の垂直性が高くなる。
なお、複数のサイクルＣＹのうち少なくとも一つのサイクルにおいて膜ＰＦを形成するための工程ＳＴ１の条件が、複数のサイクルＣＹのうち少なくとも一つの別のサイクルにおいて膜ＰＦを形成するための工程ＳＴ１の条件と異なっていてもよい。全てのサイクルＣＹの工程ＳＴ１の条件が、互いに異なっていてもよい。この場合には、各サイクルにおいて膜ＰＦは、その厚さ又はカバレッジが他のサイクルおいて形成される膜ＰＦの厚さ又はカバレッジと異なるように、形成され得る。
複数のサイクルＣＹのうち少なくとも一つのサイクルにおいて領域ＲＥをエッチングするための工程ＳＴ２の条件が、複数のサイクルＣＹのうち少なくとも一つの別のサイクルにおいて領域ＲＥをエッチングするための工程ＳＴ２の条件と異なっていてもよい。全てのサイクルＣＹの工程ＳＴ２の条件が、互いに異なっていてもよい。この場合には、各サイクルにおいて領域ＲＥは、そのエッチング量が、他のサイクルおける領域ＲＥのエッチング量と異なるように、エッチングされる。
複数のサイクルＣＹの各々では、複数の成膜サイクルＣＹ１のうち一つの成膜サイクルで膜ＰＦを形成する条件が、複数の成膜サイクルＣＹ１のうち少なくとも一つの別の成膜サイクルで膜ＰＦを形成するための条件と異なっていてもよい。即ち、複数のサイクルＣＹの各々では、一つの成膜サイクルにおける工程ＳＴ１１の条件及び／又は工程ＳＴ１３の条件が、少なくとも一つの別の成膜サイクルにおける工程ＳＴ１１の条件及び／又は工程ＳＴ１３の条件と異なっていてもよい。複数のサイクルＣＹの各々では、全ての成膜サイクルＣＹ１で膜ＰＦを形成する条件が、互いに異なっていてもよい。この場合には、複数のサイクルＣＹの各々に含まれる複数の成膜サイクルＣＹ１の各々で膜ＰＦの厚さの分布が制御され得る。
以下、図８を参照する。方法ＭＴは、成膜装置及び基板処理装置を含む基板処理システムを用いて実行されてもよい。図８は、一つの例示的実施形態に係る基板処理システムを示す図である。図８に示す基板処理システムＰＳは、方法ＭＴの実行のために用いられ得る。
基板処理システムＰＳは、台２ａ〜２ｄ、容器４ａ〜４ｄ、ローダモジュールＬＭ、アライナＡＮ、ロードロックモジュールＬＬ１，ＬＬ２、プロセスモジュールＰＭ１〜ＰＭ６、搬送モジュールＴＦ、及び制御部ＭＣを備えている。なお、基板処理システムＰＳにおける台の個数、容器の個数、ロードロックモジュールの個数は一つ以上の任意の個数であり得る。また、基板処理システムＰＳにおけるプロセスモジュールの個数は、二以上の任意の個数であり得る。
台２ａ〜２ｄは、ローダモジュールＬＭの一縁に沿って配列されている。容器４ａ〜４ｄはそれぞれ、台２ａ〜２ｄ上に搭載されている。容器４ａ〜４ｄの各々は、例えば、ＦＯＵＰ（Ｆｒｏｎｔ Ｏｐｅｎｉｎｇ Ｕｎｉｆｉｅｄ Ｐｏｄ）と称される容器である。容器４ａ〜４ｄの各々は、その内部に基板Ｗを収容するように構成されている。
ローダモジュールＬＭは、チャンバを有する。ローダモジュールＬＭのチャンバ内の圧力は、大気圧に設定される。ローダモジュールＬＭは、搬送装置ＴＵ１を有する。搬送装置ＴＵ１は、例えば多関節ロボットであり、制御部ＭＣによって制御される。搬送装置ＴＵ１は、ローダモジュールＬＭのチャンバを介して基板Ｗを搬送するように構成されている。搬送装置ＴＵ１は、容器４ａ〜４ｄの各々とアライナＡＮとの間、アライナＡＮとロードロックモジュールＬＬ１，ＬＬ２の各々との間、ロードロックモジュールＬＬ１，ＬＬ２の各々と容器４ａ〜４ｄの各々との間で、基板Ｗを搬送し得る。アライナＡＮは、ローダモジュールＬＭに接続されている。アライナＡＮは、基板Ｗの位置の調整（位置の較正）を行うように構成されている。
ロードロックモジュールＬＬ１及びロードロックモジュールＬＬ２の各々は、ローダモジュールＬＭと搬送モジュールＴＦとの間に設けられている。ロードロックモジュールＬＬ１及びロードロックモジュールＬＬ２の各々は、予備減圧室を提供している。
搬送モジュールＴＦは、ロードロックモジュールＬＬ１及びロードロックモジュールＬＬ２の各々にゲートバルブを介して接続されている。搬送モジュールＴＦは、減圧可能な搬送チャンバＴＣを有している。搬送モジュールＴＦは、搬送装置ＴＵ２を有している。搬送装置ＴＵ２は、例えば、多関節ロボットであり、制御部ＭＣによって制御される。搬送装置ＴＵ２は、搬送チャンバＴＣを介して基板Ｗを搬送するように構成されている。搬送装置ＴＵ２は、ロードロックモジュールＬＬ１，ＬＬ２の各々とプロセスモジュールＰＭ１〜ＰＭ６の各々との間、及び、プロセスモジュールＰＭ１〜ＰＭ６のうち任意の二つのプロセスモジュールの間において、基板Ｗを搬送し得る。
プロセスモジュールＰＭ１〜ＰＭ６の各々は、専用の基板処理を行うように構成された装置である。プロセスモジュールＰＭ１〜ＰＭ６のうち一つのプロセスモジュールは、成膜装置である。この成膜装置は、工程ＳＴ１において膜ＰＦを形成するめに用いられる。したがって、この成膜装置は、上述した成膜法による工程ＳＴ１を実行するように構成された装置である。この成膜装置は、工程ＳＴ１においてプラズマが生成される場合には、プラズマ処理装置１又は他のプラズマ処理装置といったプラズマ処理装置であり得る。この成膜装置は、工程ＳＴ１においてプラズマを生成することなく膜ＰＦを形成する場合には、プラズマを生成するための構成を有していなくてもよい。
プロセスモジュールＰＭ１〜ＰＭ６のうち別の一つのプロセスモジュールは、プラズマ処理装置１又は他のプラズマ処理装置といった基板処理装置である。この基板処理装置は、工程ＳＴ２において領域ＲＥをエッチングするために用いられる。
基板処理システムＰＳにおいて、制御部ＭＣは、基板処理システムＰＳの各部を制御するように構成されている。制御部ＭＣは、工程ＳＴ１において膜ＰＦを形成するように成膜装置を制御する。制御部ＭＣは、膜ＰＦを形成した後に、領域ＲＥをエッチングするように基板処理装置を制御する。この基板処理システムＰＳは、プロセスモジュール間で基板Ｗを大気に接触させることなく搬送することができる。
以上、種々の例示的実施形態について説明してきたが、上述した例示的実施形態に限定されることなく、様々な追加、省略、置換、及び変更がなされてもよい。また、異なる実施形態における要素を組み合わせて他の実施形態を形成することが可能である。
例えば、方法ＭＴの実行に用いられる基板処理装置は、任意のタイプのプラズマ処理装置であってもよい。例えば、方法ＭＴの実行に用いられる基板処理装置は、プラズマ処理装置１以外の容量結合型のプラズマ処理装置であってもよい。方法ＭＴの実行に用いられる基板処理装置は、誘導結合型のプラズマ処理装置、ＥＣＲ（電子サイクロトロン共鳴）プラズマ処理装置、又はマイクロ波といった表面波をプラズマの生成のために用いるプラズマ処理装置であってもよい。また、方法ＭＴにおいて、プラズマが利用されない場合には、基板処理装置は、プラズマ生成部を有していなくてもよい。
以上の説明から、本開示の種々の実施形態は、説明の目的で本明細書で説明されており、本開示の範囲及び主旨から逸脱することなく種々の変更をなし得ることが、理解されるであろう。したがって、本明細書に開示した種々の実施形態は限定することを意図しておらず、真の範囲と主旨は、添付の特許請求の範囲によって示される。
１…プラズマ処理装置、１０…チャンバ、１６…基板支持器、ＧＳ…ガス供給部、８０…制御部、Ｗ…基板、ＲＥ…領域、ＭＫ…マスク。

Claims (11)

  1. 基板の表面上に膜を形成する工程であり、該基板は少なくとも部分的に酸化シリコンから形成された領域及びマスクを有し、該マスクは前記領域上に設けられており該領域を部分的に露出させる開口を提供し、該膜は、前記領域の材料と同種の材料から形成される、該工程と、
    前記領域をエッチングする工程と、
    を含み、
    前記膜は、前記領域をエッチングする前記工程において前記領域に形成される開口の垂直性を高めるように前記マスクの形状を補正する、
    エッチング方法。
  2. 前記膜は、前記基板の上端から前記開口の深さ方向に沿ってその厚さが減少するように形成される、請求項１に記載のエッチング方法。
  3. 膜を形成する前記工程と前記領域をエッチングする前記工程とが交互に繰り返される、請求項１又は２に記載のエッチング方法。
  4. 膜を形成する前記工程は、
    第１のガスを基板に供給することにより前記基板上に前駆体層を形成する工程と、
    第２のガスを前記前駆体層に供給することにより前記前駆体層から前記膜を形成する工程と、
    を含む、請求項１〜３の何れか一項に記載のエッチング方法。
  5. 前記領域は、シリコン酸化膜を含む、請求項１〜４の何れか一項に記載のエッチング方法。
  6. 前記領域は、交互に積層された一つ以上のシリコン酸化膜と一つ以上のシリコン窒化膜を含む、請求項１〜４の何れか一項に記載のエッチング方法。
  7. 前記領域は、交互に積層された一つ以上のシリコン酸化膜と一つ以上の多結晶シリコン膜を含む、請求項１〜４の何れか一項に記載のエッチング方法。
  8. 前記領域は、積層された一つ以上のシリコン酸化膜、一つ以上のシリコン窒化膜、及び一つ以上の多結晶シリコン膜を含む、請求項１〜４の何れか一項に記載のエッチング方法。
  9. 前記マスクは、シリコン、炭素含有材料、又は金属含有材料から形成される、請求項１〜８の何れか一項に記載のエッチング方法。
  10. チャンバと、
    前記チャンバ内にガスを供給するように構成されたガス供給部と、
    前記ガス供給部を制御するように構成された制御部と、
    を備え、
    前記制御部は、
    少なくとも部分的に酸化シリコンから形成された領域及びマスクを有する基板上に、該領域の材料と同種の材料の膜を、該膜により該マスクの形状を補正することによりエッチングによって該領域に形成される開口の垂直性を高めるように形成するために、前記チャンバ内にガスを供給するように前記ガス供給部を制御し、
    前記領域をエッチングするために前記チャンバ内にガスを供給するように前記ガス供給部を制御する、
    基板処理装置。
  11. 少なくとも部分的に酸化シリコンから形成された領域及びマスクを有する基板上に、該領域の材料と同種の材料の膜を、該膜により該マスクの形状を補正することによりエッチングによって該領域に形成される開口の垂直性を高めるように形成するように構成された成膜装置と、
    前記領域をエッチングするように構成された基板処理装置と、
    を備える基板処理システム。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023127817A1 (ja) * 2021-12-28 2023-07-06 東京エレクトロン株式会社 基板処理方法及びプラズマ処理装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08195380A (ja) * 1995-01-13 1996-07-30 Sony Corp コンタクトホールの形成方法
JP2008060566A (ja) * 2006-08-22 2008-03-13 Lam Res Corp プラズマエッチング性能強化方法
JP2014225501A (ja) * 2013-05-15 2014-12-04 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP2021534589A (ja) * 2018-08-24 2021-12-09 ラム リサーチ コーポレーションLam Research Corporation 高アスペクト比エッチングのための金属含有パシベーション

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10170324B2 (en) * 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
JP2019050305A (ja) 2017-09-11 2019-03-28 東芝メモリ株式会社 プラズマエッチング方法、及び、半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08195380A (ja) * 1995-01-13 1996-07-30 Sony Corp コンタクトホールの形成方法
JP2008060566A (ja) * 2006-08-22 2008-03-13 Lam Res Corp プラズマエッチング性能強化方法
JP2014225501A (ja) * 2013-05-15 2014-12-04 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP2021534589A (ja) * 2018-08-24 2021-12-09 ラム リサーチ コーポレーションLam Research Corporation 高アスペクト比エッチングのための金属含有パシベーション

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023127817A1 (ja) * 2021-12-28 2023-07-06 東京エレクトロン株式会社 基板処理方法及びプラズマ処理装置

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