KR20230124008A - 기판 처리 방법 및 기판 처리 장치 - Google Patents

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KR20230124008A
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KR1020237023797A
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유야 미노우라
다카시 에노모토
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도쿄엘렉트론가부시키가이샤
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Abstract

에칭 대상막과 상기 에칭 대상막의 하층에 배치된 하지층과 상기 에칭 대상막의 상층에 배치된 마스크를 적어도 갖는 적층막이 형성된 기판을 준비하는 공정과, 플라즈마에 의해서 상기 마스크를 통해 상기 에칭 대상막을 에칭하는 공정과, 상기 에칭하는 공정 후, 기판을 원하는 온도에서 열처리하는 공정을 갖고, 상기 마스크와 상기 하지층 중 적어도 한쪽은 전이 금속을 함유하는 기판 처리 방법이 제공된다.

Description

기판 처리 방법 및 기판 처리 장치
본 개시는 기판 처리 방법 및 기판 처리 장치에 관한 것이다.
산화실리콘층과 질화실리콘층이 적층된 반도체 웨이퍼에 고어스펙트비의 홀을 저온 환경 하에서 에칭하는 방법이 알려져 있다(예컨대 특허문헌 1 참조). 수소 함유 가스를 이용하여 질화실리콘을 함유하는 에칭 대상막을 에칭할 때, 반응 생성물이 발생하여, 에칭 처리 후에 에칭 대상막의 표면이나 측벽에 퇴적된다.
특허문헌 1: 일본 특허공개 2016-207840호 공보
본 개시는, 에칭 공정에 의해 퇴적된 전이 금속을 포함하는 반응 생성물을 제거할 수 있는 기판 처리 방법 및 기판 처리 장치를 제공한다.
본 개시의 일 양태에 의하면, 에칭 대상막과, 상기 에칭 대상막의 하층에 배치된 하지층과, 상기 에칭 대상막의 상층에 배치된 마스크를 적어도 갖는 적층막이 형성된 기판을 준비하는 공정과, 플라즈마에 의해서 상기 마스크를 통해 상기 에칭 대상막을 에칭하는 공정, 그리고 상기 에칭 공정 후, 기판을 원하는 온도에서 열처리하는 공정을 포함하고, 상기 마스크와 상기 하지층 중 적어도 한쪽은 전이 금속을 함유하는, 기판 처리 방법이 제공된다.
일 측면에 의하면, 에칭 공정에 의해 퇴적된 전이 금속을 포함하는 반응 생성물을 제거할 수 있다.
도 1은 실시형태에 따른 기판 처리 시스템의 일례를 도시하는 도면.
도 2는 실시형태에 따른 기판 처리 장치(에칭 및 플라즈마 애싱)의 일례를 도시하는 도면.
도 3은 실시형태에 따른 기판 처리 장치(라디칼 애싱)의 일례를 도시하는 도면.
도 4는 실시형태에 따른 기판에 형성된 막 구조의 일례를 도시하는 도면.
도 5는 실시형태에 따른 기판 처리 방법의 일례를 도시하는 흐름도.
도 6은 실시형태에 따른 기판 처리 방법의 다른 예를 도시하는 흐름도.
도 7a는 실시형태에 따른 기판 온도에 대한 에칭 레이트의 일례를 도시하는 도면.
도 7b는 실시형태에 따른 기판 온도에 대한 마스크 선택비의 일례를 도시하는 도면.
도 8은 텅스텐 함유 가스의 온도에 대한 증기압 곡선을 도시하는 도면.
도 9는 실시형태에 따른 텅스텐 잔사 발생의 일례를 도시하는 도면.
도 10은 실시형태에 따른 유기 레지스트 도포막의 애싱 레이트와 기판 온도의 관계를 도시하는 도면.
도 11은 실시형태에 따른 기판 온도에 대한 텅스텐 함유물의 잔사, 규불화암모늄의 잔사, CF 폴리머의 잔사를 도시하는 도면.
이하, 도면을 참조하여 본 개시를 실시하기 위한 형태에 관해서 설명한다. 각 도면에 있어서, 동일 구성 부분에는 동일 부호를 붙여, 중복된 설명을 생략하는 경우가 있다.
[기판 처리 시스템]
우선, 실시형태에 따른 기판 처리 시스템(1)의 일례에 관해서 도 1을 참조하면서 설명한다. 도 1은 실시형태에 따른 기판 처리 시스템(1)의 일례를 도시하는 도면이다. 기판 처리 시스템(1)에서는 실시형태에 따른 에칭 공정과 열처리 공정을 포함하는 기판 처리 방법이 실행된다. 단, 이것에 한하지 않고, 기판 처리 시스템(1)에서는 에칭 공정과 애싱 공정이 실행되어도 좋다. 또는 에칭 공정과 열처리 공정과 애싱 공정을 포함하는 기판 처리 방법이 실행되어도 좋다.
기판 처리 시스템(1)은 처리실(211∼214)과, 진공 반송실(220)과, 로드록실(231, 232)과, 대기 반송실(240)과, 로드 포트(251∼253)와, 게이트 밸브(261∼268), 그리고 제어부(270)를 갖는다.
처리실(211)은, 기판(W)을 배치하는 스테이지(ST)를 갖고, 게이트 밸브(261)를 통해 진공 반송실(220)과 접속되어 있다. 마찬가지로 처리실(212)은, 기판을 배치하는 스테이지(ST)를 갖고, 게이트 밸브(262)를 통해 진공 반송실(220)과 접속되어 있다. 처리실(213)은, 기판을 배치하는 스테이지(ST)를 갖고, 게이트 밸브(263)를 통해 진공 반송실(220)과 접속되어 있다. 처리실(214)은, 기판을 배치하는 스테이지(ST)를 갖고, 게이트 밸브(264)를 통해 진공 반송실(220)과 접속되어 있다. 처리실(211∼214) 내부는, 소정의 진공 분위기로 감압되어, 그 내부에서 기판에 원하는 처리(에칭 처리, 열처리, 애싱 처리 등)을 실시한다. 또한, 처리실(211∼214)에서의 처리를 위한 각 부의 동작은 제어부(270)에 의해서 제어된다.
진공 반송실(220) 내부는 소정의 진공 분위기로 감압되어 있다. 또한, 진공 반송실(220)에는 반송 기구(221)가 설치되어 있다. 반송 기구(221)는 처리실(211∼214), 로드록실(231, 232)에 대하여 기판을 반송한다. 또한, 반송 기구(221)의 동작은 제어부(270)에 의해서 제어된다.
로드록실(231)은, 기판을 배치하는 스테이지(231a)를 가지며, 게이트 밸브(265)를 통해 진공 반송실(220)과 접속되고, 게이트 밸브(267)를 통해 대기 반송실(240)과 접속되어 있다. 마찬가지로 로드록실(232)은, 기판을 배치하는 스테이지(232a)를 가지며, 게이트 밸브(266)를 통해 진공 반송실(220)과 접속되고, 게이트 밸브(268)를 통해 대기 반송실(240)과 접속되어 있다. 로드록실(231, 232) 내부는 대기 분위기와 진공 분위기를 전환할 수 있게 되어 있다. 또한, 로드록실(231, 232) 내부의 진공 분위기 또는 대기 분위기의 전환은 제어부(270)에 의해서 제어된다.
대기 반송실(240) 내부는 대기 분위기로 되어 있으며, 예컨대 청정 공기의 다운플로우가 형성되어 있다. 또한, 대기 반송실(240)에는 반송 기구(241)가 마련되어 있다. 반송 기구(241)는 로드록실(231, 232), 후술하는 로드 포트(251∼253)의 캐리어(C)에 대하여 기판을 반송한다. 또한, 반송 기구(241)의 동작은 제어부(270)에 의해서 제어된다.
로드 포트(251∼253)는 대기 반송실(240)의 긴 변의 벽면에 마련되어 있다. 로드 포트(251∼253)는 기판이 수용된 캐리어(C) 또는 빈 캐리어(C)가 달린다. 캐리어(C)에는, 예컨대 FOUP(Front Opening Unified Pod) 등을 이용할 수 있다.
게이트 밸브(261∼268)는 개폐 가능하게 구성된다. 또한, 게이트 밸브(261∼268)의 개폐는 제어부(270)에 의해서 제어된다.
제어부(270)는, 처리실(211∼214)의 동작, 반송 기구(221, 241)의 동작, 게이트 밸브(261∼268)의 개폐, 로드록실(231, 232) 내부의 진공 분위기 또는 대기 분위기의 전환 등을 행함으로써 기판 처리 시스템(1) 전체를 제어한다.
이어서, 기판 처리 시스템(1)의 동작의 일례에 관해서 설명한다. 예컨대 제어부(270)는, 게이트 밸브(267)를 열고 또한 반송 기구(241)를 제어하여, 예컨대 로드 포트(251)의 캐리어(C)에 수용된 기판을 로드록실(231)의 스테이지(231a)에 반송시킨다. 제어부(270)는, 게이트 밸브(267)를 닫아, 로드록실(231) 내부를 진공 분위기로 한다.
제어부(270)는, 게이트 밸브(261, 265)를 열고 또한 반송 기구(221)를 제어하여, 로드록실(231)의 기판을 처리실(211)의 스테이지(ST)에 반송시킨다. 제어부(270)는, 게이트 밸브(261, 265)를 닫아, 처리실(211)을 동작시킨다. 이에 따라, 처리실(211)에서 기판에 소정의 처리(예컨대 에칭 처리 등)를 실시한다.
이어서, 제어부(270)는, 게이트 밸브(261, 263)를 열고 또한 반송 기구(221)를 제어하여, 처리실(211)에서 처리된 기판을 처리실(213)의 스테이지(ST)에 반송시킨다. 제어부(270)는, 게이트 밸브(261, 263)를 닫아, 처리실(213)을 동작시킨다. 이에 따라, 처리실(213)에서 기판에 소정의 처리(예컨대, 후술되는 열처리 등)를 실시한다.
제어부(270)는 처리실(211, 212)에서 처리된 기판을 처리실(213, 214)의 스테이지(ST)에 반송하여도 좋다. 본 실시형태에서는, 처리실(213) 및 처리실(214)의 동작 상태에 따라서 처리실(211, 212)에서 처리된 기판을 처리실(213) 또는 처리실(214)로 반송하여 애싱 처리를 행하여도 좋다. 제어부(270)는, 처리실(213)과 처리실(214)을 사용하여 복수의 기판에 대하여 병행하여 소정의 처리(예컨대, 에칭 처리, 열처리 등)를 행할 수 있다. 이로써 생산성을 높일 수 있다.
제어부(270)는, 에칭 처리 후에 열처리된 기판(또는 애싱 처리된 기판)을, 반송 기구(221)를 제어하여 로드록실(231)의 스테이지(231a) 또는 로드록실(232)의 스테이지(232a)에 반송시킨다. 제어부(270)는 로드록실(231) 또는 로드록실(232) 내부를 대기 분위기로 한다. 제어부(270)는, 게이트 밸브(267) 또는 게이트 밸브(268)를 열고 또한 반송 기구(241)를 제어하여, 로드록실(232)의 기판을, 예컨대 로드 포트(253)의 캐리어(C)에 반송하여 수용시킨다.
이와 같이, 도 1에 도시하는 기판 처리 시스템(1)에 의하면, 각 처리실에 의해서 기판에 처리가 실시되는 동안에, 기판을 대기에 노출시키는 일 없이, 즉 진공을 깨뜨리지 않고서 기판에 에칭 처리, 열처리, 애싱 처리 등을 실시할 수 있다.
[기판 처리 장치]
이어서, 처리실(211∼214)의 적어도 어느 하나의 처리실을 실현하기 위한 기판 처리 장치에 관해서 도 2 및 도 3을 참조하면서 설명한다. 도 2 및 도 3은 실시형태에 따른 기판 처리 장치의 일례를 도시하는 도면이다. 도 2의 기판 처리 장치(2)에서는 기판(W)에 플라즈마에 의한 에칭 공정 및/또는 플라즈마에 의한 애싱 공정을 행한다. 도 3의 기판 처리 장치(3)에서는 기판(W)에 베이킹 공정 혹은 라디칼에 의한 애싱 공정을 행한다.
규소(Si)와 질소(N)와 불소(F)를 포함하는 반응 생성물은, 에칭 공정에서 생성되어, 에칭 대상막에 퇴적된다. 규소(Si)와 질소(N)와 불소(F)를 포함하는 반응 생성물의 일례로서는 규불화암모늄을 들 수 있다. 베이킹 공정에서는, 기판(W)을 가열하는 열에너지에 의해서, 규소(Si)와 질소(N)와 불소(F)를 포함하는 반응 생성물을 승화시켜 제거한다. 규소(Si)와 질소(N)와 불소(F)를 포함하는 반응 생성물은 제2 반응 생성물의 일례이다. 베이킹 공정은 기판(W)을 열처리하는 공정의 일례이다.
제2 반응 생성물은, 에칭 공정에서 생성되어 에칭 대상막에 퇴적되는, 질소(N)와, 수소(H), 그리고 할로겐이 포함되는 반응 생성물을 포함한다. 질소(N)와 수소(H)와 할로겐이 포함되는 반응 생성물의 일례로서는 할로겐화암모늄을 들 수 있다. 제2 반응 생성물은 암모늄, 염화암모늄, 브롬화암모늄, 요오드화암모늄 중 적어도 하나를 포함하여도 좋다.
플라즈마에 의한 애싱(이하, 「플라즈마 애싱」이라고도 한다.) 공정에서는, 플라즈마 내의 라디칼 공급 및 플라즈마로부터의 이온 조사 에너지를 이용하여 유기막의 마스크를 제거한다. 플라즈마 애싱 공정에서는, 에칭 공정에서 생성되는 탄소(C)와 불소(F)가 포함되는 반응 생성물도 제거한다. 에칭 공정에서 생성되는 CF 폴리머 등의 탄소(C)와 불소(F)가 포함되는 반응 생성물은 제3 반응 생성물의 일례이다.
라디칼에 의한 애싱(이하, 「라디칼 애싱」이라고도 한다.) 공정에서는, 플라즈마로부터의 이온을 이용하지 않고, 라디칼의 공급과 기판(W)을 가열하는 열에너지에 의해서 유기막의 마스크를 제거한다. 라디칼 애싱 공정에서는, 에칭 공정에서 생성되는 탄소(C)와 불소(F)가 포함되는 반응 생성물도 제거한다.
또한, 플라즈마 애싱 공정과 라디칼 애싱 공정에서는 애싱 레이트가 다르다. 플라즈마 애싱 공정에서는, 라디칼과 이온을 사용하여 애싱을 행하기 때문에, 라디칼을 사용하여 애싱을 행하는 라디칼 에싱 공정보다도 애싱 레이트가 높아진다. 또한, 플라즈마 애싱 공정과 라디칼 애싱 공정에서는 제어하는 온도대가 다르다. 라디칼 애싱 공정과 플라즈마 애싱 공정은, 모두 기판(W)에 대하여 온도 제어를 행하기 위해서 기판(W)을 열처리하는 공정의 일례이기도 하다.
(기판 처리 장치(2))
이하, 우선 플라즈마 애싱 공정을 실행할 수 있는 기판 처리 장치(2)에 관해서 도 2를 참조하면서 설명한다. 기판 처리 장치(2)는, 에칭(플라즈마 에칭) 공정을 행하고, 그 후, 플라즈마 애싱 공정을 행하여도 좋다.
기판 처리 장치(2)는 처리 용기(10)를 갖는다. 처리 용기(10)는 그 안에 처리실(10s)을 제공하고 있다. 처리 용기(10)는 본체(12)를 포함하고 있다. 본체(12)는 대략 원통 형상을 갖고 있다. 본체(12)는 예컨대 알루미늄으로 형성되어 있다. 본체(12)의 내벽면 상에는 내식성을 갖는 막이 마련되어 있다. 내식성을 갖는 막은 알루미나(산화알루미늄), 산화이트륨과 같은 세라믹스로 형성되어, 양극(陽極) 산화 처리된 산화막일 수 있다.
본체(12)의 측벽에는 통로(12p)가 형성되어 있다. 기판(W)은 처리실(10s)과 처리 용기(10) 외부와의 사이에서 반송될 때에 통로(12p)를 통과한다. 통로(12p)는 게이트 밸브(12g)에 의해 개폐할 수 있게 되어 있다. 게이트 밸브(12g)는 본체(12)의 측벽을 따라 마련되어 있다.
본체(12)의 바닥부 상에는 지지부(13)가 설치되어 있다. 지지부(13)는 절연 재료로 형성되어 있다. 지지부(13)는 대략 원통 형상을 갖고 있다. 지지부(13)는 처리실(10s) 내에서 본체(12)의 바닥부로부터 위쪽으로 연장되어 있다. 지지부(13) 상에는 기판 주위를 둘러싸는 엣지 링(25)(포커스 링이라고도 불린다)이 마련되어 있다. 엣지 링(25)은 대략 원통 형상을 갖고, 실리콘 등으로 형성되어도 좋다.
기판 처리 장치(2)는 스테이지(ST)를 또한 구비하고 있다. 스테이지(ST)는 지지부(13)에 의해서 지지되어 있다. 스테이지(ST)는 처리실(10s) 내에 설치되어 기판(W)을 지지하도록 구성되어 있다.
스테이지(ST)는 하부 전극(18) 및 하나의 예시적 실시형태에 따른 정전 척(20)을 갖고 있다. 스테이지(ST)는 전극 플레이트(16)를 또한 가질 수 있다. 전극 플레이트(16)는 예컨대 알루미늄과 같은 도체로 형성되어 있으며, 대략 원반 형상을 갖고 있다. 하부 전극(18)은 전극 플레이트(16) 상에 설치되어 있다. 하부 전극(18)은 예컨대 알루미늄과 같은 도체로 형성되어 있으며, 대략 원반 형상을 갖고 있다. 하부 전극(18)은 전극 플레이트(16)에 전기적으로 접속되어 있다. 하부 전극(18)의 외주면 및 전극 플레이트(16)의 외주면은 지지부(13)에 의해서 둘러싸여 있다.
정전 척(20)은 하부 전극(18) 상에 설치되어 있다. 정전 척(20)의 전극은 스위치(20s)를 통해 직류 전원(20p)에 접속되어 있다. 직류 전원(20p)으로부터의 전압이 전극에 인가되면, 정전 인력에 의해 기판(W)이 정전 척(20)에 유지된다. 정전 척(20)은 기판(W)을 지지한다. 전극 플레이트(16) 및 하부 전극(18)은 정전 척(20) 및 엣지 링(25)을 지지하는 베이스의 일례이다.
하부 전극(18)의 내부에는 유로(18f)가 마련되어 있다. 유로(18f)에는, 처리 용기(10)의 외부에 설치되어 있는 칠러 유닛으로부터 배관(22a)을 통해 열교환 매체(예컨대 냉매)가 공급된다. 유로(18f)에 공급된 열교환 매체는 배관(22b)을 통해 칠러 유닛으로 되돌려진다. 기판 처리 장치(2)에서는, 정전 척(20) 상에 배치된 기판(W)의 온도가 열교환 매체와 하부 전극(18)의 열교환에 의해 조정된다.
기판 처리 장치(2)에는 가스 공급 라인(24)이 마련되어 있다. 가스 공급 라인(24)은, 전열 가스 공급 기구로부터의 전열 가스(예컨대 He 가스)를 정전 척(20) 상면과 기판(W) 하면의 사이에 공급한다.
기판 처리 장치(2)는 상부 전극(30)을 또한 구비하고 있다. 상부 전극(30)은 스테이지(ST) 위쪽에 설치되어 있다. 상부 전극(30)은 부재(32)를 통해 본체(12)의 상부에 지지되어 있다. 부재(32)는 절연성을 갖는 재료로 형성되어 있다. 상부 전극(30)과 부재(32)는 본체(12)의 상부 개구를 닫는다.
상부 전극(30)은 상부판(34) 및 지지체(36)를 포함할 수 있다. 상부판(34)의 하면은 처리실(10s) 측의 하면이며, 처리실(10s)을 규정하고 있다. 상부판(34)은 주울열이 적은 저저항의 도전체 또는 반도체로 형성될 수 있다. 상부판(34)에는 복수의 가스 토출 구멍(34a)이 형성되어 있다. 복수의 가스 토출 구멍(34a)은 상부판(34)을 그 판 두께 방향으로 관통하고 있다.
지지체(36)는 상부판(34)을 착탈이 자유롭게 지지한다. 지지체(36)는 알루미늄과 같은 도전성 재료로 형성된다. 지지체(36)의 내부에는 가스 확산실(36a)이 마련되어 있다. 지지체(36)에는 복수의 가스 구멍(36b)이 형성되어 있다. 복수의 가스 구멍(36b)은 가스 확산실(36a)로부터 아래쪽으로 연장되어 있다. 복수의 가스 구멍(36b)은 복수의 가스 토출 구멍(34a)에 각각 연통되어 있다. 지지체(36)에는 가스 도입구(36c)가 형성되어 있다. 가스 도입구(36c)는 가스 확산실(36a)에 접속되어 있다. 가스 도입구(36c)에는 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는, 가스 소스군(40), 유량 제어기군(44) 및 밸브군(42)을 포함하는 가스 공급부(GS)가 접속되어 있다. 가스 소스군(40)은 유량 제어기군(44) 및 밸브군(42)을 통해 가스 공급관(38)에 접속되어 있다. 가스 소스군(40)은 복수의 가스 소스를 포함하고 있다. 밸브군(42)은 복수의 개폐 밸브를 포함하고 있다. 유량 제어기군(44)은 복수의 유량 제어기를 포함하고 있다. 유량 제어기군(44)의 복수의 유량 제어기 각각은 매스 플로우 컨트롤러 또는 압력 제어식의 유량 제어기이다. 가스 소스군(40)의 복수의 가스 소스 각각은, 유량 제어기군(44)의 대응하는 유량 제어기 및 밸브군(42)의 대응하는 개폐 밸브를 통해 가스 공급관(38)에 접속되어 있다. 전원(70)은 상부 전극(30)에 접속되어 있다. 전원(70)은 처리실(10s) 내에 존재하는 양이온을 상부판(34)으로 인입하기 위한 전압을 상부 전극(30)에 인가한다.
기판 처리 장치(2)에서는, 본체(12)의 내벽면을 따라서 실드(46)가 착탈이 자유롭게 설치되어 있다. 실드(46)는 지지부(13)의 외주에도 설치되어 있다. 실드(46)는 본체(12)에 에칭 부생물 등의 반응 생성물이 부착되는 것을 방지한다. 실드(46)는, 예컨대 알루미늄으로 형성된 부재의 표면에 내식성을 갖는 막을 형성함으로써 구성된다. 내식성을 갖는 막은 알루미나 또는 산화이트륨과 같은 산화막일 수 있다.
지지부(13)와 본체(12) 측벽의 사이에는 배플 플레이트(48)가 마련되어 있다. 배플 플레이트(48)는 예컨대 알루미늄으로 형성된 부재의 표면에 내식성을 갖는 막을 형성함으로써 구성된다. 내식성을 갖는 막은 알루미나 또는 산화이트륨과 같은 산화막일 수 있다. 배플 플레이트(48)에는 복수의 관통 구멍이 형성되어 있다. 배플 플레이트(48)의 아래쪽 또 본체(12)의 바닥부에는 배기구(12e)가 마련되어 있다. 배기구(12e)에는 배기관(52)을 통해 배기 장치(50)가 접속되어 있다. 배기 장치(50)는 압력 조정 밸브 및 터보 분자 펌프와 같은 진공 펌프를 갖고 있다.
기판 처리 장치(2)는 플라즈마 생성용 고주파 HF의 전력을 인가하는 제1 고주파 전원(62)을 구비하고 있다. 제1 고주파 전원(62)은 처리 용기(10) 내에서 가스로부터 플라즈마를 생성하기 위해서 고주파 HF의 전력을 발생하도록 구성되어 있다. 고주파 HF의 주파수는, 예컨대 27 MHz∼100 MHz 범위 내의 주파수이다.
제1 고주파 전원(62)은 정합기(66)를 통해 하부 전극(18)에 전기적으로 접속되어 있다. 정합기(66)는 정합 회로를 갖고 있다. 정합기(66)의 정합 회로는 제1 고주파 전원(62)의 부하 측(하부 전극(18) 측)의 임피던스를 제1 고주파 전원(62)의 출력 임피던스에 정합시키도록 구성되어 있다. 다른 실시형태에서는, 제1 고주파 전원(62)은 정합기(66)를 통해 상부 전극(30)에 전기적으로 접속되어 있어도 좋다.
기판 처리 장치(2)는, 이온 인입용 고주파 LF의 전력을 인가하는 제2 고주파 전원(64)을 또한 구비할 수 있다. 제2 고주파 전원(64)은 고주파 LF의 전력을 발생하도록 구성되어 있다. 고주파 LF는, 주로 이온을 기판(W)에 인입하기에 알맞은 주파수를 가지며, 예컨대 400 kHz∼13.56 MHz 범위 내의 주파수이다. 혹은 고주파 LF는 직사각형의 파형을 갖는 펄스형의 전압이라도 좋다.
제2 고주파 전원(64)은 정합기(68)를 통해 하부 전극(18)에 전기적으로 접속되어 있다. 정합기(68)는 정합 회로를 갖고 있다. 정합기(68)의 정합 회로는 제2 고주파 전원(64)의 부하 측(하부 전극(18) 측)의 임피던스를 제2 고주파 전원(64)의 출력 임피던스에 정합시키도록 구성되어 있다.
기판 처리 장치(2)는 제2 제어부(80)를 또한 구비할 수 있다. 제2 제어부(80)는 프로세서, 메모리와 같은 기억부, 입력 장치, 표시 장치, 신호의 입출력 인터페이스 등을 갖춘 컴퓨터일 수 있다. 제2 제어부(80)는 기판 처리 장치(2)의 각 부를 제어한다. 제2 제어부(80)에서는, 입력 장치를 이용하여, 오퍼레이터가 기판 처리 장치(2)를 관리하기 위해서 커맨드의 입력 조작 등을 행할 수 있다. 또한, 제2 제어부(80)에서는, 표시 장치에 의해, 기판 처리 장치(2)의 가동 상황을 가시화하여 표시할 수 있다. 또한, 제2 제어부(80)의 기억부에는 제어 프로그램 및 레시피 데이터가 저장되어 있다. 제어 프로그램은 기판 처리 장치(2)에서 각종 처리를 실행하기 위해서 제2 제어부(80)의 프로세서에 의해 실행된다. 제2 제어부(80)의 프로세서가 제어 프로그램을 실행하고, 레시피 데이터에 따라서 기판 처리 장치(2)의 각 부를 제어함으로써, 다양한 프로세스, 예컨대 플라즈마 처리 방법이 기판 처리 장치(2)에서 실행된다.
(기판 처리 장치(3))
이어서, 라디칼 애싱 공정을 실행할 수 있는 기판 처리 장치(3)에 관해서 도 3을 참조하면서 설명한다. 도 3은 기판 처리 장치(3)의 일례를 도시하는 도면이다. 기판 처리 장치(3)는 처리 용기(101) 및 제어부(130)를 갖는다. 본 실시형태에서의 기판 처리 장치(3)는, 기판(W) 상에 형성된 유기막을, ICP(Inductively Coupled Plasma)를 이용하여 라디칼 애싱 처리를 행한다.
기판 처리 장치(3)는, 예컨대 내벽면이 양극 산화 처리된 알루미늄에 의해서 형성된 대략 원통 형상의 기밀한 처리 용기(101)를 갖는다. 처리 용기(101)는 접지되어 있다. 처리 용기(101)는, 상부 천장판(102)에 의해 상하로 구획되어 있으며, 상부 천장판(102)의 상면 측이 안테나(113)가 수용되는 안테나실(103)로 되어 있고, 상부 천장판(102)의 하면 측이 플라즈마가 생성되는 처리실(104)로 되어 있다. 본 실시형태에 있어서, 상부 천장판(102)은 석영으로 형성되어 있으며, 처리실(104)의 천장벽을 구성한다. 또한, 상부 천장판(102)은 Al2O3 등의 세라믹스로 구성되어도 좋다.
상부 천장판(102)의 아래쪽에는 판형으로 형성된 석영의 이온 트랩(111)이 설치되어 있다. 이온 트랩(111)은 처리실(104) 안의 공간을 공간(S1) 및 공간(S2)으로 상하로 분할한다. 이온 트랩(111)은, 공간(S1) 내에서 생성된 플라즈마에 포함되는 이온이 공간(S2)으로 침입하는 것을 억제한다. 이온 트랩(111)에는, 이온 트랩(111)의 두께 방향으로 관통하는 다수의 관통 구멍(112)이 형성되어 있으며, 공간(S1) 내에서 생성된 플라즈마에 포함되는 전자나 라디칼은, 각각의 관통 구멍(112)을 통해 공간(S2)으로 침입할 수 있다.
처리실(104)의 측벽(104a)에는, 일단이 공간(S1)에 연통되고 타단이 가스 공급 기구(120)에 연통되는 가스 공급관(124)이 마련되어 있다. 가스 공급 기구(120)로부터 공급된 가스는 가스 공급관(124)을 통해 공간(S1) 내에 공급된다. 가스 공급 기구(120)는 가스 소스군(121), 유량 제어기군(122) 및 밸브군(123)을 갖는다.
밸브군(123)은 복수의 개폐 밸브를 포함하고 있다. 유량 제어기군(122)은 복수의 유량 제어기를 포함하고 있다. 유량 제어기군(122)의 복수의 유량 제어기 각각은 매스 플로우 컨트롤러(MFC) 또는 압력 제어식의 유량 제어기이다. 가스 소스군(121)은 산소 함유 가스나 불활성 등의 복수의 가스를 공급한다. 산소 함유 가스는 예컨대 O2 가스이고, 불활성 가스는 예컨대 Ar이나 N2 가스이다. 가스 소스군(121)의 복수의 가스 소스 각각은, 유량 제어기군(122)의 대응하는 유량 제어기 및 밸브군(123)의 대응하는 개폐 밸브를 통해 가스 공급관(124)에 접속되어 있다. 가스 공급 기구(120)는 가스 공급부의 일례이다.
안테나실(103) 내에는 안테나(113)가 설치되어 있다. 안테나(113)는 구리나 알루미늄 등의 도전성이 높은 금속에 의해 형성된 안테나선(113a)을 갖는다. 안테나선(113a)은 환상이나 소용돌이형 등의 임의의 형상으로 형성된다. 안테나(113)는 절연성 부재로 구성된 스페이서(117)에 의해 상부 천장판(102)으로부터 이격되어 있다.
안테나선(113a)의 단자(118)에는, 안테나실(103) 위쪽으로 연장되는 급전 부재(116)의 일단이 접속되어 있다. 급전 부재(116)의 타단에는 급전선(119)의 일단이 접속되어 있고, 급전선(119)의 타단에는 정합기(114)를 통해 고주파 전원(115)이 접속되어 있다. 고주파 전원(115)은, 정합기(114), 급전선(119), 급전 부재(116) 및 단자(118)를 통해, 안테나(113)에 예컨대 13.56 MHz 주파수의 고주파 전력을 공급한다. 이에 따라, 안테나(113) 아래쪽에 있는 처리실(104) 안의 공간(S1)에 유도 전계가 형성되고, 이 유도 전계에 의해, 가스 공급관(124)으로부터 공급된 가스가 플라즈마화되어, 공간(S1) 내에 유도 결합 플라즈마가 생성된다. 안테나(113)는 플라즈마 생성부의 일례이다.
처리실(104)의 바닥벽에는, 절연성 부재에 의해 형성된 스페이서(126)를 통해, 기판(W)이 배치되는 스테이지(ST)가 마련되어 있다. 스테이지(ST)는, 스페이서(126) 상에 설치된 기재(131)와, 기재(131) 상에 설치된 정전 척(132)과, 절연성 부재로 형성되어 기재(131) 및 정전 척(132)의 측벽을 덮는 보호 부재(133)를 갖는다. 기재(131) 및 정전 척(132)은 기판(W)의 형상에 대응한 원형을 이루며, 스테이지(ST) 전체가 원통형으로 형성되어 있다. 스페이서(126) 및 보호 부재(133)는 알루미나 등의 절연성 세라믹스로 구성되어 있다.
정전 척(132)은 기재(131)의 상면에 마련되어 있다. 정전 척(132)은, 세라믹스 용사막(溶射膜)을 포함하는 유전체층(145)과, 유전체층(145)의 내부에 매립된 전극(146)을 갖는다. 전극(146)은 예컨대 판형, 막형, 격자형, 망형 등 다양한 형태를 들 수 있다. 전극(146)에는 급전선(147)을 통해 직류 전원(148)이 접속되어 있어, 직류 전원(148)으로부터 공급된 직류 전압이 인가된다. 직류 전원(148)으로부터 급전선(147)을 통해 전극(146)에 인가되는 직류 전압은 스위치(도시하지 않음)에 의해 온·오프 제어된다. 직류 전원(148)으로부터 인가되는 직류 전압에 의해, 전극(146)에 쿨롱력이나 존슨라벡력 등의 정전 흡착력이 발생하여, 정전 척(132) 상에 배치된 기판(W)이 정전 척(132)의 상면에 흡착 유지된다. 정전 척(132)의 유전체층(145)으로서는 Al2O3이나 Y2O3 등을 이용할 수 있다.
또한, 스테이지(ST)의 기재(131) 내에는, 기판(W)의 온도를 제어하기 위한 온도 조절 기구 및 온도 센서(모두 도시하지 않음)가 설치되어 있다. 또한, 처리실(104)의 측벽(104a) 내에도 처리실(104) 안의 가스 온도를 제어하기 위한 온도 조절 기구 및 온도 센서(모두 도시하지 않음)가 설치되어 있다. 또한, 처리 용기(101)에는, 스테이지(ST)에 기판(W)이 배치된 상태에서, 기판(W)과 스테이지(ST) 사이의 열 전달량을 조절하기 위한 전열 가스, 예컨대 He 가스를 기판(W)과 스테이지(ST) 사이에 공급하는 전열 가스 공급 기구(도시하지 않음)가 마련되어 있다. 또한, 스테이지(ST)에는, 기판(W) 전달을 행하기 위한 복수의 승강 핀(도시하지 않음)이 정전 척(132)의 상면에 대하여 나오고 들어갈 수 있게 마련되어 있다.
처리실(104)의 측벽(104a)에는, 기판(W)을 처리실(104) 안으로 반입하고, 기판(W)을 처리실(104) 안으로부터 반출하기 위한 반입출구(155)가 형성되어 있고, 반입출구(155)는 게이트 밸브(G)에 의해서 개폐할 수 있게 되어 있다. 게이트 밸브(G)가 열림 상태로 제어됨으로써, 반입출구(155)를 통해 기판(W)의 반입 및 반출이 가능하게 된다.
처리실(104)의 바닥벽에는 배기구(159)가 형성되어 있고, 배기구(159)에는 배기 기구(160)가 설치되어 있다. 배기 기구(160)는, APC(Auto Pressure Controller) 밸브(162)와, 배기관(161)을 통해 처리실(104) 내부를 배기하는 진공 펌프(163)를 갖는다. APC 밸브(162)는, 배기구(159)에 접속된 배기관(161)의 개방도를 조정하여 처리실(104) 안의 압력을 제어한다. 진공 펌프(163)에 의해 처리실(104) 안이 배기되고, 플라즈마에 의한 에칭 처리 중에, APC 밸브(162)의 개방도가 조정됨으로써, 처리실(104) 내부가 소정의 진공도로 유지된다.
제어부(130)는 ROM(Read Only Memory)이나 RAM(Random Access Memory) 등의 메모리 및 CPU(Central Processing Unit) 등의 프로세서를 갖는다. 제어부(130) 안의 프로세서는, 제어부(130) 안의 메모리에 저장된 프로그램을 독출하여 실행함으로써, 처리 용기(101)의 각 부를 제어한다.
[막 구조]
이어서, 실시형태에 따른 기판(W)에 형성된 막구조에 관해서 도 4를 참조하면서 설명한다. 도 4는 실시형태에 따른 기판(W)에 형성된 막 구조의 일례를 도시하는 도면이다. 도 4의 (a)에 도시하는 것과 같이, 기판(W)에는, 에칭 대상막의 일례로서 산화실리콘(SiO2)층(300a)과 질화실리콘(SiN)층(300b)을 교대로 적층한 에칭 대상막(300)이 형성되어 있다. 에칭 대상막(300)의 하층에는 하지층의 일례로서 텅스텐층(303)이 배치되어 있다. 에칭 대상막(300)의 상층에는 마스크(301)가 배치되어 있다. 또한, 이 막 구조는 일례이며, 기판(W)에는, 에칭 대상막과, 에칭 대상막의 하층에 배치된 하지층과, 에칭 대상막의 상층에 배치된 마스크를 적어도 갖는 적층막이 형성되어 있으면 된다. 텅스텐층(303)은 텅스텐 함유막이라도 좋다.
예컨대 하지층은 텅스텐층(303) 이외의 전이 금속이라도 좋다. 또한, 이것에 한하지 않고, 마스크(301)와 하지층 중 적어도 한쪽이 전이 금속을 함유하고 있으면 된다. 본 실시형태에서는, 마스크(301)에 형성된 홀(H) 아래쪽의 홀(H)에 대응하는 위치에 텅스텐층(303)이 배치되어 있다.
에칭 공정에서는 전이 금속을 하지층으로 하여 에칭 대상막(300)을 에칭한다. 본 실시형태에서는 하지층으로서 텅스텐층(303)을 이용하여 에칭 대상막(300)을 에칭한다. 기판 온도를 0℃ 이하로 제어하여 행하는 에칭(이하, 「저온 에칭」이라고 한다.)에서는 전이 금속을 포함하는 반응 생성물이 생성된다. 도 4의 (b)에는, 저온 에칭에 의해 텅스텐층(303)이 노출될 때까지 에칭이 진행되었을 때의 상태의 일례를 도시한다. 텅스텐층(303) 위 및 에칭 대상막(300)의 측벽에, 텅스텐을 함유하는 반응 생성물(304)이 퇴적되어 있다.
마스크에 전이 금속을 사용한 경우에도, 저온 에칭에 의해 전이 금속을 함유하는 반응 생성물이 생성된다. 저온 에칭에 의해 에칭 대상막(300) 및 마스크(301) 중 적어도 어느 하나에 퇴적되는, 텅스텐 등의 전이 금속을 포함하는 반응 생성물은, 제1 반응 생성물의 일례이다. 제1 반응 생성물은 전이 금속의 할로겐화물이라도 좋다. 예컨대, 하지층으로서 텅스텐층(303)이 이용되는 경우, 제1 반응 생성물은 텅스텐의 할로겐화물이라도 좋다.
에칭 대상막(300)의 에칭에는 CF계 가스를 포함하는 가스가 사용된다. CF계 가스의 플라즈마를 이용하여 마스크(301)를 통해 에칭 대상막(300)을 에칭함으로써 에칭 대상막(300)에 홀(H)이나 슬릿 형상의 홈을 형성한다. CF계 가스나 CHF계 가스의 플라즈마를 이용하여 산화실리콘층(300a)과 질화실리콘층(300b)을 에칭하면, 에칭 공정 중에 규불화암모늄(AFS)의 반응 생성물이 발생하여 에칭 대상막(300) 상에 퇴적된다. 규불화암모늄의 반응 생성물은 질소(N)와 수소(H)와 할로겐이 포함되는 제2 반응 생성물의 일례이다.
에칭 대상막에 퇴적되는 제2 반응 생성물은 할로겐화암모늄이라도 좋다. 제2 반응 생성물은 암모늄, 염화암모늄, 브롬화암모늄, 요오드화암모늄 중 적어도 하나가 포함되어도 좋다.
[기판 처리 방법]
이상의 막 구조를 갖는 기판(W)을 처리하기 위한 본 실시형태에 따른 기판 처리 방법의 일례에 관해서 도 5 및 도 6을 참조하면서 설명한다. 도 5는 실시형태에 따른 기판 처리 방법의 일례를 도시하는 흐름도이다. 도 6은 실시형태에 따른 기판 처리 방법의 다른 예를 도시하는 흐름도이다.
도 5의 기판 처리 방법에서는, 에칭 대상막(300)과, 에칭 대상막(300)의 하층에 배치된 텅스텐층(303)과, 에칭 대상막(300)의 상층에 배치된 마스크(301)를 적어도 갖는 적층막이 형성된 기판(W)을 준비한다(단계 S1). 이어서, 예컨대 라디칼에 의해 마스크(301)를 통해 에칭 대상막(300)을 에칭한다(단계 S2: 메인 에칭). 에칭 후, 기판(W)을 원하는 온도로 제어하면서 열처리하고(단계 S3), 본 처리를 종료한다. 열처리에서는 주로 규불화암모늄의 반응 생성물을 제거한다. 열처리는 라디칼 애싱, 베이킹을 포함한다.
규불화암모늄의 반응 생성물이 퇴적된 상태에서 기판(W)을 대기 노출하면, 반응 생성물이 대기 중의 수분과 반응한다. 대기 노출된 시간이 길어질수록 질화실리콘층(300b)의 측면에 함몰(사이드 에치)이 생기거나, 수분과 반응하여 팽윤한 팽윤 이물이 질화실리콘층(300b)의 측벽에 발생하거나 한다. 이에 따라, 적층막에의 손상이나 홀(H)의 폐색이 일어나 후공정에 악영향을 미치게 하여 수율 저하의 원인이 된다. 또한, 이들 수율 저하를 최소한으로 억제하기 위해서, 에칭을 종료한 후, 다음 기판 처리 공정까지 동안에 기판(W)이 대기 노출되는 시간이 짧아지도록 관리할 필요가 있다.
따라서, 기판(W)을 대기에 노출하기 전에 규불화암모늄을 제거하는 것이 중요하다. 규불화암모늄을 제거하기 위해서 순수나 약액을 이용한 웨트 세정을 사용할 수도 있다. 그러나, 이 경우, 웨트 세정을 행하기 위해서는 기판(W)을 대기 노출해야만 한다. 즉, 웨트 세정에서는 기판에 사이드 에치나 팽윤 이물이 생겨, 질화실리콘층(300b)에 손상을 줄 가능성이 있다. 또한, 웨트 세정이라는 추가 공정이 발생하기 때문에 스루풋이 저하할 우려가 있다.
이에 대하여, 본 실시형태에 따른 기판 처리 시스템(1)에서는, 에칭 공정 후에 기판(W)을 대기 노출하는 일 없이 열처리할 수 있다. 이로써, 규불화암모늄을 제거하여, 적층막에 손상이 생기는 것을 방지할 수 있다.
도 6에 도시하는 기판 처리 방법에서는, 도 5의 단계 S1과 마찬가지로 적층막이 형성된 기판(W)을 준비한다(단계 S1). 이어서, 플라즈마에 의해 마스크(301)를 통해 에칭 대상막(300)을 에칭한다(단계 S2). 에칭 후, 기판(W)을 원하는 온도로 제어하면서 애싱 처리하여(단계 S4), 본 처리를 종료한다. 애싱 처리에서는 마스크(301)를 제거한다. 규불화암모늄, CF 폴리머가 포함되는 반응 생성물을 제거할 수도 있다. 단계 S4의 애싱 처리도 열처리의 일례에 포함된다. 또한, CF 폴리머가 포함되는 반응 생성물은 탄소(C)와 불소(F)가 포함되는 제3 반응 생성물의 일례이다. 제3 반응 생성물은 에칭 공정에 생성되어 에칭 대상막(300)에 퇴적된다.
에칭 공정과 열처리 공정(애싱 공정)은 기판(W)을 대기에 노출하는 일 없이 실행된다. 즉, 도 5의 단계 S2 및 S3의 처리, 그리고 도 6의 단계 S2 및 S4의 처리는, 기판(W)을 대기에 노출하지 않는 기판 처리 시스템(1)의 처리실(211∼214) 중 동일한 처리실에서 처리하여도 좋고, 다른 처리실에서 처리하여도 좋다.
이하, 각 공정의 설정 조건을 이하에 나타낸다.
(에칭 공정)
가스 조건 H2 가스/C4F8 가스
처리실의 압력 30 mTorr(4.0 Pa)
처리 중인 웨이퍼의 온도 0℃(기판 온도)
제1 고주파(전력) 40 MHz∼100 MHz, 3 kW, 연속파
제2 고주파(전력) 400 kHz∼3 MHz, 6 kW, 연속파
(열처리 공정: 베이킹 )
가스 조건 O2 가스/N2 가스 또는 N2 가스
처리실의 압력 1.3 Torr(173 Pa)
처리 중인 웨이퍼의 온도 250℃(스테이지 온도)
(열처리 공정: 라디칼 애싱 공정)
가스 조건 O2 가스/N2 가스
처리실의 압력 1.3 Torr
처리 중인 웨이퍼의 온도 50℃∼300℃(스테이지 온도)
플라즈마원 ICP
(열처리 공정: 플라즈마 애싱 공정)
가스 조건 O2 가스
처리실의 압력 400 mTorr(53.3 Pa)
처리 중인 웨이퍼의 온도 -30℃∼50℃(스테이지 온도)
제1 고주파(전력) 40 MHz∼100 MHz, 1.5 kW, 연속파
[저온 에칭]
저온 에칭의 특징에 관해서 도 7a 및 도 7b를 참조하여 설명한다. 도 7a는 실시형태에 따른 기판 온도에 대한 에칭 레이트의 일례를 도시하는 도면이다. 도 7b는 실시형태에 따른 기판 온도에 대한 마스크 선택비의 일례를 도시하는 도면이다. 도 7a는 횡축의 기판 온도에 대하여 종축에 에칭 대상막(300)(산화실리콘층(300a)과 질화실리콘층(300b)의 적층막)의 에칭 레이트를 나타낸다. 도 7b는 횡축의 기판 온도에 대하여 종축에 에칭 대상막(300)에 대한 마스크 선택비를 나타낸다. 마스크 선택비는 마스크(301)의 에칭 레이트에 대한 에칭 대상막(300)의 에칭 레이트의 비이다.
도 7a 및 도 7b에 도시하는 것과 같이, 에칭 대상막(300)의 에칭 레이트 및 마스크 선택비는, 기판 온도를 저온 영역(예컨대 0℃ 이하)으로 제어하는 저온 에칭에 의해 향상시킬 수 있다. 에칭 레이트에 관해서는 산화실리콘층(300a)과 질화실리콘층(300b) 각각의 에칭 레이트가 증가한다.
그러나, 저온 에칭에서는 기판 온도를 0℃ 이하의 저온으로 제어하기 때문에, 다음 열처리 공정(애싱 공정)에 있어서 에칭 공정 시와 온도차가 크고, 처리실 내부를 고온으로 할 때까지 시간이 걸려, 스루풋이 저하한다는 과제가 있다.
또한, 에칭 공정에 있어서 에칭 대상막(300)의 하지층에 실리콘층(302)을 사용하고 있는 경우(도 4의 (a) 참조)의 라디칼 수송에 관한 과제가 있다. 예컨대 상기 설정 조건(처리실 내부 압력=30 mT(4.0 Pa), 기판 온도≤0℃) 하에서 하지층이 실리콘층(302)인 경우, 에칭 시에 발생하는 Si-F계 가스는 기화하여, 홀(H)의 바닥부까지 CF계의 전구체(precursor)를 공급할 수 없다. 그 결과, 홀(H)의 바닥부에 C를 포함하는 보호막이 퇴적되지 않고, 실리콘층(302)이 깎여 버려, 하지 선택비를 확보할 수 없다. 하지 선택비는 하지층(예컨대 실리콘층(302))의 에칭 레이트에 대한 에칭 대상막(300)의 에칭 레이트의 비이다.
하지 선택비를 확보하기 위해서, 도 5 또는 도 6의 단계 S2의 메인 에칭 공정 후에 오버에칭 공정을 실행하고, 기판 온도를 올려, 홀(H)의 바닥부까지 카본의 라디칼을 도달시키는 수법이 이용되는 경우가 있다. 그러나, 오버에칭 공정에서는 기판 온도를 0℃ 이상으로 제어하기 때문에, 저온 에칭에서 얻어지는 에칭 레이트보다도 낮은 에칭 레이트로 되어, 스루풋이 저하하고, 생산성이 떨어진다.
그래서, 본 실시형태에 따른 막 구조에서는, 도 4의 (a)에 도시하는 것과 같이, 마스크(301)에 형성된 홀(H)의 아래쪽에 하지층으로서 텅스텐층(303)을 배치한다. 따라서, 에칭 공정에 있어서 저온 에칭을 행하여, 에칭 대상막(300)을 높은 에칭 레이트로 에칭한다. 그리고, 에칭 대상막(300)의 홀(H)의 바닥부에 하지층이 노출되었을 때에, 실리콘층(302)이 아니라, 도 4의 (b)에 도시하는 것과 같이 텅스텐층(303)이 노출됨으로써, 홀(H)의 바닥부에서 실리콘층(302)이 깎여 버리는 것을 피할 수 있다.
에칭 대상막(300)의 홀(H)의 바닥부에 텅스텐층(303)이 노출되면 텅스텐층(303)이 깎인다. 도 8은 WF5, WF6, WOF4의 온도에 대한 증기압 곡선을 나타내는 도면이다.
증기압 곡선에 나타내는 것과 같이, 예컨대 40℃ 이하의 어느 온도에 있어서의 WF5, WF6, WOF4의 곡선에 의해 정의되는 증기압보다도 낮은 증기압에 있을 때, WF5, WF6, WOF4는 기화하지 않는다. 하지층으로서 텅스텐 등을 포함하는 하지 선택비가 높은 재료를 선택하면, 홀(H)의 바닥부에 카본의 라디칼을 공급하지 않더라도, 텅스텐을 함유하는 반응 생성물(304)(도 4의 (b) 참조)이 기화하기 어렵기 때문에, 반응 생성물(304)에 의해 하지 선택비를 확보할 수 있다.
예컨대 상기 설정 조건(처리실 내부 압력=30 mT(4.0 Pa), 기판 온도≤40℃) 하에서는, WF5 및 WOF4는 기화하지 않고, 텅스텐층(303) 등의 텅스텐 함유층 상에 퇴적된다. 도 4의 (b)의 예에서는, 텅스텐층(303)의 상부 및 에칭 대상막(300)의 측벽에, 텅스텐을 포함하는 반응 생성물(304)이 퇴적되어 있다.
이 상태에서 열처리(라디칼 애싱 및 플라즈마 애싱을 포함한다)를 실시했다. 도 9의 (b)는, 저온 에칭 후에 열처리를 행한 후, 불산 세정을 실시했다. 이 경우, 에칭 대상막(300)의 측벽 등에 텅스텐을 포함하는 반응 생성물이 산화된 텅스텐 함유의 산화막(306)이 발생했다. 텅스텐 함유의 산화막(306)은, 불산 세정 전에 열처리를 행함으로써, 불산 세정으로는 제거할 수 없는 물질로 변화한 것이라는 것을 알 수 있었다.
이것과 비교하여, 도 9의 (a)는 저온 에칭 후에 열처리를 행하지 않고서 불산 세정(HF 세정)을 행한 경우의 결과이다. 이 경우, 에칭 대상막(300)의 측벽 등에 텅스텐을 포함하는 반응 생성물(304)은 존재하지 않는다. 또한, 어느 경우에나 불산 세정은 기판(W)을 대기에 노출한 후에 실시했다.
이상으로부터, 텅스텐을 포함하는 반응 생성물(304)은, 열처리 공정에 있어서 안정적인 텅스텐 함유의 산화막(306)(WOx)으로 되어, 불산 세정에 의해서도 제거할 수 없는 막으로 되었다는 것을 알 수 있었다. 또한, 에칭 공정 중에 생성된 규불화암모늄의 반응 생성물(305)은 불산 세정에 의해 제거되었다.
또한, 도 9의 (b)에 도시하는 것과 같이, 불산 세정 후, 텅스텐 함유의 산화막(306)은, 산화실리콘층(300a)의 측벽에 남아 있고, 질화실리콘층(300b)의 측벽에는 남아 있지 않았다.
질화실리콘층(300b)의 측벽에 텅스텐 함유의 산화막(306)이 없는 이유는, 질화실리콘층(300b) 상의 텅스텐의 산화막은 질화실리콘층(300b) 상에 형성된 규불화암모늄 상에 부착되기 때문이다. 따라서, 불산 세정 시에 규불화암모늄이 불산에 의해 벗겨질 때, 텅스텐 함유의 산화막(306)도 함께 벗겨져 제거되었다고 생각된다. 또한, 열처리에 산소 가스를 사용하지 않는 경우, 질화실리콘층(300b)에 부착되는 텅스텐을 포함하는 반응 생성물(304)은 산화되지 않았다. 따라서, 열처리에 산소 가스를 사용하지 않는 경우, 질화실리콘층(300b) 상에 텅스텐 함유의 산화막(306)은 형성되지 않는다.
한편, 산화실리콘층(300a)의 측벽에 부착된 텅스텐 함유의 산화막(306)은, 산화실리콘층(300a)과 텅스텐을 포함하는 반응 생성물(304)이 열처리 중에 반응한 것으로 생각된다.
텅스텐을 포함하는 반응 생성물(304)이 산화되어 텅스텐 함유의 산화막(306)이 형성될 때에 사용되는 산소의 공급원으로서는 두 가지가 생각된다. 첫번째는 산화실리콘층(300a)이고, 두번째는 산소 가스이다. 즉, 에칭 대상막(300)은 산화실리콘층(300a)을 일례로 하는 실리콘 산소 함유막을 갖기 때문에, 텅스텐을 포함하는 반응 생성물을 산화시키는 산소(O)는, 텅스텐 함유의 산화막(306)이 퇴적되어 있는 실리콘 산소 함유막으로부터 공급하여도 좋다. 또한, 산소 함유 가스를 처리 용기 내에 공급함으로서, 텅스텐을 포함하는 반응 생성물을 산화시키는 산소(O)를 산소 함유 가스로부터 공급하여도 좋다.
이상에 설명한, 저온 에칭 시에 발생하는 텅스텐 함유의 반응 생성물(304)로부터 텅스텐 함유의 산화막(306)을 형성시키지 않고서 텅스텐 함유의 반응 생성물(304)을 제거하는 기판 처리 및 기판의 온도 제어에 관해서 도 10 및 도 11을 참조하면서 설명한다. 도 10은 실시형태에 따른 유기막의 마스크(301)의 대용으로서, 유기 레지스트 도포막에 애싱 처리를 실시했을 때의 애싱 레이트와 기판(W) 온도의 관계를 도시하는 도면이다. 도 11은 실시형태에 따른 기판(W)에 열처리를 실시한 후, 기판(W) 상의 잔사 유무를 도시하는 도면이다.
도 10은 상술한 에칭 공정의 설정 조건, 라디칼 애싱 공정의 설정 조건, 플라즈마 애싱 공정의 설정 조건에 기초하여, 에칭 공정 후에 라디칼 애싱 공정 또는 플라즈마 애싱 공정을 행했을 때의 기판 온도에 대한 애싱 레이트를 도시한다. 라디칼 애싱 공정과 플라즈마 애싱 공정을 행했을 때의 기판의 제어 온도가 다른 것을 알 수 있다.
라디칼 애싱의 경우, 이온의 에너지를 갖지 않기 때문에, 온도가 높으면, 즉 열에너지가 높으면, 산소와 유기막의 마스크(유기 레지스트 도포막)가 반응하여 기화한다. 따라서, 애싱 레이트는 온도 의존성이 높고, 온도가 높을수록 애싱 레이트가 높아진다.
한편, 온도를 낮추면 애싱 레이트는 저하하여, 약 90℃에서 애싱 레이트가 0에 근접한다. 이 때문에, 기판 온도가 약 90℃보다 낮은 온도에서는 유기막의 마스크를 완전히 제거할 수 없다. 따라서, 라디칼 애싱에서는 유기막의 마스크를 완전히 제거할 수 있는 약 90℃보다도 높은 온도로 기판 온도를 제어한다.
도 11은 상술한 에칭 공정의 설정 조건, 라디칼 애싱 공정의 설정 조건, 플라즈마 애싱 공정의 설정 조건에 기초하여, 기판(W)에 대하여 에칭 공정 후에 라디칼 애싱 공정 또는 플라즈마 애싱 공정을 행한 후, 기판(W)의 웨이퍼 온도(기판 온도)에 대한 기판(W) 상의 텅스텐 함유물의 잔사 유무, 규불화암모늄의 잔사 유무 및 CF 폴리머의 잔사 유무를 도시한다.
라디칼 애싱 공정을 행한 경우, 웨이퍼 온도가 115℃보다 높은 경우, 기판(W) 상에 텅스텐 함유물의 잔사(W 잔사)가 보인다. 이 때문에, 약 115℃ 이상에서는 안정적인 텅스텐의 산화막이 가능하다고 생각된다. 따라서, 라디칼 애싱 시의 기판 온도는 약 115℃보다도 낮게 제어한다. 따라서, 라디칼 애싱 공정의 경우, 텅스텐의 산화막을 형성하지 않고서 유기막의 마스크를 완전히 제거하기 위해서, 기판 온도를 약 90℃∼약 115℃의 범위로 제어하는 것이 바람직하다.
즉, 텅스텐을 일례로 하는 전이 금속을 포함하는 제1 반응 생성물은 에칭 공정에서 생성된다. 제1 반응 생성물이 산소(O)와 반응하여, 텅스텐의 산화막을 일례로 하는 산화 금속을 형성하는 온도 이하의 값을 제1 온도로 했을 때, 열처리 공정은 기판(W)의 원하는 온도(기판 온도)를 제1 온도보다 낮게 설정한다. 제1 온도의 일례는 안정적인 텅스텐의 산화막이 생기는 약 115℃이다. 아울러, 제1 온도는 또한 에칭 대상막(300)이 열에 의해 변형 또는 변질되는 온도보다 낮은 값인 것이 바람직하다.
플라즈마 애싱 공정을 행한 경우, 라디칼에 더하여 이온의 에너지에 의해 애싱이 실행되기 때문에, 라디칼 애싱 시의 기판 온도보다도 낮은 기판 온도에서도 애싱 레이트를 확보할 수 있다. 그러나, 웨이퍼 온도가 60℃보다 낮은 경우, 규불화암모늄(AFS)에 기인하는 잔사가 보인다. 규불화암모늄(AFS)의 분해 온도는 약 60℃이다. 따라서, 플라즈마 애싱 공정의 경우, 텅스텐의 산화막을 형성하지 않고서 규불화암모늄을 제거하기 위해서, 기판 온도를 약 60℃∼약 115℃의 범위로 제어하는 것이 바람직하다.
즉, 규불화암모늄을 일례로 하는 규소(Si)와 질소(N)와 불소(F)를 포함하는 제2 반응 생성물은 에칭 공정에서 생성된다. 제2 반응 생성물이 가열 분해되는 온도 이상의 값을 제2 온도로 했을 때, 열처리 공정은, 기판(W)의 원하는 온도(기판 온도)를 제2 온도 이상으로 설정하여, 제2 반응 생성물을 제거하여도 좋다. 제2 온도의 일례는 규불화암모늄(AFS)의 분해 온도인 약 60℃이다. 에칭 대상막에 퇴적되는 제2 반응 생성물은 규불화암모늄을 포함한다.
라디칼 애싱 공정의 경우, 웨이퍼 온도가 90℃보다 낮은 경우, CF 폴리머의 잔사가 보인다. 플라즈마 애싱 공정의 경우, 웨이퍼 온도에 의한 경향은 없고, CF 폴리머의 잔사는 보이지 않는다. 이것은 애싱 레이트의 경향과 일치한다. 즉, 유기막의 마스크를 제거할 수 있는 온도로 설정함으로써 CF 폴리머도 제거할 수 있게 된다. 단, 에칭 공정의 프로세스 조건이 변하면 애싱 공정에 있어서 CF 폴리머를 제거할 수 있는 온도도 변화되기 때문에, CF 폴리머를 제거할 수 있는 온도와 유기막의 마스크를 제거할 수 있는 온도가 일치하는 것에 한정되는 것은 아니다.
이상에 설명한 것과 같이, 애싱 시에는 애싱 레이트를 높이고 싶기 때문에, 가능한 한 높은 온도로 기판 온도를 제어하고 싶지만, 텅스텐의 산화막이 형성되면 불산 세정에 의해서도 제거할 수 없다. 이 때문에, 기판(W) 온도의 상한치는 약 115℃로 제어할 필요가 있다.
이어서, 저온 에칭에서는 규불화암모늄이 남기 쉽기 때문에, 규불화암모늄을 완전히 제거하기 위해서, 플라즈마 애싱 시에는 기판 온도의 하한치는 약 60℃로 제어하는 것이 바람직하다.
더욱이, 라디칼 애싱의 경우, 유기막의 마스크를 완전히 제거하기 위해서, 라디칼 애싱 시에는 기판(W) 온도의 하한치는 약 90℃로 제어하는 것이 바람직하다.
[변형예]
또한, 에칭 공정에서 생성되어 에칭 대상막(300)에 퇴적되는, 질소(N)와 수소(H)와 할로겐이 포함되는 제2 반응 생성물이 가열 분해되는 온도 이상의 값을 제2 온도로 했을 때, 열처리 공정은 기판(W) 온도를 제2 온도 이상으로 설정하여도 좋다. 이로써, 제2 반응 생성물을 제거할 수 있다.
또한, 에칭 공정에서 발생하는 반응 생성물인 CF 폴리머를 제거할 수 있는 온도는, 마스크 제거 온도와 동일한 약 90℃라고 생각하도 좋다. 따라서, 기판 온도를 약 90℃ 이상으로 제어함으로써, CF 폴리머를 일례로 하는 탄소(C)와 불소(F)가 포함되는 제3 반응 생성물을 제거할 수 있다. 단, 에칭 공정의 프로세스 조건이 변하면 애싱 공정에 있어서 CF 폴리머를 제거할 수 있는 온도도 변화되기 때문에, 기판 온도를, CF 폴리머를 제거할 수 있는 온도로 설정하는 것이 바람직하다.
즉, 애싱 공정에 의해서 CF 폴리머 등의 제3 반응 생성물을 제거할 수 있게 되는 온도 이상의 값을 제3 온도로 했을 때, 애싱 공정은, 기판 온도를 제3 온도 이상으로 설정하여 제3 반응 생성물을 제거하여도 좋다.
마스크가 유기막일 때, 애싱 공정은 유기막을 제거하여도 좋다. 제3 온도는 애싱하는 공정에 의해서 유기막을 제거할 수 있게 되는 온도 이상의 값이라도 좋다.
에칭 공정은, 기판 온도를, 전이 금속의 할로겐화물의 증기압 곡선이 나타내는 온도보다 낮은 값으로 설정하여도 좋다.
또한, 하지층에 텅스텐을 사용하는 경우에 한하지 않고, 마스크에 텅스텐을 사용하는 경우에도, 기판 온도를 도 10에 도시하는 라디칼 애싱 또는 플라즈마 애싱에 따라서 설정함으로써, 상기에 설명한 효과와 같은 효과를 얻을 수 있다.
에칭 공정은, 에칭 대상막(300)이 규소(Si)를 함유하는 경우, 질소(N), 수소(H) 및 불소(F)를 함유하는 가스의 플라즈마에 의해서 에칭 대상막(300)의 에칭을 행하여도 좋다.
에칭 공정은, 에칭 대상막(300)이 질화규소(SiN)를 함유하는 경우, 수소(H) 및 불소(F)를 함유하는 가스의 플라즈마에 의해서 에칭 대상막(300)의 에칭을 행하여도 좋다.
에칭 공정과 열처리 공정은 기판(W)을 대기에 노출하지 않고서 실행한다. 열처리 공정에 있어서 규불화암모늄을 제거한 후에는 기판(W)이 대기에 노출되어도 좋다. 즉, 열처리 공정 후에 행하는 애싱 공정이나 불산 세정에서는 기판(W)이 대기에 노출되어도 좋다.
라디칼 애싱 공정을 행하는 기판 처리 장치와 플라즈마 애싱 공정을 행하는 기판 처리 장치가 별도의 장치인 경우, 라디칼 애싱 공정을 행하는 기판 처리 장치에서는, 기판(W) 온도의 상한치를 약 115℃로 제어하면 하한치는 상관없다. 이에 따라, 텅스텐 함유의 산화막이 형성되지 않고서 텅스텐을 포함하는 반응 생성물을 제거할 수 있다. 또한, 플라즈마 애싱 공정을 행하는 기판 처리 장치에서는, 규불화암모늄을 남기지 않기 때문에, 기판(W) 온도의 하한치를 약 60℃로 제어하면 상한치는 상관없다.
라디칼 애싱 공정을 행하는 기판 처리 장치와 플라즈마 애싱 공정을 행하는 기판 처리 장치가 동일한 장치의 경우, 기판 온도를 약 60℃∼약 115℃ 범위의 온도로 제어한다.
또한, 메인 에칭 공정에서 형성되는 홀(H) 등의 에칭 형상에 대하여, 산소 라디칼 애싱 또는 산소 플라즈마 애싱을 행하면, 에칭 대상막(300) 상의 마스크(301)를 제거할 수 있다. 마스크(301) 제거 후에 측정한, 에칭 대상막(300)의 홀(H)의 가장 넓어진 위치의 CD(Bow CD)와 홀(H) 바닥부의 CD(BTM CD)는, 애싱 전후에 거의 변하지 않았다. 따라서, 산소 라디칼 애싱 또는 산소 플라즈마 애싱에 의해 에칭 형상에 영향은 생기지 않는다.
또한, 기판 처리 시스템(1)에 있어서 동일 시스템 상(In-System)에서 에칭 처리 및 열처리를 행하는 것에 한하지 않고, 동일 처리실(In-situ)에서 에칭 처리 및 열처리를 행하여도 좋다. 또한, 열처리를 행하는 처리실은, 스테이지에 히터를 가지며, 스테이지를 고온으로 하여 기판을 열처리한다. 열처리는 히터를 갖는 스테이지를 갖는 처리실 또는 로드록실 중 적어도 어느 하나에서 실시되어도 좋다. 열처리는 반송 기구(221)의 기판을 유지하는 아암에 히터를 탑재한 진공 반송실(220)에서 실시되어도 좋다. 또한, 램프 등의 복사열이나 적외선 가열 등에 의해서 기판(W)을 열처리하여도 좋다.
이상에 설명한 것과 같이, 본 실시형태의 기판 처리 방법 및 기판 처리 장치 에 의하면, 에칭 공정에 의해 퇴적된 전이 금속을 포함하는 반응 생성물을 제거할 수 있다.
이번에 개시된 실시형태에 따른 기판 처리 방법 및 기판 처리 장치는 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 실시형태는 첨부한 청구범위 및 그 주지를 일탈하지 않고서 여러 가지 형태로 변형 및 개량이 가능하다. 상기 복수의 실시형태에 기재된 사항은, 모순되지 않는 범위에서 다른 구성도 취할 수 있고, 또한 모순되지 않는 범위에서 조합할 수 있다.
본 개시의 기판 처리 장치는 Atomic Layer Deposition(ALD) 장치, Capacitively Coupled Plasma(CCP), Inductively Coupled Plasma(ICP), Radial Line Slot Antenna(RLSA), Electron Cyclotron Resonance Plasma(ECR), Helicon Wave Plasma(HWP)의 어느 타입의 장치에서나 적용 가능하다.
본원은 일본특허청에 2020년 12월 24일에 출원된 기초 출원 2020-215422호의 우선권을 주장하는 것이며, 그 전체 내용을 참조에 의해 여기에 원용한다.
1: 기판 처리 시스템 2, 3: 기판 처리 장치
10: 처리 용기 101: 처리 용기
102: 상부 천장판 103: 안테나실
104: 처리실 111: 이온 트랩
130: 제어부 211∼214: 처리실
220: 진공 반송실 231, 232: 로드록실
240: 대기 반송실 251∼253: 로드 포트
261∼268: 게이트 밸브 270: 제어부
300: 에칭 대상막 300a: 산화실리콘층
300b: 질화실리콘층 301: 마스크
303: 텅스텐층 305: 규불화암모늄의 반응 생성물
306: 텅스텐 함유의 산화막 ST: 스테이지

Claims (21)

  1. 에칭 대상막과, 상기 에칭 대상막의 하층에 배치된 하지층과, 상기 에칭 대상막의 상층에 배치된 마스크를 적어도 갖는 적층막이 형성된 기판을 준비하는 공정과,
    플라즈마에 의해서 상기 마스크를 통해 상기 에칭 대상막을 에칭하는 공정, 그리고
    상기 에칭하는 공정 후, 기판을 원하는 온도에서 열처리하는 공정
    을 포함하고, 상기 마스크와 상기 하지층 중 적어도 한쪽은 전이 금속을 함유하는 것인 기판 처리 방법.
  2. 제1항에 있어서,
    상기 에칭하는 공정에서 생성되어 상기 에칭 대상막 및 상기 마스크 중 적어도 어느 하나에 퇴적되는, 상기 전이 금속을 포함하는 제1 반응 생성물이 산소(O)와 반응하여 산화 금속을 형성하는 온도 이하의 값을 제1 온도로 했을 때,
    상기 열처리하는 공정은, 상기 기판의 원하는 온도를 상기 제1 온도보다 낮게 설정하는 것인 기판 처리 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 에칭하는 공정에서 생성되어 상기 에칭 대상막에 퇴적되는, 규소(Si)와, 질소(N), 그리고 불소(F)를 포함하는 제2 반응 생성물이 가열 분해되는 온도 이상의 값을 제2 온도로 했을 때,
    상기 열처리하는 공정은, 상기 기판의 원하는 온도를 상기 제2 온도 이상으로 설정하여 상기 제2 반응 생성물을 제거하는 것인 기판 처리 방법.
  4. 제3항에 있어서,
    상기 에칭 대상막에 퇴적되는 제2 반응 생성물은 규불화암모늄을 포함하는 것인 기판 처리 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 에칭하는 공정은,
    상기 에칭 대상막이 규소(Si)를 함유할 때에, 질소(N), 수소(H) 및 불소(F)를 함유하는 가스의 플라즈마에 의해서 상기 에칭 대상막의 에칭을 행하는 것인 기판 처리 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 에칭하는 공정은,
    상기 에칭 대상막이 질화규소(SiN)를 함유하는 경우, 수소(H) 및 불소(F)를 함유하는 가스의 플라즈마에 의해서 상기 에칭 대상막의 에칭을 행하는 것인 기판 처리 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 에칭하는 공정에서 생성되어 상기 에칭 대상막에 퇴적되는, 질소(N)와, 수소(H), 그리고 할로겐이 포함되는 제2 반응 생성물이 가열 분해되는 온도 이상의 값을 제2 온도로 했을 때,
    상기 열처리하는 공정은, 상기 기판의 원하는 온도를 상기 제2 온도 이상으로 설정하여 상기 제2 반응 생성물을 제거하는 것인 기판 처리 방법.
  8. 제7항에 있어서,
    상기 에칭 대상막에 퇴적되는 상기 제2 반응 생성물은 할로겐화암모늄인 것인 기판 처리 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 에칭 대상막에 퇴적되는 상기 제2 반응 생성물은, 에칭하는 공정에서 생성되는 암모늄, 염화암모늄, 브롬화암모늄, 요오드화암모늄 중 적어도 하나가 포함되는 것인 기판 처리 방법.
  10. 제2항에 있어서,
    상기 에칭 대상막은 실리콘 산소 함유막을 갖고,
    상기 산소(O)는, 상기 제1 반응 생성물이 퇴적되어 있는 상기 에칭 대상막 중 상기 실리콘 산소 함유막으로부터 공급되는 것인 기판 처리 방법.
  11. 제2항 또는 제10항에 있어서,
    상기 기판을 준비하는 처리 용기 내에 산소 함유 가스를 공급하는 공정을 포함하고,
    상기 산소(O)는 상기 산소 함유 가스로부터 공급되는 것인 기판 처리 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 열처리하는 공정은, 플라즈마를 이용하면서 상기 기판을 애싱하는 공정을 포함하는 것인 기판 처리 방법.
  13. 제12항에 있어서,
    상기 애싱하는 공정은, 상기 에칭하는 공정에서 생성되는 탄소(C)와 불소(F)가 포함되는 제3 반응 생성물을 제거하는 것인 기판 처리 방법.
  14. 제13항에 있어서,
    상기 애싱하는 공정에 의해서 상기 제3 반응 생성물을 제거할 수 있게 되는 온도 이상의 값을 제3 온도로 했을 때,
    상기 애싱하는 공정은, 상기 기판의 원하는 온도를 상기 제3 온도 이상으로 설정하여 상기 제3 반응 생성물을 제거하는 것인 기판 처리 방법.
  15. 제14항에 있어서,
    상기 제3 온도는, 상기 애싱하는 공정에 의해서 유기막을 제거할 수 있게 되는 온도 이상의 값인 것인 기판 처리 방법.
  16. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 마스크가 유기막일 때, 상기 애싱하는 공정은 상기 유기막을 제거하는 것인 기판 처리 방법.
  17. 제2항, 제10항 또는 제11항 중 어느 한 항에 있어서,
    상기 제1 온도는, 또한 상기 에칭 대상막이 열에 의해 변형 또는 변질되는 온도보다 낮은 값인 것인 기판 처리 방법.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서,
    상기 에칭하는 공정과 상기 열처리하는 공정은
    상기 기판을 대기에 노출하는 일 없이 실행되는 것인 기판 처리 방법.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서,
    상기 에칭하는 공정은,
    기판의 원하는 온도를, 상기 전이 금속의 할로겐화물의 증기압 곡선이 나타내는 온도보다 낮은 값으로 설정하는 것인 기판 처리 방법.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서,
    상기 전이 금속은 텅스텐(W)인 것인 기판 처리 방법.
  21. 처리 용기와, 기판을 배치하는 스테이지, 그리고 제어부를 갖는 기판 처리 장치로서,
    상기 제어부는,
    에칭 대상막과 상기 에칭 대상막의 하층에 배치된 하지층과 상기 에칭 대상막의 상층에 배치된 마스크를 적어도 갖는 적층막이 형성된 기판을 준비하는 공정과,
    플라즈마에 의해서 상기 마스크를 통해 상기 에칭 대상막을 에칭하는 공정, 그리고
    상기 에칭하는 공정 후, 기판을 원하는 온도에서 열처리하는 공정
    을 제어하고, 상기 마스크와 상기 하지층 중 적어도 한쪽은 전이 금속을 함유하는 것인 기판 처리 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117373915B (zh) * 2023-12-08 2024-04-05 合肥晶合集成电路股份有限公司 半导体结构减薄方法及结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016207840A (ja) 2015-04-22 2016-12-08 東京エレクトロン株式会社 エッチング処理方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11323394A (ja) * 1998-05-14 1999-11-26 Texas Instr Japan Ltd 半導体素子製造用洗浄剤及びそれを用いた半導体素子の製造方法
JP5390631B2 (ja) * 2009-10-27 2014-01-15 キヤノンアネルバ株式会社 不揮発性記憶素子およびその製造方法
JP6096470B2 (ja) * 2012-10-29 2017-03-15 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6494424B2 (ja) * 2015-05-29 2019-04-03 東京エレクトロン株式会社 エッチング方法
US10410878B2 (en) * 2017-10-31 2019-09-10 American Air Liquide, Inc. Hydrofluorocarbons containing —NH2 functional group for 3D NAND and DRAM applications
JP2020115498A (ja) * 2019-01-17 2020-07-30 東京エレクトロン株式会社 エッチング方法およびエッチング装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016207840A (ja) 2015-04-22 2016-12-08 東京エレクトロン株式会社 エッチング処理方法

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