JP2020088355A - 基板処理方法 - Google Patents

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隆幸 勝沼
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Abstract

【課題】基板に形成されたパターンを所望の状態に制御できる技術を提供する。【解決手段】基板処理方法は、マスクを備える基板を提供する工程と、マスク上に膜を成膜する工程と、基板の表層に反応層を形成する工程と、基板にエネルギーを与えて反応層を除去する工程と、を有する。【選択図】図３

Description

本開示は、基板処理方法に関するものである。
特許文献１は、ウエハ上の自然酸化膜に処理ガスを反応させて反応層を形成した後、ウエハを加熱して反応層を昇華させることにより自然酸化膜を除去（エッチング）する技術を開示する。
特開２０１０−１６５９５４号公報
本開示は、基板に形成されたパターンを所望の状態に制御できる技術を提供する。
本開示の一態様による基板処理方法は、マスクを備える基板を提供する工程と、マスク上に膜を成膜する工程と、基板の表層に反応層を形成する工程と、基板にエネルギーを与えて反応層を除去する工程と、を有する。
本開示によれば、基板に形成されたパターンを所望の状態に制御できる。
図１は、実施形態に係るプラズマ処理装置の概略構成の一例を示す図である。 図２は、実施形態に係る加熱装置の概略構成の一例を示す図である。 図３は、実施形態に係る基板処理の流れの一例を説明する図である。 図４は、実施形態に係る成膜手法ごとの成膜領域および成膜量の一例を示す図である。 図５は、実施形態に係るパターンの形状の変化の一例を示す図である。 図６は、実施形態に係るChemical Vapor Deposition（ＣＶＤ）とChemical Removal（ＣＲ）処理を実施した場合のパターンの形状の変化の一例を示す図である。 図７は、実施形態に係るＣＶＤとＣＲ処理を実施した場合のパターンの形状の変化の一例を示す図である。 図８は、実施形態に係るＣＲ処理の流れの一例を説明する図である。 図９は、実施形態に係るＣＲ処理によるエッチング量の一例を示す図である。 図１０は、実施形態に係るウエハの温度の変化による吸着量と脱離量の変化を説明する図である。 図１１は、実施形態に係るウエハの温度の変化によるエッチング量の変化の一例を示す図である。 図１２は、実施形態に係るパターンの粗密によるＣＲ処理でのパターンの変化の一例を示す図である。 図１３は、実施形態に係るパターンの粗密によるＣＲ処理でのパターンの変化の一例を示す図である。 図１４は、実施形態に係るプレヒートの有無によるＣＲ処理でのパターンの変化の一例を示す図である。 図１５は、実施形態に係るプレヒートを実施しないＣＲ処理でのＬ−ＣＤの変化の一例を示す図である。 図１６は、実施形態に係るプレヒートを実施したＣＲ処理でのＬ−ＣＤの変化の一例を示す図である。 図１７は、実施形態に係るパターンの粗密によるパターンの幅の変化の一例を示す図である。 図１８は、実施形態に係るパターンの粗密によるパターンの変化の一例を示す図である。 図１９は、実施形態に係るパターンの粗密によるパターンの変化の他の一例を示す図である。 図２０は、実施形態に係るライン状のパターンのLine Width Roughness（ＬＷＲ）、Line Edge Roughness（ＬＥＲ）の改善を説明する図である。 図２１は、実施形態に係る成膜処理とＣＲ処理を実施することによるＬＷＲ、ＬＥＲの変化の一例を示す図である。 図２２は、実施形態に係る基板処理を用いたエッチング処理の一例を示す図である。 図２３は、実施形態に係る基板処理の流れの一例を示すフローチャートである。
以下、図面を参照して本願の開示する基板処理方法の実施形態について詳細に説明する。なお、本実施形態により、開示する基板処理方法が限定されるものではない。
［装置構成］
本実施形態に係る基板処理に使用する装置の一例を説明する。以下では、プラズマ処理装置と加熱装置によって本実施形態に係る基板処理する場合を例に説明する。
最初に、本実施形態に係るプラズマ処理装置の構成の一例を説明する。図１は、実施形態に係るプラズマ処理装置の概略構成の一例を示す図である。本実施形態では、プラズマ処理装置１００を、誘導結合プラズマ(ＩＣＰ)型のプラズマ処理装置とした場合を例に説明する。
プラズマ処理装置１００は、金属製（例えばアルミニウム製）の筒状に形成された処理室（チャンバ）１０２を備える。
処理室１０２の底部には、半導体ウエハ（以下「ウエハ」とも称する。）Ｗを載置するための載置台１１０が設けられている。載置台１１０は、アルミニウムなどで円柱状に成形されている。載置台１１０には、ヒータ１１１が設けられている。ヒータ１１１は、ヒータ電源１１２に接続され、ヒータ電源１１２から供給される電力により発熱する。載置台１１０は、ヒータ１１１によってウエハＷの温度を制御する。なお、図示しないが、載置台１１０にはウエハＷを静電気力により吸着保持する静電チャックや冷媒流路などの温度調整機構等、必要な機能を設けることができる。プラズマ処理装置１００は、エッチング装置として用いる場合、載置台１１０にはイオンをウエハＷに引き込むための高周波バイアスが印加される。
処理室１０２の天井部には、例えば、石英ガラスやセラミックなどで構成された板状の誘電体１０４が載置台１１０に対向するように設けられている。具体的には誘電体１０４は例えば円板状に形成され、処理室１０２の天井部に形成された開口を塞ぐように気密に取り付けられている。
処理室１０２には、ウエハＷの処理に用いる各種のガスを供給するガス供給部１２０が接続される。処理室１０２の側壁部には、ガス導入口１２１が形成されている。ガス導入口１２１には、ガス供給配管１２２を介してガス供給部１２０が接続されている。
ガス供給部１２０は、ウエハＷの処理に用いる各種のガスのガス供給源に、それぞれガス供給ラインを介して接続されている。各ガス供給ラインは、基板処理のプロセスに対応して適宜分岐し、開閉バルブ、流量制御器が設けられている。ガス供給部１２０は、各ガス供給ラインに設けられた開閉バルブや流量制御器を制御することにより、各種のガスの流量を制御する。ガス供給部１２０は、基板処理のプロセスに応じて各種のガスをガス導入口１２１に供給する。ガス導入口１２１に供給された各種のガスは、ガス導入口１２１から処理室１０２内に供給される。なお、図１では、ガス供給部１２０を処理室１０２の側壁部からガスを供給するように構成した場合を例に挙げているが、必ずしもこれに限られない。例えば処理室１０２の天井部からガスを供給するように構成してもよい。この場合には、例えば、誘電体１０４の中央部にガス導入口を形成して、誘電体１０４の中央部からガスを供給するようにしてもよい。
処理室１０２の底部には、処理室１０２内の雰囲気を排出する排気部１３０が排気管１３２を介して接続されている。排気部１３０は、例えば、真空ポンプにより構成され、処理室１０２内を所定の圧力まで減圧する。処理室１０２の側壁部には、ウエハ搬出入口１３４が形成されている。ウエハ搬出入口１３４には、ゲートバルブ１３６が設けられている。例えば、ウエハＷを搬入する際には、ゲートバルブ１３６を開いて図示しない搬送アームなどの搬送機構によってウエハＷを処理室１０２内の載置台１１０上に載置し、ゲートバルブ１３６を閉じてウエハＷの処理を行う。
処理室１０２の天井部には、誘電体１０４の上側面（外側面）に平面状の高周波アンテナ１４０と、高周波アンテナ１４０を覆うシールド部材１６０が配設されている。高周波アンテナ１４０は、アンテナ素子１４２が設けられている。アンテナ素子１４２は、例えば銅、アルミニウム、ステンレスなどの導体で構成された渦巻きコイル状に形成される。アンテナ素子１４２には、高周波電源１５０が接続されている。高周波電源１５０は、プラズマを生成するアンテナ素子１４２に所定の周波数の高周波（例えば４０ＭＨｚ）の高周波を所定のパワーで供給する。なお、高周波電源１５０から出力される高周波は、上述した周波数に限られるものではない。例えば１３．５６ＭＨｚ，２７ＭＨｚ，４０ＭＨｚ，６０ＭＨｚなど様々な周波数の高周波を供給できる。
アンテナ素子１４２に高周波電源１５０から高周波が供給されると、処理室１０２内には、誘導磁界が形成される。形成された誘導磁界によって、処理室１０２内に導入されたガスが励起され、ウエハＷ上にプラズマが生成される。なお、高周波アンテナ１４０は、アンテナ素子１４２が複数設けられ、それぞれのアンテナ素子１４２に高周波電源１５０から同じ周波数又は異なる周波数の高周波が印加されてもよい。例えば、プラズマ処理装置１００は、高周波アンテナ１４０に、誘電体１０４の中央部と周辺部に分けてアンテナ素子１４２をそれぞれ設け、誘電体１０４の中央部と周辺部でそれぞれプラズマを制御してもよい。また、プラズマ処理装置１００は、処理室１０２の天井部に設けられる高周波アンテナ１４０の他に、載置台１１０を構成する下部電極に高周波電力を供給し、プラズマを生成してもよい。
プラズマ処理装置１００は、生成したプラズマによって、ウエハＷに対して、エッチングや成膜などのプラズマ処理を実施することができる。
上記構成のプラズマ処理装置１００は、制御部１９０によって動作が統括的に制御される。制御部１９０は、ＣＰＵを備えプラズマ処理装置１００の各部を制御するプロセスコントローラ１９１と、ユーザインターフェース１９２と、記憶部１９３とを備える。
プロセスコントローラ１９１は、プラズマ処理装置１００の各種の動作を制御する。例えば、プロセスコントローラ１９１は、ガス供給部１２０からの各種のガスの供給動作を制御する。また、プロセスコントローラ１９１は、高周波電源１５０からアンテナ素子１４２に供給する高周波の周波数およびパワーを制御する。また、プロセスコントローラ１９１は、ヒータ電源１１２からヒータ１１１へ供給する電力を制御してヒータ１１１の発熱量を制御することで、ウエハＷの温度を制御する。
ユーザインターフェース１９２は、オペレーターがプラズマ処理装置１００を管理するためにコマンドの入力操作を行うキーボードや、プラズマ処理装置１００の稼働状況を可視化して表示するディスプレイ等から構成されている。
記憶部１９３には、プラズマ処理装置１００で実行される各種処理をプロセスコントローラ１９１の制御にて実現するための制御プログラム（ソフトウェア）や処理条件データ等が記憶されたレシピが格納されている。そして、必要に応じて、ユーザインターフェース１９２からの指示等にて任意のレシピを記憶部１９３から呼び出してプロセスコントローラ１９１に実行させることで、プロセスコントローラ１９１の制御下で、プラズマ処理装置１００での所望の処理が行われる。また、制御プログラムや処理条件データ等のレシピは、コンピュータで読取り可能なコンピュータ記憶媒体などに格納された状態のものを利用したり、又は、他の装置から、例えば、専用回線を介して随時伝送させてオンラインで使用したりすることも可能である。コンピュータ記憶媒体としては、例えば、ハードディスク、ＣＤ、フレキシブルディスク、半導体メモリ等が挙げられる。
次に、本実施形態に係る加熱装置の構成の一例を説明する。図２は、実施形態に係る加熱装置の概略構成の一例を示す図である。本実施形態では、加熱装置２００は、図１示したプラズマ処理装置１００と別体に設けられており、図示しない搬送アームなどの搬送機構によってウエハＷが加熱装置２００とプラズマ処理装置１００に搬送される。
加熱装置２００は、金属製（例えばアルミニウム製）の筒状（例えば円筒状）に形成された処理室２０２を備える。
処理室２０２の底部には、ウエハＷを載置するための載置台２１０が設けられている。載置台２１０は、アルミニウムなどで円柱状に成形されている。載置台２１０には、ヒータ２１１が設けられている。ヒータ２１１は、ヒータ電源２１２に接続され、ヒータ電源２１２から供給される電力により発熱する。載置台２１０は、ヒータ２１１によってウエハＷの温度を制御する。なお、図示はしないが、載置台２１０にはウエハＷを静電気力により吸着保持する静電チャック等、必要に応じて様々な機能を設けることができる。
処理室２０２の底部には、処理室２０２内の雰囲気を排出する排気部２３０が排気管２３２を介して接続されている。排気部２３０は、例えば、真空ポンプにより構成され、処理室２０２内を所定の圧力まで減圧する。処理室２０２の側壁部には、ウエハ搬出入口２３４が形成されている。ウエハ搬出入口２３４には、ゲートバルブ２３６が設けられている。例えば、ウエハＷを搬入する際には、ゲートバルブ２３６を開いて図示しない搬送アームなどの搬送機構によってウエハＷを処理室２０２内の載置台２１０上に載置し、ゲートバルブ２３６を閉じてウエハＷの処理を行う。
加熱装置２００は、載置台２１０に載置されたウエハＷをヒータ２１１によって所定の温度に加熱する加熱処理を実施する。
上記構成の加熱装置２００は、制御部２９０によって動作が統括的に制御される。制御部２９０は、例えばコンピュータであり、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、補助記憶装置等を備える。ＣＰＵは、ＲＯＭ又は補助記憶装置に格納されたプログラムや、プラズマ処理のプロセス条件に基づいて動作し、装置全体の動作を制御する。なお、制御部２９０は、加熱装置２００の内部に設けられていてもよく、外部に設けられていてもよい。制御部２９０が外部に設けられている場合、制御部２９０は、有線又は無線等の通信手段によって、加熱装置２００を制御することができる。
次に、本実施形態に係る基板処理方法について説明する。
半導体装置の製造では、パターニングが行われる。パターニングでは、ウエハＷ上にパターンが形成されたマスクを設け、ウエハＷをエッチングする。ウエハＷは、マスクパターンの形状に沿ってパターニングされる。このため、パターンを所望の形状に制御することが期待されている。
そこで、本実施形態では、次のような基板処理を行ってパターンを所望の状態に制御する。図３は、実施形態に係る基板処理の流れの一例を説明する図である。図３（Ａ）には、ウエハＷが示されている。ウエハＷは、下地となるシリコン（Ｓｉ）層１０上に、マスクが設けられている。マスクにはパターンＰが形成されている。本実施形態では、マスクはＳｉＯ２膜１１でできている。図３（Ａ）では、パターンＰとして、上部の幅が下部の幅よりも小さいテーパー状の形状の凸部がＳｉＯ２膜１１に形成されている。
基板処理では、マスクを設けたウエハＷにシリコン含有膜を成膜する成膜処理を実施する。成膜処理では、マスクと同種の膜を成膜する。例えば、マスクとしてＳｉＯ２膜１１を設けている場合、化学気相成長（Chemical Vapor Deposition:ＣＶＤ）により、ウエハＷにＳｉＯ２膜２０を成膜する。例えば、プラズマ処理装置１００は、ガス供給部１２０から、例えば、ＳｉＣｌ４ガス、Ｏ2ガスを処理室１０２に供給すると共に、高周波電源１５０からアンテナ素子１４２に高周波電力を印加してプラズマを形成してウエハＷにＳｉＯ２膜２０を成膜する。ＣＶＤでは、上部ほど厚くＳｉＯ２膜２０が成膜される。
これにより、図３（Ｂ）に示すように、パターンＰは、上部の幅が下部の幅と同程度になる。しかし、パターンＰは、成膜によって幅が全体的に増加している。
そこで、基板処理では、ＳｉＯ２膜を除去するChemical Removal（ＣＲ）処理を行う。ＣＲ処理の詳細は、後述する。ＣＲ処理は、等方的に略一様に除去（エッチング）する。これにより、図３（Ｃ）に示すように、パターンＰ間の幅を当初と同等に戻すことができる。このようなパターンＰを用いて下地などのエッチング対象膜をエッチングしてもよい。
なお、成膜処理でのシリコン含有膜の成膜手法は、ＣＶＤに限定されるものではなく、シリコン含有膜を成膜できれば何れの方式であってもよい。例えば、成膜手法は、Physical Vapor Deposition（ＰＶＤ）、Direct Current Superposition（ＤＣＳ）、 Atomic Layer Deposition（ＡＬＤ）、不飽和ＡＬＤ、Ｑｕａｓｉ−ＡＬＤ（ＱＡＬＤ）であってもよい。例えば、ＡＬＤによりシリコン含有膜の成膜を行う場合、プラズマ処理装置１００は、ガス供給部１２０からシリコン（Ｓｉ）を含有する原料ガスを処理室１０２に供給してウエハＷに原料ガスを吸着させる。ウエハＷに吸着する原料ガスの吸着量は、供給時間と共に増加し飽和する。ここで言う飽和とは、最表面に化学吸着が進み、それ以上化学吸着が進まない状態や、吸着するサイトがすべて占有されて吸着が進まない状態である。次いで、プラズマ処理装置１００は、ガス供給部１２０から反応ガスを処理室１０２に供給すると共に、高周波電源１５０からアンテナ素子１４２に高周波電力を印加してプラズマを生成する。これにより、反応ガスが活性化し、ウエハＷに吸着した原料ガスを反応ガスの活性種が改質して成膜される。原料ガスとしては、例えば、トリジメチルアミノシラン（ＴＤＭＡＳ）、ビスジエチルアミノシラン（ＢＤＥＡＳ）等が用いられる。反応ガスとしては、酸素（Ｏ２）ガス等の酸化ガスを用いることができる。反応ガス（例えばＯ２ガス）は、プラズマ化されてウエハＷに供給される。ＡＬＤにより成膜を行う場合、プラズマ処理装置１００は、原料ガス及び反応ガスを交互に供給するサイクルを複数繰り返すことにより、所望の膜厚の薄膜を形成する。ＡＬＤでは、ウエハＷに吸着する原料ガスの吸着量を飽和させているため、膜を均一に成膜できる。不飽和ＡＬＤは、原料ガスの吸着を飽和させない、あるいは、ウエハＷに吸着した原料ガスの改質を飽和させない、あるいは、原料ガスの吸着とウエハＷに吸着した原料ガスの改質を飽和させない、ＡＬＤである。不飽和ＡＬＤは、原料ガスを表面全体に吸着させない場合の他、完全に改質させない場合もある。ＱＡＬＤは、原料ガスをプラズマで解離して吸着し、例えば、酸素などのプラズマで改質して、コンフォーマルでない（膜厚が均一でない）膜を成膜するＡＬＤである。ＤＣＳは、電極材料をスパッタし基板上に成膜する成膜方法である。例えば、ＤＣＳでは、プラズマ処理装置において、電極材料を含んだ上部電極に負の直流電圧を印加して電極材料をスパッタし基板上に成膜する。ＤＣＳの詳細については、例えば、米国特許出願公開第２０１８／０１５１３３３号明細書に開示されている。
シリコン含有膜は、成膜手法によって成膜される成膜領域および成膜量が異なる。図４は、実施形態に係る成膜手法ごとの成膜領域および成膜量の一例を示す図である。図４には、ＡＬＤ、ＣＶＤ、ＱＡＬＤ、ＣＶＤ＋ＱＡＬＤ＋ＡＬＤでの成膜量が示されている。ＣＶＤ＋ＱＡＬＤ＋ＡＬＤは、ＣＶＤとＱＡＬＤとＡＬＤの成膜をそれぞれ実施したものである。図４のグラフの横軸は、パターンＰの表面からの深さである。グラフの縦軸は、成膜量である。成膜量は、パターンＰの上面の成膜量を１として規格化した値で示している。ＡＬＤは、パターンＰの底まで略一様に成膜される。ＣＶＤは、パターンＰの上面やパターンＰの側面の上部に成膜される。ＱＡＬＤは、パターンＰの上面やパターンＰの側面の中央付近まで成膜される。ＣＶＤ＋ＱＡＬＤ＋ＡＬＤは、パターンＰの底まで成膜されるものの、パターンＰの上面やパターンＰの側面の上部ほど多く成膜される。それぞれの成膜手法の成膜処理とＣＲ処理を実施することで、パターンＰの形状を制御できる。
図５は、実施形態に係るパターンの形状の変化の一例を示す図である。図５（Ａ）には、初期状態のパターンＰが示されている。初期状態のパターンＰは、上部の幅と下部の幅がほぼ等しく、側面が垂直な形状である。図５（Ｂ）には、初期状態のパターンＰにＣＲ処理を実施した場合のパターンＰの一例を示している。ＣＲ処理では、パターンＰの上部のエッチング量がパターンＰの下部のエッチング量よりも若干多い。このため、ＣＲ処理により、パターンＰは、上部の幅が下部の幅よりも小さいテーパー状の形状となる。図５（Ｃ）には、初期状態のパターンＰにＣＲ処理とＣＶＤを１０秒間実施した場合のパターンＰの一例を示している。ＣＶＤは、パターンＰの上部やパターンＰの側面の上部に成膜する。このため、ＣＲ処理とＣＶＤを１０秒間実施することにより、パターンＰは、上部の幅と下部の幅がほぼ等しく、側面が垂直な形状となる。図５（Ｄ）には、初期状態のパターンＰにＣＲ処理とＣＶＤを２０秒間実施した場合のパターンＰの一例を示している。ＣＲ処理とＣＶＤを２０秒間実施することにより、パターンＰは、上部の幅が下部の幅よりも大きい逆テーパー状の形状となる。図５（Ｅ）には、初期状態のパターンＰにＣＲ処理とＣＶＤを３０秒間実施した場合のパターンＰの一例を示している。ＣＲ処理とＣＶＤを３０秒間実施することにより、パターンＰは、上部の幅が図５（Ｄ）よりも大きい逆テーパー状の形状となる。このようなパターンＰを用いて下地などのエッチング対象膜をエッチングしてもよい。
図６は、実施形態に係るＣＶＤとＣＲ処理を実施した場合のパターンの形状の変化の一例を示す図である。図６に示すように、ＣＶＤを実施した場合、パターンＰは、幅（ＣＤ）と高さが増加する。その後、ＣＲ処理を実施した場合、パターンＰは、幅と高さが減少するが、幅と高さの変化率がＣＶＤと異なる。よって、ＣＶＤを実施する時間およびＣＲ処理でのエッチング量を変えることで、パターンＰの高さと幅を制御できる。このようなパターンＰを用いて下地などのエッチング対象膜をエッチングしてもよい。
図７は、実施形態に係るＣＶＤとＣＲ処理を実施した場合のパターンの形状の変化の一例を示す図である。図７（Ａ）には、初期状態のパターンＰが示されている。初期状態のパターンＰは、上部の幅と下部の幅がほぼ等しく、側面が垂直な形状とされている。図７（Ｂ）には、初期状態のパターンＰにＣＲ処理とＣＶＤを１０秒間実施した場合のパターンＰが示されている。ＣＲ処理とＣＶＤを１０秒間実施した場合、パターンＰは、上部の幅と下部の幅が初期状態とほぼ等しい状態で、高さが増加する。
このように、本実施形態に係る基板処理では、成膜処理とＣＲ処理を実施することで、パターンＰの形状を制御できる。
次に、本実施形態に係るChemical Removal（ＣＲ）処理について説明する。図８は、実施形態に係るＣＲ処理の流れの一例を説明する図である。図８（Ａ）に示すウエハＷは、下地となるＳｉ層１０上に、ＳｉＯ２膜が設けられている。
最初に、ＳｉＯ２膜が設けられているウエハＷの表層に、反応層をプラズマにより形成する。例えば、プラズマ処理装置１００は、ガス供給部１２０から、例えば、ＮＦ３ガス、ＮＨ３ガス、ＡｒガスなどのＣＲ処理に用いる各種のガスを導入し、プラズマを生成する。これにより、図８（Ａ）に示すように、ＮＨｘＦｙが生成される。例えば、以下のような反応により、ＮＨ４Ｆ、ＮＨ４・ＨＦなどのＮＨｘＦｙが生成される。
ＮＦ３＋ＮＨ３ →ＮＨｘＦｙ（ＮＨ４Ｆ＋ＮＨ４・ＨＦなど）
生成されたＮＨ４Ｆ、ＮＨ４・ＨＦは、ＳｉＯ２膜と以下のように反応し、図８（Ｂ）に示すように、反応層として（ＮＨ４）２ＳｉＦ６（アンモニウムフルオロシリケート（ammonium fluorosilicate）が形成される。以下、（ＮＨ４）２ＳｉＦ６を「ＡＦＳ」とも称する。なお、ＣＲ処理では、ＡＦＳの形成をガス供給のみで行ってもよい。例えば、ＨＦガスとＮＨ３ガスを供給することで、ＡＦＳを形成できる。ＡＦＳは、プラズマを用いて成膜すると、反応速度が向上し、プラズマを用いずに成膜するとダメージレスで成膜できる。
ＮＨｘＦｙ＋ＳｉＯ２→（ＮＨ４）２ＳｉＦ６＋Ｈ２Ｏ↑
ＡＦＳは、１００℃よりも温度が高くなると昇華する。このため、反応層を形成する際、ウエハＷを１００℃以下の所定温度に制御する。例えば、プラズマ処理装置１００は、例えば、ヒータ電源１１２からヒータ１１１へ供給する電力を制御してヒータ１１１の発熱量を制御することで、ウエハＷを１００℃以下の所定温度に制御する。
次に、ウエハＷにエネルギーを与えて反応層を除去する。反応層は、例えば、電子線、プラズマ、熱、マイクロ波などにより反応層にエネルギーを与えることで除去できる。例えば、図８（Ｃ）に示すように、ウエハＷを加熱して反応層を除去する。本実施形態では、ウエハＷを１００℃以上の所定温度（例えば、３００℃）に加熱する。これにより、以下に示すような反応が生じて（ＮＨ４）２ＳｉＦ６が昇華する。これにより、ウエハＷから膜（例えば、ＳｉＯ２膜２０）が除去される。なお、反応層を電子線、プラズマ、マイクロ波などによりエネルギーを与えて除去してもよい。
（ＮＨ４）２ＳｉＦ６ →ＳｉＦ４＋２ＮＨ３+２ＨＦ
ここで、プラズマ処理装置１００により、ウエハＷを、例えば、３００℃に加熱した場合、載置台１１０の温度も高くなり、次のウエハＷに対してＡＦＳを形成する処理が実施可能となるまで時間が長くなる。そこで、ＡＦＳ形成後のウエハＷを加熱装置２００に搬送し、加熱装置２００によりウエハＷを１００℃以上の所定温度（例えば、３００℃）に加熱する。このように、プラズマ処理装置１００と加熱装置２００により基板処理を実施することで、処理間の温度昇降の時間を削減できるので基板処理の生産性を向上させることができる。なお、本実施形態では、プラズマ処理装置１００と加熱装置２００により基板処理を実施する場合を例に説明するが、これに限定されるものではない。例えば、プラズマ処理装置１００によりウエハＷを加熱して反応層を除去してもよい。これにより、単一のプラズマ処理チャンバー１０２で基板処理を実施できる。
ＣＲ処理は、ＳｉまたはＳｉＮのエッチングレートに比べてＳｉＯ２を高いエッチングレートで除去できる。図９は、実施形態に係るＣＲ処理によるエッチング量の一例を示す図である。図９には、ＮＦ３ガス、ＮＨ３ガスなどのガスを導入しつつプラズマを生成するプラズマ処理時間を変えた場合の、Ｓｉ、ＳｉＮおよびＳｉＯ２のエッチング量の変化が示されている。図９に示すように、ＣＲ処理は、ＳｉまたはＳｉＮのエッチングレートに比べてＳｉＯ２を高いエッチングレートで除去できる。
ところで、ＣＲ処理は、処理ガスを導入すると共にプラズマを生成して反応層を形成する際のウエハＷの温度に応じて、形成される反応層の厚さが異なり、ＳｉＯ２膜を除去する量が変化する。図１０は、実施形態に係るウエハの温度の変化による吸着量と脱離量の変化を説明する図である。ＳｉＯ２膜の表面には、ＮＨ４Ｆ、ＮＨ４・ＨＦが吸着（Adsorption）および脱離（Desorption）をする。ＮＨ４Ｆ、ＮＨ４・ＨＦの吸着量および脱離量は、ウエハＷの温度によって変化する。例えば、ウエハＷの温度が１０℃の場合、吸着量が大きく、脱離量が小さい。ウエハＷの温度が５０℃の場合、吸着量と脱離量がほぼ等しくなる。ウエハＷの温度が９０℃の場合、吸着量が小さく、脱離量が大きくなる。
図１１は、実施形態に係るウエハの温度の変化によるエッチング量の変化の一例を示す図である。図１１には、ウエハＷの温度を１０℃、５０℃、９０℃とした場合での、反応層を生成する処理時間に対するＳｉＯ２膜のエッチング量の変化が示されている。ウエハＷの温度を１０℃とした場合は、処理時間が長くなるほどＳｉＯ２膜のエッチング量が増加する。一方、ウエハＷの温度を９０℃とした場合は、エッチングがほぼ生じず、処理時間が長くなってもＳｉＯ２膜のエッチング量がゼロ付近を推移する。
一方、ウエハＷの温度を５０℃とした場合は、処理時間が短いとＳｉＯ２膜のエッチング量が処理時間に応じて若干増加するが、処理時間が長くなるとエッチング量が飽和する。図１１の例では、ウエハＷの温度が５０℃の場合、処理時間が４０秒以降、エッチング量が飽和している。
よって、ＣＲ処理では、反応層を形成する際のウエハＷの温度を制御することにより、ＳｉＯ２膜を除去する量を制御できる。
また、ＣＲ処理は、ウエハＷに形成されたパターンＰに粗密がある場合、同じ処理を行っても、パターンＰの粗密に応じて、パターンＰのエッチング量が変化しうる。
図１２は、実施形態に係るパターンの粗密によるＣＲ処理でのパターンの変化の一例を示す図である。図１２には、密に（dense）形成されたライン状のパターンＰの変化と、粗く（iso）形成されたライン状のパターンＰの変化が並べて示されている。図１２の「Initial」には、ライン状のパターンＰの初期形状が示されている。また、ライン状のパターンＰの幅がＬ−ＣＤ（Critical Dimension）として示されている。また、ライン状のパターンＰのＬＷＲ（Line Width Roughness）、ＬＥＲ（Line Edge Roughness）が示されている。
図１２の「ＣＲ（１０Ｃ）：１０ｓｅｃ」には、反応層を生成する処理時間でのウエハＷの温度を１０℃とし、処理時間を１０秒としてＣＲ処理を実施した場合のパターンＰの形状の変化が示されている。「ＣＲ（１０Ｃ）：１０ｓｅｃ」では、密に形成されたパターンＰは、初期形状からＬ−ＣＤが−６．９３ｎｍ変化している。一方、粗く形成されたパターンＰは、初期形状からＬ−ＣＤが−９．１３ｎｍ変化している。「ＣＲ（１０Ｃ）：１０Ｓ」では、密に形成されたパターンＰと粗く形成されたパターンＰのＬ−ＣＤの変化に−２．２ｎｍの差が発生する。
図１２の「ＣＲ（５０ｃ）：１２０ｓｅｃ」には、反応層を生成する処理時間でのウエハＷの温度を５０℃とし、処理時間を１２０秒としてＣＲ処理を実施した場合のパターンＰの形状の変化が示されている。「ＣＲ（５０ｃ）：１２０ｓｅｃ」では、密に形成されたパターンＰは、初期形状からＬ−ＣＤが−８．０３ｎｍ変化している。一方、粗く形成されたパターンＰは、初期形状からＬ−ＣＤが−８．０３ｎｍ変化している。「ＣＲ（５０ｃ）：１２０ｓｅｃ」では、密に形成されたパターンＰと粗く形成されたパターンＰのＬ−ＣＤの変化に差がない。
図１３は、実施形態に係るパターンの粗密によるＣＲ処理でのパターンの変化の一例を示す図である。図１３には、図１２の「ＣＲ（１０Ｃ）：１０ｓｅｃ」と「ＣＲ（５０ｃ）：１２０ｓｅｃ」について、密に（dense）形成されたライン状のパターンＰと、粗く（iso）形成されたライン状のパターンＰでの初期形状からＬ−ＣＤの変化（Δ）が示されている。「ＣＲ（５０ｃ）：１２０ｓｅｃ」では、密に形成されたパターンＰと、粗く形成されたパターンＰのＬ−ＣＤが同様に変化するため、Ｌ−ＣＤの変化（Δ）を１対１の正比例で示した破線Ｌ１に沿って減少している。一方、「ＣＲ（１０Ｃ）：１０ｓｅｃ」では、密に形成されたパターンＰと、粗く形成されたパターンＰのＬ−ＣＤの変化に差があるため、破線Ｌ１からずれている。
このように、ＣＲ処理は、ウエハＷのＳｉＯ２膜１１に形成されたパターンＰの粗密ある場合、同じ処理を行っても、パターンＰの粗密に応じて、パターンＰのエッチング量が変化する場合がある。例えば、上述した「ＣＲ（１０Ｃ）：１０ｓｅｃ」のＣＲ処理は、粗く形成されたパターンＰが密に形成されたパターンＰよりも多くエッチングされ、粗く形成されたパターンＰの方が密に形成されたパターンＰよりもＬ−ＣＤの変化が大きくなる。また、ＣＲ処理は、パターンＰのエッチング量が、反応層を形成する際のウエハＷの温度によっても変化量が変化する。
また、ＣＲ処理において、パーティクルやウエハＷの状態により、パターンＰのエッチング量が変化する。このため、ＣＲ処理では、パーティクルの除去やウエハＷの状態を調整するために加熱、プラズマ処理等の前処理を実施してもよい。
図１４は、実施形態に係るプレヒートの有無によるＣＲ処理でのパターンの変化の一例を示す図である。図１４の「Base」は、プレヒートを実施せずにＣＲ処理を実施した場合を示している。「With Pre heat」は、ウエハＷを３００℃に加熱するプレヒートを実施した後にＣＲ処理を実施した場合を示している。図１２の「Initial」には、密に（dense）形成されたライン状のパターンＰと、粗く（iso）形成されたライン状のパターンＰの初期形状が示されている。また、ライン状のパターンＰの幅がＬ−ＣＤとして示されている。また、ライン状のパターンＰのＬＷＲ、ＬＥＲが示されている。
図１４の「１０ｄｅｇ．Ｃ，１０ｓｅｃ」には、反応層を生成する処理時間でのウエハＷの温度を１０℃とし、処理時間を１０秒としてＣＲ処理を初期形状のパターンＰに実施した場合のパターンＰの形状、Ｌ−ＣＤ、ＬＷＲ、ＬＥＲが示されている。「５０ｄｅｇ．Ｃ，１２０ｓｅｃ」には、反応層を生成する処理時間でのウエハＷの温度を５０℃とし、処理時間を１２０秒としてＣＲ処理を初期形状のパターンＰに実施した場合のパターンＰの形状、Ｌ−ＣＤ、ＬＷＲ、ＬＥＲが示されている。「９０ｄｅｇ．Ｃ，１２０ｓｅｃ」には、反応層を生成する処理時間でのウエハＷの温度を９０℃とし、処理時間を１２０秒としてＣＲ処理を初期形状のパターンＰに実施した場合のパターンＰの形状、Ｌ−ＣＤ、ＬＷＲ、ＬＥＲが示されている。
図１５は、実施形態に係るプレヒートを実施しないＣＲ処理でのＬ−ＣＤの変化の一例を示す図である。図１５の下部には、図１４の「Base」に示した、プレヒートを実施せずにＣＲ処理を実施した際の密に（dense）形成されたライン状のパターンＰと、粗く（iso）形成されたライン状のパターンＰの初期形状からのＬ−ＣＤの変化（ΔＣＤ）が示されている。また、図１５のグラフには、密に形成されたパターンＰおよび粗く形成されたパターンＰのＬ−ＣＤの変化と、Ｌ−ＣＤの変化の差が示されている。例えば、処理時間でのウエハＷの温度を１０℃とした場合は、粗く形成されたパターンＰのΔＣＤが１３．０５４ｎｍであり、密に形成されたパターンＰのΔＣＤが７．３６６ｎｍであり、ΔＣＤの差が５．６８９ｎｍとなっている。また、処理時間でのウエハＷの温度を５０℃とした場合は、粗く形成されたパターンＰのΔＣＤが８．２６７ｎｍであり、密に形成されたパターンＰのΔＣＤが６．４８９ｎｍであり、ΔＣＤの差が１．７７９ｎｍとなっている。また、処理時間でのウエハＷの温度を９０℃とした場合は、粗く形成されたパターンＰのΔＣＤが−４．２７０ｎｍであり、密に形成されたパターンＰのΔＣＤが−２．１４３ｎｍであり、ΔＣＤの差が−２．１２７ｎｍとなっている。ここで、処理時間でのウエハＷの温度を９０℃とした場合は、ΔＣＤがマイナスの値となっており、パターンＰの幅が若干増加している。
図１６は、実施形態に係るプレヒートを実施したＣＲ処理でのＬ−ＣＤの変化の一例を示す図である。図１６の下部には、図１４の「With Pre heat」に示した、プレヒート後にＣＲ処理を実施した際の密に（dense）形成されたライン状のパターンＰと、粗く（iso）形成されたライン状のパターンＰの初期形状からのＬ−ＣＤの変化（ΔＣＤ）が示されている。また、図１６のグラフには、密に形成されたパターンＰおよび粗く形成されたパターンＰのＬ−ＣＤの変化と、Ｌ−ＣＤの変化の差が示されている。例えば、処理時間でのウエハＷの温度を１０℃とした場合は、粗く形成されたパターンＰのΔＣＤが９．１３０ｎｍであり、密に形成されたパターンＰのΔＣＤが６．９２９ｎｍであり、ΔＣＤの差が２．２０１ｎｍとなっている。また、処理時間でのウエハＷの温度を５０℃とした場合は、粗く形成されたパターンＰのΔＣＤが８．０３０ｎｍであり、密に形成されたパターンＰのΔＣＤが８．０３３ｎｍであり、ΔＣＤの差が−０．００３ｎｍとなっている。また、処理時間でのウエハＷの温度を９０℃とした場合は、粗く形成されたパターンＰのΔＣＤが−３．１８０ｎｍであり、密に形成されたパターンＰのΔＣＤが−１．６７６ｎｍであり、ΔＣＤの差が−１．５０４ｎｍとなっている。
このように、ＣＲ処理は、反応層を形成する際のウエハＷの温度によって、密に形成されたパターンＰと、粗く形成されたパターンＰのＬ−ＣＤの変化量が変化する。また、ＣＲ処理は、反応層を形成する際のウエハＷの温度によって、密に形成されたパターンＰと粗く形成されたパターンＰのＬ−ＣＤの変化量の差が変化する。例えば、ＣＲ処理は、温度が５０℃付近を境界として、温度が低いほど、粗く形成されたパターンＰの方が密に形成されたパターンＰよりもＬ−ＣＤの変化が大きくなる。また、ＣＲ処理は、温度が５０℃付近を境界として、温度が高いほど、密に形成されたパターンＰと粗く形成されたパターンＰとのＬ−ＣＤの変化が同等程度になる。よって、ＣＲ処理は、反応層を形成する際のウエハＷの温度を制御することで、密に形成されたパターンＰと、粗く形成されたパターンＰの幅をそれぞれ制御できる。
また、ＣＲ処理は、プレヒートを実施した場合、密に形成されたパターンＰと粗く形成されたパターンＰのΔＣＤの差が小さくなる。しかし、プレヒートを行ったことで、ΔＣＤが安定し、ＣＲ処理ごとの誤差が小さくなるため、パターンＰを精度よく変化させることができる。
このように、ＣＲ処理は、密に形成されたパターンＰと粗く形成されたパターンＰの幅をそれぞれ制御できる。これにより、本実施形態に係る基板処理では、成膜処理とＣＲ処理を実施することで、密に形成されたパターンＰと粗く形成されたパターンＰの幅を制御できる。
図１７は、実施形態に係るパターンの粗密によるパターンの幅の変化の一例を示す図である。図１７の「Initial」には、密に（dense）形成されたライン状のパターンＰと、粗く（iso）形成されたライン状のパターンＰの初期形状が示されている。また、ライン状のパターンＰの幅がＬ−ＣＤとして示されている。また、ライン状のパターンＰのＬＷＲ、ＬＥＲが示されている。
図１７の「ＡＬＤ」には、ＡＬＤを３０サイクル実施した場合のパターンＰの形状の変化が示されている。「ＡＬＤ」では、密に形成されたパターンＰは、初期形状からＬ−ＣＤが５．４２ｎｍ変化している。一方、粗く形成されたパターンＰは、初期形状からＬ−ＣＤが４．１１ｎｍ変化している。「ＡＬＤ」では、密に形成されたパターンＰと粗く形成されたパターンＰとで、Ｌ−ＣＤの変化に−１．３１ｎｍの差が発生する。
図１７の「ＡＬＤ＋ＣＲ」には、ＡＬＤを３０サイクル実施した後、反応層を生成する処理時間を１０秒とし、処理時間でのウエハＷの温度を１０℃としてＣＲ処理を実施した場合のパターンＰの形状の変化が示されている。「ＡＬＤ＋ＣＲ」では、密に形成されたパターンＰは、初期形状からＬ−ＣＤが−３．８６ｎｍ変化している。一方、粗く形成されたパターンＰは、初期形状からＬ−ＣＤが−１７．６４ｎｍ変化している。「ＡＬＤ＋ＣＲ」では、密に形成されたパターンＰと粗く形成されたパターンＰとで、Ｌ−ＣＤの変化に１３．７８ｎｍの差が発生する。「ＡＬＤ＋ＣＲ」は、密に形成されたパターンＰのＬ−ＣＤの減少を抑えつつ、粗く形成されたパターンＰのＬ−ＣＤを大きく減少させることができる。
図１７の「ＡＬＤ＋ＣＲ１２０ｓ」には、ＡＬＤを３０サイクル実施した後、反応層を生成する処理時間を１２０秒とし、処理時間でのウエハＷの温度を５０℃としてＣＲ処理を実施した場合のパターンＰの形状の変化が示されている。「ＡＬＤ＋ＣＲ１２０ｓ」では、密に形成されたパターンＰは、初期形状からＬ−ＣＤが−２．６８ｎｍ変化している。一方、粗く形成されたパターンＰは、初期形状からＬ−ＣＤが−４．５８ｎｍ変化している。「ＡＬＤ＋ＣＲ１２０ｓ」では、密に形成されたパターンＰと粗く形成されたパターンＰとで、Ｌ−ＣＤの変化に１．９１ｎｍの差が発生する。「ＡＬＤ＋ＣＲ１２０ｓ」は、密に形成されたパターンＰと粗く形成されたパターンＰのＬ−ＣＤの変化を同程度にできる。
図１８は、実施形態に係るパターンの粗密によるパターンの変化の一例を示す図である。図１８には、密に（dense）形成されたライン状のパターンＰと、粗く（iso）形成されたライン状のパターンＰでの初期形状からのＬ−ＣＤの変化（Δ）が示されている。
「ＡＬＤ３０ｃ」は、ＡＬＤを３０サイクル実施した場合の密に形成されたパターンＰと、粗く形成されたパターンＰのＬ−ＣＤの変化（Δ）が示されている。ＡＬＤでは、略一様に成膜されるため、密に形成されたパターンＰと粗く形成されたパターンＰのＬ−ＣＤが、Ｌ−ＣＤの変化（Δ）を１対１の正比例で示した破線Ｌ１に沿って増加する。
また、図１８には、「ＡＬＤ３０ｃ」の後に、「ＣＲ６０ｓ（５０Ｃ）」、「ＣＲ１２０ｓ（５０Ｃ）」、「ＣＲ１０ｓ（１０Ｃ）」をそれぞれ実施した場合のＬ−ＣＤの変化（Δ）が示されている。「ＣＲ６０ｓ（５０Ｃ）」は、反応層を生成する処理時間を６０秒とし、処理時間でのウエハＷの温度を５０℃としてＣＲ処理を実施した場合を示している。「ＣＲ１２０ｓ（５０Ｃ）」は、反応層を生成する処理時間を１２０秒とし、処理時間でのウエハＷの温度を５０℃としてＣＲ処理を実施した場合を示している。「ＣＲ１０ｓ（１０Ｃ）」は、反応層を生成する処理時間を１０秒とし、処理時間でのウエハＷの温度を１０℃としてＣＲ処理を実施した場合を示している。
「ＣＲ６０ｓ（５０Ｃ）」および「ＣＲ１２０ｓ（５０Ｃ）」は、密に形成されたパターンＰと、粗く形成されたパターンＰのＬ−ＣＤが、破線Ｌ１に沿って減少する。
一方、「ＣＲ１０ｓ（１０Ｃ）」は、密に形成されたパターンＰの方が、粗く形成されたパターンＰよりもＬ−ＣＤの変化が大きくなっている。
図１９は、実施形態に係るパターンの粗密によるパターンの変化の他の一例を示す図である。図１９には、密に（dense）形成されたライン状のパターンＰと、粗く（iso）形成されたライン状のパターンＰでの初期形状からのＬ−ＣＤの変化（Δ）が示されている。
「ＡＬＤ６０ｃ」は、ＡＬＤを６０サイクル実施した場合の密に形成されたパターンＰと粗く形成されたパターンＰのＬ−ＣＤの変化（Δ）が示されている。ＡＬＤでは、密に形成されたパターンＰと粗く形成されたパターンＰのＬ−ＣＤが、破線Ｌ１に沿って増加する。
また、図１９には、「ＡＬＤ６０ｃ」の後に、「ＣＲ６０ｓ（５０Ｃ）」、「ＣＲ１２０ｓ（５０Ｃ）」、「ＣＲ１０ｓ（１０Ｃ）」、「ＣＲ２０ｓ（１０Ｃ）」をそれぞれ実施した場合のＬ−ＣＤの変化（Δ）が示されている。「ＣＲ６０ｓ（５０Ｃ）」、「ＣＲ１２０ｓ（５０Ｃ）」および「ＣＲ１０ｓ（１０Ｃ）」は、図１８にて説明した同様のＣＲ処理を実施した場合を示している。「ＣＲ２０ｓ（１０Ｃ）」は、反応層を生成する処理時間を２０秒とし、処理時間でのウエハＷの温度を１０℃としてＣＲ処理を実施した場合を示している。
「ＣＲ２０ｓ（１０Ｃ）」は、「ＣＲ１０ｓ（１０Ｃ）」の場合よりも、粗く形成されたパターンＰの変化が、密に形成されたパターンＰの変化よりも大きくなっている。
このように、成膜処理とＣＲ処理を実施することで、密に形成されたパターンＰと粗く形成されたパターンＰの幅をそれぞれ制御できる。
また、成膜処理とＣＲ処理を実施することで、ライン状のパターンＰのＬＷＲ、ＬＥＲが改善する。
図２０は、実施形態に係るライン状のパターンのＬＷＲ、ＬＥＲの改善を説明する図である。図２０（Ａ）には、ライン状のパターンＰが示されている。成膜処理では、パターンＰと同種の膜を成膜する。例えば、パターンＰがＳｉＯ２膜に形成されている場合、成膜処理では、ＣＶＤによりＳｉＯ２を成膜する。ＣＶＤでは、パターンＰの間の幅が広いところに多く成膜され、パターンＰの間の幅が狭いところに少なく成膜される。これにより、図２０（Ｂ）に示すように、ライン状のパターンＰは、側面の凹凸が軽減される。しかし、パターンＰ間の幅は、成膜によって狭くなる。そこで、ライン状のパターンＰにＣＲ処理を実施する。例えば、反応層を生成する際のウエハＷの温度を５０℃としてＣＲ処理を実施する。ＣＲ処理は、等方的にエッチングされる。これにより、図２０（Ｃ）に示すように、パターンＰ間の幅を当初と同等に戻すことができる。この図２０（Ａ）〜（Ｃ）に示す成膜処理とＣＲ処理を繰り返し実施することで、ライン状のパターンＰのＬＷＲ、ＬＥＲが改善する。
図２１は、実施形態に係る成膜処理とＣＲ処理を実施することによるＬＷＲ、ＬＥＲの変化の一例を示す図である。図２１の「Initial」には、ライン状のパターンＰの初期形状が示されている。また、ライン状のパターンＰの幅がＬ−ＣＤとして示されている。また、ライン状のパターンＰのＬＷＲ、ＬＥＲが示されている。
また、図２１には、成膜処理として、ＡＬＤ、ＱＡＬＤ、ＣＶＤの何れかとＣＲ処理とをそれぞれ組み合わせて１回実施した場合のパターンＰの形状の変化と、Ｌ−ＣＤ、ＬＷＲ、ＬＥＲが示されている。ＬＷＲ、ＬＥＲは、ＡＬＤ、ＱＡＬＤ、ＣＶＤの何れの場合も、低下しており、改善している。成膜処理とＣＲ処理の１回実施では、ＬＷＲ、ＬＥＲが改善される値は小さいものの、成膜処理とＣＲ処理を繰り返し実施することで、ＬＷＲ、ＬＥＲを改善できる。
なお、本実施形態に係る基板処理では、ウエハＷに、マスクとして、ＳｉＯ２などのシリコン含有膜が形成され、シリコン含有膜に、同種のシリコン含有膜（ＳｉＯ２）を成膜する場合を例に説明したが、これに限定されるものではない。マスクは、ＳｉＯ２膜に限定されず、ＳｉＮ膜などのハードマスクであってもよい。例えば、ウエハＷは、マスクとして、ＳｉＮなどのシリコン含有膜が設けられ、当該シリコン含有膜にパターンＰが形成されていてもよい。また、成膜処理では、ＳｉＮなどのシリコン含有膜にＳｉＯ２などの異なる種類のシリコン含有膜を成膜してもよい。また、基板処理では、シリコン含有膜や、有機膜などの膜を成膜してもよい。
また、本実施形態に係る基板処理では、ＳｉＯ２、ＳｉＮなどのシリコン含有膜や、有機膜などの膜をマスク上に成膜してもよい。
このように、本実施形態に係る基板処理は、パターンＰの形状を制御できるため、パターンＰをマスクとして用いてエッチングを行うことで、エッチング対象とする膜の形状を制御できる。
図２２は、実施形態に係る基板処理を用いたエッチング処理の一例を示す図である。図２２（Ａ）に示すように、ウエハＷは、下地となるシリコン（Ｓｉ）層１０上に、Ｐａｄ−Ｏｘ層３０が形成されている。Ｐａｄ−Ｏｘ層３０は、例えば、ストップ層としてのＳｉＯ２膜である。Ｐａｄ−Ｏｘ層３０上には、ＳｉＮ層３１が形成されている。ＳｉＮ層３１上には、シリコン酸化層（Ｏｘ）３２が形成されている。シリコン酸化層（Ｏｘ）３２上には、ＳｉＮ層３３が形成されている。ＳｉＮ層３３には、パターンＰが形成されている。
例えば、図２２（Ｂ）に示すように、ＳｉＮ層３３をマスクとして用いて、ウエハＷのシリコン酸化層３２をエッチングする。
そして、実施形態に係る成膜処理とＣＲ処理を実施する。図２２（Ｃ）では、成膜処理により、ＳｉＯ２などのシリコン含有膜３４を成膜する。これにより、Ｐａｄ−Ｏｘ層３０およびＳｉＮ層３１のエッチングにマスクとして用いるシリコン酸化層３２およびＳｉＮ層３３の形状を制御できる。また、パターンＰのＬＷＲ、ＬＥＲを改善できる。
そして、図２２（Ｄ）に示すように、パターンＰが形成されたシリコン酸化層３２およびＳｉＮ層３３をマスクとして用いて、ウエハＷのＰａｄ−Ｏｘ層３０およびＳｉＮ層３１をエッチングする。これにより、実施形態に係る基板処理は、Ｐａｄ−Ｏｘ層３０およびＳｉＮ層３１に形成されるパターンＰを制御できる。
次に、本実施形態に係る基板処理の流れを簡単に説明する。図２３は、実施形態に係る基板処理の流れの一例を示すフローチャートである。ウエハＷは、基板処理を実施する際に、搬送機構によって搬送されて加熱装置２００およびプラズマ処理装置１００に提供される。ウエハＷには、例えば、図３（Ａ）に示したようなマスク（図３のＳｉＯ２膜１１参照）が形成されている。
ウエハＷのマスク上に膜を成膜する（ステップＳ１０）。例えば、プラズマ処理装置１００は、ＡＬＤによりウエハＷにＳｉＯ２膜２０（図３（Ｂ）参照）を成膜する。
次に、ウエハＷの状態を調整するために加熱、プラズマ処理、インヒビター吸着等の前処理を実施する（ステップＳ１１）。例えば、プラズマ処理装置１００は、ヒータ電源１１２からヒータ１１１へ電力を供給してウエハＷをプレヒートする。
次に、反応層（例えばＡＦＳ）が昇華しないように、ウエハＷを１００℃以下の所定温度に制御する（ステップＳ１２）。例えば、プラズマ処理装置１００は、ヒータ電源１１２からヒータ１１１へ供給する電力を制御してヒータ１１１の発熱量を制御することで、ウエハＷを１００℃以下の所定温度に制御する。所定温度は、パターンＰの形状の制御態様に応じて定める。例えば、ウエハＷの温度が５０℃付近の場合は、ウエハＷの温度が５０℃よりも低い温度（例えば、１０℃）の場合と比較して、ＳｉＯ２膜のエッチング量が小さくなる。ＳｉＯ２膜を高精度にエッチングしたい場合は、ウエハＷの温度を５０℃付近に制御する。また、例えば、ウエハＷに形成されたパターンＰに粗密あると、ウエハＷの温度が５０℃付近の場合は、ウエハＷの温度が５０℃よりも低い温度（例えば、１０℃）の場合と比較して、粗密のパターンＰのＬ−ＣＤの変化（ΔＣＤ）の差が小さくなる。粗密のパターンＰのＬ−ＣＤを高精度に制御したい場合は、ウエハＷの温度を５０℃付近に制御する。
次に、ウエハＷの表層に反応層を形成する（ステップＳ１３）。例えば、プラズマ処理装置１００は、ガス供給部１２０から、ＮＦ３ガス、ＮＨ３ガス、ＡｒガスなどのＣＲ処理に用いる各種のガスを導入すると共にプラズマを生成する。これにより、ウエハＷには、ＡＦＳの層が形成される。
次に、ウエハＷを加熱して反応層（ＡＦＳ）を昇華させることで反応層を除去する（ステップＳ１４）。例えば、ウエハＷを加熱装置２００に搬送し、加熱装置２００によりウエハＷを１００℃以上の所定温度（例えば、３００℃）に加熱する。これにより、ウエハＷからＳｉＯ２膜２０が除去される。
なお、本実施形態に係る基板処理では、ステップＳ１０〜Ｓ１４を１回実施する流れを例示したが、必要に応じてステップＳ１０〜Ｓ１４を複数回繰り返してもよい。
また、基板処理は、ウエハＷをエッチングするエッチング処理をさらに含んでもよい。エッチング処理は、パターンＰの形状を所望の状態に制御した後に実行する。例えば、ステップＳ１０〜Ｓ１４を１回実施することでパターンＰの形状が所望の状態となる場合、エッチング処理は、ステップＳ１４の後に実行する。
以上のように、本実施形態に係る基板処理では、マスクを設けた基板（ウエハＷ）のマスク上に膜を成膜する。次に、基板処理では、基板の表層に反応層を形成する。次に、基板処理では、基板にエネルギーを与えて反応層を除去する。これにより、本実施形態に係る基板処理は、基板に形成されたパターンＰを所望の状態に制御できる。
また、基板処理では、パターンＰの上部側に下部側よりも多くシリコン含有膜を成膜する場合、ＣＶＤ、ＱＡＬＤの何れか１つ、または、何れか含んだ複数の組み合わせによりシリコン含有膜を成膜し、パターンＰの上部側と下部側に同程度シリコン含有膜を成膜する場合、ＡＬＤにより成膜する。これにより、本実施形態に係る基板処理は、パターンＰの形状を制御できる。
また、基板処理では、成膜する工程、形成する工程および除去する工程を順に複数サイクル繰り返す。これにより、本実施形態に係る基板処理は、パターンＰのＬＷＲ、ＬＥＲを改善することができる。
以上、実施形態について説明してきたが、今回開示された実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。実に、上記した実施形態は、多様な形態で具現され得る。また、上記の実施形態は、請求の範囲およびその趣旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。
例えば、実施形態では、処理対象の基板を半導体ウエハとした場合を例に説明したが、これに限定されるものではない。処理対象の基板は、ガラス基板など、他の基板であってもよい。
また、実施形態では、プラズマ処理装置１００をＩＣＰ型のプラズマ処理装置とした場合を例に説明したが、これに限定されるものではない。プラズマ処理装置１００は、任意の形式のプラズマ処理装置であってよい。例えば、プラズマ処理装置１００は、容量結合型平行平板のプラズマ処理装置であってよい。また、プラズマ処理装置１００は、マイクロ波プラズマ、マグネトロンプラズマ、リモートソースで生成したラジカルリッチプラズマを配管等を介して処理室１０２に供給するリモートソース型などのプラズマ処理装置であってよい。
また、実施形態では、ウエハＷの加熱をヒータで行う場合を例に説明したが、これに限定されるものではない。例えば、ウエハＷを加熱できれば、何れの加熱方式を用いてもよい。例えば、ウエハＷをプラズマや、赤外線ランプ、電子線照射などで加熱してもよい。
また、実施形態では、プラズマ処理装置１００と加熱装置２００により基板処理を実施する場合を例に説明したが、これに限定されるものではない。実施形態に係る基板処理は、プラズマ処理装置１００、加熱装置２００以外の装置も組み合わせて実施してもよい。
１０ Ｓｉ層
１１ ＳｉＯ２膜
２０ ＳｉＯ２膜
１００ プラズマ処理装置
２００ 加熱装置
Ｐ パターン
Ｗ ウエハ

Claims (8)

  1. マスクを備える基板を提供する工程と、
    前記マスク上に膜を成膜する工程と、
    前記基板の表層に反応層を形成する工程と、
    前記基板にエネルギーを与えて前記反応層を除去する工程と、
    を有する基板処理方法。
  2. 前記成膜する工程は、ＣＶＤ（Chemical Vapor Deposition）、ＰＶＤ（Physical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）の何れか１つ、または、複数の組み合わせによりシリコン含有膜を成膜する
    請求項１に記載の基板処理方法。
  3. 前記マスクは、パターンを有し、
    前記成膜する工程は、前記パターンの上部側に下部側よりも多くシリコン含有膜を成膜する場合、ＣＶＤ、ＱＡＬＤの何れか１つ、または、何れか含んだ複数の組み合わせによりシリコン含有膜を成膜し、前記パターンの上部側と下部側に同程度シリコン含有膜を成膜する場合、ＡＬＤにより成膜する
    請求項１または２に記載の基板処理方法。
  4. 前記マスクは、粗密にパターンが形成され、
    前記形成する工程は、前記反応層を形成する際の前記基板の温度を制御することで、密に形成されたパターンと粗く形成されたパターンのパターン幅を制御する
    請求項１〜３の何れか１つに記載の基板処理方法。
  5. 前記成膜する工程、前記形成する工程および前記除去する工程を順に複数サイクル繰り返す
    請求項１〜４の何れか１つに記載の基板処理方法。
  6. 前記マスクは、ハードマスクである
    請求項１〜５の何れか１つに記載の基板処理方法。
  7. 前記マスクは、ＳｉＯ２で形成される
    請求項１〜６の何れか１つに記載の基板処理方法。
  8. 前記基板は、被エッチング膜上に前記マスクが設けられ、
    前記反応層を形成する工程の後かつ前記反応層を除去する工程の前、または、前記反応層を除去する工程の後、前記被エッチング膜をエッチングする工程をさらに有する
    請求項１〜７の何れか１項に記載の基板処理方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021180807A (ja) * 2020-05-20 2021-11-25 株式会社ニューギン 遊技機

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053734A (ja) * 2006-08-25 2008-03-06 Interuniv Micro Electronica Centrum Vzw 高アスペクト比ビアエッチング
JP2010192825A (ja) * 2009-02-20 2010-09-02 Tokyo Electron Ltd 基板処理方法
JP2017011127A (ja) * 2015-06-23 2017-01-12 東京エレクトロン株式会社 エッチング方法
JP2017143194A (ja) * 2016-02-10 2017-08-17 Ｓｐｐテクノロジーズ株式会社 半導体素子の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5140608B2 (ja) 2009-01-16 2013-02-06 株式会社アルバック 真空処理装置及び真空処理方法
WO2017139483A1 (en) * 2016-02-12 2017-08-17 Tokyo Electron Limited Method and apparatus for multi-film deposition and etching in a batch processing system
US9818621B2 (en) * 2016-02-22 2017-11-14 Applied Materials, Inc. Cyclic oxide spacer etch process
CN112786436A (zh) * 2019-11-06 2021-05-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053734A (ja) * 2006-08-25 2008-03-06 Interuniv Micro Electronica Centrum Vzw 高アスペクト比ビアエッチング
JP2010192825A (ja) * 2009-02-20 2010-09-02 Tokyo Electron Ltd 基板処理方法
JP2017011127A (ja) * 2015-06-23 2017-01-12 東京エレクトロン株式会社 エッチング方法
JP2017143194A (ja) * 2016-02-10 2017-08-17 Ｓｐｐテクノロジーズ株式会社 半導体素子の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021180807A (ja) * 2020-05-20 2021-11-25 株式会社ニューギン 遊技機

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