CN105489483A - 处理具有掩模的被处理体的方法 - Google Patents

处理具有掩模的被处理体的方法 Download PDF

Info

Publication number
CN105489483A
CN105489483A CN201510634852.0A CN201510634852A CN105489483A CN 105489483 A CN105489483 A CN 105489483A CN 201510634852 A CN201510634852 A CN 201510634852A CN 105489483 A CN105489483 A CN 105489483A
Authority
CN
China
Prior art keywords
plasma
gas
container handling
mask
processing apparatus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510634852.0A
Other languages
English (en)
Inventor
木原嘉英
久松亨
本田昌伸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to CN202011049271.8A priority Critical patent/CN112133630A/zh
Publication of CN105489483A publication Critical patent/CN105489483A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32532—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02258—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by anodic treatment, e.g. anodic oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明涉及处理具有掩模的被处理体的方法。[课题]为了调节掩模的开口宽度，不使用专用的成膜装置而在低温下形成氧化硅膜。[解决手段]一个实施方式的方法中重复进行下述排序以形成氧化硅膜，所述排序包括如下工序：(a)第一工序：在容纳有被处理体的等离子体处理装置的处理容器内，生成包含卤化硅气体的第一气体的等离子体，形成反应前体；(b)第二工序：对处理容器内的空间进行吹扫；(c)第三工序：在处理容器内生成包含氧气的第二气体的等离子体，形成氧化硅膜；以及(d)第四工序：对处理容器内的空间进行吹扫。

Description

处理具有掩模的被处理体的方法
技术领域
本发明的实施方式涉及处理被处理体的方法，尤其是涉及包括掩模的制作的方法。
背景技术
在半导体器件之类的电子器件的制造工艺中，在被蚀刻层上形成掩模，为了将该掩模的图案转印至被蚀刻层而进行蚀刻。作为掩模，一般而言，使用抗蚀剂掩模。抗蚀剂掩模利用光刻技术形成。因此，被蚀刻层中形成的图案的极限尺寸受利用光刻技术形成的抗蚀剂掩模的分辨率极限的影响。
但是，伴随着近年的电子器件的高集成化，逐渐变得要求形成尺寸小于抗蚀剂掩模的分辨率极限的图案。因此，如专利文献1记载的那样提出了，通过在抗蚀剂掩模上使氧化硅膜沉积而缩小由该抗蚀剂掩模划分的开口宽度的技术。
具体而言，专利文献1记载的技术中，利用原子层沉积法(ALD法)在抗蚀剂掩模上形成氧化硅膜。更具体而言，向容纳有被处理体的处理容器内交互地供给包含有机硅的源气体与活性化的氧种。作为源气体，使用氨基硅烷气体。
现有技术文献
专利文献
专利文献1：日本特开2011-82560号公报
发明内容
发明要解决的问题
氨基硅烷在常温下为液体，因此为了利用专利文献1记载的ALD法，需要使氨基硅烷气化的装置。因此，专用的成膜装置成为必需。进而，使用氨基硅烷气体的成膜中，被处理体的温度必需保持在高温。由此，有时对被处理体造成损伤，另外，有时被制造的电子器件的特性例如电特性劣化。
因此，为了调节掩模的开口宽度，需要不使用专用的成膜装置而在低温下形成氧化硅膜。
用于解决问题的方案
一个方式中，提供处理具有掩模的被处理体的方法。该方法重复进行下述排序以形成氧化硅膜，所述排序包括下述工序：(a)第一工序：在容纳有被处理体的等离子体处理装置的处理容器内，生成包含卤化硅气体的第一气体的等离子体，形成反应前体；(b)第二工序：对处理容器内的空间进行吹扫；(c)第三工序：在处理容器内生成包含氧气的第二气体的等离子体，形成氧化硅膜；以及(d)第四工序：对处理容器内的空间进行吹扫。
卤化硅气体：例如SiCl4气体、SiBr4气体、SiF4气体、或SiH2Cl2气体在常温下为气化状态。因此，根据一个方式所述的方法，可以不使用具有气化器的专用的成膜装置而使包含硅的前体在低温下沉积在掩模上。另外，该方法中，在第二工序中进行吹扫，接着，在第三工序中前体中的卤元素被氧取代而形成氧化硅膜。之后，在第四工序中进行吹扫。需要说明的是，第二工序和第四工序中的吹扫是为了防止卤化硅气体和氧气同时地存在于处理容器内而以置换处理容器内的气体为目的而进行的，可以为将非活性气体流入处理容器内进行气体吹扫或利用抽真空进行吹扫的任一种。因此，与ALD法同样地，通过实行1次包含第一～第四工序的排序，能够在掩模上以比较均匀的膜厚形成膜厚较薄的氧化硅膜。即，通过实行1次的排序，能够在掩膜的侧壁部和上部以均匀的状态即保形地形成膜厚较薄的氧化硅膜。因此，该方法在调节掩模开口宽度的控制性上优异。进而，掩模被氧化硅膜覆盖，因此该掩模的LER(LineEdgeRoughness，线边缘粗糙度)也得到改善。
另外，本方法中可以利用重复进行排序的次数而调节要形成的氧化硅膜的膜厚。因此，可以将掩模的开口宽度调节成所期望的开口宽度。
一个实施方式中，第一工序中也可以设定为处理容器内的压力为13.33Pa以上的压力、等离子体生成用的高频电源的功率为100W以下的高压低功率的条件。通过以这样的高压且低功率的条件生成等离子体，能够抑制过剩的卤元素的活性种的产生。由此，可以抑制掩模的损伤和/或已经形成的氧化硅膜的损伤。另外，可以减少掩模上的各区域中的氧化硅膜的膜厚的差异。进而，存在在密集地设置有掩模的区域和稀疏地设置有掩模的区域的情况下即在掩模的图案中存在疏密的情况下，能够减小两者的区域中形成的氧化硅膜的膜厚的差异。
另外，一个实施方式中，不对支撑被处理体的载置台施加用于引入离子的偏置电力。根据该实施方式，相对于凹凸部的掩模形状在掩模的上表面和侧面、以及该掩模的底层的表面分别形成的氧化硅膜的膜厚的均匀性进一步改善。
一个实施方式中，被处理体还具有被蚀刻层、该被蚀刻层上设置的有机膜、以及该有机膜上设置的含硅防反射膜，掩模为在防反射膜上设置的抗蚀剂掩模。该实施方式的方法包含：(e)实行包含第一～第四工序的排序后，利用在同一处理容器内产生的等离子体去除防反射膜的表面上的氧化硅制的区域的工序；(f)利用处理容器内产生的等离子体对防反射膜进行蚀刻的工序；以及(g)利用处理容器内产生的等离子体对有机膜进行蚀刻的工序。根据该实施方式，抗蚀剂掩模上形成有氧化硅膜，调节该抗蚀剂掩模的开口的宽度，然后去除防反射膜上的氧化硅制的区域。并且，通过蚀刻防反射膜和有机膜，形成被蚀刻层的蚀刻用的掩模。
一个实施方式中，等离子体处理装置可以为电容耦合型的等离子体处理装置，该实施方式的方法也可以还包括下述工序：在实行包含第一～第四工序的排序前，通过在处理容器内使等离子体产生、对前述等离子体处理装置的上部电极施加负的直流电压，对掩模照射二次电子。根据该实施方式，可以改性抗蚀剂掩模，从而抑制由于后续的工序导致的抗蚀剂掩模的损伤。
其它实施方式中，被处理体还具有被蚀刻层和在该被蚀刻层上设置的有机膜，掩模被设置在有机膜上，该实施方式的方法还包含：(h)利用处理容器内产生的等离子体对在其上具有抗蚀剂掩模的防反射膜进行蚀刻且由该防反射膜形成前述掩模的工序；(i)利用处理容器内产生的等离子体对有机膜进行蚀刻的工序。该实施方式的方法中，包含第一～第四工序的排序在蚀刻防反射膜的工序与蚀刻有机膜的工序之间实行。另外，该实施方式的方法还包含：在实行包含第一～第四工序的排序后，利用同一处理容器内产生的等离子体去除有机膜的表面上的氧化硅制的区域的工序。该实施方式的方法中，在由防反射膜形成的掩模上形成氧化硅膜，调节该掩模的开口的宽度，然后去除有机膜上的氧化硅膜的区域。并且，通过蚀刻有机膜，形成被蚀刻层的蚀刻用的掩模。
一个实施方式中，等离子体处理装置为电容耦合型的等离子体处理装置，该实施方式的方法也可以还包括下述工序：在蚀刻防反射膜的工序前，通过在处理容器内使等离子体产生、对等离子体处理装置的上部电极施加负的直流电压，从而对抗蚀剂掩模照射二次电子。根据该实施方式，可以改性抗蚀剂掩模、抑制由于后续的工序导致的抗蚀剂掩模的损伤。
另外，一个实施方式的方法可以还包含：在实行蚀刻防反射膜的工序后、且在实行包含第一～第四工序的排序前，在被处理体上形成氧化硅制的保护膜的工序。根据该实施方式，可以保护有机膜不受第三工序中生成的氧气的等离子体的影响。
一个实施方式中，等离子体处理装置为电容耦合型的等离子体处理装置，形成氧化硅制的保护膜的工序中，也可以在处理容器内生成等离子体，且对等离子体处理装置的硅制的上部电极施加负的直流电压。该实施方式中，由上部电极放出硅。另外，处理容器内由暴露于等离子体中的构件放出氧。然后，通过放出的硅与氧键合而形成氧化硅制的保护膜。
一个实施方式中，形成氧化硅制的保护膜的工序中，在处理容器内生成包含卤化硅气体和氧气的混合气体的等离子体。根据该实施方式，利用等离子体CVD法形成氧化硅制的保护膜。
一个实施方式中，等离子体处理装置为电容耦合型的等离子体处理装置，形成氧化硅制的保护膜的工序中，通过对等离子体处理装置的氧化硅制的上部电极供给等离子体生成用的高频电力，生成包含氢气和稀有气体的混合气体的等离子体。该实施方式中，利用由上部电极放出的氧化硅形成保护膜。
发明的效果
如以上说明所示，为了调节掩模的开口宽度，能够不使用专用的成膜装置而在低温下形成氧化硅膜。
附图说明
图1为示出一个实施方式所述的处理被处理体的方法的流程图。
图2为示出等离子体处理装置的一个例子的图。
图3为示出实行图1所示方法的各工序后的被处理体的状态的剖面图。
图4为示出实行图1所示方法的各工序后的被处理体的状态的剖面图。
图5为用于说明氧化硅膜的形成原理的图。
图6为示出其它实施方式所述的处理被处理体的方法的流程图。
图7为示出实行图6所示方法的各工序后的被处理体的状态的剖面图。
图8为示出实行图6所示方法的各工序后的被处理体的状态的剖面图。
图9为示出实验结果的柱状图。
图10为示出实验中使用的掩模MK1的图案的平面图。
图11为示出实验结果的图。
附图标记说明
10…等离子体处理装置、12…处理容器、PD…载置台、ESC…静电卡盘、LE…下部电极、30…上部电极、34…电极板、40…气体源组、50…排气装置、62…第1高频电源、64…第2高频电源、70…电源、Cnt…控制部、W…晶圆、SB…基板、EL…被蚀刻层、OL…有机膜、AL…防反射膜、MK1…掩模、SX，SX2…氧化硅膜。
具体实施方式
以下，参照附图针对各种实施方式详细地进行说明。需要说明的是，各附图中，对于相同或相当的部分，附以相同的符号。
图1为示出一个实施方式所述的处理被处理体的方法的流程图。图1所示的方法MT1为缩小被处理体(以下，有时称为“晶圆W”)的抗蚀剂掩模的开口宽度的方法。一个实施方式的方法MT1为进一步进行被蚀刻层的蚀刻的方法。另外，一个实施方式的方法MT1可以将一连串的工序使用单一的等离子体处理装置来实行。
图2是表示等离子体处理装置的一个例子的图。在图2中，示意地示出了在对被处理体进行处理的方法的各种实施方式中能够利用的等离子体处理装置10的剖面结构。如图2所示，等离子体处理装置10是电容耦合型等离子体蚀刻装置且具备处理容器12。处理容器12具有大致圆筒形状。处理容器12例如由铝构成，对其内壁面实施了阳极氧化处理。该处理容器12被安全接地。
在处理容器12的底部上设有大致圆筒状的支承部14。支承部14例如由绝缘材料构成。构成支承部14的绝缘材料可以像石英那样含氧。支承部14在处理容器12内从处理容器12的底部沿铅垂方向延伸。另外，在处理容器12内设有载置台PD。载置台PD被支承部14支承。
载置台PD在其上表面上保持晶圆W。载置台PD具有下部电极LE和静电卡盘ESC。下部电极LE包括第1板18a和第2板18b。第1板18a和第2板18b例如由铝这样的金属构成并形成为大致圆盘形状。第2板18b设置在第1板18a上并与第1板18a电连接。
在第2板18b上设有静电卡盘ESC。静电卡盘ESC具有将作为导电膜的电极配置在一对绝缘层或绝缘片之间而成的结构。在静电卡盘ESC的电极上，通过开关23与直流电源22电连接。该静电卡盘ESC利用由来自直流电源22的直流电压产生的库仑力等静电力来吸附晶圆W。由此，静电卡盘ESC能够保持晶圆W。
在第2板18b的周缘部上，以包围晶圆W的边缘和静电卡盘ESC的方式配置有聚焦环FR。聚焦环FR是为了改善蚀刻的均匀性而设置的。聚焦环FR由根据蚀刻对象的膜的材料适当地选择的材料构成，例如能够由石英构成。
在第2板18b的内部设有制冷剂流路24。制冷剂流路24构成了调温机构。从设于处理容器12的外部的冷却单元经由配管26a向制冷剂流路24供给制冷剂。使供给到制冷剂流路24的制冷剂经由配管26b返回冷却单元。这样，将制冷剂以循环的方式向制冷剂流路24供给。通过控制该制冷剂的温度，从而控制由静电卡盘ESC支承的晶圆W的温度。
另外，在等离子体处理装置10中设有气体供给线28。气体供给线28将来自传热气体供给机构的传热气体例如He气体供给到静电卡盘ESC的上表面与晶圆W的背面之间。
另外，在等离子体处理装置10中设有作为加热元件的加热器HT。加热器HT例如埋入第2板18b内。加热器HT与有加热器电源HP连接。通过从加热器电源HP向加热器HT供给电力，从而调整载置台PD的温度，调整载置在该载置台PD上的晶圆W的温度。另外，加热器HT也可以内置于静电卡盘ESC中。
另外，等离子体处理装置10具有上部电极30。上部电极30在载置台PD的上方与该载置台PD相对配置。下部电极LE和上部电极30相互大致平行设置。在这些上部电极30与下部电极LE之间提供有用于对晶圆W进行等离子体处理的处理空间S。
上部电极30通过绝缘性遮蔽构件32支承于处理容器12的上部。绝缘性遮蔽构件32由绝缘材料构成，例如，像石英那样能够含氧。上部电极30能够包括电极板34和电极支承体36。电极板34与处理空间S相面对，在该电极板34上设有多个气体喷出孔34a。该电极板34在一实施方式中由硅构成。另外，在另一实施方式中，电极板34能够由氧化硅构成。
电极支承体36用于对电极板34以装卸自如的方式进行支承，例如能够由铝这样的导电性材料构成。该电极支承体36能够具有水冷结构。在电极支承体36的内部设有气体扩散室36a。自该气体扩散室36a向下方延伸有与气体喷出孔34a连通的多个气体流通孔36b。另外，在电极支承体36上形成有用于向气体扩散室36a引导处理气体的气体导入口36c，在该气体导入口36c上连接有气体供给管38。
在气体供给管38上，通过阀组42和流量控制器组44与气体源组40连接。气体源组40具有多个气体源。多个气体源能够包括卤化硅气体的源、氧气的源、氮气的源、碳氟化合物气体的源以及稀有气体的源。作为卤化硅气体，能够使用例如SiCl4气体。另外，作为卤化硅气体，也可以使用SiBr4气体、SiF4气体或SiH2Cl2气体。另外，作为碳氟化合物气体，能够使用CF4气体、C4F6气体、C4F8气体这样的任意的碳氟化合物气体。另外，作为稀有气体，能够使用He气体、Ar气体这样的任意的稀有气体。
阀组42包括多个阀，流量控制器组44包括质量流量控制器这样的多个流量控制器。气体源组40的多个气体源分别通过阀组42的对应的阀和流量控制器组44的对应的流量控制器与气体供给管38连接。因而，等离子体处理装置10能够将来自从气体源组40的多个气体源中选择的一个以上气体源的气体以单独调整的流量供给到处理容器12内。
另外，在等离子体处理装置10中，沿着处理容器12的内壁以装卸自如的方式设有沉积物屏蔽件46。沉积物屏蔽件46也设于支承部14的外周。沉积物屏蔽件46用于防止蚀刻副产物(沉积物)附着于处理容器12，能够通过在铝材上覆盖Y2O3等陶瓷来构成。沉积物屏蔽件除了Y2O3以外，例如也能够由像石英那样含氧的材料构成。
在处理容器12的底部侧且在支承部14与处理容器12的侧壁之间设有排气板48。排气板48例如能够通过在铝材上覆盖Y2O3等陶瓷来构成。在该排气板48的下方且在处理容器12上设有排气口12e。在排气口12e上，通过排气管52与排气装置50连接。排气装置50具有涡轮分子泵等真空泵，能够将处理容器12内的空间减压至期望的真空度。另外，在处理容器12的侧壁设有晶圆W的输入输出口12g，该输入输出口12g能够利用闸阀54进行开闭。
另外，等离子体处理装置10还包括第1高频电源62和第2高频电源64。第1高频电源62是用于产生等离子体生成用的第1高频电力的电源，产生27MHz～100MHz的频率的高频电力，在一个例子中产生40MHz的高频电力。第1高频电源62通过匹配器66与上部电极30连接。匹配器66是用于使第1高频电源62的输出阻抗与负荷侧(下部电极LE侧)的输入阻抗相匹配的电路。另外，第1高频电源62也可以通过匹配器66与下部电极LE连接。
第2高频电源64是产生用于向晶圆W引入离子的第2高频电力、即高频偏置电力的电源，产生400kHz～13.56MHz的范围内的频率的高频偏置电力，在一个例子中产生3.2MHz的高频偏置电力。第2高频电源64通过匹配器68与下部电极LE连接。匹配器68是用于使第2高频电源64的输出阻抗与负荷侧(下部电极LE侧)的输入阻抗相匹配的电路。
另外，等离子体处理装置10还具有电源70。电源70与上部电极30连接。电源70对上部电极30施加用于将存在于处理空间S内的正离子引入电极板34的电压。在一个例子中，电源70是用于产生负的直流电压的直流电源。若这样的电压从电源70被施加于上部电极30，则存在于处理空间S的正离子撞击电极板34。由此，从电极板34发射二次电子和/或硅。
另外，在一实施方式中，等离子体处理装置10还能够具有控制部Cnt。该控制部Cnt是包括处理器、存储部、输入装置、显示装置等的计算机，控制等离子体处理装置10的各部分。具体地说，控制部Cnt连接于阀组42、流量控制器组44、排气装置50、第1高频电源62、匹配器66、第2高频电源64、匹配器68、电源70、加热器电源HP以及冷却单元。
控制部Cnt按照基于输入的制程的编程进行工作，并送出控制信号。根据来自控制部Cnt的控制信号，能够控制从气体源组供给的气体的选择和流量、排气装置50的排气、来自第1高频电源62和第2高频电源64的电力供给、来自电源70的电压施加、加热器电源HP的电力供给、来自冷却单元的制冷剂流量以及制冷剂温度。另外，本说明书中所公开的对被处理体进行处理的方法的各个工序，能够通过控制部Cnt的控制使等离子体处理装置10的各部分工作来执行。
再次参照图1，针对方法MT1详细地进行说明。以下，针对方法MT1的实施中使用的等离子体处理装置10的例子进行说明。另外，以下的说明中，参照图3、图4以及图5。图3和图4为示出实行图1所示方法的各工序后的被处理体的状态的剖面图。图5为用于说明氧化硅膜的形成原理的图。
图1所示的方法MT1中，首先在工序ST1中准备晶圆W。如图3的(a)所示，工序ST1中准备的晶圆W具有：基板SB、被蚀刻层EL、有机膜OL、防反射膜AL以及掩模MK1。被蚀刻层EL设置在基板SB上。被蚀刻层EL为由相对于有机膜OL选择性地被蚀刻的材料构成的层，可以使用绝缘膜。例如，被蚀刻层EL可以由氧化硅(SiO2)构成。需要说明的是，被蚀刻层EL也可以由多晶硅之类的其它材料构成。有机膜OL被设置在被蚀刻层EL上。有机膜OL为包含碳的层，例如为SOH(旋转硬掩模)层。防反射膜AL为含硅防反射膜，被设置在有机膜OL上。
掩模MK1被设置在防反射膜AL上。掩模MK1为由抗蚀剂材料构成的抗蚀剂掩模，通过利用光刻技术将抗蚀剂层图案化来制作。掩模MK1部分地覆盖防反射膜AL。另外，掩模MK1形成有使防反射膜AL部分地露出的开口OP1。掩模MK1的图案例如为线和空间(LineAndSpace)图案。需要说明的是，掩模MK1也可以具有俯视下呈现圆形开口的图案。或者，掩模MK1也可以具有在俯视下呈现椭圆形状开口的图案。
工序ST1中，准备图3的(a)所示的晶圆W，该晶圆W被容纳于等离子体处理装置10的处理容器12内且载置于载置台PD上。
一个实施方式的方法MT1中，接着实行工序ST2。工序ST2中，对晶圆W照射二次电子。具体而言，向处理容器12内供给氢气和稀有气体，由第1高频电源62供给高频电力，由此生成等离子体。另外，利用电源70对上部电极30施加负的直流电压。由此，处理空间S中的正离子被引入上部电极30，该正离子撞击上部电极30。通过正离子撞击上部电极30而从上部电极30放出二次电子。通过放出的二次电子照射晶圆W来改性掩模MK1。需要说明的是，对上部电极30施加的负的直流电压的绝对值的水准高的情况下，由于正离子撞至电极板34，为该电极板34的构成材料的硅与二次电子一同被放出。被放出的硅、与由暴露于等离子体中的等离子体处理装置10的构成部件放出的氧键合。该氧从例如支持部14、绝缘性遮蔽构件32以及沉积物屏蔽件46之类的构件被放出。通过这样的硅与氧的键合生成氧化硅化合物，该氧化硅化合物在晶圆W上沉积而覆盖保护掩模MK1。根据这些改性和保护的效果，抑制由后续工序导致的掩模MK1的损伤。需要说明的是，工序ST2中，为了由二次电子的照射带来改性、保护膜的形成，也可以将第2高频电源64的偏置电力设为最小限度，从而抑制硅的放出。
接着，方法MT1中，实行一次以上排序SQ。排序SQ包括：工序ST3、工序ST4、工序ST5以及工序ST6。工序ST3中，在处理容器12内生成包含卤化硅气体的第一气体的等离子体。具体而言，由气体源组40的多个气体源中选择的气体源向处理容器12内供给卤化硅气体和稀有气体。另外，由第1高频电源62供给高频电力。进而，通过使排气装置50工作，将处理容器12内的空间的压力设定为规定的压力。由此，生成第一气体的等离子体。就第一气体而言，作为卤化硅气体包含例如SiCl4气体。另外，第一气体可以还包含Ar气体或He气体之类的稀有气体。需要说明的是，就第一气体而言，作为卤化硅气体，也可以包含SiBr4气体、SiF4气体、或SiH2Cl2气体。
如图5的(a)所示，生成第一气体的等离子体P1时，第一气体中包含的卤化硅的解离种之类的反应前体生成。生成的前体附着在晶圆W上。需要说明的是，图5的(a)中，作为卤化硅气体，示例了使用SiCl4气体的例子，同图中等离子体P1中的Si与Cl的键合表示前体。
接着，在工序ST4中，对处理容器12内的空间进行吹扫。具体而言，工序ST3中供给的第一气体被排气。工序ST4中，作为吹扫气体的氮气之类的非活性气体也可以被供给至等离子体处理装置的处理容器。即，工序ST4的吹扫可以为通过使非活性气体通入处理容器内进行气体吹扫或抽真空进行吹扫的任一种。该工序ST4中，晶圆W上过剩地附着的前体也被去除。由此，前体在晶圆W上形成极薄的膜。
接着，在工序ST5中，处理容器12内生成包含氧气的第二气体的等离子体。具体而言，由气体源组40的多个气体源中选择的气体源向处理容器12内供给包含氧气的第二气体。另外，由第1高频电源62供给高频电力。进而，通过使排气装置50工作，处理容器12内的空间的压力被设定为规定的压力。
如上所述地，通过实行工序ST3，附着在晶圆W的前体包含硅与卤元素例如氯元素的键。硅与卤元素的键能比硅与氧的键能低。因此，如图5的(b)所示，生成第二气体的等离子体P2、氧的活性种，例如生成氧自由基时，前体的卤元素被氧取代。由此，在晶圆W上形成氧化硅膜。需要说明的是，图5的(b)中，“O”表示氧。
返回至图1，接着，在工序ST6中，对处理容器12内的空间进行吹扫。具体而言，工序ST5中供给的第二气体被排气。工序ST6中，作为吹扫气体的氮气之类的非活性气体被供给至等离子体处理装置的处理容器即可。即，工序ST6的吹扫为通过将非活性气体通入处理容器内进行气体吹扫或抽真空进行吹扫的任一种即可。
所述排序SQ的工序ST3中，作为前体用的气体使用卤化硅气体。卤化硅气体，例如SiCl4气体、SiBr4气体、SiF4气体或SiH2Cl2气体在常温下为气化状态。因此，在工序ST3中可以不使用具有气化器的专用的成膜装置而使包含硅的前体在低温下沉积在晶圆W上。
另外，排序SQ中，在工序ST4中进行吹扫，接着，在工序ST5使前体中的卤元素被氧取代。因此，与ALD法同样地，能够通过1次的排序SQ的实行而在晶圆W的表面上以均匀的膜厚形成膜厚较薄的氧化硅膜。即，通过1次的排序的实行，能够在掩膜的侧壁部和上部以均匀的状态即保形地形成膜厚较薄的氧化硅膜。因此，包含排序SQ的方法MT1在调节由掩模MK1构成的开口宽度的控制性上优异。进而，掩模MK1被氧化硅膜覆盖，因此可以改善由该掩模MK1与氧化硅膜形成的掩模的LER(LineEdgeRoughness，线边缘粗糙度)。
方法MT1中，接着，在工序ST7中，判定排序SQ的实行是否结束。具体而言，判定在工序ST7中排序SQ的实行次数是否达到规定次数。排序SQ的实行次数决定晶圆W上形成的氧化硅膜的膜厚。即，根据通过1次的排序SQ的实行而形成的氧化硅膜的膜厚与排序SQ的实行次数的乘积，实质上决定最终在晶圆W上形成的氧化硅膜的膜厚。因此，根据晶圆W上形成的氧化硅膜的所期望的膜厚，设定排序SQ的实行次数。
方法MT1中，在工序ST7中的排序SQ的实行次数被判定为未达到规定次数的情况下，再次重复进行排序SQ的实行。另一方面，在工序ST7中的排序SQ的实行次数被判定为达到规定次数的情况下，排序SQ的实行结束。如图3的(b)所示，由此，在晶圆W的表面上形成氧化硅膜SX。氧化硅膜SX包含区域R1、区域R2以及区域R3。区域R3为在掩模MK1的侧面上沿该侧面延展的区域。区域R3由防反射膜AL的表面延展至区域R1的下侧。区域R1在掩模MK1的上表面之上和区域R3上延展。另外，区域R2在相邻的区域R3之间、且在防反射膜AL的表面上延展。如上所述地，排序SQ与ALD法同样地形成氧化硅膜，因此区域R1、区域R2以及区域R3的各自的膜厚为大致相等的膜厚。另外，根据方法MT1，可以得到致密的氧化硅膜SX、例如膜密度为2.28g/cm3的膜。
一个实施方式中，工序ST3的实行时的处理容器12内的压力被设定为13.33Pa(100mTorr)以上的压力。另外，工序ST3的实行时的第1高频电源62的高频电力被设定为100W以下的功率。通过以这样的高压且低能量的条件生成等离子体，能够抑制卤化硅气体过剩的解离。即，能够抑制卤元素的活性种过剩地产生。需要说明的是，作为生成抑制过剩解离的同样的等离子体状态手段，也可以使用第2高频电源64。由此，可以抑制掩模MK1的损伤、和/或已经形成的氧化硅膜的损伤。另外，可以降低区域R1、区域R2、以及区域R3的膜厚的差异。进而，存在密集地设置掩模MK1的区域和稀疏地设置掩模MK1的区域的情况下，即掩模MK1的图案存在疏密的情况下，可以降低在两者的区域形成的氧化硅膜的膜厚的差异。
另外，一个实施方式中，在工序ST3的实行时，由第2高频电源64的高频偏置电力基本不被供给于下部电极LE。这是因为，施加偏置电力时产生各向异性成分。通过如此地将偏置电力设为最小限度，能够使前体以各向同性地附着在晶圆W上。其结果，进一步改善在掩模MK1的上表面、侧面，以及该掩模MK1的底层的表面上各自形成的氧化硅膜的膜厚的均匀性。需要说明的是，使用第2高频电源64生成等离子体的情况下，为了使前体以各向同性地附着，必需选择将离子能量设为最小限度的条件。另外，为了将工序ST3附着的前体置换为氧化硅膜，工序ST5的实行必需为与前述的工序ST3相同的各向同性的反应。因此，在工序ST5中，由第2高频电源64的高频偏置电力也基本不向下部电极LE供给。
上述的排序SQ的实行结束时，方法MT1中实行工序ST8。工序ST8中，蚀刻氧化硅膜SX以去除区域R1和区域R2。为了进行这些区域R1和区域R2的去除，必需是各向异性的蚀刻条件。因此，工序ST8中，由气体源组40的多个气体源中选择的气体源向处理容器12内供给包含碳氟化合物气体的处理气体。另外，由第1高频电源62供给高频电力而生成等离子体。另外，由第2高频电源64供给高频偏置电力。进而，通过使排气装置50工作，处理容器12内的空间的压力被设定为规定的压力。由此，生成碳氟化合物气体的等离子体。生成的等离子体中的包含氟的活性种因高频偏置电力而向铅直方向引入，从而优先对区域R1和区域R2进行蚀刻。其结果，如图3的(c)所示，区域R1和区域R2被去除，由残留的区域R3形成掩模MS。掩模MS与掩模MK1一同，形成使掩模MK1的开口OP1的宽度缩小地构成的掩模MK2。根据该掩模MK2，提供比开口OP1的宽度更小的宽度的开口OP2。
接着，在工序ST9中，防反射膜AL被蚀刻。具体而言，由选自气体源组40的多个气体源中的气体源向处理容器12内供给包含碳氟化合物气体的处理气体。另外，由第1高频电源62供给高频电力。另外，由第2高频电源64供给高频偏置电力。进而，通过使排气装置50工作，处理容器12内的空间的压力被设定为规定的压力。由此，生成碳氟化合物气体的等离子体。生成的等离子体中的包含氟的活性种对防反射膜AL的整个区域中由掩模MK2露出的区域进行蚀刻。如图4的(a)所示，由此，由防反射膜AL形成掩模ALM。之后，去除掩模MK2即可。
接着，在工序ST10中，有机膜OL被蚀刻。具体而言，由选自气体源组40的多个气体源中的气体源向处理容器12内供给包含氧气的处理气体。另外，由第1高频电源62供给高频电力。另外，由第2高频电源64供给高频偏置电力。进而，通过使排气装置50工作，处理容器12内的空间的压力被设定为规定的压力。由此，生成包含氧气的处理气体的等离子体。生成的等离子体中的氧的活性种对有机膜OL的整个区域中由掩模ALM露出的区域进行蚀刻。由此，如图4的(b)所示，由有机膜OL形成掩模OLM。该掩模OLM提供的开口OP3的宽度与开口OP2(参照图3的(c))的宽度大致相同。需要说明的是，作为蚀刻有机膜OL的气体，也可以使用包含氮气和氢气的处理气体。
接着，在工序ST11中，被蚀刻层EL被蚀刻。具体而言，由选自气体源组40的多个气体源中的气体源向处理容器12内供给处理气体。处理气体可以根据构成被蚀刻层EL的材料适宜地选择。例如，被蚀刻层EL由氧化硅构成的情况下，处理气体可以包含碳氟化合物气体。另外，由第1高频电源62供给高频电力。另外，由第2高频电源64供给高频偏置电力。进而，通过使排气装置50工作，处理容器12内的空间的压力被设定为规定的压力。由此，生成等离子体。生成的等离子体中的活性种对被蚀刻层EL的整个区域中由掩模OLM露出的区域进行蚀刻。如图4的(c)所示，由此，掩模OLM的图案被转印至被蚀刻层EL。根据所述的方法MT1，可以使用单一的等离子体处理装置10来实行工序ST2～工序ST11，即从基于抗蚀剂掩模的掩模的制作起直至被蚀刻层的蚀刻为止的全部工序。
以下，针对其它实施方式的处理被处理体的方法进行说明。图6为示出其它实施方式所述的处理被处理体的方法的流程图。以下，针对图6所示的方法MT2中的使用等离子体处理装置10的例子进行说明。另外，以下的说明中，参照图7和图8。图7和图8为示出实行图6所示的方法的各工序后的被处理体的状态的剖面图。
方法MT2中，首先，实行工序ST21。工序ST21为与方法MT1的工序ST1相同的工序。因此，工序ST21中准备如图7的(a)所示的晶圆W，该晶圆W被容纳于处理容器12内、被载置于载置台PD上。
接着，方法MT2中，实行与方法MT1的工序ST2相同的工序ST22。即，对晶圆W照射二次电子，掩模MK1被改性。另外，对上部电极30施加的负的直流电压的绝对值的水准高的情况下，关于工序ST2，如上所述地，可以通过电极板34的溅射由该电极板34放出的硅、与由暴露于等离子体中的等离子体处理装置10的构成部件放出的氧的键合而生成氧化硅化合物，该氧化硅化合物在晶圆W上沉积从而保护掩模MK1即可。
接着，在工序ST23中，防反射膜AL被蚀刻。具体而言，由选自气体源组40的多个气体源中的气体源向处理容器12内供给包含碳氟化合物气体的处理气体。另外，由第1高频电源62供给高频电力。另外，由第2高频电源64供给高频偏置电力。进而，通过使排气装置50工作，处理容器12内的空间的压力被设定为规定的压力。由此，生成碳氟化合物气体的等离子体。生成的等离子体中的包含氟的活性种，对防反射膜AL的整个区域中由掩模MK1露出的区域进行蚀刻。如图7的(b)所示，由此，由防反射膜AL形成掩模ALM2。
接着，在工序ST24中，在图7的(b)所示的晶圆W的表面上形成保护膜PF。该保护膜PF是用于由在之后的排序SQ2的实行时生成的氧的活性种保护有机膜OL而被形成的。
一个实施方式中，上部电极30的电极板34由硅构成。该实施方式的工序ST24中，由选自气体源组40的多个气体源中的气体源向处理容器12内供给例如包含氢气和稀有气体的混合气体。另外，由第1高频电源62供给高频电力。另外，通过使排气装置50工作，处理容器12内的空间的压力被设定为规定的压力。由此，处理容器12内生成等离子体。进而，由电源70对上部电极30施加负的直流电压。由此，等离子体中的正离子撞击电极板34而由该电极板34放出硅。另外，由暴露于等离子体中的等离子体处理装置10的部件放出氧。这样，如图7的(c)所示，放出的氧与由电极板34放出的硅键合而生成氧化硅，该氧化硅在晶圆W上沉积而形成保护膜PF。
其它实施方式的工序ST24中，由选自气体源组40的多个气体源中的气体源向处理容器12内供给包含卤化硅气体和氧气的混合气体。另外，由第1高频电源62供给高频电力。另外，通过使排气装置50工作，处理容器12内的空间的压力被设定为规定的压力。如图7的(c)所示，由此生成氧化硅，该氧化硅在晶圆W上沉积而形成保护膜PF。
进而其它实施方式中，上部电极30的电极板34由氧化硅构成。该实施方式的工序ST24中，由选自气体源组40的多个气体源中的气体源向处理容器12内供给例如包含氢气和稀有气体的混合气体。另外，由第1高频电源62对上部电极30供给高频电力。另外，通过使排气装置50工作，处理容器12内的空间的压力被设定为规定的压力。由此，处理容器12内生成等离子体。另外，利用在上部电极30的附近生成的鞘层电压，使等离子体中的荷电粒子撞击电极板34。如图7的(c)所示，由此，氧化硅由电极板34放出，该氧化硅在晶圆W上沉积，形成保护膜PF。需要说明的是，该工序ST24中，为了使氧化硅沉积形成保护膜，第2高频电源64的偏置电力必需设为最小限度。
方法MT2中，接着，实行规定次数的包含工序ST25、工序ST26、工序ST27以及工序ST28的排序SQ2。排序SQ2为与排序SQ同样的排序。因此，工序ST25、工序ST26、工序ST27以及工序ST28，各自为与工序ST3、工序ST4、工序ST5、工序ST6相同的工序。
通过实行规定次数的所述排序SQ2，如图7的(d)所示，在晶圆W上，形成氧化硅膜SX2。氧化硅膜SX2包含区域R1、区域R2以及区域R3。区域R3为在掩模MK1和掩模ALM2的侧面上沿该侧面延展的区域。区域R3由在有机膜OL上形成的保护膜PF的表面延展至区域R1的下侧。区域R1在掩模MK1的上表面之上和区域R3上延展。另外，区域R2在相邻的区域R3之间、且在有机膜OL的表面上(即，有机膜OL上的保护膜PF上)延展。排序SQ2与ALD法同样地形成氧化硅膜，因此区域R1、区域R2以及区域R3各自的膜厚为相互大致相等的膜厚。
工序ST29为与方法MT1的工序ST7相同的工序，该工序ST29中排序SQ2的实行次数被判定为达到规定次数时，接着实行工序ST30。工序ST30中，氧化硅膜SX2被蚀刻以去除区域R1和区域R2。具体而言，由选自气体源组40的多个气体源中的气体源向处理容器12内供给包含碳氟化合物气体的处理气体。另外，由第1高频电源62供给高频电力。另外，由第2高频电源64供给高频偏置电力。进而，通过使排气装置50工作，处理容器12内的空间的压力被设定为规定的压力。由此，生成碳氟化合物气体的等离子体。生成的等离子体中的包含氟的活性种因高频偏置电力向铅直方向的引入，从而优先对区域R1和区域R2进行蚀刻。其结果，如图8的(a)所示，区域R1和区域R2被去除，由残留的区域R3形成掩模MS2。掩模MS2与掩模ALM2一同形成MK22，以使MK1的开口OP1的宽度缩小的方式构成掩模MK22。通过该掩模MK22，提供比开口OP1的宽度更小宽度的开口OP2。
接着，在工序ST31中，有机膜OL被蚀刻。具体而言，由选自气体源组40的多个气体源中的气体源向处理容器12内供给包含氧气的处理气体。另外，由第1高频电源62供给高频电力。另外，由第2高频电源64供给高频偏置电力。进而，通过使排气装置50工作，处理容器12内的空间的压力被设定为规定的压力。由此，生成包含氧气的处理气体的等离子体。生成的等离子体中的氧的活性种对有机膜OL的整个区域中由掩模MK22露出的区域进行蚀刻。由此，如图8的(b)所示，由有机膜OL形成掩模OLM。该掩模OLM提供的开口OP3的宽度，与开口OP2(参照图8的(a))的宽度是大致相同的。
接着，在工序ST32中，被蚀刻层EL被蚀刻。具体而言，由选自气体源组40的多个气体源中的气体源向处理容器12内供给处理气体。处理气体可以根据构成被蚀刻层EL的材料适宜地选择。例如，被蚀刻层EL由氧化硅构成的情况下，处理气体可以包含碳氟化合物气体。另外，由第1高频电源62供给高频电力。另外，由第2高频电源64供给高频偏置电力。进而，通过使排气装置50工作，处理容器12内的空间的压力被设定为规定的压力。由此，生成等离子体。生成的等离子体中的活性种对被蚀刻层EL的整个区域中由掩模OLM露出的区域进行蚀刻。由此，如图8的(c)所示，掩模OLM的图案被转印至被蚀刻层EL。
根据所述的方法MT2，可以使用不具有气化器的专用的成膜装置而使包含硅的前体在低温下在晶圆W上沉积。另外，通过与ALD法相同的排序SQ2形成氧化硅膜，因此方法MT2在利用掩模MK1划分的开口宽度的调节控制性上优异。另外，根据方法MT2，掩模ALM2被氧化硅膜覆盖，因此可以改善利用该掩模ALM2和氧化硅膜形成的掩模的LER(LineEdgeRoughness，线边缘粗糙度)。进而，根据所述的方法MT2，可以使用单一的等离子体处理装置10来实行工序ST22～工序ST32，即从基于抗蚀剂掩模的掩模的制作起直至被蚀刻层的蚀刻的全部工序。
以上，针对各种实施方式进行了说明，但是可以构成不被限定于上述实施方式的各种变形方式。例如，上述实施方式中使用了电容耦合型的等离子体处理装置10，但分别从方法MT1和方法MT2可知，只要是省略使二次电子、硅、或氧化硅由上部电极放出的工序的方法，则可以使用具有任意的等离子体源的等离子体处理装置来实施。作为这样的等离子体处理装置，例如示例了：电感耦合型的等离子体处理装置、使用了微波之类的表面波的等离子体处理装置。
以下，针对用于方法MT1和方法MT2的评价的各种实验进行说明。
(实验例1～3)
实验例1～3中，对于如图3的(a)所示的晶圆，使用等离子体处理装置10实行工序ST2和排序SQ。另外，实验例1～3中，将工序ST3的实行时的处理容器12内的压力和第1高频电源62的高频电力作为参数进行变更。具体而言，实验例1中将工序ST3的处理容器12内的压力和第1高频电源62的高频电力设定为20mTorr(2.66Pa)、500W；实验例2中将工序ST3的处理容器12内的压力和第1高频电源62的高频电力设定为200mTorr(26.66Pa)、500W；实验例3中将工序ST3的处理容器12内的压力和第1高频电源62的高频电力设定为200mTorr(26.66Pa)、100W。实验例1～3中实行的工序ST2、和排序SQ的其它条件在以下示出。需要说明的是，排序SQ的实行次数为72次。
<工序ST2的条件>
·处理容器内压力：50mTorr(6.66Pa)
·氢气流量：100sccm
·Ar气体流量：800sccm
·第1高频电源62的高频电力(供给于上部电极30)：60MHz、300W
·第2高频电源64的高频偏置电力：13MHz、0W
·电源70的施加电压：-1000V
·处理时间：60秒
<工序ST3的条件>
·处理容器内压力：**mTorr(**Pa)
·SiCl4气体流量：20sccm
·Ar气体流量：200sccm
·第1高频电源62的高频电力(供给于上部电极30)：60MHz、**W
·第2高频电源64的高频偏置电力：13MHz、0W
·处理时间：5秒
<工序ST5的条件>
·处理容器内压力：200mTorr(26.66Pa)
·氧气流量：200sccm
·Ar气体流量：200sccm
·第1高频电源62的高频电力(供给于上部电极30)：60MHz、500W
·第2高频电源64的高频偏置电力：13MHz、0W
·处理时间：5秒
并且，对于掩模MK1的上表面上形成的氧化硅膜的膜厚(图3的(b)所示的区域R1的膜厚T1)、和掩模MK1的侧面上形成的氧化硅膜的膜厚(图3的(b)所示的区域R3的膜厚W3)，在稀疏地设置掩模MK1的线图案的区域(以下，成为“疏区域”)和密集地设置掩模MK1的线图案的区域(以下，成为“密区域”)中分别进行测定。并且，求出膜厚比即疏区域在区域R1的膜厚相对于密区域在区域R1的膜厚的比、以及疏区域在区域R3的膜厚相对于密区域在区域R3的膜厚的比。将其结果示于图9。需要说明的是，图9中，图例“R1”表示由区域R1的膜厚求出的膜厚比，图例“R3”表示由区域R3的膜厚求出的膜厚比。
如图9所示，第1高频电源62的高频电力变得越小，则膜厚比越接近1。即，在密区域和疏区域形成的氧化硅膜的膜厚的差异变小。更详细而言，比起第1高频电源62的高频电力为500W时，为100W时的膜厚比变得接近1。因此，确认了通过第1高频电源62的高频电力为100W以下，可以减小在密区域形成的氧化硅膜与在疏区域形成的氧化硅膜的膜厚的差异。另外，如图9所示，确认了通过处理容器12内的压力高的条件，即在高压条件下实行工序ST3，区域R1的膜厚比与区域R3的膜厚比的差异变小。即，确认了通过在高压条件下实行工序ST3，区域R1的膜厚T1与区域R3的膜厚W3的差异变小。
(实验例4)
实验例4中，如图10所示，准备具有掩模MK1的样品1～4的晶圆W，所述掩模MK1提供多个以二维地排列的椭圆形状的开口OP。使各样品的开口OP的短轴方向的宽度CD1和长轴方向的宽度CD2不同于其它样品的CD1和CD2。并且，对于这些样品1～4，使用等离子体处理装置10实行工序ST2和排序SQ。另外，实验例4中，将排序SQ的实行次数作为参数进行变更。以下，示出实验例4中实行的工序ST2和排序SQ的条件。
<工序ST2的条件>
·处理容器内压力：50mTorr(6.66Pa)
·氢气流量：100sccm
·Ar气体流量：800sccm
·第1高频电源62的高频电力(供给于上部电极30)：60MHz、300W
·第2高频电源64的高频偏置电力：13MHz、0W
·电源70的施加电压：-1000V
·处理时间：60秒
<工序ST3的条件>
·处理容器内压力：200mTorr(26.66Pa)
·SiCl4气体流量：20sccm
·Ar气体流量：200sccm
·第1高频电源62的高频电力(供给于上部电极30)：60MHz、100W
·第2高频电源64的高频偏置电力：13MHz、0W
·处理时间：5秒
<工序ST5的条件>
·处理容器内压力：200mTorr(26.66Pa)
·氧气流量：200sccm
·Ar气体流量：200sccm
·第1高频电源62的高频电力(供给于上部电极30)：60MHz、500W
·第2高频电源64的高频偏置电力：13MHz、0W
·处理时间：5秒
并且，针对样品1～4，分别求出排序SQ的实行次数与开口OP的短轴方向的宽度CD1的变化量、开口OP的长轴方向的宽度CD2的变化量的关系。图11中示出其结果。图11中，横轴表示排序SQ的实行次数，纵轴表示CD1和CD2的变化量。如图11所示，实验例4的结果显示，开口OP的短轴方向的宽度CD1的变化量和长轴方向的宽度CD2的变化量随着排序SQ的实行次数的增加同样地增加。由此确认了，对应排序SQ的实行次数，可以使椭圆形状的开口的宽度在任意的方向均等地缩小。
(实验例5～6、比较实验例1～2)
实验例5中，对于如图3的(a)所示的晶圆W，使用等离子体处理装置10实行工序ST3～工序ST10。实验例5中的排序SQ的实行次数为72次。另外，实验例6中，对于如图3的(a)所示的晶圆W，使用等离子体处理装置10实行工序ST2～工序ST10。实验例6中的排序SQ的实行次数为72次。另外，比较实验例1中，相对于如图3的(a)所示的晶圆W，使用等离子体处理装置10进行防反射膜AL的蚀刻工序、有机膜OL的蚀刻工序。比较实验例2中，相对于如图3的(a)所示的晶圆W，使用等离子体处理装置10，依次进行利用二次电子的照射的掩模MK1的改性工序、防反射膜AL的蚀刻工序、有机膜OL的蚀刻工序。需要说明的是，比较实验例1和比较实验例2中，设定各工序的条件以使最终由有机膜OL制作的掩模的开口的宽度与实验例5和6中的由有机膜OL制作的掩模的开口的宽度相等。以下示出实验例5和6中的工序ST2和排序SQ的条件。
<工序ST2的条件>
·处理容器内压力：50mTorr(6.66Pa)
·氢气流量：100sccm
·Ar气体流量：800sccm
·第1高频电源62的高频电力(供给于上部电极30)：60MHz、300W
·第2高频电源64的高频偏置电力：13MHz、0W
·电源70的施加电压：-1000V
·处理时间：60秒
<工序ST3的条件>
·处理容器内压力：200mTorr(26.66Pa)
·SiCl4气体流量：20sccm
·Ar气体流量：200sccm
·第1高频电源62的高频电力(供给于上部电极30)：60MHz、100W
·第2高频电源64的高频偏置电力：13MHz、0W
·处理时间：5秒
<工序ST5的条件>
·处理容器内压力：200mTorr(26.66Pa)
·氧气流量：200sccm
·Ar气体流量：200sccm
·第1高频电源62的高频电力(供给于上部电极30)：60MHz、500W
·第2高频电源64的高频偏置电力：13MHz、0W
·处理时间：5秒
并且，在分别实行实验例5、实验例6、比较实验例1以及比较实验例2后，求出由有机膜OL形成的掩模的LER(LineEdgeRoughness，线边缘粗糙度)、LWR(LineWidthRoughness，线宽度粗糙度)以及SWR(SideWallRoughness，侧壁粗糙度)的总值。其结果，实验例5、实验例6、比较实验例1以及比较实验例2的各自的LER、LWR以及SWR的总值为7.0nm、6.7nm、8.5nm以及7.5nm。因此，可以确认，通过包含排序SQ的方法能够使掩模的LER改善，即减小LER的值。

Claims (12)

1.一种处理具有掩模的被处理体的方法，其为重复进行下述排序以形成氧化硅膜的方法：
所述排序包括如下工序：
第一工序：在容纳有被处理体的等离子体处理装置的处理容器内，生成包含卤化硅气体的第一气体的等离子体，形成反应前体；
第二工序：对所述处理容器内的空间进行吹扫；
第三工序：在所述处理容器内生成包含氧气的第二气体的等离子体，形成氧化硅膜；以及
第四工序：对所述处理容器内的空间进行吹扫。
2.根据权利要求1所述的方法，其中，所述第一工序中设定为所述处理容器内的压力为13.33Pa以上的压力、等离子体生成用的高频电源的功率为100W以下的高压低功率的条件。
3.根据权利要求1或2所述的方法，其中，所述第一工序中，用于引入离子的偏置电力未被施加于支撑所述被处理体的载置台。
4.根据权利要求1～3中任一项所述的方法，其中，所述卤化硅气体为SiCl4气体。
5.根据权利要求1～4中任一项所述的方法，其中，
所述被处理体还具有被蚀刻层、该被蚀刻层上设置的有机膜、以及在该有机膜上设置的含硅防反射膜；
所述掩模为在所述防反射膜上设置的抗蚀剂掩模，
该方法还包括下述工序：
在实行包括所述第一工序、所述第二工序、所述第三工序以及所述第四工序的排序后，利用在所述处理容器内产生的等离子体去除所述防反射膜的表面上的氧化硅制的区域的工序；
利用在所述处理容器内产生的等离子体对所述防反射膜进行蚀刻的工序；以及
利用在所述处理容器内产生的等离子体对所述有机膜进行蚀刻的工序。
6.根据权利要求5所述的方法，其中，
所述等离子体处理装置为电容耦合型等离子体处理装置；
该方法还包括下述工序：
在实行包括所述第一工序、所述第二工序、所述第三工序以及所述第四工序的排序前，通过在所述处理容器内使等离子体产生、对所述等离子体处理装置的上部电极施加负的直流电压，从而对所述掩模照射二次电子。
7.根据权利要求1～4中任一项所述的方法，其中，
所述被处理体还具有被蚀刻层、和在该被蚀刻层上设置的有机膜，所述掩模被设置在所述有机膜上；
该方法还包括下述工序：利用在所述处理容器内产生的等离子体对在其之上具有抗蚀剂掩模的防反射膜进行蚀刻且由该防反射膜形成所述掩模的工序；以及，利用在所述处理容器内产生的等离子体对所述有机膜进行蚀刻的工序，
包括所述第一工序、所述第二工序、所述第三工序以及所述第四工序的排序在蚀刻所述防反射膜的所述工序与蚀刻所述有机膜的所述工序之间实行，
该方法还包括下述工序：在实行包括所述第一工序、所述第二工序、所述第三工序以及所述第四工序的排序后，利用在所述处理容器内产生的等离子体去除所述有机膜的表面上的氧化硅制的区域。
8.根据权利要求7所述的方法，其中，
所述等离子体处理装置为电容耦合型的等离子体处理装置，
该方法还包括下述工序：
在蚀刻所述防反射膜的所述工序前，通过在所述处理容器内使等离子体产生、对所述等离子体处理装置的上部电极施加负的直流电压，从而对所述抗蚀剂掩模照射二次电子。
9.根据权利要求7或8所述的方法，其还包括下述工序：
在实行蚀刻所述防反射膜的所述工序后且在实行包括所述第一工序、所述第二工序、所述第三工序以及所述第四工序的排序前，在所述被处理体上形成氧化硅制的保护膜。
10.根据权利要求9所述的方法，其中，
所述等离子体处理装置为电容耦合型的等离子体处理装置，
在形成所述氧化硅制的保护膜的所述工序中，在所述处理容器内产生等离子体且对所述等离子体处理装置的硅制的上部电极施加负的直流电压。
11.根据权利要求9所述的方法，其中，
在形成所述氧化硅制的保护膜的所述工序中，在所述处理容器内生成包含卤化硅气体和氧气的混合气体的等离子体。
12.根据权利要求9所述的方法，其中，
所述等离子体处理装置为电容耦合型的等离子体处理装置；
在形成所述氧化硅制的保护膜的所述工序中，通过对所述等离子体处理装置的氧化硅制的上部电极供给等离子体生成用的高频电力，生成包含氢气和稀有气体的混合气体的等离子体。
CN201510634852.0A 2014-10-07 2015-09-29 处理具有掩模的被处理体的方法 Pending CN105489483A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011049271.8A CN112133630A (zh) 2014-10-07 2015-09-29 处理具有掩模的被处理体的方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-206614 2014-10-07
JP2014206614A JP6382055B2 (ja) 2014-10-07 2014-10-07 被処理体を処理する方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202011049271.8A Division CN112133630A (zh) 2014-10-07 2015-09-29 处理具有掩模的被处理体的方法

Publications (1)

Publication Number Publication Date
CN105489483A true CN105489483A (zh) 2016-04-13

Family

ID=54199559

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201510634852.0A Pending CN105489483A (zh) 2014-10-07 2015-09-29 处理具有掩模的被处理体的方法
CN202011049271.8A Pending CN112133630A (zh) 2014-10-07 2015-09-29 处理具有掩模的被处理体的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202011049271.8A Pending CN112133630A (zh) 2014-10-07 2015-09-29 处理具有掩模的被处理体的方法

Country Status (7)

Country Link
US (1) US9607811B2 (zh)
EP (1) EP3007205B1 (zh)
JP (1) JP6382055B2 (zh)
KR (1) KR102311575B1 (zh)
CN (2) CN105489483A (zh)
SG (1) SG10201508134VA (zh)
TW (1) TWI661464B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109155252A (zh) * 2016-05-25 2019-01-04 东京毅力科创株式会社 处理被处理体的方法
CN110581050A (zh) * 2018-06-07 2019-12-17 东京毅力科创株式会社 处理方法和等离子体处理装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6559430B2 (ja) 2015-01-30 2019-08-14 東京エレクトロン株式会社 被処理体を処理する方法
JP6462477B2 (ja) 2015-04-27 2019-01-30 東京エレクトロン株式会社 被処理体を処理する方法
KR102362282B1 (ko) 2016-03-29 2022-02-11 도쿄엘렉트론가부시키가이샤 피처리체를 처리하는 방법
KR20170114579A (ko) 2016-04-05 2017-10-16 주식회사 만도 전압 제어 방법 및 그 제어 시스템
JP6832171B2 (ja) 2017-01-24 2021-02-24 東京エレクトロン株式会社 プラズマ処理装置のチャンバ本体の内部のクリーニングを含むプラズマ処理方法
JP6895352B2 (ja) * 2017-09-12 2021-06-30 東京エレクトロン株式会社 被加工物を処理する方法
JP6886940B2 (ja) * 2018-04-23 2021-06-16 東京エレクトロン株式会社 プラズマ処理方法
JP7345283B2 (ja) * 2018-07-26 2023-09-15 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP7178918B2 (ja) 2019-01-30 2022-11-28 東京エレクトロン株式会社 エッチング方法、プラズマ処理装置、及び処理システム
JP7240946B2 (ja) * 2019-04-26 2023-03-16 株式会社トリケミカル研究所 酸化珪素膜形成方法
US11955318B2 (en) * 2021-03-12 2024-04-09 Applied Materials, Inc. Ash rate recovery method in plasma strip chamber

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100124618A1 (en) * 2008-11-14 2010-05-20 Asm Japan K.K. Method of Forming Insulation Film Using Plasma Treatment Cycles
CN101903991A (zh) * 2007-12-18 2010-12-01 美光科技公司 用于隔离间距倍增材料环的部分的方法及相关结构
US20110237082A1 (en) * 2007-06-08 2011-09-29 Tokyo Electron Limited Micro pattern forming method
CN102822943A (zh) * 2010-04-02 2012-12-12 东京毅力科创株式会社 掩模图案的形成方法以及半导体装置的制造方法
WO2013125523A1 (ja) * 2012-02-20 2013-08-29 東京エレクトロン株式会社 電源システム、プラズマエッチング装置及びプラズマエッチング方法
CN104011837A (zh) * 2011-10-27 2014-08-27 应用材料公司 用于蚀刻低k及其它介电质膜的制程腔室

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04137725A (ja) * 1990-09-28 1992-05-12 Tonen Corp ガラス基板多結晶シリコン薄膜
JP4137725B2 (ja) * 2002-07-10 2008-08-20 松下電器産業株式会社 接合部材の加工寸法決定方法および装置
JP5698950B2 (ja) * 2009-10-23 2015-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2378543B1 (en) * 2010-04-14 2015-05-20 ASM Genitech Korea Ltd. Method of forming semiconductor patterns
KR20120001339A (ko) * 2010-06-29 2012-01-04 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
JP5674375B2 (ja) * 2010-08-03 2015-02-25 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US8298951B1 (en) * 2011-04-13 2012-10-30 Asm Japan K.K. Footing reduction using etch-selective layer
KR102052936B1 (ko) * 2012-11-13 2019-12-06 삼성전자 주식회사 반도체 소자 제조 방법
JP6366454B2 (ja) * 2014-10-07 2018-08-01 東京エレクトロン株式会社 被処理体を処理する方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110237082A1 (en) * 2007-06-08 2011-09-29 Tokyo Electron Limited Micro pattern forming method
CN101903991A (zh) * 2007-12-18 2010-12-01 美光科技公司 用于隔离间距倍增材料环的部分的方法及相关结构
US20100124618A1 (en) * 2008-11-14 2010-05-20 Asm Japan K.K. Method of Forming Insulation Film Using Plasma Treatment Cycles
CN102822943A (zh) * 2010-04-02 2012-12-12 东京毅力科创株式会社 掩模图案的形成方法以及半导体装置的制造方法
CN104011837A (zh) * 2011-10-27 2014-08-27 应用材料公司 用于蚀刻低k及其它介电质膜的制程腔室
WO2013125523A1 (ja) * 2012-02-20 2013-08-29 東京エレクトロン株式会社 電源システム、プラズマエッチング装置及びプラズマエッチング方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109155252A (zh) * 2016-05-25 2019-01-04 东京毅力科创株式会社 处理被处理体的方法
CN109155252B (zh) * 2016-05-25 2023-01-10 东京毅力科创株式会社 处理被处理体的方法
CN110581050A (zh) * 2018-06-07 2019-12-17 东京毅力科创株式会社 处理方法和等离子体处理装置

Also Published As

Publication number Publication date
CN112133630A (zh) 2020-12-25
KR102311575B1 (ko) 2021-10-08
EP3007205B1 (en) 2017-08-16
JP6382055B2 (ja) 2018-08-29
US9607811B2 (en) 2017-03-28
SG10201508134VA (en) 2016-05-30
EP3007205A1 (en) 2016-04-13
TWI661464B (zh) 2019-06-01
US20160099131A1 (en) 2016-04-07
JP2016076621A (ja) 2016-05-12
TW201626434A (zh) 2016-07-16
KR20160041764A (ko) 2016-04-18

Similar Documents

Publication Publication Date Title
CN105489483A (zh) 处理具有掩模的被处理体的方法
CN109427576B (zh) 蚀刻方法
CN105489485B (zh) 处理被处理体的方法
CN105845550B (zh) 被处理体的处理方法
CN106067417B (zh) 蚀刻有机膜的方法
CN106098523A (zh) 处理被处理体的方法
CN107731677B (zh) 处理被处理体的方法
CN109196624B (zh) 蚀刻方法
TW201701349A (zh) 蝕刻方法（一）
CN109417029B (zh) 对被处理体进行处理的方法
CN105810582A (zh) 蚀刻方法
TWI809086B (zh) 蝕刻方法及電漿處理裝置
US20210327719A1 (en) Method for processing workpiece
CN110021524B (zh) 蚀刻方法
US20220139719A1 (en) Etching method and plasma processing apparatus
CN112530799A (zh) 蚀刻氧化硅膜的方法及等离子体处理装置
Pu Plasma Etch Equipment
CN105810581A (zh) 蚀刻方法
CN114080661A (zh) 固化介电材料的方法与设备
CN111819667A (zh) 等离子体处理方法和等离子体处理装置
CN105810579A (zh) 蚀刻方法
KR20200121238A (ko) 기판 처리 방법 및 기판 처리 장치
CN112786442A (zh) 等离子体处理方法及等离子体处理装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20160413

RJ01 Rejection of invention patent application after publication