CN112786442A - 等离子体处理方法及等离子体处理装置 - Google Patents

等离子体处理方法及等离子体处理装置 Download PDF

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Abstract

提供一种对有机膜的蚀刻形状不良进行抑制的等离子体处理方法及等离子体处理装置。该等离子体处理方法通过在有机膜上由含硅膜形成且具有开口部的掩模，对所述有机膜进行蚀刻，该等离子体处理方法具有：对所述掩模的形状进行修复的工序，其中，对所述掩模的形状进行修复的工序包括：对所述掩模的开口部的侧壁进行改性的工序；以及对所述掩模的上表面进行蚀刻的工序。

Description

等离子体处理方法及等离子体处理装置
技术领域
本公开涉及一种等离子体处理方法及等离子体处理装置。
背景技术
例如在3D NAND的蚀刻工序中，作为用于对SiOx膜及SiN膜的层叠膜进行蚀刻的掩模，使用非晶碳膜等有机膜。通过以SiON膜等无机膜作为掩模来对有机膜进行蚀刻，从而形成该有机膜的掩模的图案。
专利文献1中公开了一种方法，其用于在由抗蚀剂掩模、中间掩模层、功能性有机质掩模层、以及蚀刻层形成的层叠体(stack)中，通过在功能性有机质掩模层的开口产生包含COS的开口气体的等离子体，从而对蚀刻层内的蚀刻结构的界限尺寸(CD)进行控制。
<现有技术文献>
<专利文献>
专利文献1：(日本)特开2010-109373号公报
发明内容
<本发明要解决的问题>
在一个方面，本公开提供一种对有机膜的蚀刻形状不良进行抑制的等离子体处理方法及等离子体处理装置。
<用于解决问题的手段>
为了解决上述问题，根据一个实施方式，提供一种等离子体处理方法，其通过在有机膜上由含硅膜形成且具有开口部的掩模，对所述有机膜进行蚀刻，所述等离子体处理方法具有：对所述掩模的形状进行修复的工序，其中，对所述掩模的形状进行修复的工序包括：对所述掩模的开口部的侧壁进行改性的工序；以及对所述掩模的上表面进行蚀刻的工序。
<发明的效果>
根据一个方面，能够提供一种对有机膜的蚀刻形状不良进行抑制的等离子体处理方法及等离子体处理装置。
附图说明
图1是示出根据一个实施方式的等离子体处理装置的一个示例的剖面示意图。
图2是对使用无机膜作为掩模来对有机膜进行蚀刻的处理的一个示例进行说明的流程图。
图3是对掩模矩形化工序中的处理进行说明的流程图。
图4是示意性地示出基板的构造的图。
图5是对氧离子的运动进行说明的图。
图6是示出第一处理气体与第二处理气体的流量比和含硅膜的形状之间的关系的图。
具体实施方式
以下，参照附图对本公开的实施方式进行说明。在各附图中，针对相同的构成部分赋予相同的符号，并且有时会省略重复的说明。
使用图1对根据本实施方式的基板处理装置1进行说明。图1是示出根据本实施方式的基板处理装置(等离子体处理装置)1的一个示例的剖面示意图。
基板处理装置1包括腔室10。腔室10在其中提供内部空间10s。腔室10包括腔室主体12。腔室主体12具有大致圆筒形的形状。腔室主体12例如由铝形成。在腔室主体12的内壁面上设置有具有耐腐蚀性的膜。该膜可以为氧化铝、氧化钇等陶瓷。
在腔室主体12的侧壁上形成有通路12p。基板W通过通路12p在内部空间10s与腔室10的外部之间被搬送。通路12p由沿着腔室主体12的侧壁设置的闸阀12g打开和关闭。
在腔室主体12的底部上设置有支撑部13。支撑部13由绝缘材料形成。支撑部13具有大致圆筒形的形状。支撑部13在内部空间10s中从腔室主体12的底部向上方延伸。支撑部13在上部具有支撑台(载置台)14。支撑台14被构成为在内部空间10s中对基板W进行支撑。
支撑台14具有下部电极18及静电卡盘20。支撑台14可以进一步具有电极板16。电极板16由铝等导体形成，并且具有大致圆盘形的形状。下部电极18设置在电极板16上。下部电极18由铝等导体形成，并且具有大致圆盘形的形状。下部电极18与电极板16电连接。
静电卡盘20设置在下部电极18上。在静电卡盘20的上表面上放置有基板W。静电卡盘20具有主体和电极。静电卡盘20的主体具有大致圆盘形的形状，并且由介电质形成。静电卡盘20的电极是膜状的电极，并且设置在静电卡盘20的主体内。静电卡盘20的电极经由开关20s与直流电源20p连接。当对静电卡盘20的电极施加来自直流电源20p的电压时，在静电卡盘20与基板W之间产生静电吸引力。通过该静电吸引力，将基板W保持在静电卡盘20上。
在下部电极18的周缘部上，以围绕基板W的边缘的方式布置有边缘环25。边缘环25用于提高针对基板W的等离子体处理的面内均匀性。边缘环25可以由硅、碳化硅或石英等形成。
在下部电极18的内部设置有流路18f。经由管道22a从设置在腔室10外部的冷却器单元(未图示)向流路18f供给热交换介质(例如制冷剂)。供给至流路18f的热交换介质经由管道22b返回到冷却器单元。在基板处理装置1中，通过热交换介质与下部电极18之间的热交换，对被放置在静电卡盘20上的基板W的温度进行调节。
在基板处理装置1中设置有气体供给管线24。气体供给管线24向静电卡盘20的上表面与基板W的背面之间供给来自传热气体供给机构的传热气体(例如He气体)。
基板处理装置1进一步包括上部电极30。上部电极30设置在支撑台14的上方。上部电极30经由部件32被支撑在腔室主体12的上部。部件32由具有绝缘性的材料形成。上部电极30和部件32将腔室主体12的上部开口封闭。
上部电极30可以包括顶板34以及支撑体36。顶板34的下表面为内部空间10s侧的下表面，并且划分出内部空间10s。顶板34可以由所产生的焦耳热较少的低电阻的导电体或半导体形成。顶板34具有在顶板34的厚度方向上贯穿顶板34的多个气体排出孔34a。
支撑体36以拆装自如的方式对顶板34进行支撑。支撑体36由铝等导电材料形成。在支撑体36的内部设置有气体扩散室36a。支撑体36具有从气体扩散室36a向下方延伸的多个气体孔36b。多个气体孔36b分别与多个气体排出孔34a连通。在支撑体36上形成有气体导入口36c。气体导入口36c与气体扩散室36a连接。在气体导入口36c上连接有气体供给管38。
在气体供给管38上连接有阀组42、流量控制器组44、以及气体源组40。气体源组40、阀组42、以及流量控制器组44构成气体供给部。气体源组40包括多个气体源。阀组42包括多个开闭阀。流量控制器组44包括多个流量控制器。流量控制器组44的多个流量控制器中的各个流量控制器为质量流量控制器或压力控制式的流量控制器。气体源组40的多个气体源中的各个气体源经由阀组42的相应的开闭阀以及流量控制器组44的相应的流量控制器与气体供给管38连接。
在基板处理装置1中，沿着腔室主体12的内壁面以及支撑部13的外周以拆装自如的方式设置有屏蔽部件46。屏蔽部件46用于防止反应副产物附着到腔室主体12上。屏蔽部件46例如通过在由铝所形成的基材的表面上形成具有耐腐蚀性的膜来构成。具有耐腐蚀性的膜可以由氧化钇等陶瓷形成。
在支撑部13与腔室主体12的侧壁之间设置有挡板48。挡板48例如通过在由铝所形成的基材的表面上形成具有耐腐蚀性的膜(氧化钇等的膜)来构成。在挡板48上形成有多个通孔。在挡板48的下方且在腔室主体12的底部设置有排气口12e。在排气口12e上，经由排气管52连接有排气装置50。排气装置50包括压力调节阀以及涡轮分子泵等真空泵。
基板处理装置1包括第一高频电源62和第二高频电源64。第一高频电源62是产生第一高频电力的电源。第一高频电力具有适合于等离子体生成的频率。第一高频电力的频率例如是27MHz～100MHz范围内的频率。第一高频电源62经由匹配器66及电极板16与下部电极18连接。匹配器66具有用于使第一高频电源62的输出阻抗与负载侧(下部电极18侧)的阻抗匹配的电路。需要说明的是，第一高频电源62可以经由匹配器66与上部电极30连接。
第二高频电源64是产生第二高频电力的电源。第二高频电力的频率低于第一高频电力的频率。在将第二高频电力与第一高频电力一起使用的情况下，第二高频电力被用作用于将离子吸引至基板W的偏置用的高频电力。第二高频电力的频率例如是400kHz～13.56MHz范围内的频率。第二高频电源64经由匹配器68及电极板16与下部电极18连接。匹配器68具有用于使第二高频电源64的输出阻抗与负载侧(下部电极18侧)的阻抗匹配的电路。
需要说明的是，可以使用第二高频电力而不使用第一高频电力，即，可以仅使用单一的高频电力来生成等离子体。在此情况下，第二高频电力的频率可以是大于13.56MHz的频率，例如可以为40MHz。基板处理装置1可以不包括第一高频电源62和匹配器66。第一高频电源62、第二高频电源64、上部电极30以及下部电极18构成等离子体生成部的一个示例。
在基板处理装置1中从气体供给部向内部空间10s供给气体，以生成等离子体。另外，通过供给第一高频电力和/或第二高频电力，从而在上部电极30与下部电极18之间产生高频电场。由所产生的高频电场来生成等离子体。
基板处理装置1包括电源70。电源70与上部电极30连接。电源70对上部电极30施加用于将存在于内部空间10s内的正离子吸引至顶板34的电压。
基板处理装置1还可以包括控制部80。控制部80可以是具有处理器、存储器等存储部、输入装置、显示装置、信号的输入输出接口等的计算机。控制部80对基板处理装置1的各个单元进行控制。在控制部80中，操作者能够使用输入装置进行命令的输入操作等操作以对基板处理装置1进行管理。另外，在控制部80中，能够通过显示装置以可视化的方式对基板处理装置1的工作状态进行显示。此外，在存储部中存储有控制程序和配方数据。控制程序由处理器执行以在基板处理装置1中执行各种处理。处理器执行控制程序，并根据配方数据对基板处理装置1的各个单元进行控制。
接着，使用图2至图4对由基板处理装置1实施的基板处理方法(等离子体处理方法)进行说明。图2及图3是对使用含硅膜120作为掩模来对有机膜110进行蚀刻的处理的一个示例进行说明的流程图。图4是示意性地示出基板W的构造的图。
图4(a)示出了在蚀刻处理开始前的基板W的构造。基板W具有下层膜100、有机膜110、以及含硅膜120。
含硅膜120是形成有孔、沟槽等开口部121的图案，并且用作对有机膜110进行蚀刻时的掩模的膜。在以下说明中，含硅膜120是至少具有氧化硅(Si-O)的含硅膜。在以下说明中，以含硅膜120为SiON膜的情况进行说明。需要说明的是，含硅膜120不限于SiON膜，也可以是SiO2膜、Si-ARC等。
有机膜110设置在含硅膜120的下方。有机膜110是以形成有开口部121的图案的含硅膜121作为掩模，通过后述的图2所示的蚀刻处理被蚀刻，并且形成有开口部111的图案的膜。形成有开口部111(参见后述的图4(e))的图案的有机膜110用作对下层膜100进行蚀刻时的掩模。在以下说明中，以有机膜110为非晶碳膜的情况进行说明。需要说明的是，有机膜110不限于非晶碳膜，也可以是以碳(C)原子作为主要成分的SOC(旋涂碳)膜、掺杂碳(dopedcarbon)、CF膜(添加氟的碳膜)、低介电常数有机膜等，或者可以是层叠有多种有机膜的层叠膜。
下层膜100设置在有机膜110的下方。下层膜100是以通过图2所示的有机膜110的蚀刻处理形成有开口部111的图案的有机膜110作为掩模而被蚀刻的膜。下层膜100例如可以是SiOx膜及SiN膜的层叠膜。需要说明的是，下层膜100不限于此。
在图2所示的蚀刻处理开始前，基板W经由通路12p被搬送至腔室10的内部空间10s，并被放置在支撑台14上。控制部80对开关20s进行控制，以将基板W吸附至静电卡盘20。另外，控制部80将闸阀12g关闭。另外，控制部80对排气装置50进行控制，以将内部空间10s设定为所需的压力。另外，通过从气体供给管线24供给传热气体，并从冷却器单元(未图示)向流路18f内供给热交换介质，从而将基板W的温度调节为所需的温度。
在步骤S1中，以含硅膜120作为掩模来对有机膜110进行蚀刻(有机膜蚀刻)。具体来说，控制部80对气体源组40、阀组42、流量控制器组44进行控制，以从气体孔36b向内部空间10s供给蚀刻气体(第四处理气体)。需要说明的是，作为蚀刻气体，可以使用O2气体。需要说明的是，蚀刻气体不限于O2气体，也可以是CO气体、CO2气体、O3气体，或者可以是混合气体。另外，可以添加COS气体、Cl2气体、HBr气体等之中的至少一种气体。另外，控制部80对第一高频电源62进行控制，以向下部电极18施加用于生成等离子体的第一高频电力。另外，控制部80对第二高频电源64进行控制，以向下部电极18施加用于将离子吸引到基板W的第二高频电力。
需要说明的是，步骤S1中的优选的参数的一个示例如下所示。
压力：10～50mTorr
第一高频电力：1000～5000W
第二高频电力：50～500W
基板温度：-10～20℃
由此，如图4(b)所示，利用由等离子体所生成的氧离子(O+)或氧自由基(O*)，以含硅膜120作为掩模对有机膜110进行等离子体蚀刻，从而在有机膜110上形成开口部111。需要说明的是，作为对有机膜110进行等离子体蚀刻时的反应产物的CO被排气装置50从内部空间10s排出。
另外，含硅膜120也被由等离子体所生成的氧离子(O+)或氧自由基(O*)蚀刻并消耗。在此，已知含硅膜120的蚀刻产额(yield)具有相对于离子的入射角的角度依赖性，并且在入射角为预定角度附近(虽然也会因膜的种类或施加电压而不同，但是例如为大约60°～75°附近)的情况下最大。因此，在形成有凹凸的图案的含硅膜120中，在肩部(凸部的角部、开口部121的边缘)与平坦部(凸部的上表面)之间产生蚀刻速率上的差异。因此，如图4(b)所示，使含硅膜120的肩部率先消耗从而形成倾斜部122。另外，由于倾斜部122与平坦部之间的蚀刻速率的差异，使得倾斜部122扩大。
另外，作为SiON膜的含硅膜120的表面被氧离子(O+)或氧自由基(O*)氧化。由此，在含硅膜120的表面上形成有作为SiO2膜的氧化膜123。
在步骤S2中，对作为掩模的含硅膜120的形状进行修复。即，对肩部被消耗而形成有倾斜部122的含硅膜120进行矩形化(掩模矩形化工序)。具体来说，控制部80对气体源组40、阀组42、流量控制器组44进行控制，以从气体孔36b向内部空间10s供给第一处理气体及第二处理气体。另外，控制部80对第一高频电源62进行控制，以向下部电极18施加用于生成等离子体的第一高频电力。另外，控制部80对第二高频电源64进行控制，以向下部电极18施加用于将离子吸引到基板W的第二高频电力。
第一处理气体是至少具有氢(H)的含氢气体。在以下说明中，以第一处理气体为H2的情况进行说明。需要说明的是，第一处理气体不限于H2，也可以是CH4、CH3F、CH2F2、H2O等，或者可以是混合气体。
第二处理气体是至少具有卤素的含卤素气体。另外，第二处理气体可以是至少具有卤素和氢的含卤素气体。在以下说明中，以第二处理气体为CF4的情况进行说明。需要说明的是，第二处理气体不限于CF4，也可以是CHF3、C4F8、C4F6、NF3、HBr、Cl2等，或者可以是混合气体。
需要说明的是，步骤S2中的优选的参数的一个示例如下所示。
压力：10～50mTorr
第一高频电力：1000～2000W
第二高频电力：50～500W
气体流量比(第二处理气体/第一处理气体)：0.11～2
基板温度：-10～20℃
使用图3进一步对步骤S2的掩模矩形化工序进行说明。图3是对掩模矩形化工序中的处理进行说明的流程图。
在步骤S21中，使用第一处理气体对掩模(含硅膜120)的开口部121的侧壁进行改性。如图4(c)所示，通过利用等离子体由第一处理气体生成的氢离子(H+)或氢自由基(H*)，以含硅膜120作为掩模对有机膜110的开口部111的底面进行等离子体蚀刻。此时，利用氢对有机膜110进行等离子体蚀刻时的反应产物(CH4、具有悬挂键的中间体CHx)在有机膜110的开口部111内生成，并被吸附至含硅膜120的开口部121的侧壁。
然后，在开口部121的侧壁，从在内部空间10s中所生成的等离子体供给用于促进还原反应的氢，并通过来自等离子体的离子或UV的照射提供能量，以使被吸附的反应产物(CH4、CHx)与含硅膜120的表面的作为氧化膜123的SiO2反应，或使在含硅膜120的表面的氧化膜123上吸附的反应产物(CH4、CHx)热分解后与SiO2反应。由此，以下化学式(1)所示的由SiO2到SiC的还原碳化速度增大，作为SiO2的含硅膜120(氧化膜123)的侧壁被改性，形成作为SiC的改性膜124。需要说明的是，作为改性至SiC的改性中的反应产物的CO及H2O被排气装置50从内部空间10s排出。
SiO2+3C→SiC+2CO (1)
在此，将反应产物(CH4、CHx)从有机膜110的开口部111内向含硅膜120的开口部121的侧壁供给。因此，在从SiO2到SiC的改性中，主要对含硅膜120的开口部121的侧壁进行改性，并且在含硅膜120的倾斜部122和上表面对改性进行了抑制。
在步骤S22中，使用第二处理气体，对掩模(含硅膜120)的上表面进行等离子体蚀刻。如图4(d)所示，通过利用等离子体由第二处理气体所生成的离子(CFx +等)或自由基(CFx *等)，以含硅膜120作为掩模对有机膜110的开口部111的底面进行等离子体蚀刻。另外，通过离子(CFx +等)或自由基(CFx *等)，对含硅膜120的上表面进行等离子体蚀刻。在此，在步骤S22中，以使改性膜124(SiC)的蚀刻速率低于含硅膜120(SiON及上表面的作为氧化膜123的SiO2)的蚀刻速率的方式，设定配方。即，提高SiON及SiO2相对于SiC的蚀刻速率的选择比。即，通过在利用改性膜124(SiC)对含硅膜120的肩部及侧壁进行保护的状态下，使用第二处理气体对含硅膜120进行等离子体蚀刻，从而对含硅膜120的上表面进行蚀刻，并对含硅膜120的肩部进行矩形化。
需要说明的是，虽然以在步骤S2中，同时供给第一处理气体及第二处理气体，以同时进行对掩模(含硅膜120)的开口部121的侧壁进行改性的处理(步骤S21)和对掩模(含硅膜120)的上表面进行等离子体蚀刻的处理(步骤S22)的情况进行了说明，但是不限于此。也可以在供给第一处理气体以对掩模(含硅膜120)的开口部121的侧壁进行改性的处理(步骤S21)之后，供给第二处理气体以进行对掩模(含硅膜120)的上表面进行等离子体蚀刻的处理(步骤S22)。
返回图2，在步骤S3中，以肩部被矩形化的含硅膜120作为掩模来对有机膜110进行蚀刻(有机膜蚀刻)。具体来说，控制部80对气体源组40、阀组42、流量控制器组44进行控制，以从气体孔36b向内部空间10s供给蚀刻气体(第三处理气体)。需要说明的是，作为蚀刻气体，可以使用O2气体。需要说明的是，蚀刻气体不限于O2气体，也可以是CO气体、CO2气体、O3气体，或者可以是混合气体。另外，可以添加COS气体、Cl2气体、HBr气体等之中的至少一种气体。另外，控制部80对第一高频电源62进行控制，以向下部电极18施加用于生成等离子体的第一高频电力。另外，控制部80对第二高频电源64进行控制，以向下部电极18施加用于将离子吸引到基板W的第二高频电力。
需要说明的是，步骤S3中的优选的参数的一个示例如下所示。
压力：10～50mTorr
第一高频电力：1000～5000W
第二高频电力：50～500W
基板温度：-10～20℃
需要说明的是，步骤S3中的有机膜蚀刻可以在与步骤S1中的有机膜蚀刻同样的条件下进行，也可以在不同的条件下进行。另外，步骤S1中的蚀刻气体(第四处理气体)和步骤S3中的蚀刻气体(第三处理气体)可以是相同的气体，也可以是不同的气体。
由此，如图4(e)所示，以含硅膜120作为掩模对有机膜110进行等离子体蚀刻，从而使在有机膜110中形成的开口部111的深度延伸。另外，对含硅膜120也进行蚀刻，并且使含硅膜120的肩部率先消耗从而形成倾斜部125。另外，在含硅膜120的表面上形成作为SiO2膜的氧化膜126。
在步骤S4中，对有机膜蚀刻是否进行了规定次数进行判定。在此，规定次数例如可以是能够认为有机膜110的开口部111到达作为目标的蚀刻深度(例如到达下层膜100)的次数。在有机膜蚀刻未进行规定次数的情况下(S4为否)，控制部80的处理返回步骤S2，重复作为掩模的含硅膜120的矩形化(S2)和有机膜110的蚀刻(S3)，直到达到规定次数。如果达到规定次数(S4为是)，则控制部80结束处理。
通过以上处理，在有机膜110上形成开口部111的图案。然后，以该有机膜110作为掩模，对下层膜100进行蚀刻。
接着，使用图5进一步对本实施例中的针对有机膜110进行蚀刻的处理进行说明。
图5(a)是对在含硅膜120的肩部形成有倾斜部122的情况下的氧离子的运动进行说明的示意图。通过向下部电极18施加第二高频电力，从而使氧离子相对于基板W垂直地入射。此时，入射至倾斜部122的氧离子的一部分在倾斜部122反弹，通过开口部121及开口部111，与有机膜110的侧壁碰撞，并对有机膜110的侧壁进行蚀刻。因此，在有机膜110上形成弯曲(bowing)形状的开口部111。
图5(b)是对含硅膜120的肩部被矩形化的情况下的氧离子的运动进行说明的示意图。通过向下部电极18施加第二高频电力，从而将氧离子吸引至基板W。此时，由于含硅膜120被矩形化，因此能够对在含硅膜120反弹的氧离子与有机膜110的侧壁碰撞的情况进行抑制。由此，能够对有机膜110的弯曲形状进行抑制。
如上所述，根据本实施例中的对有机膜110进行蚀刻的处理，通过在对含硅膜120的肩部进行矩形化之后对有机膜110进行蚀刻，从而能够对反弹的离子与有机膜110的侧壁碰撞的情况进行抑制，并对有机膜110的开口部111的弯曲形状进行抑制。由此，能够对有机膜110的蚀刻形状不良进行抑制。
另外，由于能够对有机膜110的开口部111的蚀刻形状不良进行抑制，因此在以有机膜110作为掩模对下层膜100进行蚀刻时，能够对下层膜100的蚀刻形状不良进行抑制。
图6是示出第一处理气体与第二处理气体的流量比和含硅膜120的形状之间的关系的图。需要说明的是，在图6的示例中，(a)示出了矩形化处理前的形状(初始：Initial)。作为第1参考例，(b)示出了仅供给CF4气体的情况。(c)示出了将CF4气体与H2气体的流量比设置为2：1来进行供给的情况。(d)示出了将CF4气体与H2气体的流量比设置为0.5：1来进行供给的情况。(e)示出了将CF4气体与H2气体的流量比设置为0.11：1来进行供给的情况。作为第2参考例，(f)示出了仅供给H2气体的情况。
如图6(a)所示，在矩形化处理前的形状(初始)中，在含硅膜120的肩部上形成有倾斜。
如图6(b)所示，在仅供给CF4气体的情况下，由于被进行等离子体蚀刻使得含硅膜120的厚度减小。另外，含硅膜120的上表面未被进行平坦化，换言之，含硅膜120未被进行矩形化，而是在含硅膜120的肩部上形成有倾斜。
另一方面，如图6(f)所示，在仅供给H2气体的情况下，未看出含硅膜120的形状产生变化，含硅膜120的上表面未被进行平坦化，换言之，含硅膜120未被进行矩形化，而是在含硅膜120的肩部上形成有倾斜。
如图6(c)至6(e)所示，可以看出：通过在CF4气体相对于H2气体的流量比为0.11～2的范围内进行供给，从而能够适当地对含硅膜120的肩部进行矩形化。
虽然以上对基板处理装置1的实施方式等进行了说明，但是本公开不限于上述实施方式等，可以在权利要求书所记载的本公开的要旨的范围内进行各种变形、改进。

Claims (18)

1.一种等离子体处理方法，其通过在有机膜上由含硅膜形成且具有开口部的掩模，对所述有机膜进行蚀刻，所述等离子体处理方法具有：
对所述掩模的形状进行修复的工序，
其中，对所述掩模的形状进行修复的工序包括：
对所述掩模的开口部的侧壁进行改性的工序；以及
对所述掩模的上表面进行蚀刻的工序。
2.根据权利要求1所述的等离子体处理方法，其中，
在对所述掩模的开口部的侧壁进行改性的工序中，
将所述掩模的开口部的侧壁改性为SiC。
3.根据权利要求2所述的等离子体处理方法，其中，
在对所述掩模的开口部的侧壁进行改性的工序中，
利用含有含氢气体的第一处理气体进行等离子体处理。
4.根据权利要求3所述的等离子体处理方法，其中，
在对所述掩模的开口部的侧壁进行改性的工序中，
利用所述第一处理气体的等离子体对所述有机膜进行蚀刻，以利用该蚀刻的反应产物对所述侧壁进行改性。
5.根据权利要求2至4中任一项所述的等离子体处理方法，其中，
在对所述掩模的上表面进行蚀刻的工序中，
通过对所述掩模的开口部的侧壁进行改性的工序所生成的SiC的蚀刻速率低于所述含硅膜的蚀刻速率。
6.根据权利要求5所述的等离子体处理方法，其中，
在对所述掩模的上表面进行蚀刻的工序中，
利用含有含卤素气体的第二处理气体进行等离子体处理。
7.根据权利要求6所述的等离子体处理方法，其中，
所述第二处理气体含有含氢气体。
8.根据权利要求1所述的等离子体处理方法，其中，
在对所述掩模的上表面进行蚀刻的工序中，
利用含有含卤素气体的第二处理气体进行等离子体处理。
9.根据权利要求1至8中任一项所述的等离子体处理方法，其中，
同时进行对所述掩模的开口部的侧壁进行改性的工序和对所述掩模的上表面进行蚀刻的工序。
10.根据权利要求1至8中任一项所述的等离子体处理方法，其中，
在对所述掩模的开口部的侧壁进行改性的工序之后，进行对所述掩模的上表面进行蚀刻的工序。
11.根据权利要求1至10中任一项所述的等离子体处理方法，其中，
在对所述掩模的形状进行修复的工序之后，包括：
利用含有氧的第三处理气体的等离子体，对所述有机膜进行蚀刻的工序。
12.根据权利要求11所述的等离子体处理方法，其中，
将对所述掩模的形状进行修复的工序和利用所述第三处理气体的等离子体对所述有机膜进行蚀刻的工序重复至少1次。
13.根据权利要求11或12所述的等离子体处理方法，其中，
在对所述掩模的形状进行修复的工序之前，包括：
利用含有氧的第四处理气体的等离子体，使所述掩模的表面氧化的工序。
14.根据权利要求13所述的等离子体处理方法，其中，
所述第三处理气体和所述第四处理气体使用相同的气体。
15.根据权利要求13所述的等离子体处理方法，其中，
所述第三处理气体和所述第四处理气体使用不同的气体。
16.根据权利要求13至15中任一项所述的等离子体处理方法，其中，
在使所述掩模的表面氧化的工序中，
利用所述第四处理气体的等离子体，对所述有机膜进行蚀刻。
17.根据权利要求16所述的等离子体处理方法，其中，
在使所述掩模的表面氧化的工序中，
利用所述第四处理气体的等离子体，对所述有机膜进行蚀刻，同时使所述掩模的开口部的肩部消耗。
18.一种等离子体处理装置，包括：
载置台，用于放置基板，在该基板中布置有在有机膜上由含硅膜形成且具有开口部的掩模；
腔室，用于容纳所述载置台；
气体供给部，向所述腔室内供给处理气体；
等离子体生成部，在所述腔室内生成等离子体；以及
控制部，
其中，所述控制部被构成为能够执行以下工序：
对所述有机膜进行蚀刻的工序；以及
对所述掩模的形状进行修复的工序，
对所述掩模的形状进行修复的工序包括：
对所述掩模的开口部的侧壁进行改性的工序；以及
对所述掩模的上表面进行蚀刻的工序。
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* Cited by examiner, † Cited by third party
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JP2004055781A (ja) * 2002-07-19 2004-02-19 Sony Corp 半導体装置の製造方法
KR100780944B1 (ko) * 2005-10-12 2007-12-03 삼성전자주식회사 탄소함유막 식각 방법 및 이를 이용한 반도체 소자의 제조방법
US8394722B2 (en) 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control
JP6331452B2 (ja) * 2014-02-19 2018-05-30 愛知製鋼株式会社 有機膜のエッチング方法
JP6438831B2 (ja) * 2015-04-20 2018-12-19 東京エレクトロン株式会社 有機膜をエッチングする方法
JP2017092376A (ja) * 2015-11-16 2017-05-25 東京エレクトロン株式会社 エッチング方法

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