CN105810579A - 蚀刻方法 - Google Patents

蚀刻方法 Download PDF

Info

Publication number
CN105810579A
CN105810579A CN201610018014.5A CN201610018014A CN105810579A CN 105810579 A CN105810579 A CN 105810579A CN 201610018014 A CN201610018014 A CN 201610018014A CN 105810579 A CN105810579 A CN 105810579A
Authority
CN
China
Prior art keywords
gas
region
plasma
deposit
container
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610018014.5A
Other languages
English (en)
Other versions
CN105810579B (zh
Inventor
渡边光
辻晃弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2015034212A external-priority patent/JP2016136606A/ja
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN105810579A publication Critical patent/CN105810579A/zh
Application granted granted Critical
Publication of CN105810579B publication Critical patent/CN105810579B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • H01L21/30655Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供一种在防止开口被闭塞的同时相对于由氮化硅构成的第2区域而对由氧化硅构成的第1区域进行蚀刻的蚀刻方法。本发明的蚀刻方法包括以下工序:第1工序,在该第1工序中,在容纳有被处理体的处理容器内生成含有碳氟化合物气体的处理气体的等离子体,从而在被处理体上形成含有碳氟化合物的堆积物;第2工序,在该第2工序中,在容纳有被处理体的处理容器内生成含有含氧气体和非活性气体的处理气体的等离子体;以及第3工序,在该第3工序中,利用堆积物所含有的碳氟化合物的自由基来对第1区域进行蚀刻。在该蚀刻方法中,重复执行包含第1工序、第2工序、以及第3工序的序列。

Description

蚀刻方法
技术领域
本发明涉及一种蚀刻方法,尤其是涉及一种通过针对被处理体进行的等离子体处理来相对于由氮化硅构成的第2区域而选择性地对由氧化硅构成的第1区域进行蚀刻的方法。
背景技术
在电子器件的制造过程中,有时对由氧化硅(SiO2)构成的区域进行用以形成孔或沟槽这样的开口的处理。在这样的处理中,如美国专利第7708859号说明书所记载地那样,通常的做法是,通过将被处理体暴露在碳氟化合物气体的等离子体中来对该区域进行蚀刻。
另外,公知有一种相对于由氮化硅构成的第2区域而选择性地对由氧化硅构成的第1区域进行蚀刻的技术。作为这样的技术的一个例子,公知有一种SAC(Self-AlignedContact:自对位接触)技术。在日本特开2000-307001号公报中记载有SAC技术。
作为SAC技术的处理对象的被处理体具有氧化硅制的第1区域、氮化硅制的第2区域、以及掩模。第2区域以划分出凹部的方式设置,第1区域以将该凹部填埋且覆盖第2区域的方式设置,掩模设置在第1区域上且在凹部之上提供开口。在以往的SAC技术中,如日本特开2000-307001号公报所记载地那样,为了对第1区域进行蚀刻而使用含有碳氟化合物气体、氧气、以及稀有气体的处理气体的等离子体。通过将被处理体暴露在该处理气体的等离子体中,从而对第1区域的自掩模的开口暴露出的部分进行蚀刻而形成上部开口。通过将被处理体进一步暴露在处理气体的等离子体中,从而对被第2区域包围的部分、即凹部内的第1区域自对位(日文:自己整合)地进行蚀刻。由此,自对位地形成与上部开口相连续的下部开口。
专利文献1:美国专利第7708859号说明书
专利文献2:日本特开2000-307001号公报
发明内容
发明要解决的问题
在所述以往的技术中,当对第1区域进行蚀刻时,掩模的开口和/或通过第1区域的蚀刻而形成的开口会因来源于碳氟化合物的堆积物而变窄,根据情况的不同,这些开口可能被闭塞。其结果,使第1区域的蚀刻速度降低,根据情况的不同,有时使第1区域的蚀刻停止。
因而,要求一种在防止开口被闭塞的同时相对于由氮化硅构成的第2区域而对由氧化硅构成的第1区域进行蚀刻的蚀刻方法。
用于解决问题的方案
在本发明的一技术方案中,提供一种蚀刻方法,其通过针对被处理体进行的等离子体处理来相对于由氮化硅构成的第2区域而选择性地对由氧化硅构成的第1区域进行蚀刻。被处理体具有划分出凹部的第2区域、以将该凹部填埋且覆盖第2区域的方式设置的第1区域、以及设置在第1区域上的掩模。该蚀刻方法包括以下工序:(a)第1工序,在该第1工序中,在容纳有被处理体的处理容器内生成含有碳氟化合物气体的处理气体的等离子体,从而在被处理体上形成含有碳氟化合物的堆积物;(b)第2工序,在该第2工序中,在容纳有被处理体的处理容器内生成含有含氧气体和非活性气体的处理气体的等离子体;以及(c)第3工序,在该第3工序中,利用堆积物所含有的碳氟化合物的自由基来对第1区域进行蚀刻。在该蚀刻方法中,重复执行包含第1工序、第2工序、以及第3工序的序列。
在所述一技术方案的方法中,在第1工序中,在被处理体的表面上形成含有碳氟化合物的堆积物,在第3工序中,利用该堆积物中的碳氟化合物的自由基来对第1区域进行蚀刻,重复执行包含这样的第1工序和第3工序的序列。并且,在该方法中,通过执行第2工序,从而使用氧的活性种来使堆积物的量适度地减少。因而,能够防止掩模的开口和通过第1区域的蚀刻而形成的开口被闭塞。另外,在该方法中,由于处理气体中的含氧气体被非活性气体稀释,因此能够抑制堆积物被过量地去除。
在一实施方式中,掩模由有机材料构成,在掩模上设有含硅的防反射膜。该实施方式的方法还包括以下工序:(d)第4工序,在该第4工序中,在处理容器内生成含有碳氟化合物气体的处理气体的等离子体,对第1区域进行蚀刻直至使第2区域即将暴露为止;以及(e)第5工序,在该第5工序中,在处理容器内生成含有含氧气体的处理气体的等离子体。所述序列是在执行第4工序和所述第5工序之后执行的。在该实施方式的第4工序中,在对第1区域进行蚀刻的同时将含硅的防反射膜去除。然后,利用在第5工序中生成的氧的活性种使掩模的开口的宽度扩大。由此,即使堆积物附着在掩模的划分出开口的面上,也能够减少开口的宽度的缩小量。
在一实施方式中,也可以是,一次的第2工序执行两秒以上,且在第2工序中以1nm/秒以下的速度对堆积物进行蚀刻。在使用等离子体处理装置来执行所述序列时,为了在第1工序~第3工序的各工序之间进行转变,需要花费时间对气体进行切换。因而第2工序需要执行两秒以上,当具有这样的时间长度的第2工序的蚀刻速度过高时,用于保护第2区域的堆积物有可能被过量地去除。在第2工序中,以1nm/秒以下的速度对堆积物进行蚀刻,由此,能够对形成在被处理体上的堆积物的量适度地进行调整。
也可以是,在一实施方式的序列中,在第1工序与第3工序之间执行第2工序,该序列还包括另一工序,在该另一工序中,在容纳有被处理体的处理容器内生成含有含氧气体和非活性气体的处理气体的等离子体。在执行第3工序时,构成在被处理体上附着的堆积物的物质被放出,该物质再次附着在被处理体上,从而形成堆积物而使掩模的开口和通过第1区域的蚀刻形成的开口的宽度变窄,根据情况的不同,该堆积物有时还会使这些开口闭塞。采用该实施方式,在执行第3工序之后,由于被处理体暴露在氧的活性种中,因此,能够减少使开口的宽度变窄的堆积物,从而能够更可靠地防止开口被闭塞。
发明的效果
如以上说明那样,能够在防止开口被闭塞的同时相对于由氮化硅构成的第2区域而对由氧化硅构成的第1区域进行蚀刻。
附图说明
图1是表示一实施方式的蚀刻方法的流程图。
图2是对作为一实施方式的蚀刻方法的适用对象的被处理体进行例示的剖视图。
图3是概略地表示能够用于实施图1所示的方法的等离子体处理装置的一个例子的图。
图4是表示图1所示的方法的实施的中途阶段中的被处理体的剖视图。
图5是表示图1所示的方法的实施的中途阶段中的被处理体的剖视图。
图6是表示图1所示的方法的实施的中途阶段中的被处理体的剖视图。
图7是表示图1所示的方法的实施的中途阶段中的被处理体的剖视图。
图8是表示图1所示的方法的实施的中途阶段中的被处理体的剖视图。
图9是表示图1所示的方法的实施的中途阶段中的被处理体的剖视图。
图10是表示图1所示的方法的实施的中途阶段中的被处理体的剖视图。
图11是表示图1所示的方法的实施的中途阶段中的被处理体的剖视图。
图12是表示图1所示的方法的实施的中途阶段中的被处理体的剖视图。
图13是表示图1所示的方法的实施的中途阶段中的被处理体的剖视图。
图14是表示图1所示的方法的实施的中途阶段中的被处理体的剖视图。
图15是表示图1所示的方法的实施的中途阶段中的被处理体的剖视图。
图16是表示图1所示的方法的实施的中途阶段中的被处理体的剖视图。
图17是表示另一实施方式的蚀刻方法的流程图。
图18是表示在执行图17所示的方法的工序ST14后的被处理体的剖视图。
图19是表示在执行图17所示的方法的工序ST14后的被处理体的剖视图。
具体实施方式
以下,参照附图详细说明各种实施方式。此外,在各附图中,对于相同或相当的部分标注相同的附图标记。
图1是表示一实施方式的蚀刻方法的流程图。图1所示的方法MT是通过针对被处理体进行的等离子体处理来相对于由氮化硅构成的第2区域而对由氧化硅构成的第1区域选择性地进行蚀刻的方法。
图2是对作为一实施方式的蚀刻方法的适用对象的被处理体进行例示的剖视图。如图2所示,被处理体、即晶圆W具有基板SB、第1区域R1、第2区域R2、以及后述的构成掩模的有机膜OL。在一个例子中,晶圆W是能够在鳍式场效应晶体管的制造中途中制得的晶圆,晶圆W还具有隆起区域RA、含硅的防反射膜AL以及抗蚀剂掩模RM。
隆起区域RA以自基板SB隆起的方式设置。该隆起区域RA能够构成例如栅极区域。第2区域R2由氮化硅(Si3N4)构成,其设置在隆起区域RA的表面和基板SB的表面上。如图2所示,该第2区域R2以划分出凹部的方式延伸。在一个例子中,凹部的深度为大约150nm,凹部的宽度为大约20nm。
第1区域R1由氧化硅(SiO2)构成并设置在第2区域R2上。具体而言,第1区域R1以将由第2区域R2划分出的凹部填埋且覆盖该第2区域R2的方式设置。
有机膜OL设置在第1区域R1上。有机膜OL可由有机材料、例如无定形碳构成。防反射膜AL设置在有机膜OL上。抗蚀剂掩模RM设置在防反射膜AL上。抗蚀剂掩模RM在由第2区域R2划分出的凹部上提供具有比该凹部的宽度大的宽度的开口。抗蚀剂掩模RM的开口的宽度例如为60nm。这样的抗蚀剂掩模RM的图案能通过光刻技术形成。
在方法MT中,在等离子体处理装置内对图2所示的晶圆W那样的被处理体进行处理。图3是概略地表示能够用于实施图1所示的方法的等离子体处理装置的一个例子的图。图3所示的等离子体处理装置10是电容耦合型等离子体蚀刻装置,其包括大致圆筒状的处理容器12。处理容器12的内壁面由例如被阳极氧化处理后的铝构成。该处理容器12被安全接地。
在处理容器12的底部上设有大致圆筒状的支承部14。支承部14由例如绝缘材料构成。支承部14在处理容器12内自处理容器12的底部沿铅垂方向延伸。另外,在处理容器12内设有载置台PD。载置台PD被支承部14支承。
载置台PD在其上表面上保持晶圆W。载置台PD具有下部电极LE和静电卡盘ESC。下部电极LE包含第1板18a和第2板18b。第1板18a和第2板18b例如由铝这样的金属构成,其形成为大致圆盘形状。第2板18b设置在第1板18a上,并与第1板18a电连接。
在第2板18b上设有静电卡盘ESC。静电卡盘ESC具有在一对绝缘层或者一对绝缘片之间配置有作为导电膜的电极的结构。静电卡盘ESC的电极经由开关23与直流电源22电连接。该静电卡盘ESC利用由来自直流电源22的直流电压产生的库仑力等静电力吸附晶圆W。由此,静电卡盘ESC能够保持晶圆W。
在第2板18b的周缘部上以包围晶圆W的边缘和静电卡盘ESC的方式配置有聚焦环FR。聚焦环FR是为了提高蚀刻的均匀性而设置的。聚焦环FR由根据蚀刻对象的膜的材料适当地选择的材料构成,例如可由石英构成。
在第2板18b的内部设有制冷剂流路24。制冷剂流路24构成调温机构。将制冷剂从设于处理容器12的外部的冷却单元经由配管26a供给到制冷剂流路24。被供给到制冷剂流路24的制冷剂经由配管26b返回到冷却单元。这样,制冷剂在制冷剂流路24与冷却单元之间中循环。通过控制该制冷剂的温度,能够控制由静电卡盘ESC支承的晶圆W的温度。
此外,在等离子体处理装置10中设有气体供给管线28。气体供给管线28将来自导热气体供给机构的导热气体、例如He气体供给到静电卡盘ESC的上表面和晶圆W的背面之间。
此外,等离子体处理装置10包括上部电极30。上部电极30在载置台PD的上方与该载置台PD相对配置。下部电极LE和上部电极30互相大致平行地设置。在上部电极30和下部电极LE之间形成有用于对晶圆W进行等离子体处理的处理空间S。
上部电极30隔着绝缘性遮蔽构件32被支承在处理容器12的上部。在一实施方式中,上部电极30能够以与载置台PD的上表面、即晶圆载置面之间的在铅垂方向上的距离可变的方式构成。上部电极30能够具有电极板34和电极支承体36。电极板34面向处理空间S,在该电极板34上设有多个气体喷射孔34a。该电极板34在一实施方式中由硅构成。
电极支承体36用于将电极板34以装拆自由的方式支承,电极支承体36例如可由铝这样的导电性材料构成。该电极支承体36可具有水冷却结构。在电极支承体36的内部设有气体扩散室36a。与气体喷出孔34a连通的多个气体通流孔36b自该气体扩散室36a向下方延伸。此外,在电极支承体36上形成有用于向气体扩散室36a引导处理气体的气体导入口36c,该气体导入口36c与气体供给管38相连接。
气体供给管38经由阀组42和流量控制器组44与气体源组40相连接。气体源组40包括多个气体源。在一个例子中,气体源组40包括一个以上的碳氟化合物气体的源、稀有气体的源、氮气(N2气体)的源、氢气(H2气体)的源、以及含氧气体的源。在一个例子中,一个以上的碳氟化合物气体的源可包括C4F8气体的源、CF4气体的源、以及C4F6气体的源。稀有气体的源能够是He气体、Ne气体、Ar气体、Kr气体、Xe气体这样的任意的稀有气体的源,在一个例子中是Ar气体的源。另外,在一个例子中,含氧气体的源能够是氧气(O2气体)的源。此外,含氧气体也可以是含有氧的任意的气体,例如,也可以是CO气体或CO2气体这样的氧化碳气体。
阀组42具有多个阀,流量控制器组44具有质量流量控制器这样的多个流量控制器。气体源组40的多个气体源分别经由阀组42的相应的阀和流量控制器组44的相应的流量控制器而与气体供给管38相连接。
此外,在等离子体处理装置10中,沉积物屏蔽件46沿着处理容器12的内壁以装拆自由的方式设置。沉积物屏蔽件46也设置在支承部14的外周。沉积物屏蔽件46用于防止蚀刻副生成物(沉积物)附着于处理容器12,其能够通过在铝材料上覆盖Y2O3等陶瓷而构成。
在处理容器12的底部侧且在支承部14和处理容器12的侧壁之间设有排气板48。排气板48例如能够通过在铝材料上覆盖Y2O3等陶瓷而构成。在该排气板48的下方且在处理容器12上设有排气口12e。排气口12e经由排气管52与排气装置50相连接。排气装置50具有涡轮分子泵等真空泵,排气装置50能够使处理容器12内减压至目标真空度。此外,在处理容器12的侧壁上设有晶圆W的输入输出口12g,该输入输出口12g能够利用闸阀54打开或关闭。
此外,等离子体处理装置10还包括第1高频电源62和第2高频电源64。第1高频电源62是产生等离子体生成用的第1高频电力的电源,其产生例如27MHz~100MHz的频率的高频电力。第1高频电源62通过匹配器66连接于上部电极30。匹配器66是用于使第1高频电源62的输出阻抗和负荷侧(上部电极30侧)的输入阻抗匹配的电路。此外,也可以是,第1高频电源62通过匹配器66连接于下部电极LE。
第2高频电源64是产生用于向晶圆W吸引离子的高频偏置电力的电源,其产生例如400kHz~13.56MHz的范围内的频率的高频偏置电力。第2高频电源64经由匹配器68连接于下部电极LE。匹配器68是用于使第2高频电源64的输出阻抗和负荷侧(下部电极LE侧)的输入阻抗匹配的电路。
另外,等离子体处理装置10还包括电源70。电源70与上部电极30相连接。电源70向上部电极30施加用于将在处理空间S内存在的正离子向电极板34吸引的电压。在一个例子中,电源70是产生负的直流电压的直流电源。在另一个例子中,电源70也可以是产生较低频率的交流电压的交流电源。自电源70施加于上部电极的电压能够是-150V以下的电压。即,利用电源70对上部电极30施加的电压能够是绝对值为150以上的负的电压。当自电源70向上部电极30施加这样的电压时,在处理空间S内存在的正离子冲撞电极板34。由此,自电极板34放出二次电子和/或硅。被放出来的硅与在处理空间S内存在的氟的活性种结合,从而降低氟的活性种的量。
此外,在一实施方式中,等离子体处理装置10还可包括控制部Cnt。该控制部Cnt是包括处理器、存储部、输入装置、显示装置等的计算机,其用于控制等离子体处理装置10的各部分。在该控制部Cnt中,使用输入装置能够为了供操作者管理等离子体处理装置10而进行命令的输入操作等,而且,利用显示装置能够使等离子体处理装置10的运行状况可视化地显示。并且,在控制部Cnt的存储部中存储有用于利用处理器控制在等离子体处理装置10中执行的各种处理的控制程序、用于根据处理条件使等离子体处理装置10的各部分执行处理的程序、即处理制程。
以下,再次参照图1来详细说明方法MT。在以下的说明中,适当参照图2、图4~图16。图4~图16是表示方法MT的实施的中途阶段中的被处理体的剖视图。此外,在以下的说明中,说明在方法MT中使用图3所示的一个等离子体处理装置10对图2所示的晶圆W进行处理的例子。
首先,在方法MT中,将图2所示的晶圆W输入到等离子体处理装置10内,并将该晶圆W载置在载置台PD上,利用该载置台PD来保持该晶圆W。
在方法MT中,接着,执行工序ST1。在工序ST1中,对防反射膜AL进行蚀刻。为此,在工序ST1中,从自气体源组40的多个气体源中选择出的气体源向处理容器12内供给处理气体。该处理气体含有碳氟化合物气体。碳氟化合物气体能够含有例如C4F8气体和CF4气体中的一种以上的气体。另外,该处理气体还能够含有稀有气体、例如Ar气体。另外,在工序ST1中,通过使排气装置50工作而将处理容器12内的压力设定为规定的压力。并且,在工序ST1中,向上部电极30供给来自第1高频电源62的高频电力,向下部电极LE供给来自第2高频电源64的高频偏置电力。
以下,例示工序ST1中的各种条件。
·处理容器内压力:10mTorr(1.33Pa)~50mTorr(6.65Pa)
·处理气体
C4F8气体:10sccm~30sccm
CF4气体:150sccm~300sccm
Ar气体:200sccm~500sccm
·等离子体生成用的高频电力:300W~1000W
·高频偏置电力:200W~500W
在工序ST1中,生成处理气体的等离子体,利用碳氟化合物的活性种对防反射膜AL的自抗蚀剂掩模RM的开口暴露出的部分进行蚀刻。其结果,如图4所示,将防反射膜AL的整个区域中的、自抗蚀剂掩模RM的开口暴露出的部分去除。即,将抗蚀剂掩模RM的图案转印到防反射膜AL上,从而在防反射膜AL上提供开口的图案被形成。此外,能够利用控制部Cnt来对工序ST1中的所述等离子体处理装置10的各部分的动作进行控制。
在接下来的工序ST2中,对有机膜OL进行蚀刻。为此,在工序ST2中,从自气体源组40的多个气体源中选择出的气体源向处理容器12内供给处理气体。该处理气体能够含有氢气和氮气。此外,在工序ST2中使用的处理气体只要是能够对有机膜进行蚀刻的气体,其就也可以是其他气体、例如是含有氧气的处理气体。另外,在工序ST2中,通过使排气装置50工作而将处理容器12内的压力设定为规定的压力。并且,在工序ST2中,向上部电极30供给来自第1高频电源62的高频电力,向下部电极LE供给来自第2高频电源64的高频偏置电力。
以下,例示工序ST2中的各种条件。
·处理容器内压力:50mTorr(6.65Pa)~200mTorr(26.6Pa)
·处理气体
N2气体:200sccm~400sccm
H2气体:200sccm~400sccm
·等离子体生成用的高频电力:500W~2000W
·高频偏置电力:200W~500W
在工序ST2中,生成处理气体的等离子体,对有机膜OL的自防反射膜AL的开口暴露出的部分进行蚀刻。另外,也对抗蚀剂掩模RM进行蚀刻。其结果,如图5所示,将抗蚀剂掩模RM去除,并将有机膜OL的整个区域中的、自防反射膜AL的开口暴露出的部分去除。即,将防反射膜AL的图案转印到有机膜OL上,从而在有机膜OL上提供开口MO的图案被形成,由该有机膜OL生成掩模MK。此外,能够利用控制部Cnt来对工序ST2中的所述等离子体处理装置10的各部分的动作进行控制。
在一实施方式中,在执行工序ST2之后执行工序ST3。在工序ST3中,对第1区域R1进行蚀刻,直至使第2区域R2即将暴露为止。即,对该第1区域R1进行蚀刻,直至在第2区域R2上稍微留有第1区域R1为止。为此,在工序ST3中,从自气体源组40的多个气体源中选择出的气体源向处理容器12内供给处理气体。该处理气体含有碳氟化合物气体。另外,该处理气体还能够含有稀有气体、例如Ar气体。另外,该处理气体还能够含有氧气。另外,在工序ST3中,通过使排气装置50工作而将处理容器12内的压力设定为规定的压力。并且,在工序ST3中,向上部电极30供给来自第1高频电源62的高频电力,并向下部电极LE供给来自第2高频电源64的高频偏置电力。
在工序ST3中,生成处理气体的等离子体,利用碳氟化合物的活性种对第1区域R1的自掩模MK的开口暴露出的部分进行蚀刻。对该工序ST3的处理时间进行设定,使得在该工序ST3结束时在第2区域R2上留有规定膜厚的第1区域R1。执行该工序ST3的结果是,如图6所示,局部地形成上部开口UO。此外,能够利用控制部Cnt来对工序ST3中的所述等离子体处理装置10的各部分的动作进行控制。
在此,在后述的工序ST11中,选择这样的条件:相比第1区域R1的蚀刻,成为堆积物的形成为优先的模式、即堆积模式,该堆积物的形成是指在具有第1区域R1的晶圆W的表面上形成含有碳氟化合物的堆积物。另一方面,在工序ST3中,选择这样的条件:相比堆积物的形成,成为第1区域R1的蚀刻为优先的模式、即蚀刻模式。因此,在一个例子中,在工序ST3中利用的碳氟化合物气体能够含有C4F8气体和CF4气体中的一种以上的气体。该例子中的碳氟化合物气体是氟原子数与碳原子数之比(即,氟原子数/碳原子数)高于在工序ST11中利用的碳氟化合物气体的氟原子数与碳原子数之比(即,氟原子数/碳原子数)的碳氟化合物气体。另外,在一个例子中,为了提高碳氟化合物气体的解离度,能够将在工序ST3中利用的等离子体生成用的高频电力设定为比在工序ST11中利用的等离子体生成用的高频电力大的电力。采用这些例子,能够实现蚀刻模式。另外,在一个例子中,能够将在工序ST3中利用的高频偏置电力也设定为比工序ST11的高频偏置电力的大的电力。采用该例子,能够提高被向晶圆W吸引的离子的能量,从而能够对第1区域R1高速地进行蚀刻。
以下,例示工序ST3中的各种条件。
·处理容器内压力:10mTorr(1.33Pa)~50mTorr(6.65Pa)
·处理气体
C4F8气体:10sccm~30sccm
CF4气体:50sccm~150sccm
Ar气体:500sccm~1000sccm
O2气体:10sccm~30sccm
·等离子体生成用的高频电力:500W~2000W
·高频偏置电力:500W~2000W
在一实施方式中,接着,执行工序ST4。在工序ST4中,在处理容器12内生成含有含氧气体的处理气体的等离子体。为此,在工序ST4中,从自气体源组40的多个气体源中选择出的气体源向处理容器12内供给处理气体。在一个例子中,该处理气体能够含有作为含氧气体的氧气。另外,处理气体还能够含有稀有气体(例如Ar气体)或氮气这样的非活性气体。另外,在工序ST4中,通过使排气装置50工作而将处理容器12内的压力设定为规定的压力。并且,在工序ST4中,向上部电极30供给来自第1高频电源62的高频电力。此外,在工序ST4中,也可以不向下部电极LE供给来自第2高频电源64的高频偏置电力。
在工序ST4中,生成氧的活性种,利用该氧的活性种使掩模MK的开口MO的上端部分扩大。具体而言,如图7所示,以使掩模MK的划分出开口MO的上端部分的上侧肩部形成锥形的方式对该上侧肩部进行蚀刻。由此,即使在以后的工序中生成的堆积物附着在掩模MK的划分出开口MO的面上,也能够减少该开口MO的宽度的缩小量。此外,能够利用控制部Cnt对工序ST4中的所述等离子体处理装置10的各部分的动作进行控制。
在此,在后述的工序ST12中,使在各序列中形成的微量的堆积物减少,但需要抑制堆积物的过量的减少。另一方面,工序ST4是为了使掩模MK的开口MO的上端部分的宽度扩大而执行的工序,而要求其处理时间较短。
以下,例示工序ST4中的各种条件。
·处理容器内压力:30mTorr(3.99Pa)~200mTorr(26.6Pa)
·处理气体
O2气体:50sccm~500sccm
Ar气体:200sccm~1500sccm
·等离子体生成用的高频电力:100W~500W
·高频偏置电力:0W~200W
接着,在方法MT中,为了对第1区域R1进行蚀刻而重复执行序列SQ。序列SQ依次包含工序ST11、工序ST12、以及工序ST13。
在序列SQ中,首先,执行工序ST11。在工序ST11中,在容纳有晶圆W的处理容器12内生成处理气体的等离子体。为此,在工序ST11中,从自气体源组40的多个气体源中选择出的气体源向处理容器12内供给处理气体。该处理气体含有碳氟化合物气体。另外,该处理气体还能够含有稀有气体、例如Ar气体。另外,在工序ST11中,通过使排气装置50工作而将处理容器12内的压力设定为规定的压力。并且,工序ST11中,向上部电极30供给来自第1高频电源62的高频电力。由此,生成含有碳氟化合物气体的处理气体的等离子体,解离了的碳氟化合物堆积在晶圆W的表面上,从而如图8所示那样形成堆积物DP。能够利用控制部Cnt对该工序ST11中的所述等离子体处理装置10的各部分的动作进行控制。
如上所述,在工序ST11中,选择成为堆积模式的条件。因此,在一个例子中,作为碳氟化合物气体而利用C4F6气体。
以下,例示工序ST11中的各种条件。
·处理容器内压力:10mTorr(1.33Pa)~50mTorr(6.65Pa)
·处理气体
C4F6气体:2sccm~10sccm
Ar气体:500sccm~1500sccm
·等离子体生成用的高频电力:100W~500W
·高频偏置电力:0W
在方法MT中,接着,执行工序ST12。在工序ST12中,在处理容器12内生成含有含氧气体和非活性气体的处理气体的等离子体。为此,在工序ST12中,从自气体源组40的多个气体源中选择出的气体源向处理容器12内供给处理气体。在一个例子中,该处理气体含有作为含氧气体的氧气。另外,在一个例子中,该处理气体含有作为非活性气体的Ar气体这样的稀有气体。非活性气体也可以是氮气。另外,在工序ST12中,通过使排气装置50工作而将处理容器12内的压力设定为规定的压力。并且,工序ST12中,向上部电极30供给来自第1高频电源62的高频电力。在工序ST12中,也可以不向下部电极LE供给来自第2高频电源64的高频偏置电力。
在工序ST12中,生成氧的活性种,利用该氧的活性种来使晶圆W上的堆积物DP的量如图9所示那样适度地减少。其结果,能够防止开口MO和上部开口UO被过量的堆积物DP闭塞。另外,由于在工序ST12中利用的处理气体中的氧气被非活性气体稀释,因此能够抑制堆积物DP被过量地去除。能够利用控制部Cnt对该工序ST12中的所述等离子体处理装置10的各部分的动作进行控制。
以下,例示工序ST12中的各种条件。
·处理容器内压力:10mTorr(1.33Pa)~50mTorr(6.65Pa)
·处理气体
O2气体:2sccm~20sccm
Ar气体:500sccm~1500sccm
·等离子体生成用的高频电力:100W~500W
·高频偏置电力:0W
在一实施方式中,能够是,各序列的工序ST12即一次的工序ST12执行两秒以上,且在工序ST12中以1nm/秒以下的速度对堆积物DP进行蚀刻。在使用等离子体处理装置10那样的等离子体处理装置来执行所述序列时,为了在工序ST11、工序ST12、以及工序S13的各工序之间进行转变,需要花费时间对气体进行切换。因而,若考虑到稳定放电所需的时间,则工序ST12需要执行两秒以上。然而,当这样的时间长度的期间内的堆积物DP的蚀刻速度过高时,用于保护第2区域R2的堆积物有可能被过量地去除。因此,在工序ST12中,以1nm/秒以下的速度对堆积物DP进行蚀刻。由此,能够对形成在晶圆W上的堆积物DP的量适度地进行调整。此外,能够通过自所述条件中选择处理容器内的压力、处理气体中的氧被稀有气体稀释的程度、即氧浓度和等离子体生成用的高频电力来实现工序ST12中的、堆积物DP被以1nm/秒以下的速度蚀刻。
在接下来的工序ST13中,对第1区域R1进行蚀刻。为此,在工序ST13中,从自气体源组40的多个气体源中选择出的气体源向处理容器12内供给处理气体。该处理气体含有非活性气体。在一个例子中,非活性气体能够是Ar气体这样的稀有气体。或者,非活性气体也可以是氮气。另外,在工序ST13中,通过使排气装置50工作而将处理容器12内的压力设定为规定的压力。并且,在工序ST13中,向上部电极30供给来自第1高频电源62的高频电力。另外,在工序ST13中,向下部电极LE供给来自第2高频电源64的高频偏置电力。
以下,例示工序ST13中的各种条件。
·处理容器内压力:10mTorr(1.33Pa)~50mTorr(6.65Pa)
·处理气体
Ar气体:500sccm~1500sccm
·等离子体生成用的高频电力:100W~500W
·高频偏置电力:20W~300W
在工序ST13中,生成非活性气体的等离子体,离子被向晶圆W吸引。然后,利用堆积物DP所含有的碳氟化合物的自由基对第1区域R1进行蚀刻。由此,如图10所示,对由第2区域R2提供的凹部内的第1区域R1进行蚀刻,从而逐渐形成下部开口LO。能够利用控制部Cnt对该工序ST13中的所述等离子体处理装置10的各部分的动作进行控制。
在方法MT中,重复进行包含所述工序ST11~工序ST13的序列SQ。于是,随着重复执行序列SQ,如图11所示,通过执行工序ST11而在晶圆W上形成堆积物DP。然后,如图12所示,通过执行工序ST12而使堆积物DP的量减少。然后,如图13所示,通过执行工序ST13而对第1区域R1进一步进行蚀刻,从而使下部开口LO的深度变深。另外,随着进一步重复进行序列SQ,如图14所示,通过执行工序ST11而在晶圆W上形成堆积物DP。然后,如图15所示,通过执行工序ST12而使堆积物DP的量减少。然后,如图16所示,通过执行工序ST13而对第1区域R1进一步进行蚀刻,从而使下部开口LO的深度变得更深。对第1区域R1进行蚀刻,直至最终使第2区域R2的处于凹部的底部的部分暴露为止。
返回到图1,在方法MT的工序STa中,对是否满足停止条件进行判断。在序列SQ被执行了规定次数时,判断为满足停止条件。在工序STa中,在判断为不满足停止条件的情况下,自工序ST11起执行序列SQ。另一方面,在工序STa中,在判断为满足停止条件的情况下,使方法MT的实施结束。
在一实施方式中,也可以是,对序列SQ的重复中的条件进行设定,使得在包含使第2区域R2暴露时在内的期间内执行的序列SQ(以下,称作“第1序列”)中第1区域R1被蚀刻的量少于在以后执行的序列SQ(以下,称作“第2序列”)中第1区域R1被蚀刻的量。在一个例子中,将第1序列的执行时间长度设定得短于第2序列的执行时间长度。在该例子中,能够将第1序列中的工序ST11的执行时间长度、工序ST12的执行时间长度、以及工序ST13的执行时间长度之比设定为与第2序列中的工序ST11的执行时间长度、工序ST12的执行时间长度、以及工序ST13的执行时间长度之比相同。例如,在第1序列中,工序ST11的执行时间长度是自2秒~5秒的范围内的时间长度中选择的,工序ST12的执行时间长度是2两秒~5秒的范围内的时间长度中选择的,工序ST13的执行时间长度是自5秒~10秒的范围内的时间长度中选择的。另外,在第2序列中,工序ST11的执行时间长度是自2秒~10秒的范围内的时间长度中选择的,工序ST12的执行时间长度是自2秒~10秒的范围内的时间长度中选择的,工序ST13的执行时间长度是自5秒~20秒的范围内的时间长度中选择的。
在工序ST11中生成的碳氟化合物的活性种堆积在第2区域R2上而保护该第2区域R2,但在对第1区域R1进行蚀刻而使第2区域R2暴露时,该碳氟化合物的活性种能够对第2区域R2进行蚀刻。因此,在一实施方式中,在第2区域R2暴露的期间内执行第1序列。由此,能够抑制蚀刻量并在晶圆W上形堆积物DP,从而能够利用该堆积物DP来保护第2区域R2。然后,执行蚀刻量较多的第2序列。因而,采用该实施方式,能够在抑制第2区域R2被削去的同时对第1区域R1进行蚀刻。
另外,也可以是,在执行第2序列之后执行的序列SQ(以下,称作“第3序列”)的工序ST13中,将高频偏置电力设定为大于在第1序列和第2序列的工序ST13中利用的高频偏置电力。例如,在第1序列和第2序列的工序ST13中,将高频偏置电力设定为20W~100W的电力,在第3序列的工序ST13中,将高频偏置电力设定为100W~300W的电力。此外,在一个例子的第3序列中,工序ST11的执行时间长度是自2秒~10秒的范围内的时间长度中选择的,工序ST12的执行时间长度是自2秒~10秒的范围内的时间长度中选择的,工序ST13的执行时间长度是自5秒~15秒的范围内的时间长度中选择的。
如图14所示,在执行第1序列和第2序列之后,晶圆W上的堆积物DP的量变得相当多。当堆积物DP的量变多时,开口MO的宽度、上部开口UO的宽度、以及下部开口LO的宽度会因堆积物DP而变窄。由此,可能产生使到达下部开口LO的深部的离子的通量不足的情况。然而,由于在第3序列的工序ST13中利用较大的高频偏置电力,因此能够提高被向晶圆W吸引的离子的能量。其结果,即使下部开口LO较深,也能够将离子供给至该下部开口LO的深部。
以下,说明另一实施方式的蚀刻方法。图17是表示另一实施方式的蚀刻方法的流程图。图18和图19是表示在执行图17所示的方法的工序ST14之后的被处理体的剖视图。图18表示在对图10所示的晶圆W执行工序ST14之后的、该晶圆的截面的状态,图19表示在对图13所示的晶圆W执行工序ST14之后的、该晶圆的截面的状态。图17所示的方法MT2的序列SQ还包括在执行工序ST13之后执行的工序ST14,在这点上,方法MT2与方法MT不同。该工序ST14是与工序ST12相同的工序。作为工序ST14的处理中的条件,能够采用与工序ST12的处理有关的所述条件。
如上所述,在工序ST13中,离子被向晶圆W吸引。由此,自晶圆W放出构成堆积物DP的物质,该物质再次附着在晶圆W上,从而如图10和图13所示那样形成堆积物DP而使开口MO和下部开口LO的宽度变窄。根据情况的不同,该堆积物DP有时还会使开口MO和下部开口LO闭塞。在方法MT2中,通过执行工序ST14,与工序ST12同样地,使图10和图13所示的晶圆W暴露在氧的活性种中。由此,如图18和图19所示,能够减少使开口MO和下部开口LO的宽度变窄的堆积物DP(参照图10和图13),从而能够更可靠地防止开口MO和下部开口LO被闭塞。
以上,说明了各种实施方式,但本发明并不限定于所述实施方式,而能够构成各种变形形态。例如,在实施方法MT的过程中,向上部电极30供给等离子体生成用的高频电力,但也可以向下部电极LE供给该高频电力。另外,在实施方法MT时,能够使用等离子体处理装置10以外的等离子体处理装置。具体而言,能够使用如电感耦合型等离子体处理装置或用于利用微波这样的表面波来生成等离子体的等离子体处理装置那样的任意的等离子体处理装置来实施方法MT。
另外,也可以改变方法MT的序列SQ中的工序ST11、工序ST12、以及工序ST13的执行顺序。例如,在方法MT的序列SQ中,也可以在执行工序ST13之后执行工序ST12。
附图标记说明
10、等离子体处理装置;12、处理容器;30、上部电极;PD、载置台;LE、下部电极;ESC、静电卡盘;40、气体源组;42、阀组;44、流量控制器组;50、排气装置;62、第1高频电源;64、第2高频电源;Cnt、控制部;W、晶圆;R1、第1区域;R2、第2区域;OL、有机膜;AL、防反射膜;MK、掩模;DP、堆积物。

Claims (4)

1.一种蚀刻方法,其通过针对被处理体进行的等离子体处理来相对于由氮化硅构成的第2区域而选择性地对由氧化硅构成的第1区域进行蚀刻,其中,
所述被处理体具有划分出凹部的所述第2区域、以将该凹部填埋且覆盖所述第2区域的方式设置的所述第1区域、以及设置在所述第1区域上的掩模,
该蚀刻方法包括以下工序:
第1工序,在该第1工序中,在容纳有所述被处理体的处理容器内生成含有碳氟化合物气体的处理气体的等离子体,从而在所述被处理体上形成含有碳氟化合物的堆积物;
第2工序,在该第2工序中,在容纳有所述被处理体的处理容器内生成含有含氧气体和非活性气体的处理气体的等离子体;以及
第3工序,在该第3工序中,利用所述堆积物所含有的碳氟化合物的自由基来对所述第1区域进行蚀刻,
重复执行包含所述第1工序、所述第2工序、以及所述第3工序的序列。
2.根据权利要求1所述的蚀刻方法,其中,
所述掩模由有机材料构成,
在所述掩模上设有含硅的防反射膜,
该蚀刻方法还包括以下工序:
第4工序,在该第4工序中,在所述处理容器内生成含有碳氟化合物气体的处理气体的等离子体,对所述第1区域进行蚀刻直至使所述第2区域即将暴露为止;以及
第5工序,在该第5工序中,在所述处理容器内生成含有含氧气体的处理气体的等离子体,
所述序列是在执行所述第4工序和所述第5工序之后执行的。
3.根据权利要求1或2所述的蚀刻方法,其中,
一次的所述第2工序执行两秒以上,且在所述第2工序中以1nm/秒以下的速度对所述堆积物进行蚀刻。
4.根据权利要求1至3中任一项所述的蚀刻方法,其中,
在所述序列中,在所述第1工序与所述第3工序之间执行所述第2工序,
所述序列还包括另一工序,在该另一工序中,在容纳有所述被处理体的处理容器内生成含有含氧气体和非活性气体的处理气体的等离子体。
CN201610018014.5A 2015-01-16 2016-01-12 蚀刻方法 Active CN105810579B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2015006775 2015-01-16
JP2015-006775 2015-01-16
JP2015034212A JP2016136606A (ja) 2015-01-16 2015-02-24 エッチング方法
JP2015-034212 2015-02-24

Publications (2)

Publication Number Publication Date
CN105810579A true CN105810579A (zh) 2016-07-27
CN105810579B CN105810579B (zh) 2019-12-06

Family

ID=55129740

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610018014.5A Active CN105810579B (zh) 2015-01-16 2016-01-12 蚀刻方法

Country Status (3)

Country Link
US (1) US9633864B2 (zh)
EP (1) EP3046137A1 (zh)
CN (1) CN105810579B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016157793A (ja) 2015-02-24 2016-09-01 東京エレクトロン株式会社 エッチング方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5503901A (en) * 1993-06-30 1996-04-02 Kabushiki Kaisha Toshiba Surface treatment method and surface treatment apparatus
TW533502B (en) * 2000-07-03 2003-05-21 Hitachi Ltd Manufacturing method of semiconductor integrated circuit device
TW200401049A (en) * 1998-11-16 2004-01-16 Applied Materials Inc An oxide etching process for etching an oxide layer over a nitride layer
US20050048789A1 (en) * 2003-09-03 2005-03-03 Merry Walter R. Method for plasma etching a dielectric layer
CN101465293A (zh) * 2008-12-31 2009-06-24 中微半导体设备(上海)有限公司 等离子体刻蚀电介质层的方法
CN101606231A (zh) * 2007-02-05 2009-12-16 朗姆研究公司 超高纵横比电介质刻蚀

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970376A (en) * 1997-12-29 1999-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Post via etch plasma treatment method for forming with attenuated lateral etching a residue free via through a silsesquioxane spin-on-glass (SOG) dielectric layer
JP2000307001A (ja) 1999-04-22 2000-11-02 Sony Corp 半導体装置の製造方法
US7708859B2 (en) 2004-04-30 2010-05-04 Lam Research Corporation Gas distribution system having fast gas switching capabilities
US9059250B2 (en) * 2012-02-17 2015-06-16 International Business Machines Corporation Lateral-dimension-reducing metallic hard mask etch
JP6140575B2 (ja) * 2013-08-26 2017-05-31 東京エレクトロン株式会社 半導体装置の製造方法
JP6267953B2 (ja) * 2013-12-19 2018-01-24 東京エレクトロン株式会社 半導体装置の製造方法
JP6396699B2 (ja) * 2014-02-24 2018-09-26 東京エレクトロン株式会社 エッチング方法
JP6230954B2 (ja) * 2014-05-09 2017-11-15 東京エレクトロン株式会社 エッチング方法
JP6235981B2 (ja) * 2014-07-01 2017-11-22 東京エレクトロン株式会社 被処理体を処理する方法
JP6315809B2 (ja) * 2014-08-28 2018-04-25 東京エレクトロン株式会社 エッチング方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5503901A (en) * 1993-06-30 1996-04-02 Kabushiki Kaisha Toshiba Surface treatment method and surface treatment apparatus
TW200401049A (en) * 1998-11-16 2004-01-16 Applied Materials Inc An oxide etching process for etching an oxide layer over a nitride layer
TW533502B (en) * 2000-07-03 2003-05-21 Hitachi Ltd Manufacturing method of semiconductor integrated circuit device
US20050048789A1 (en) * 2003-09-03 2005-03-03 Merry Walter R. Method for plasma etching a dielectric layer
CN101606231A (zh) * 2007-02-05 2009-12-16 朗姆研究公司 超高纵横比电介质刻蚀
CN101465293A (zh) * 2008-12-31 2009-06-24 中微半导体设备(上海)有限公司 等离子体刻蚀电介质层的方法

Also Published As

Publication number Publication date
US9633864B2 (en) 2017-04-25
CN105810579B (zh) 2019-12-06
US20160211149A1 (en) 2016-07-21
EP3046137A1 (en) 2016-07-20

Similar Documents

Publication Publication Date Title
US20220051904A1 (en) Etching method
CN104867827A (zh) 蚀刻方法
JP6382055B2 (ja) 被処理体を処理する方法
CN107078050A (zh) 蚀刻方法
JP2016048771A (ja) エッチング方法
KR102513051B1 (ko) 에칭 방법
TWI713109B (zh) 蝕刻方法(一)
TWI694531B (zh) 蝕刻方法
US11264246B2 (en) Plasma etching method for selectively etching silicon oxide with respect to silicon nitride
US9263239B1 (en) Etching method of multilayered film
US10192750B2 (en) Plasma processing method
TWI722187B (zh) 蝕刻方法
JP2017011127A (ja) エッチング方法
CN106067417A (zh) 蚀刻有机膜的方法
TWI766866B (zh) 蝕刻方法
JP2017011167A (ja) エッチング方法
CN105810581A (zh) 蚀刻方法
CN105810579A (zh) 蚀刻方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant