JPH06260483A - 微細配線の形成方法及び微細トランジスタの製法 - Google Patents
微細配線の形成方法及び微細トランジスタの製法Info
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- JPH06260483A JPH06260483A JP4696293A JP4696293A JPH06260483A JP H06260483 A JPH06260483 A JP H06260483A JP 4696293 A JP4696293 A JP 4696293A JP 4696293 A JP4696293 A JP 4696293A JP H06260483 A JPH06260483 A JP H06260483A
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- Japan
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- film
- forming
- amorphous silicon
- gate electrode
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】０．１μｍ以下の微細なゲート電極等の微細配
線の形成方法及びその微細配線を有する微細トランジス
タの製法を提供する。 【構成】半導体基板上に絶縁層を介して不純物元素を含
有する非晶質シリコンを堆積した後、パターニングする
ことによって不純物元素を含有する非晶質シリコン膜を
形成する工程と、上記非晶質シリコン膜の表面を熱酸化
することによって所要の厚さの酸化膜を形成する工程を
有する。
線の形成方法及びその微細配線を有する微細トランジス
タの製法を提供する。 【構成】半導体基板上に絶縁層を介して不純物元素を含
有する非晶質シリコンを堆積した後、パターニングする
ことによって不純物元素を含有する非晶質シリコン膜を
形成する工程と、上記非晶質シリコン膜の表面を熱酸化
することによって所要の厚さの酸化膜を形成する工程を
有する。
Description
【０００１】
【産業上の利用分野】本発明は微細配線の形成方法に係
り、特に、ゲート電極等の微細配線を有する微細トラン
ジスタの製法に関するものである。
り、特に、ゲート電極等の微細配線を有する微細トラン
ジスタの製法に関するものである。
【０００２】
【従来の技術】ＭＯＳ ＩＣ，あるいは半導体メモリ等
の各種半導体装置においては、ゲート電極を有する複数
の半導体素子が同一半導体基板上に形成されている。ゲ
ート電極は、通常フォトリソグラフィー技術によって形
成されている。半導体装置の高集積化が進むに伴って、
各素子の寸法が小型化され、素子と素子との間隔も微細
化し、現在ではデザインルールとして０．３５μｍルー
ルが適用されつつある。従って、微細なゲート電極を形
成するために、フォトリソグラフィー技術におけるパタ
ーニング後の解像度もこのような半導体素子の微細化に
対応させる必要がある。そのために、リソグラフィー法
で用いる光源もパターンの最小寸法より短波長のものが
使用されている。
の各種半導体装置においては、ゲート電極を有する複数
の半導体素子が同一半導体基板上に形成されている。ゲ
ート電極は、通常フォトリソグラフィー技術によって形
成されている。半導体装置の高集積化が進むに伴って、
各素子の寸法が小型化され、素子と素子との間隔も微細
化し、現在ではデザインルールとして０．３５μｍルー
ルが適用されつつある。従って、微細なゲート電極を形
成するために、フォトリソグラフィー技術におけるパタ
ーニング後の解像度もこのような半導体素子の微細化に
対応させる必要がある。そのために、リソグラフィー法
で用いる光源もパターンの最小寸法より短波長のものが
使用されている。
【０００３】一般にフォトリソグラフィー技術において
は、フォトマスクを用いてパターンを形成するが、上記
のように形成すべきパターン寸法が小さくなるとフォト
マスクを露光する光源の波長も短くなり、その結果、光
の波動的性質が顕著に現われる。そのため、光の回折や
定在波効果と呼ばれる光の干渉によってフォトマスクに
形成されたマスクパターンの形状通りには半導体基板上
にパターンが形成できない。
は、フォトマスクを用いてパターンを形成するが、上記
のように形成すべきパターン寸法が小さくなるとフォト
マスクを露光する光源の波長も短くなり、その結果、光
の波動的性質が顕著に現われる。そのため、光の回折や
定在波効果と呼ばれる光の干渉によってフォトマスクに
形成されたマスクパターンの形状通りには半導体基板上
にパターンが形成できない。
【０００４】その問題を解決する一つの方法として位相
シフト法がある。この位相シフト法において用いられる
フォトマスクにはマスクパターンの近傍に透過光の位相
を変化させる位相シフターと呼ばれるパターンが形成さ
れている。そして、この位相シフターを透過した光は、
フィルターによって透過した光の位相より１８０度遅れ
るように構成されている。その結果、マスクパターンを
透過した光と位相シフターを透過した光とが干渉するこ
とによって、所定のマスクパターン通りの微細なパター
ンを半導体基板上に形成することができる。
シフト法がある。この位相シフト法において用いられる
フォトマスクにはマスクパターンの近傍に透過光の位相
を変化させる位相シフターと呼ばれるパターンが形成さ
れている。そして、この位相シフターを透過した光は、
フィルターによって透過した光の位相より１８０度遅れ
るように構成されている。その結果、マスクパターンを
透過した光と位相シフターを透過した光とが干渉するこ
とによって、所定のマスクパターン通りの微細なパター
ンを半導体基板上に形成することができる。
【０００５】
【発明が解決しようとする課題】フォトマスクを製作す
る際、十分なコンピュータシミュレーションを実施しな
ければ目的とするマスクパターン及び位相シフターを形
成することができない。従ってフォトマスクの作製コス
トが高くなり、しかも作製時間が長くなるという問題が
ある。また、マスクパターンの他に位相シフターを形成
しなければならないので、フォトマスクの作製工程が複
雑となる。
る際、十分なコンピュータシミュレーションを実施しな
ければ目的とするマスクパターン及び位相シフターを形
成することができない。従ってフォトマスクの作製コス
トが高くなり、しかも作製時間が長くなるという問題が
ある。また、マスクパターンの他に位相シフターを形成
しなければならないので、フォトマスクの作製工程が複
雑となる。
【０００６】また、半導体基板上あるいは半導体素子上
に形成すべきパターンの形状によっては、位相シフター
が形成できない場合があり、更にマスクパターンに対す
る位相シフターの大きさを最適化できない場合もある。
に形成すべきパターンの形状によっては、位相シフター
が形成できない場合があり、更にマスクパターンに対す
る位相シフターの大きさを最適化できない場合もある。
【０００７】一方、微細なパターン形成のための他の方
法としてＸ線を用いたＸ線リソグラフィー法が提案され
ているが、Ｘ線を収束させるレンズ材料や感光材料など
が未開発であり、大規模なＸ線源の設備が必要なため、
コストがかかり過ぎるなどの問題がある。他に、電子ビ
ーム描画による電子線リソグラフィー法があるが、数百
万以上の微細パターンを直接感光材料へ描画するのは非
常に時間がかかるため、スループットが悪いという問題
がある。
法としてＸ線を用いたＸ線リソグラフィー法が提案され
ているが、Ｘ線を収束させるレンズ材料や感光材料など
が未開発であり、大規模なＸ線源の設備が必要なため、
コストがかかり過ぎるなどの問題がある。他に、電子ビ
ーム描画による電子線リソグラフィー法があるが、数百
万以上の微細パターンを直接感光材料へ描画するのは非
常に時間がかかるため、スループットが悪いという問題
がある。
【０００８】そこで本発明は上記課題を考慮して、０．
１μｍ以下の微細ゲート電極等の微細配線の形成方法及
びその微細配線を有する微細トランジスタの製法を提供
することを目的とする。
１μｍ以下の微細ゲート電極等の微細配線の形成方法及
びその微細配線を有する微細トランジスタの製法を提供
することを目的とする。
【０００９】
【課題を解決するための手段】上記課題は本発明によれ
ば、半導体基板上に絶縁層を介して不純物元素を含有す
る非晶質シリコンを堆積した後、パターニングすること
によって不純物元素を含有する非晶質シリコン膜を形成
する工程と、前記非晶質シリコン膜の表面を熱酸化する
ことによって所要の厚さの酸化膜を形成する工程を有す
ることを特徴とする微細配線の形成方法によって解決さ
れる。
ば、半導体基板上に絶縁層を介して不純物元素を含有す
る非晶質シリコンを堆積した後、パターニングすること
によって不純物元素を含有する非晶質シリコン膜を形成
する工程と、前記非晶質シリコン膜の表面を熱酸化する
ことによって所要の厚さの酸化膜を形成する工程を有す
ることを特徴とする微細配線の形成方法によって解決さ
れる。
【００１０】更に、上記課題は本発明によれば半導体基
板上に、ゲート絶縁層を介して不純物元素を含有する非
晶質シリコンゲート電極を形成する工程と、前記非晶質
シリコンゲート電極の表面を熱酸化することによって所
要の厚さの酸化膜を形成する工程と、前記酸化膜を除去
する工程と、前記酸化膜が除去された前記非晶質シリコ
ンゲート電極をマスクとして前記半導体基板に低濃度ド
レイン領域を形成する不純物イオン注入工程を有するこ
とを特徴とする微細トランジスタの製法によって解決さ
れる。
板上に、ゲート絶縁層を介して不純物元素を含有する非
晶質シリコンゲート電極を形成する工程と、前記非晶質
シリコンゲート電極の表面を熱酸化することによって所
要の厚さの酸化膜を形成する工程と、前記酸化膜を除去
する工程と、前記酸化膜が除去された前記非晶質シリコ
ンゲート電極をマスクとして前記半導体基板に低濃度ド
レイン領域を形成する不純物イオン注入工程を有するこ
とを特徴とする微細トランジスタの製法によって解決さ
れる。
【００１１】
【作用】本発明によれば、図１（ｃ）に示すように、ゲ
ート電極５ａを従来のパターニングにより例えば幅Ｌ0
を０．３μｍ程度に形成し、これを熱酸化することによ
ってゲート電極の実効長を短く、すなわち微細化でき
る。酸化はアモルファスＳｉ内に進行するからである。
なお熱酸化は酸素供給量、反応温度、時間等を適宜制御
することによって生成酸化膜厚が制御できる。従ってこ
の酸化を所要の厚さに設定すれば０．１μｍ以下の微細
な配線（ゲート電極）を得、更にソース，ドレイン領域
等の工程を経ることによって微細ＭＯＳＦＥＴは勿論の
こと、ＬＤＤ（低濃度ドレイン）ＭＯＳＦＥＴ等の微細
トランジスタも容易に実現することができる。
ート電極５ａを従来のパターニングにより例えば幅Ｌ0
を０．３μｍ程度に形成し、これを熱酸化することによ
ってゲート電極の実効長を短く、すなわち微細化でき
る。酸化はアモルファスＳｉ内に進行するからである。
なお熱酸化は酸素供給量、反応温度、時間等を適宜制御
することによって生成酸化膜厚が制御できる。従ってこ
の酸化を所要の厚さに設定すれば０．１μｍ以下の微細
な配線（ゲート電極）を得、更にソース，ドレイン領域
等の工程を経ることによって微細ＭＯＳＦＥＴは勿論の
こと、ＬＤＤ（低濃度ドレイン）ＭＯＳＦＥＴ等の微細
トランジスタも容易に実現することができる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１３】図１及び図２は本発明に係る微細配線及び
微細トランジスタの製法の一実施例を説明するための工
程断面図である。
微細トランジスタの製法の一実施例を説明するための工
程断面図である。
【００１４】まず図１（ａ）に示すように、半導体基板
としてのシリコン（Ｓｉ）基板１の素子形成部以外のフ
ィールド部（素子分離領域）に厚い酸化膜、いわゆるＬ
ＯＣＯＳ酸化膜２を形成する。そしてＭＯＳトランジス
タの形成部に熱酸化膜によって薄いＳｉＯ2からなるゲ
ート絶縁膜３を形成する。
としてのシリコン（Ｓｉ）基板１の素子形成部以外のフ
ィールド部（素子分離領域）に厚い酸化膜、いわゆるＬ
ＯＣＯＳ酸化膜２を形成する。そしてＭＯＳトランジス
タの形成部に熱酸化膜によって薄いＳｉＯ2からなるゲ
ート絶縁膜３を形成する。
【００１５】次に、図１（ｂ）に示すように全面にＣＶ
Ｄ（化学的気相成長）法によってリン等の不純物を含有
したドープドアモルファスシリコン（非晶質Ｓｉ）膜５
を堆積し、その後パターンにより幅Ｌ0が０．３μｍの
ゲート電極５ａを形成する（図１（ｃ））。この工程で
のパターンはリソグラフィー技術の限界によりラフでよ
く、Ｌ0が０．５μｍ程度でも可能である。
Ｄ（化学的気相成長）法によってリン等の不純物を含有
したドープドアモルファスシリコン（非晶質Ｓｉ）膜５
を堆積し、その後パターンにより幅Ｌ0が０．３μｍの
ゲート電極５ａを形成する（図１（ｃ））。この工程で
のパターンはリソグラフィー技術の限界によりラフでよ
く、Ｌ0が０．５μｍ程度でも可能である。
【００１６】次に図２（ａ）に示すように、水蒸気と酸
素雰囲気中でゲート電極を酸化し酸化膜６を形成する。
この酸化工程は前述のように、水蒸気・酸素雰囲気で行
われるのが、酸化反応が安定して制御し易いために好ま
しく、熱処理条件は温度９５０度、６０〜９０分あるい
は８５０度、６０〜１２０分程度で良い。またゲート電
極をドープドアモルファス膜で堆積することが平坦なゲ
ート形状を得るためである。この酸化工程によって表面
から０．１μｍの厚さのアモルファスＳｉ部位が酸化さ
れて実効的ゲート長Ｌ1が０．１μｍ以下のゲート電極
５ｂが形成される。
素雰囲気中でゲート電極を酸化し酸化膜６を形成する。
この酸化工程は前述のように、水蒸気・酸素雰囲気で行
われるのが、酸化反応が安定して制御し易いために好ま
しく、熱処理条件は温度９５０度、６０〜９０分あるい
は８５０度、６０〜１２０分程度で良い。またゲート電
極をドープドアモルファス膜で堆積することが平坦なゲ
ート形状を得るためである。この酸化工程によって表面
から０．１μｍの厚さのアモルファスＳｉ部位が酸化さ
れて実効的ゲート長Ｌ1が０．１μｍ以下のゲート電極
５ｂが形成される。
【００１７】次に、図２（ｂ）に示すように、酸化膜６
が形成されたゲート電極５ｂをマスクとしてイオン注入
により高濃度すなわち低比抵抗のソース領域およびドレ
イン領域（ｎ+又はＰ+）を形成する。この時酸化によっ
て形成された酸化膜６は実際上その厚さがアモルファス
Ｓｉの厚さの外側にも膨出するので、この時のマスクの
幅は、初期の幅Ｌ0より大きくなる。ソース領域、ドレ
イン領域を形成した後、活性化アニールを施し、以下従
来の半導体装置の作製法により、微細なＭＯＳＦＥＴを
実現することができる。
が形成されたゲート電極５ｂをマスクとしてイオン注入
により高濃度すなわち低比抵抗のソース領域およびドレ
イン領域（ｎ+又はＰ+）を形成する。この時酸化によっ
て形成された酸化膜６は実際上その厚さがアモルファス
Ｓｉの厚さの外側にも膨出するので、この時のマスクの
幅は、初期の幅Ｌ0より大きくなる。ソース領域、ドレ
イン領域を形成した後、活性化アニールを施し、以下従
来の半導体装置の作製法により、微細なＭＯＳＦＥＴを
実現することができる。
【００１８】なお上記工程において、ソース領域とドレ
イン領域を形成した後、図２（ｃ）に示すように、酸化
膜６をエッチング除去し、微細なゲート電極５ｂをマス
クとしてイオン注入によって低濃度のソース領域及びド
レイン領域（ｎ-又はＰ-）を形成する。すなわちＬＤＤ
（Lightly Doped Drain）工程を経た後、従来の半導体
装置の作製法により微細な低濃度ドレインＭＯＳＦＥＴ
を実現することができる。
イン領域を形成した後、図２（ｃ）に示すように、酸化
膜６をエッチング除去し、微細なゲート電極５ｂをマス
クとしてイオン注入によって低濃度のソース領域及びド
レイン領域（ｎ-又はＰ-）を形成する。すなわちＬＤＤ
（Lightly Doped Drain）工程を経た後、従来の半導体
装置の作製法により微細な低濃度ドレインＭＯＳＦＥＴ
を実現することができる。
【００１９】前記実施例においてはゲート電極につき説
明したが、局所的な配線領域に不純物をドープした非晶
質シリコン膜を微細化するとき同様の手法を用いて好適
である。
明したが、局所的な配線領域に不純物をドープした非晶
質シリコン膜を微細化するとき同様の手法を用いて好適
である。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
従来のデザインルールより寸法の大きな光学マスクを用
いた従来のパターニング法を用いても線幅０．１μｍ以
下の微細配線及びその配線をゲート電極とする微細なト
ランジスタを得ることができる。
従来のデザインルールより寸法の大きな光学マスクを用
いた従来のパターニング法を用いても線幅０．１μｍ以
下の微細配線及びその配線をゲート電極とする微細なト
ランジスタを得ることができる。
【図１】本発明に係る微細配線及び微細トランジスタの
製法を説明するための工程断面図（I）である。
製法を説明するための工程断面図（I）である。
【図２】本発明に係る微細配線及び微細トランジスタの
製法を説明するための工程断面図（II）である。
製法を説明するための工程断面図（II）である。
１ シリコン（Ｓｉ）基板 ２ ＬＯＣＯＳ酸化膜（素子分離領域） ３ ゲート絶縁膜 ５ 非晶質アモルファスシリコン膜（不純物ドープ） ５ａ ゲート電極 ５ｂ 微細ゲート電極 ６ 酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9054−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｇ
Claims (3)
- 【請求項１】 半導体基板上に絶縁層を介して不純物元
素を含有する非晶質シリコンを堆積した後、パターニン
グすることによって不純物元素を含有する非晶質シリコ
ン膜を形成する工程と、 前記非晶質シリコン膜の表面を熱酸化することによって
所要の厚さの酸化膜を形成する工程を有することを特徴
とする微細配線の形成方法。 - 【請求項２】 前記熱酸化を水蒸気・酸化雰囲気中で行
うことを特徴とする請求項１記載の微細配線の形成方
法。 - 【請求項３】 半導体基板上に、ゲート絶縁層を介して
不純物元素を含有する非晶質シリコンゲート電極を形成
する工程と、 前記非晶質シリコンゲート電極の表面を熱酸化すること
によって所要の厚さの酸化膜を形成する工程と、 前記酸化膜を除去する工程と、 前記酸化膜が除去された前記非晶質シリコンゲート電極
をマスクとして前記半導体基板に低濃度ドレイン領域を
形成する不純物イオン注入工程を有することを特徴とす
る微細トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4696293A JPH06260483A (ja) | 1993-03-08 | 1993-03-08 | 微細配線の形成方法及び微細トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4696293A JPH06260483A (ja) | 1993-03-08 | 1993-03-08 | 微細配線の形成方法及び微細トランジスタの製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260483A true JPH06260483A (ja) | 1994-09-16 |
Family
ID=12761909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4696293A Pending JPH06260483A (ja) | 1993-03-08 | 1993-03-08 | 微細配線の形成方法及び微細トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260483A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019400A (ja) * | 2005-07-11 | 2007-01-25 | Renesas Technology Corp | Ｍｏｓ構造を有する半導体装置およびその製造方法 |
| JP2011102200A (ja) * | 2009-11-10 | 2011-05-26 | M Hikari Energy Kaihatsu Kenkyusho:Kk | 透明光酸化層薄膜形成方法 |
-
1993
- 1993-03-08 JP JP4696293A patent/JPH06260483A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019400A (ja) * | 2005-07-11 | 2007-01-25 | Renesas Technology Corp | Ｍｏｓ構造を有する半導体装置およびその製造方法 |
| JP2011102200A (ja) * | 2009-11-10 | 2011-05-26 | M Hikari Energy Kaihatsu Kenkyusho:Kk | 透明光酸化層薄膜形成方法 |
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