JPH06196691A - ゲート電極の形成方法及びゲート電極 - Google Patents
ゲート電極の形成方法及びゲート電極Info
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- JPH06196691A JPH06196691A JP4356561A JP35656192A JPH06196691A JP H06196691 A JPH06196691 A JP H06196691A JP 4356561 A JP4356561 A JP 4356561A JP 35656192 A JP35656192 A JP 35656192A JP H06196691 A JPH06196691 A JP H06196691A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【目的】通常のフォトリソグラフィ技術を用いた微細な
ゲート電極の形成方法及び微細なゲート電極を提供す
る。 【構成】ゲート電極の形成方法は、（イ）半導体基板１
０上に開口部形成層１４を形成した後、半導体基板のゲ
ート電極形成予定領域の上に位置する開口部形成層に開
口部１８を形成し、（ロ）開口部の側壁にサイドスペー
サ２２を形成して、開口部の底部に位置する半導体基板
の一部分をサイドスペーサによって被覆し、（ハ）開口
部内にゲート電極材料２８，３０を埋め込み、ゲート電
極部分２６を形成し、（ニ）開口部形成層１４を除去す
る各工程から成る。ゲート電極は、ゲート電極材料２
８，３０から成るゲート電極部分２６と、ゲート電極部
分の側壁に形成されたサイドスペーサ２２から成り、ゲ
ート電極部分の上部の水平方向断面の大きさがゲート電
極部分の下部の水平方向断面の大きさよりも大きい。
ゲート電極の形成方法及び微細なゲート電極を提供す
る。 【構成】ゲート電極の形成方法は、（イ）半導体基板１
０上に開口部形成層１４を形成した後、半導体基板のゲ
ート電極形成予定領域の上に位置する開口部形成層に開
口部１８を形成し、（ロ）開口部の側壁にサイドスペー
サ２２を形成して、開口部の底部に位置する半導体基板
の一部分をサイドスペーサによって被覆し、（ハ）開口
部内にゲート電極材料２８，３０を埋め込み、ゲート電
極部分２６を形成し、（ニ）開口部形成層１４を除去す
る各工程から成る。ゲート電極は、ゲート電極材料２
８，３０から成るゲート電極部分２６と、ゲート電極部
分の側壁に形成されたサイドスペーサ２２から成り、ゲ
ート電極部分の上部の水平方向断面の大きさがゲート電
極部分の下部の水平方向断面の大きさよりも大きい。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に形成さ
れたゲート電極及びその形成方法に関する。
れたゲート電極及びその形成方法に関する。
【０００２】
【従来の技術】各種半導体装置においては、ゲート電極
を有する複数の半導体素子が同一半導体基板上に形成さ
れている。ゲート電極は、通常フォトリソグラフィ技術
によって形成される。半導体装置の集積化が進むに従
い、各半導体素子の寸法が小さくなるに従い、ゲート電
極の寸法も小さくなっており、現状では、デザインルー
ルとして０．３５μｍルールが適用されつつある。従っ
て、微細なゲート電極を形成するためのフォトリソグラ
フィ技術におけるパターン解像度を、このような半導体
素子の微細化に対応させる必要がある。そのために、フ
ォトリソグラフィ技術において、半導体基板上あるいは
半導体素子上に形成すべきパターンの最小寸法より短波
長の光源が用いられている。
を有する複数の半導体素子が同一半導体基板上に形成さ
れている。ゲート電極は、通常フォトリソグラフィ技術
によって形成される。半導体装置の集積化が進むに従
い、各半導体素子の寸法が小さくなるに従い、ゲート電
極の寸法も小さくなっており、現状では、デザインルー
ルとして０．３５μｍルールが適用されつつある。従っ
て、微細なゲート電極を形成するためのフォトリソグラ
フィ技術におけるパターン解像度を、このような半導体
素子の微細化に対応させる必要がある。そのために、フ
ォトリソグラフィ技術において、半導体基板上あるいは
半導体素子上に形成すべきパターンの最小寸法より短波
長の光源が用いられている。
【０００３】一般に、フォトリソグラフィ技術において
は、フォトマスクを用いてパターンの形成を行う。とこ
ろが、半導体基板上あるいは半導体素子上に形成すべき
パターンの寸法が小さくなる結果、使用される光源の波
長が短くなるに従い、光の波動的性質が顕著に現れる。
そのため、光の回折や定在波効果と呼ばれる光の干渉に
よって、フォトマスクに形成されたマスクパターンの形
状どうりには半導体基板上あるいは半導体素子上にパタ
ーンが形成されないという問題を生じる。
は、フォトマスクを用いてパターンの形成を行う。とこ
ろが、半導体基板上あるいは半導体素子上に形成すべき
パターンの寸法が小さくなる結果、使用される光源の波
長が短くなるに従い、光の波動的性質が顕著に現れる。
そのため、光の回折や定在波効果と呼ばれる光の干渉に
よって、フォトマスクに形成されたマスクパターンの形
状どうりには半導体基板上あるいは半導体素子上にパタ
ーンが形成されないという問題を生じる。
【０００４】この問題を解決する一手段に位相シフト法
がある。この位相シフト法にて用いられるフォトマスク
には、マスクパターンの近傍に透過光の位相を変化させ
る位相シフターと呼ばれるパターンが形成されている。
そして、マスクパターンを透過する光と位相シフターを
透過する光とは、例えば１８０度位相がずれるように、
位相シフターが構成されている。マスクパターンを透過
した光と位相シフターを透過した光とが干渉することに
よって、マスクパターンの形状どうりの微細なパターン
を半導体基板上あるいは半導体素子上に形成することが
できるとされている。
がある。この位相シフト法にて用いられるフォトマスク
には、マスクパターンの近傍に透過光の位相を変化させ
る位相シフターと呼ばれるパターンが形成されている。
そして、マスクパターンを透過する光と位相シフターを
透過する光とは、例えば１８０度位相がずれるように、
位相シフターが構成されている。マスクパターンを透過
した光と位相シフターを透過した光とが干渉することに
よって、マスクパターンの形状どうりの微細なパターン
を半導体基板上あるいは半導体素子上に形成することが
できるとされている。
【０００５】
【発明が解決しようとする課題】しかしながら、フォト
マスクの作製時、十分なコンピュータシミュレーション
を実施しなければ、目的とするマスクパターン及び位相
シフターを形成できず、フォトマスクの作製コストが高
く及び作製時間が長いという問題を有する。更に、マス
クパターンの他に位相シフターを形成しなければならな
いので、フォトマスクの作製工程が複雑になる。
マスクの作製時、十分なコンピュータシミュレーション
を実施しなければ、目的とするマスクパターン及び位相
シフターを形成できず、フォトマスクの作製コストが高
く及び作製時間が長いという問題を有する。更に、マス
クパターンの他に位相シフターを形成しなければならな
いので、フォトマスクの作製工程が複雑になる。
【０００６】また、半導体基板上あるいは半導体素子上
に形成すべきパターンの形状によっては、位相シフター
が形成できない場合があり、更には、マスクパターンに
対する位相シフターの大きさを最適化できない場合もあ
る。
に形成すべきパターンの形状によっては、位相シフター
が形成できない場合があり、更には、マスクパターンに
対する位相シフターの大きさを最適化できない場合もあ
る。
【０００７】一方、微細なパターン形成のための別の手
段としてＸ線リソグラフィ技術があるが、Ｘ線を収束さ
せるレンズ材料や感光材料などが未開発である。また、
大規模なＸ線発生装置が必要なためコストがかかり過ぎ
るといった問題がある。
段としてＸ線リソグラフィ技術があるが、Ｘ線を収束さ
せるレンズ材料や感光材料などが未開発である。また、
大規模なＸ線発生装置が必要なためコストがかかり過ぎ
るといった問題がある。
【０００８】微細なパターン形成のための更に別の技術
として電子線描画による電子線リソグラフィ技術がある
が、半導体基板上あるいは半導体素子上に形成された感
光材料上に数百万以上の微細なパターンを直接描画しな
ければならず、描画に長時間を要し、スループットが低
いという問題がある。
として電子線描画による電子線リソグラフィ技術がある
が、半導体基板上あるいは半導体素子上に形成された感
光材料上に数百万以上の微細なパターンを直接描画しな
ければならず、描画に長時間を要し、スループットが低
いという問題がある。
【０００９】以上のように、現状の微細パターン形成技
術には種々の問題があり、現状のフォトリソグラフィ技
術によって微細なゲート電極を形成する方法が望まれて
いる。
術には種々の問題があり、現状のフォトリソグラフィ技
術によって微細なゲート電極を形成する方法が望まれて
いる。
【００１０】従って、本発明の目的は、従来の半導体装
置の製造装置を大きく変えることなく且つ量産に適して
おり、しかも通常のフォトリソグラフィ技術を用いた微
細なゲート電極の形成方法及び微細なゲート電極を提供
することにある。
置の製造装置を大きく変えることなく且つ量産に適して
おり、しかも通常のフォトリソグラフィ技術を用いた微
細なゲート電極の形成方法及び微細なゲート電極を提供
することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のゲート電極の形成方法は、（イ）半導体基
板上に開口部形成層を形成した後、半導体基板のゲート
電極形成予定領域の上に位置する開口部形成層に開口部
を形成する工程と、（ロ）開口部の側壁にサイドスペー
サを形成して、開口部の底部に位置する半導体基板の一
部分をサイドスペーサによって被覆する工程と、（ハ）
開口部内にゲート電極材料を埋め込み、ゲート電極部分
を形成する工程と、（ニ）開口部形成層を除去する工
程、から成ることを特徴とする。
めの本発明のゲート電極の形成方法は、（イ）半導体基
板上に開口部形成層を形成した後、半導体基板のゲート
電極形成予定領域の上に位置する開口部形成層に開口部
を形成する工程と、（ロ）開口部の側壁にサイドスペー
サを形成して、開口部の底部に位置する半導体基板の一
部分をサイドスペーサによって被覆する工程と、（ハ）
開口部内にゲート電極材料を埋め込み、ゲート電極部分
を形成する工程と、（ニ）開口部形成層を除去する工
程、から成ることを特徴とする。
【００１２】本発明のゲート電極の形成方法において
は、開口部形成層及びサイドスペーサを、例えばＬＰ−
ＣＶＤ法によるＳｉＯ2、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、
Ｓｉ3Ｎ4等の各種絶縁材料から構成することができる。
ゲート電極材料はシリコン系材料から成ることが好まし
い。また、前記工程（イ）における開口部形成層への開
口部の形成を、例えば、開口部形成層上にレジスト層を
形成した後、フォトマスクを用いてフォトリソグラフィ
技術によりパターニングされたレジスト層を形成し、次
いで、レジスト層をマスクとして開口部形成層をエッチ
ングすることにより行い、前記工程（ニ）における開口
部形成層の除去を、例えば、レジスト層を形成した後、
前記工程（イ）で用いたフォトマスクとは逆のパターン
を有するフォトマスクを用いてフォトリソグラフィ技術
によりパターニングされたレジスト層を形成し、次い
で、レジスト層をマスクとして開口部形成層をエッチン
グすることにより行うことができる。更には、前記工程
（ロ）と（ハ）の間において、開口部の底部に露出した
半導体基板上にゲート酸化膜を形成してもよい。
は、開口部形成層及びサイドスペーサを、例えばＬＰ−
ＣＶＤ法によるＳｉＯ2、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、
Ｓｉ3Ｎ4等の各種絶縁材料から構成することができる。
ゲート電極材料はシリコン系材料から成ることが好まし
い。また、前記工程（イ）における開口部形成層への開
口部の形成を、例えば、開口部形成層上にレジスト層を
形成した後、フォトマスクを用いてフォトリソグラフィ
技術によりパターニングされたレジスト層を形成し、次
いで、レジスト層をマスクとして開口部形成層をエッチ
ングすることにより行い、前記工程（ニ）における開口
部形成層の除去を、例えば、レジスト層を形成した後、
前記工程（イ）で用いたフォトマスクとは逆のパターン
を有するフォトマスクを用いてフォトリソグラフィ技術
によりパターニングされたレジスト層を形成し、次い
で、レジスト層をマスクとして開口部形成層をエッチン
グすることにより行うことができる。更には、前記工程
（ロ）と（ハ）の間において、開口部の底部に露出した
半導体基板上にゲート酸化膜を形成してもよい。
【００１３】開口部形成層の除去は、異方性エッチング
にて行うことが望ましい。
にて行うことが望ましい。
【００１４】更に、上記の目的を達成するための本発明
のゲート電極は、ゲート電極材料から成るゲート電極部
分と、ゲート電極部分の側壁に形成されたサイドスペー
サから成り、ゲート電極部分の上部の水平方向断面の大
きさが、ゲート電極部分の下部の水平方向断面の大きさ
よりも大きいことを特徴とする。
のゲート電極は、ゲート電極材料から成るゲート電極部
分と、ゲート電極部分の側壁に形成されたサイドスペー
サから成り、ゲート電極部分の上部の水平方向断面の大
きさが、ゲート電極部分の下部の水平方向断面の大きさ
よりも大きいことを特徴とする。
【００１５】本発明のゲート電極においては、ゲート電
極材料はシリコン系材料から成ることが好ましい。ま
た、サイドスペーサは、例えばＬＰ−ＣＶＤ法によるＳ
ｉＯ2、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、Ｓｉ3Ｎ4等の各種
絶縁材料から構成することができる。
極材料はシリコン系材料から成ることが好ましい。ま
た、サイドスペーサは、例えばＬＰ−ＣＶＤ法によるＳ
ｉＯ2、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、Ｓｉ3Ｎ4等の各種
絶縁材料から構成することができる。
【００１６】
【作用】本発明のゲート電極の形成方法においては、従
来のフォトリソグラフィ技術によって開口部を形成す
る。そして、開口部の側壁にサイドスペーサを形成する
ので、ゲート電極材料を埋め込むことにより形成されそ
して実質的にゲート電極として機能するゲート電極部分
の大きさを、開口部の大きさよりも小さくすることがで
きる。即ち、従来のフォトリソグラフィ技術によって、
微細なゲート電極を形成することができる。
来のフォトリソグラフィ技術によって開口部を形成す
る。そして、開口部の側壁にサイドスペーサを形成する
ので、ゲート電極材料を埋め込むことにより形成されそ
して実質的にゲート電極として機能するゲート電極部分
の大きさを、開口部の大きさよりも小さくすることがで
きる。即ち、従来のフォトリソグラフィ技術によって、
微細なゲート電極を形成することができる。
【００１７】
【実施例】以下、図面を参照して、本発明を実施例に基
づき説明する。
づき説明する。
【００１８】先ず、シリコン半導体基板１０上に開口部
形成層１４を形成した後、半導体基板のゲート電極形成
予定領域の上に位置する開口部形成層１４に開口部１８
を形成する。
形成層１４を形成した後、半導体基板のゲート電極形成
予定領域の上に位置する開口部形成層１４に開口部１８
を形成する。
【００１９】そのために、従来の方法によってシリコン
半導体基板１０に素子分離領域１２を形成した後、例え
ばＬＰ−ＣＶＤ法によってＳｉＯ2から成り２００ｎｍ
程度の厚さの開口部形成層１４を全面に堆積させる（図
１の（Ａ）参照）。
半導体基板１０に素子分離領域１２を形成した後、例え
ばＬＰ−ＣＶＤ法によってＳｉＯ2から成り２００ｎｍ
程度の厚さの開口部形成層１４を全面に堆積させる（図
１の（Ａ）参照）。
【００２０】次に、全面にレジスト層を塗布した後、第
１のフォトマスクを用いてフォトリソグラフィ技術によ
って、パターニングされたレジスト層１６を形成する
（図１の（Ｂ）参照）。尚、本実施例においては、ポジ
型レジスト材料を使用し、第１のフォトマスクには、ゲ
ート電極形成予定領域の上方に位置するレジスト層に光
が照射されるようなマスクパターンが形成されている。
尚、ネガ型レジスト材料を使用する場合には、第１のフ
ォトマスクには、ゲート電極形成予定領域以外の領域の
上方に位置するレジスト層に光が照射されるようなマス
クパターンを形成する。形成すべきゲート電極の長さに
相当するレジスト層１６のパターン間隔幅Ｌを、０．５
〜０．３５μｍとすることができる。
１のフォトマスクを用いてフォトリソグラフィ技術によ
って、パターニングされたレジスト層１６を形成する
（図１の（Ｂ）参照）。尚、本実施例においては、ポジ
型レジスト材料を使用し、第１のフォトマスクには、ゲ
ート電極形成予定領域の上方に位置するレジスト層に光
が照射されるようなマスクパターンが形成されている。
尚、ネガ型レジスト材料を使用する場合には、第１のフ
ォトマスクには、ゲート電極形成予定領域以外の領域の
上方に位置するレジスト層に光が照射されるようなマス
クパターンを形成する。形成すべきゲート電極の長さに
相当するレジスト層１６のパターン間隔幅Ｌを、０．５
〜０．３５μｍとすることができる。
【００２１】次いで、従来の気相エッチング技術を用い
て、レジスト層１６をマスクとして開口部形成層１４を
エッチングして開口部１８を形成した後、レジスト層１
６を除去する（図１の（Ｃ）参照）。
て、レジスト層１６をマスクとして開口部形成層１４を
エッチングして開口部１８を形成した後、レジスト層１
６を除去する（図１の（Ｃ）参照）。
【００２２】次に、開口部１８の側壁にサイドスペーサ
２２を形成して、開口部１８の底部に位置する半導体基
板の一部分をサイドスペーサ２２によって被覆する。
２２を形成して、開口部１８の底部に位置する半導体基
板の一部分をサイドスペーサ２２によって被覆する。
【００２３】即ち、先ず、全面に、例えばＬＰ−ＣＶＤ
法によってＳｉＯ2から成り２００ｎｍ程度の厚さのサ
イドスペーサ形成層２０を堆積させる（図１の（Ｄ）参
照）。その後、通常の気相異方性エッチング技術によっ
てサイドスペーサ形成層２０をエッチングし、サイドス
ペーサ形成層からサイドスペーサ２２を形成する（図２
の（Ａ）参照）。開口部１８の底部におけるサイドスペ
ーサ２２の厚さを０．１μｍとした。尚、気相異方性エ
ッチング技術によりサイドスペーサ層２０をエッチング
することによってサイドスペーサ２２を形成したとき、
開口部１８のエッジ部１８Ａ近傍のサイドスペーサ２２
の厚さは、開口部１８の底部におけるサイドスペーサ２
２の厚さよりも薄くなる。サイドスペーサ２２は、エッ
チング時間を調整することによって、所望の厚さに制御
することができる。ここでは、半導体基板１０の表面に
至るまでサイドスペーサ形成層をエッチングするのに要
する時間の１．１倍程度の時間、サイドスペーサ層２０
をエッチングした。こうして、開口部１８の底部に位置
する半導体基板の一部分はサイドスペーサ２２によって
被覆される。
法によってＳｉＯ2から成り２００ｎｍ程度の厚さのサ
イドスペーサ形成層２０を堆積させる（図１の（Ｄ）参
照）。その後、通常の気相異方性エッチング技術によっ
てサイドスペーサ形成層２０をエッチングし、サイドス
ペーサ形成層からサイドスペーサ２２を形成する（図２
の（Ａ）参照）。開口部１８の底部におけるサイドスペ
ーサ２２の厚さを０．１μｍとした。尚、気相異方性エ
ッチング技術によりサイドスペーサ層２０をエッチング
することによってサイドスペーサ２２を形成したとき、
開口部１８のエッジ部１８Ａ近傍のサイドスペーサ２２
の厚さは、開口部１８の底部におけるサイドスペーサ２
２の厚さよりも薄くなる。サイドスペーサ２２は、エッ
チング時間を調整することによって、所望の厚さに制御
することができる。ここでは、半導体基板１０の表面に
至るまでサイドスペーサ形成層をエッチングするのに要
する時間の１．１倍程度の時間、サイドスペーサ層２０
をエッチングした。こうして、開口部１８の底部に位置
する半導体基板の一部分はサイドスペーサ２２によって
被覆される。
【００２４】次いで、開口部１８の底部に露出した半導
体基板の上に熱酸化によってＳｉＯ2から成り厚さ８〜
１０ｎｍのゲート酸化膜２４を形成する。
体基板の上に熱酸化によってＳｉＯ2から成り厚さ８〜
１０ｎｍのゲート酸化膜２４を形成する。
【００２５】その後、開口部１８内にゲート電極材料を
埋め込み、ゲート電極部分２６を形成する。具体的に
は、従来のＬＰ−ＣＶＤ法にて、全面に１００ｎｍ程度
の厚さのリンドープト・アモルファスシリコン層２８を
堆積させ、次いで、全面に１００ｎｍ程度の厚さのタン
グステンシリサイド層３０を堆積させる（図２の（Ｂ）
参照）。本実施例においては、ゲート電極材料は、リン
ドープト・アモルファスシリコン及びタングステンシリ
サイドのシリコン系材料から成る。尚、リンドープト・
アモルファスシリコン中には、リンが１〜２重量％含有
されている。リンドープト・アモルファスシリコンの代
わりに、リンドープト・ポリシリコンや、ボロン又はヒ
素をドーピングしたアモルファスシリコン又はポリシリ
コンを用いることができる。
埋め込み、ゲート電極部分２６を形成する。具体的に
は、従来のＬＰ−ＣＶＤ法にて、全面に１００ｎｍ程度
の厚さのリンドープト・アモルファスシリコン層２８を
堆積させ、次いで、全面に１００ｎｍ程度の厚さのタン
グステンシリサイド層３０を堆積させる（図２の（Ｂ）
参照）。本実施例においては、ゲート電極材料は、リン
ドープト・アモルファスシリコン及びタングステンシリ
サイドのシリコン系材料から成る。尚、リンドープト・
アモルファスシリコン中には、リンが１〜２重量％含有
されている。リンドープト・アモルファスシリコンの代
わりに、リンドープト・ポリシリコンや、ボロン又はヒ
素をドーピングしたアモルファスシリコン又はポリシリ
コンを用いることができる。
【００２６】次に、開口部形成層１４を除去する。即
ち、全面にレジスト層を塗布した後、第２のフォトマス
クを用いてフォトリソグラフィ技術によって、パターニ
ングされたレジスト層３２を形成する（図２の（Ｃ）参
照）。尚、本実施例においては、ポジ型レジスト材料を
使用し、第２のフォトマスクには、ゲート電極形成予定
領域以外の領域の上方に位置するレジスト層に光が照射
されるようなマスクパターンが形成されている。尚、ネ
ガ型レジスト材料を使用した場合、第２のフォトマスク
には、ゲート電極形成予定領域の上方に位置するレジス
ト層に光が照射されるようなマスクパターンが形成され
ている。
ち、全面にレジスト層を塗布した後、第２のフォトマス
クを用いてフォトリソグラフィ技術によって、パターニ
ングされたレジスト層３２を形成する（図２の（Ｃ）参
照）。尚、本実施例においては、ポジ型レジスト材料を
使用し、第２のフォトマスクには、ゲート電極形成予定
領域以外の領域の上方に位置するレジスト層に光が照射
されるようなマスクパターンが形成されている。尚、ネ
ガ型レジスト材料を使用した場合、第２のフォトマスク
には、ゲート電極形成予定領域の上方に位置するレジス
ト層に光が照射されるようなマスクパターンが形成され
ている。
【００２７】次いで、従来の気相エッチング技術を用い
て、レジスト層３２をマスクとしてタングステンシリサ
イド層３０、リンドープト・アモルファスシリコン層２
８及び開口部形成層１４を除去した後、レジスト層３２
を除去する（図２の（Ｄ）参照）。即ち、異方性エッチ
ングにより開口部形成層１４まで、選択的に全面エッチ
ングする。これによって、ゲート電極材料から成るゲー
ト電極部分２６、及びゲート電極部分の側壁に形成され
たサイドスペーサ２２から成るゲート電極が形成され
る。このゲート電極においては、サイドスペーサ２２の
垂直方向断面形状の影響を受ける結果、ゲート電極部分
の上部の水平方向断面の大きさが、ゲート電極部分の下
部の水平方向断面の大きさよりも大きい。
て、レジスト層３２をマスクとしてタングステンシリサ
イド層３０、リンドープト・アモルファスシリコン層２
８及び開口部形成層１４を除去した後、レジスト層３２
を除去する（図２の（Ｄ）参照）。即ち、異方性エッチ
ングにより開口部形成層１４まで、選択的に全面エッチ
ングする。これによって、ゲート電極材料から成るゲー
ト電極部分２６、及びゲート電極部分の側壁に形成され
たサイドスペーサ２２から成るゲート電極が形成され
る。このゲート電極においては、サイドスペーサ２２の
垂直方向断面形状の影響を受ける結果、ゲート電極部分
の上部の水平方向断面の大きさが、ゲート電極部分の下
部の水平方向断面の大きさよりも大きい。
【００２８】形成すべきゲート電極の長さに相当するレ
ジスト層１６のパターン間隔幅Ｌを例えば０．５μｍ又
は０．３５μｍとし、しかも開口部１８の底部における
サイドスペーサ２２の厚さを例えば０．１μｍとした場
合、ゲート電極のゲート長は０．３μｍ又は０．１５μ
ｍとなる。
ジスト層１６のパターン間隔幅Ｌを例えば０．５μｍ又
は０．３５μｍとし、しかも開口部１８の底部における
サイドスペーサ２２の厚さを例えば０．１μｍとした場
合、ゲート電極のゲート長は０．３μｍ又は０．１５μ
ｍとなる。
【００２９】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこの実施例に限定されるものではな
い。素子分離領域を形成した半導体基板の上にＳｉＯ2
から成るゲート酸化膜を形成した後、ＳｉＯ2とは異な
る絶縁材料から成る開口部形成層及びサイドスペーサ形
成層を用いて、上記の実施例に基づきゲート電極を形成
することができる。但し、この場合、実施例にて説明し
たゲート酸化膜の形成工程は不要である。
明したが、本発明はこの実施例に限定されるものではな
い。素子分離領域を形成した半導体基板の上にＳｉＯ2
から成るゲート酸化膜を形成した後、ＳｉＯ2とは異な
る絶縁材料から成る開口部形成層及びサイドスペーサ形
成層を用いて、上記の実施例に基づきゲート電極を形成
することができる。但し、この場合、実施例にて説明し
たゲート酸化膜の形成工程は不要である。
【００３０】実施例において説明した数値、開口部形成
層やサイドスペーサ層の形成方法、ゲート電極材料の種
類や埋め込み方法は例示であり、適宜変更することがで
きる。一例として、ＳｉＯ2から成る開口部形成層やサ
イドスペーサ層をＴＥＯＳ系ガスを用いて形成すること
ができる。
層やサイドスペーサ層の形成方法、ゲート電極材料の種
類や埋め込み方法は例示であり、適宜変更することがで
きる。一例として、ＳｉＯ2から成る開口部形成層やサ
イドスペーサ層をＴＥＯＳ系ガスを用いて形成すること
ができる。
【００３１】実施例においては、シリコン半導体基板１
０の表面にゲート電極を形成する方法を例にとり説明し
たが、本発明のゲート電極の形成方法及びゲート電極
は、他の半導体基板、例えばＧａＡｓ基板に対しても適
用することができる。例えばトップゲート型薄膜トラン
ジスタを作製する場合には、ゲート電極はポリシリコン
層の上に形成される場合がある。従って、かかるポリシ
リコン層も本発明における半導体基板に包含される。
０の表面にゲート電極を形成する方法を例にとり説明し
たが、本発明のゲート電極の形成方法及びゲート電極
は、他の半導体基板、例えばＧａＡｓ基板に対しても適
用することができる。例えばトップゲート型薄膜トラン
ジスタを作製する場合には、ゲート電極はポリシリコン
層の上に形成される場合がある。従って、かかるポリシ
リコン層も本発明における半導体基板に包含される。
【００３２】
【発明の効果】本発明によれば、通常のフォトリソグラ
フィ技術を用いて、微細なゲート電極を形成することが
できる。フォトマスクのマスクパターンの寸法は、ゲー
ト電極に要求される寸法よりも大きくすることができ、
フォトマスクの製作費用や製作時間が増加することがな
い。しかも、従来の半導体装置の製造装置を大きく変え
ることなく且つ量産に適しており、半導体装置の製造コ
ストの増加を招くことがない。
フィ技術を用いて、微細なゲート電極を形成することが
できる。フォトマスクのマスクパターンの寸法は、ゲー
ト電極に要求される寸法よりも大きくすることができ、
フォトマスクの製作費用や製作時間が増加することがな
い。しかも、従来の半導体装置の製造装置を大きく変え
ることなく且つ量産に適しており、半導体装置の製造コ
ストの増加を招くことがない。
【図１】本発明のゲート電極の形成方法を説明するため
の模式的な一部断面図である。
の模式的な一部断面図である。
【図２】図１に引き続き、本発明のゲート電極の形成方
法を説明するための模式的な一部断面図である。
法を説明するための模式的な一部断面図である。
１０ 半導体基板 １２ 素子分離領域 １４ 開口部形成層 １６ レジスト層 １８ 開口部 ２０ サイドスペーサ形成層 ２２ サイドスペーサ ２４ ゲート酸化膜 ２６ ゲート電極部分 ２８，３０ ゲート電極材料の層 ３２ レジスト層
Claims (5)
- 【請求項１】（イ）半導体基板上に開口部形成層を形成
した後、半導体基板のゲート電極形成予定領域の上に位
置する開口部形成層に開口部を形成する工程と、 （ロ）該開口部の側壁にサイドスペーサを形成して、開
口部の底部に位置する半導体基板の一部分をサイドスペ
ーサによって被覆する工程と、 （ハ）該開口部内にゲート電極材料を埋め込み、ゲート
電極部分を形成する工程と、 （ニ）前記開口部形成層を除去する工程、 から成ることを特徴とするゲート電極の形成方法。 - 【請求項２】前記工程（イ）における開口部形成層への
開口部の形成は、開口部形成層上にレジスト層を形成し
た後、フォトマスクを用いてフォトリソグラフィ技術に
よりパターニングされたレジスト層を形成し、次いで、
該レジスト層をマスクとして開口部形成層をエッチング
することにより行われ、 前記工程（ニ）における開口部形成層の除去は、レジス
ト層を形成した後、前記工程（イ）で用いたフォトマス
クとは逆のパターンを有するフォトマスクを用いてフォ
トリソグラフィ技術によりパターニングされたレジスト
層を形成し、次いで、該レジスト層をマスクとして開口
部形成層をエッチングすることにより行われることを特
徴とする請求項１に記載のゲート電極の形成方法。 - 【請求項３】ゲート電極材料はシリコン系材料から成る
ことを特徴とする請求項１又は請求項２に記載のゲート
電極の形成方法。 - 【請求項４】ゲート電極材料から成るゲート電極部分
と、該ゲート電極部分の側壁に形成されたサイドスペー
サから成るゲート電極であって、 ゲート電極部分の上部の水平方向断面の大きさが、ゲー
ト電極部分の下部の水平方向断面の大きさよりも大きい
ことを特徴とするゲート電極。 - 【請求項５】ゲート電極材料はシリコン系材料から成る
ことを特徴とする請求項４に記載のゲート電極。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35656192A JP3203845B2 (ja) | 1992-12-22 | 1992-12-22 | ゲート電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35656192A JP3203845B2 (ja) | 1992-12-22 | 1992-12-22 | ゲート電極の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196691A true JPH06196691A (ja) | 1994-07-15 |
| JP3203845B2 JP3203845B2 (ja) | 2001-08-27 |
Family
ID=18449646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35656192A Expired - Fee Related JP3203845B2 (ja) | 1992-12-22 | 1992-12-22 | ゲート電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3203845B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0777269A2 (en) * | 1995-12-01 | 1997-06-04 | Sharp Kabushiki Kaisha | MOS transistor and fabrication process therefor |
| EP1047127A2 (en) * | 1999-04-22 | 2000-10-25 | Lucent Technologies Inc. | A method of forming a multi-layered dual-polysilicon structure |
| KR100332125B1 (ko) * | 1999-06-30 | 2002-04-10 | 박종섭 | 씨모스 트랜지스터 제조 방법 |
-
1992
- 1992-12-22 JP JP35656192A patent/JP3203845B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0777269A2 (en) * | 1995-12-01 | 1997-06-04 | Sharp Kabushiki Kaisha | MOS transistor and fabrication process therefor |
| EP0777269A3 (en) * | 1995-12-01 | 1999-02-03 | Sharp Kabushiki Kaisha | MOS transistor and fabrication process therefor |
| EP1047127A2 (en) * | 1999-04-22 | 2000-10-25 | Lucent Technologies Inc. | A method of forming a multi-layered dual-polysilicon structure |
| KR100332125B1 (ko) * | 1999-06-30 | 2002-04-10 | 박종섭 | 씨모스 트랜지스터 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3203845B2 (ja) | 2001-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |