JP2000269190A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2000269190A
JP2000269190A JP11069842A JP6984299A JP2000269190A JP 2000269190 A JP2000269190 A JP 2000269190A JP 11069842 A JP11069842 A JP 11069842A JP 6984299 A JP6984299 A JP 6984299A JP 2000269190 A JP2000269190 A JP 2000269190A
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etching
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thin film
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JP11069842A
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Hiroyuki Yamada
浩之 山田
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Sony Corp
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Abstract

(57)【要約】 【課題】 本発明は、半導体ウェーハ上に形成された薄
膜を所定の形状にパターニングする際に、そのパターニ
ング後の薄膜の線幅のばらつきを抑制することが可能な
半導体装置の製造方法を提供することを目的とする。 【解決手段】 エッチング工程（ステップ１６）におい
て、所定の線幅のレジストパターンをマスクとする選択
的エッチングにより、所定の線幅の多結晶シリコン膜か
らなるゲート電極を形成すると共に、ゲート電極の出来
上がり線幅の測定を行い、前のフォトリソグラフィ工程
（ステップ１５）において測定したレジストパターンの
出来上がり線幅とゲート電極の出来上がり線幅との差
分、即ちエッチング変換差を計算しておく。そして、こ
のエッチング変換差のデータを次のロットの半導体ウェ
ーハについてのエッチング工程にフィードバックさせ
て、そのエッチング変換差が減少するようにエッチング
作業条件の設定を調整する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に半導体ウェーハ上に形成された薄膜を所
定の形状にパターニングするリソグラフィ工程及びエッ
チング工程を含む半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】大規模集積回路に代表される半導体装置
の高集積化、微細化の進展に伴って、半導体ウェーハ上
に形成された薄膜を所定の形状にパターニングするリソ
グラフィ工程及びエッチング工程においては、より高い
精度の線幅制御が要求されるようになっている。
【０００３】以下、従来のＭＯＳ（Metal Oxide Semico
nductor ）トランジスタのフォトリソグラフィ工程及び
エッチング工程を含む製造プロセスについて、図３のフ
ローチャートを用いて説明する。
【０００４】先ず、所定の半導体ウェーハを用意した後
（ステップ３１）、その半導体ウェーハ表面の汚染を除
去する洗浄作業を行う（洗浄工程；ステップ３２）。
【０００５】続いて、半導体ウェーハを酸化雰囲気中に
おいて熱処理する熱酸化を行い、その表面にゲート酸化
膜を形成する（酸化膜形成工程；ステップ３３）。
【０００６】続いて、ＣＶＤ（Chemical Vapor Deposit
ion ；化学的気相成長）法により、半導体ウェーハのゲ
ート酸化膜上に、多結晶シリコン膜を形成する（ＣＶＤ
成膜工程；ステップ３４）。
【０００７】続いて、半導体ウェーハの多結晶シリコン
膜上に、フォトレジストを塗布した後、所定の線幅のパ
ターンが描かれているフォトマスクを用いて露光し、更
に現像して、マスクパターンをフォトレジストに転写す
る。こうして、所定の線幅のレジストパターンを形成す
る（フォトリソグラフィ工程；ステップ３５）。
【０００８】続いて、所定の線幅のレジストパターンを
マスクとして、多結晶シリコン膜を選択的にエッチング
除去する。こうして、所定の線幅の多結晶シリコン膜か
らなるゲート電極及び配線層を形成する（エッチング工
程；ステップ３６）。
【０００９】続いて、イオン注入法により、多結晶シリ
コン膜からなるゲート電極及び配線層に所定の不純物イ
オンを注入すると共に、このゲート電極をマスクとして
半導体ウェーハの表面層に不純物イオンを選択的に注入
する。その後、アニール処理を行い、ゲート電極及び配
線層並びに半導体ウェーハの表面層に注入した不純物イ
オンを活性化する。こうして、ゲート電極及び配線層を
導電化すると共に、半導体ウェーハの表面層にソース・
ドレイン領域を相対して形成する（イオン注入工程；ス
テップ３７）。
【００１０】その後、図３のフローチャートにおける図
示は省略するが、通常の製造プロセスにより、半導体ウ
ェーハの表面層に相対して形成されたソース・ドレイン
領域や、これらソース・ドレイン領域に挟まれたチャネ
ル領域上にゲート酸化膜を介して形成されたゲート電極
等から構成されるＭＯＳトランジスタを作製する。
【００１１】
【発明が解決しようとする課題】ところで、上記図３の
フローチャートに示される各製造工程においては、半導
体装置の品質、信頼性、製造歩留り等を確保するため
に、それぞれの作業条件が標準化され、ある一定の範囲
内から逸脱しないように制御されている。
【００１２】しかし、実際の製造プロセスにおいては、
ある程度の作業条件の変動が発生するのはやむを得ず、
その作業条件の変動の影響を受けて、各製造工程後の製
品には種々のばらつきが生じる。
【００１３】例えば、エッチング作業終了後のゲート電
極の線幅をロット毎に測定すると、図４のグラフに示さ
れるように推移している。このグラフから明らかなよう
に、ゲート電極の線幅は、上下の破線に挟まれた一定の
スペック内に納まってはいるものの、その範囲内ではロ
ット毎にばらついている。従って、今後、更に高精度の
線幅制御が厳しく要求されるようになると、ゲート電極
の線幅のばらつきが所定のスペックから逸脱してしまう
恐れもある。
【００１４】そして、このゲート電極の線幅のばらつき
は、おそらく作業条件の変動の影響によるものと推測さ
れる。更に詳しく分析すると、このゲート電極の線幅の
ばらつきは、フォトリソグラフィ工程におけるレジスト
パターンの狙い線幅と出来上がり線幅との差分の発生に
起因するものと、エッチング工程におけるレジストパタ
ーンの線幅とエッチング作業終了後のゲート電極の線幅
との差分（以下、この差分を「エッチング変換差」とい
う）の発生に起因するものとがあると考えられる。
【００１５】このゲート電極のエッチング工程における
エッチング変換差をロット毎に測定・計算すると、図５
のグラフに示されるように推移している。このグラフか
ら明らかなように、エッチング変換差は確かに一定の基
準値を挟んでその前後にばらついており、上述の考えを
裏付けている。
【００１６】そして、こうしたゲート電極の線幅のロッ
ト毎のばらつきは、直接にＭＯＳトランジスタの性能や
製造歩留りに影響する問題である。しかも、この問題
は、ここで例示したＭＯＳトランジスタのゲート電極の
場合のみならず、半導体装置の微細加工プロセスにおい
て普遍的な問題でもある。
【００１７】そこで本発明は、上記問題を鑑みてなされ
たものであり、半導体ウェーハ上に形成された薄膜を所
定の形状にパターニングする際に、そのパターニング後
の薄膜の線幅のばらつきを抑制することが可能な半導体
装置の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、半導体ウ
ェーハ上に形成された薄膜上に所定のレジストパターン
を形成するリソグラフィ工程と、このレジストパターン
をマスクとして薄膜を選択的にエッチングして所定の線
幅に加工するエッチング工程と、を含む半導体装置の製
造方法において、所定の半導体ウェーハの薄膜の線幅に
ついてのデータに基づいて、次の半導体ウェーハの薄膜
を加工するエッチング作業条件を調整することを特徴と
する。
【００１９】なお、ここで、「薄膜」とは、半導体ウェ
ーハ上に形成され、リソグラフィ工程及びエッチング工
程による加工対象となるものをいい、シリコン酸化膜等
の誘電体膜、アルミニウム膜等の金属膜、多結晶シリコ
ン膜など、その種類は問わない。また、このことは、こ
れ以降においても同様とする。
【００２０】このように請求項１に係る半導体装置の製
造方法においては、所定の半導体ウェーハ上の薄膜のパ
ターニング後の線幅についてのデータをフィードバック
し、そのデータに基づいて次の半導体ウェーハ（例えば
同一ロット内の次の半導体ウェーハや次のロットの半導
体ウェーハ）の薄膜を加工するエッチング作業条件を調
整することにより、エッチング工程における薄膜の線幅
がばらつく要因が補正されるため、薄膜の線幅のばらつ
きが抑制される。
【００２１】なお、上記請求項１に係る半導体装置の製
造方法において、所定の半導体ウェーハの薄膜の線幅に
ついてのデータとしては、リソグラフィ工程終了後のレ
ジストパターンの線幅とエッチング工程終了後の薄膜の
線幅との差分、即ちエッチング変換差のデータを用いる
ことが好適である。
【００２２】この場合、このエッチング変換差のデータ
に基づいて次の半導体ウェーハの薄膜を加工するエッチ
ング作業条件を調整することにより、薄膜の線幅のばら
つき要因となっているエッチング変換差のばらつきが抑
制されるため、その結果として薄膜の出来上がり線幅の
ばらつきも抑制される。
【００２３】また、請求項３に係る半導体装置の製造方
法は、半導体ウェーハ上に形成された薄膜上に所定のレ
ジストパターンを形成するリソグラフィ工程と、このレ
ジストパターンをマスクとして薄膜を選択的にエッチン
グして所定の線幅に加工するエッチング工程と、を含む
半導体装置の製造方法において、所定の半導体ウェーハ
のレジストパターンの線幅についてのデータに基づい
て、次の半導体ウェーハのレジストパターンを形成する
リソグラフィ作業条件を調整することを特徴とする。
【００２４】このように請求項３に係る半導体装置の製
造方法においては、所定の半導体ウェーハ上のレジスト
パターンの線幅についてのデータをフィードバックし、
そのデータに基づいて次の半導体ウェーハ（例えば同一
ロット内の次の半導体ウェーハや次のロットの半導体ウ
ェーハ）のレジストパターンを形成するリソグラフィ作
業条件を調整することにより、リソグラフィ工程におけ
るレジストパターンの線幅のばらつき要因が補正される
ため、レジストパターンの出来上がり線幅のばらつきが
抑制され、延いては薄膜の線幅のばらつきが抑制され
る。
【００２５】なお、上記請求項３に係る半導体装置の製
造方法において、レジストパターンの線幅についてのデ
ータとしては、リソグラフィ工程のレジストパターンの
狙い線幅と出来上がり線幅との差分のデータを用いるこ
とが好適である。
【００２６】この場合、このレジストパターンの狙い線
幅と出来上がり線幅との差分のデータに基づいて次の半
導体ウェーハのレジストパターンを形成するリソグラフ
ィ作業条件を調整することにより、薄膜の線幅のばらつ
き要因となるレジストパターンの狙い線幅と出来上がり
線幅との差分のばらつきが抑制されるため、その結果と
して薄膜の出来上がり線幅のばらつきが抑制される。
【００２７】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。 （第１実施形態）図１は本発明の第１の実施形態に係る
半導体装置の製造方法を説明するためのフローチャート
である。
【００２８】先ず、所定の半導体ウェーハからなるロッ
トを用意する（ステップ１１）。そして、そのロットの
半導体ウェーハ表面の汚染を除去する洗浄作業を行う
（洗浄工程；ステップ１２）。
【００２９】続いて、半導体ウェーハを酸化雰囲気中に
おいて熱処理する熱酸化を行い、その表面にゲート酸化
膜を形成する（酸化膜形成工程；ステップ１３）。
【００３０】続いて、ＣＶＤ法により、半導体ウェーハ
のゲート酸化膜上に、多結晶シリコン膜を形成する（Ｃ
ＶＤ成膜工程；ステップ１４）。
【００３１】続いて、フォトリソグラフィ工程に入る
が、この工程の種々のフォトリソグラフィ作業条件は予
め設定されている。例えばフォトレジストの塗布にスピ
ナーを用いる場合におけるレジスト膜厚を制御するため
の塗布条件（スピナー回転数、レジストの粘度（濃
度）、ノズルからのレジスト滴下量など）、露光条件
（露光時間など）、現像条件（現像液の温度、現像時間
など）、露光前又は現像後のレジストのベーク条件（ホ
ットプレートや赤外線等の加熱方式、ベーク温度、ベー
ク時間など）等が設定されている。
【００３２】そして、このフォトリソグラフィ作業条件
にしたがって、半導体ウェーハの多結晶シリコン膜上に
所定の膜厚のフォトレジストを塗布し、プリベークを行
い、所定の線幅のパターンが描かれているフォトマスク
を用いて露光し、現像し、更にポストベークを行って、
マスクパターンをフォトレジストに転写する。こうし
て、所定の線幅のレジストパターンを形成する。
【００３３】更にその後、この半導体ウェーハの多結晶
シリコン膜上に形成したレジストパターンの実際の出来
上がり線幅の測定を行っておく（フォトリソグラフィ工
程；ステップ１５）。
【００３４】続いて、エッチング工程に入るが、この工
程の種々の条件も予め設定されている。例えば、ドライ
エッチング方式を用いる場合におけるエッチング選択比
やエッチング速度を制御するためのエッチング作業条件
（エッチングガスの組成、流量、圧力、パワー、オーバ
ーエッチング時間など）が設定されている。
【００３５】そして、こうのような設定条件にしたがっ
て、所定の線幅のレジストパターンをマスクとして、半
導体ウェーハのゲート酸化膜上に形成した多結晶シリコ
ン膜を選択的にエッチング除去する。こうして、所定の
線幅の多結晶シリコン膜からなるゲート電極及び配線層
を形成する。
【００３６】更にその後、この多結晶シリコン膜からな
るゲート電極の実際の出来上がり線幅の測定を行う。そ
して、前のフォトリソグラフィ工程（ステップ１５）に
おいて測定したレジストパターンの出来上がり線幅と、
この多結晶シリコン膜からなるゲート電極の出来上がり
線幅との差分、即ちエッチング変換差を計算しておく
（エッチング工程；ステップ１６）。
【００３７】続いて、イオン注入法により、多結晶シリ
コン膜からなるゲート電極及び配線層に所定の不純物イ
オンを注入すると共に、このゲート電極をマスクとして
半導体ウェーハの表面層に不純物イオンを選択的に注入
する。その後、アニール処理を行い、ゲート電極及び配
線層並びに半導体ウェーハの表面層に注入した不純物イ
オンを活性化する。こうして、ゲート電極及び配線層を
導電化すると共に、半導体ウェーハの表面層にソース・
ドレイン領域を相対して形成する（イオン注入工程；ス
テップ１７）。
【００３８】その後、図１のフローチャートにおける図
示は省略するが、通常の製造プロセスにより、半導体ウ
ェーハの表面層に相対して形成されたソース・ドレイン
領域や、これらソース・ドレイン領域に挟まれたチャネ
ル領域上にゲート酸化膜を介して形成されたゲート電極
等から構成されるＭＯＳトランジスタを作製する。
【００３９】続いて、次のロットの半導体ウェーハにつ
いても、上記のステップ１１〜ステップ１７及びそれ以
降の工程と同様の工程によりＭＯＳトランジスタを作製
していくが、その際のエッチング工程（ステップ１６）
においては、前のロットの際に計算したエッチング変換
差のデータをフィードバックさせて、そのエッチング変
換差が減少するようにエッチング作業条件の設定を調整
する。
【００４０】そして、前のロットの半導体ウェーハにつ
いてのエッチング変換差のデータに基づいて調整した新
たなエッチング作業条件により、所定の線幅のレジスト
パターンをマスクとして、半導体ウェーハのゲート酸化
膜上に形成した多結晶シリコン膜を選択的にエッチング
除去する。
【００４１】こうして、前のロットの半導体ウェーハの
場合よりもエッチング変換差が小さくなった線幅の多結
晶シリコン膜からなるゲート電極、即ち出来上がり線幅
のばらつきが小さくなったゲート電極を形成する。
【００４２】このように本実施形態に係る半導体装置の
製造方法によれば、各ロット毎に、フォトリソグラフィ
工程（ステップ１５）において半導体ウェーハの多結晶
シリコン膜上に形成したレジストパターンの出来上がり
線幅を測定し、エッチング工程（ステップ１６）におい
て多結晶シリコン膜からなるゲート電極の出来上がり線
幅を測定して、これらの測定結果からエッチング変換差
を計算しておくことにより、前のロットの半導体ウェー
ハについてのエッチング変換差のデータをフィードバッ
クさせて、次のロットの半導体ウェーハについてのエッ
チング作業条件を調整することが可能になるため、多結
晶シリコン膜からなるゲート電極をパターニングする際
のエッチング変換差のばらつきを小さくすることができ
る。
【００４３】こうして、ゲート電極を形成する際の線幅
のばらつきを招く大きな要因の一つであるエッチング工
程におけるエッチング変換差のばらつきを減少させるこ
とができることから、出来上がり線幅のばらつきが小さ
くなったゲート電極を形成することができる。従って、
作製するＭＯＳトランジスタの品質、信頼性、製造歩留
り等を向上させることができる。
【００４４】（第２実施形態）図２は本発明の第２の実
施形態に係る半導体装置の製造方法を説明するためのフ
ローチャートである。
【００４５】先ず、所定の半導体ウェーハからなるロッ
トを用意するが（ステップ２１）、その後の半導体ウェ
ーハの洗浄工程（ステップ２２）、酸化膜形成工程（ス
テップ２３）、ＣＶＤ成膜工程（ステップ２４）は、上
記第１の実施形態における図１のフローチャートに示さ
れる半導体ウェーハの洗浄工程（ステップ１２）、酸化
膜形成工程（ステップ１３）、ＣＶＤ成膜工程（ステッ
プ１４）の場合と同様であるため、その説明は省略す
る。
【００４６】続いて、フォトリソグラフィ工程に入る
が、上記第１の実施形態の場合と同様に、この工程にお
ける種々のフォトリソグラフィ作業条件、例えばフォト
レジスト膜厚を制御するための塗布条件（スピナー回転
数、レジストの粘度（濃度）、ノズルからのレジスト滴
下量など）、露光条件（露光時間など）、現像条件（現
像液の温度、現像時間など）、露光前又は現像後のレジ
ストのベーク条件（ホットプレートや赤外線等の加熱方
式、ベーク温度、ベーク時間など）等が予め設定されて
いる。
【００４７】そして、このフォトリソグラフィ作業条件
にしたがって、半導体ウェーハの多結晶シリコン膜上に
所定の膜厚のフォトレジストを塗布し、プリベークを行
い、所定の線幅のパターンが描かれているフォトマスク
を用いて露光し、現像し、更にポストベークを行って、
マスクパターンをフォトレジストに転写する。こうし
て、所定の線幅のレジストパターンを形成する。
【００４８】更にその後、この半導体ウェーハの多結晶
シリコン膜上に形成したレジストパターンの実際の出来
上がり線幅の測定を行い、レジストパターンの狙い線
幅、即ちマスクパターンの線幅とレジストパターンの出
来上がり線幅との差分を計算しておく（フォトリソグラ
フィ工程；ステップ２５）。
【００４９】続いて、エッチング工程に入るが、上記第
１の実施形態の場合と同様に、この工程における種々の
エッチング作業条件、例えばドライエッチング方式を用
いる場合におけるエッチング選択比やエッチング速度を
制御するためのエッチング作業条件（エッチングガスの
組成、流量、圧力、パワー、オーバーエッチング時間な
ど）も予め設定されている。
【００５０】そして、こうのような設定条件にしたがっ
て、所定の線幅のレジストパターンをマスクとして、半
導体ウェーハのゲート酸化膜上に形成した多結晶シリコ
ン膜を選択的にエッチング除去する。こうして、所定の
線幅の多結晶シリコン膜からなるゲート電極及び配線層
を形成する。
【００５１】更にその後、この多結晶シリコン膜からな
るゲート電極の出来上がり線幅の測定を行う。そして、
前のフォトリソグラフィ工程（ステップ２５）において
測定したレジストパターンの出来上がり線幅と、この多
結晶シリコン膜からなるゲート電極の出来上がり線幅と
の差分、即ちエッチング変換差を計算しておく（エッチ
ング工程；ステップ２６）。
【００５２】また、これ以降のイオン注入工程（ステッ
プ２７）等のＭＯＳトランジスタを作製するための製造
プロセスは、上記第１の実施形態の場合と同様であるこ
とから、その説明は省略する。
【００５３】続いて、次のロットの半導体ウェーハにつ
いても、上記のステップ２１〜ステップ２７及びそれ以
降の工程と同様の工程によりＭＯＳトランジスタを作製
していくが、その際のフォトリソグラフィ工程（ステッ
プ２５）においては、前のロットの際に計算したレジス
トパターンの狙い線幅とレジストパターンの出来上がり
線幅との差分のデータをフィードバックさせて、その差
分が減少するようにフォトリソグラフィ作業条件の設定
を調整する。
【００５４】そして、前のロットの半導体ウェーハにつ
いてのレジストパターンの狙い線幅と出来上がり線幅と
の差分のデータに基づいて調整した新たなフォトリソグ
ラフィ作業条件により、半導体ウェーハの多結晶シリコ
ン膜上にレジストパターンを形成する。こうして、前の
ロットの半導体ウェーハの場合よりも狙い線幅と出来上
がり線幅との差分が小さくなったレジストパターンを形
成する。
【００５５】また、次のエッチング工程（ステップ２
６）においては、前のロットの際に計算したエッチング
変換差のデータをフィードバックさせて、そのエッチン
グ変換差が減少するようにエッチング作業条件の設定を
調整する。
【００５６】そして、前のロットの半導体ウェーハにつ
いてのエッチング変換差のデータに基づいて調整した新
たなエッチング作業条件により、所定の線幅のレジスト
パターンをマスクとして、半導体ウェーハのゲート酸化
膜上に形成した多結晶シリコン膜を選択的にエッチング
除去する。
【００５７】こうして、前のロットの半導体ウェーハの
場合よりもエッチング変換差が小さくなった線幅の多結
晶シリコン膜からなるゲート電極、即ち出来上がり線幅
のばらつきが小さくなったゲート電極を形成する。
【００５８】このように本実施形態に係る半導体装置の
製造方法によれば、各ロット毎に、フォトリソグラフィ
工程（ステップ２５）において半導体ウェーハの多結晶
シリコン膜上に形成したレジストパターンの出来上がり
線幅を測定し、この測定結果からレジストパターンの狙
い線幅と出来上がり線幅との差分を計算しておき、更に
エッチング工程（ステップ２６）において多結晶シリコ
ン膜からなるゲート電極の出来上がり線幅を測定して、
この測定結果とレジストパターンの出来上がり線幅の測
定結果とからエッチング変換差を計算しておくことによ
り、前のロットの半導体ウェーハについてのレジストパ
ターンの狙い線幅（マスクパターンの線幅）と出来上が
り線幅との差分のデータをフィードバックさせて、次の
ロットの半導体ウェーハについてのフォトリソグラフィ
作業条件を調整することが可能になるため、レジストパ
ターンを形成する際の出来上がり線幅のばらつきを小さ
くすることができると共に、前のロットの半導体ウェー
ハについてのエッチング変換差のデータをフィードバッ
クさせて、次のロットの半導体ウェーハについてのエッ
チング作業条件を調整することが可能になるため、多結
晶シリコン膜からなるゲート電極を選択的にエッチング
する際のエッチング変換差のばらつきを小さくすること
ができる。
【００５９】こうして、ゲート電極を形成する際の線幅
のばらつきを招く２大要因であるフォトリソグラフィ工
程におけるレジストパターンの狙い線幅と出来上がり線
幅との差分とエッチング工程におけるエッチング変換差
とを共に減少させることができることから、出来上がり
線幅のばらつきが小さくなったゲート電極を形成するこ
とができる。従って、作製するＭＯＳトランジスタの品
質、信頼性、製造歩留り等を、上記第１の実施形態の場
合よりも更に向上させることができる。
【００６０】なお、上記第１及び第２の実施形態に係る
半導体装置の製造方法においては、ＭＯＳトランジスタ
の多結晶シリコンからなるゲート電極を形成する場合に
おける線幅のバラツキを減少させる方法について説明し
たが、線幅のバラツキを減少させる対象としては多結晶
シリコンからなるゲート電極に限定されるものではな
く、シリコン酸化膜等からなる誘電体膜やアルミニウム
膜等の金属膜などの薄膜をリソグラフィ工程及びエッチ
ング工程を用いて所定の線幅に加工する場合であれば、
他の半導体装置の製造プロセスであっても、本発明を適
用することが可能であることはいうまでもない。
【００６１】
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置の製造方法によれば、次のような効果を奏
することができる。即ち、請求項１に係る半導体装置の
製造方法によれば、所定の半導体ウェーハ上の薄膜のパ
ターニング後の線幅についてのデータ、例えばリソグラ
フィ工程終了後のレジストパターンの線幅とエッチング
工程終了後の薄膜の線幅との差分、即ちエッチング変換
差のデータをフィードバックし、そのデータに基づいて
次の半導体ウェーハの薄膜を加工するエッチング作業条
件を調整することにより、エッチング工程における薄膜
の線幅のばらつき要因が補正されるため、薄膜の線幅の
ばらつきを抑制することができる。従って、半導体装置
の品質、信頼性、製造歩留り等を向上させることができ
る。
【００６２】また、請求項３に係る半導体装置の製造方
法によれば、所定の半導体ウェーハ上のレジストパター
ンの線幅についてのデータ、例えばリソグラフィ工程に
おけるレジストパターンの狙い線幅と出来上がり線幅と
の差分のデータをフィードバックし、そのデータに基づ
いて次の半導体ウェーハのレジストパターンを形成する
リソグラフィ作業条件を調整することにより、リソグラ
フィ工程におけるレジストパターンの線幅のばらつき要
因が補正されるため、レジストパターンの出来上がり線
幅のばらつきを抑制し、延いては薄膜の線幅のばらつき
を抑制することができる。従って、半導体装置の品質、
信頼性、製造歩留り等を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製
造方法を説明するためのフローチャートである。
【図２】本発明の第２の実施形態に係る半導体装置の製
造方法を説明するためのフローチャートである。
【図３】従来の半導体装置の製造方法を説明するための
フローチャートである。
【図４】従来の半導体装置の製造方法におけるエッチン
グ作業終了後のゲート電極の線幅のロット毎のばらつき
を示すグラフである。
【図５】従来の半導体装置の製造方法のエッチング工程
におけるエッチング変換差のロット毎のばらつきを示す
グラフである。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体ウェーハ上に形成された薄膜上に
    所定のレジストパターンを形成するリソグラフィ工程
    と、前記レジストパターンをマスクとして前記薄膜を選
    択的にエッチングして所定の線幅に加工するエッチング
    工程と、を含む半導体装置の製造方法において、 所定の半導体ウェーハの薄膜の線幅についてのデータに
    基づいて、次の半導体ウェーハの薄膜を加工するエッチ
    ング作業条件を調整することを特徴とする半導体装置の
    製造方法。
  2. 【請求項２】 請求項１記載の半導体装置の製造方法に
    おいて、 前記所定の半導体ウェーハの薄膜の線幅についてのデー
    タが、前記リソグラフィ工程終了後の前記レジストパタ
    ーンの線幅と前記エッチング工程終了後の前記薄膜の線
    幅との差分のデータであることを特徴とする半導体装置
    の製造方法。
  3. 【請求項３】 半導体ウェーハ上に形成された薄膜上に
    所定のレジストパターンを形成するリソグラフィ工程
    と、前記レジストパターンをマスクとして前記薄膜を選
    択的にエッチングして所定の線幅に加工するエッチング
    工程と、を含む半導体装置の製造方法において、 所定の半導体ウェーハのレジストパターンの線幅につい
    てのデータに基づいて、次の半導体ウェーハのレジスト
    パターンを形成するリソグラフィ作業条件を調整するこ
    とを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項３記載の半導体装置の製造方法に
    おいて、 前記所定の半導体ウェーハのレジストパターンの線幅に
    ついてのデータが、前記リソグラフィ工程における前記
    レジストパターンの狙い線幅と出来上がり線幅との差分
    のデータであることを特徴とする半導体装置の製造方
    法。
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