JPH0545057B2 - - Google Patents
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- JPH0545057B2 JPH0545057B2 JP61158129A JP15812986A JPH0545057B2 JP H0545057 B2 JPH0545057 B2 JP H0545057B2 JP 61158129 A JP61158129 A JP 61158129A JP 15812986 A JP15812986 A JP 15812986A JP H0545057 B2 JPH0545057 B2 JP H0545057B2
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- etching
- insulating layer
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- thick
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- C—CHEMISTRY; METALLURGY
- C03—GLASS; MINERAL OR SLAG WOOL
- C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
- C03C15/00—Surface treatment of glass, not in the form of fibres or filaments, by etching
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- Chemical & Material Sciences (AREA)
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Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は半導体基板上の絶縁層の厚い部分及び
薄い部分中に同時に開孔をエツチングする方法に
関する。さらに具体的には、本発明の方法は、集
積回路の製造時のマスク−エツチ・サイクルを不
要とするために使用される。
薄い部分中に同時に開孔をエツチングする方法に
関する。さらに具体的には、本発明の方法は、集
積回路の製造時のマスク−エツチ・サイクルを不
要とするために使用される。
Ｂ 従来技術
半導体基板上の絶縁層のエツチングは集積回路
の製造にとつて重要である。従来、絶縁層を繰返
しマスキング及びエツチングすることにより集積
回路装置の微小な構造パターンが画定されてい
る。このとき、ウエツト・エツチング方法が、通
常使用されているエツチング方法である。この方
法は等方的にエツチングする。従つて処理中に垂
直方向だけでなく横方向も著しくエツチングす
る。第２図及び第３図に、半導体基板１１上の絶
縁層１２の通常のウエツト・エツチングを示す。
エツチすべき絶縁層１２の領域は通常のホトリソ
グラフイ・マスク１３中の窓１４によつて画定さ
れている。絶縁層１２をウエツト・エツチングす
ると、半導体基板１１の領域16が露出する。垂直
エツチングを第３図の矢印１７で示し、横方向エ
ツチングを矢印１８で示す。従つて領域16は窓１
４の寸法、絶縁層１２に生ずる垂直エツチング及
び横方向エツチングの大きさの関数である。ウエ
ツト・エツチングで絶縁層１６の垂直エツチング
１７を完全に行うのには長い時間がかかるが、過
度の横方向エツチング１８を避けるにはエツチン
グ時間を最小にしなければならない。過度な横方
向エツチングは領域１６の寸法を大きくするの
で、寸法上の公差の維持が困難になる。
の製造にとつて重要である。従来、絶縁層を繰返
しマスキング及びエツチングすることにより集積
回路装置の微小な構造パターンが画定されてい
る。このとき、ウエツト・エツチング方法が、通
常使用されているエツチング方法である。この方
法は等方的にエツチングする。従つて処理中に垂
直方向だけでなく横方向も著しくエツチングす
る。第２図及び第３図に、半導体基板１１上の絶
縁層１２の通常のウエツト・エツチングを示す。
エツチすべき絶縁層１２の領域は通常のホトリソ
グラフイ・マスク１３中の窓１４によつて画定さ
れている。絶縁層１２をウエツト・エツチングす
ると、半導体基板１１の領域16が露出する。垂直
エツチングを第３図の矢印１７で示し、横方向エ
ツチングを矢印１８で示す。従つて領域16は窓１
４の寸法、絶縁層１２に生ずる垂直エツチング及
び横方向エツチングの大きさの関数である。ウエ
ツト・エツチングで絶縁層１６の垂直エツチング
１７を完全に行うのには長い時間がかかるが、過
度の横方向エツチング１８を避けるにはエツチン
グ時間を最小にしなければならない。過度な横方
向エツチングは領域１６の寸法を大きくするの
で、寸法上の公差の維持が困難になる。
製造コストを減らすためには、単一のマスク−
エツチ・サイクルで絶縁層中にエツチ出来る開孔
の数が最大である事が望ましい。しかしながら厚
さが著しく異なる絶縁層の部分中に開孔をエツチ
する必要がしばしばある。絶縁層の厚い部分及び
薄い部分の両方に開孔を同時にウエツト・エツチ
ングすると結果は無残になる。絶縁層の薄い部分
が一度垂直方向に完全にエツチされてしまうと、
この部分はそれ以上垂直方向にエツチされない。
しかしながら絶縁層の厚い部分が垂直方向に完全
にエツチされる迄にはウエツト・エツチングはか
なりな時間がかかる。この余分なエツチング時間
中に絶縁層の薄い部分は横方向にエツチされ続
け、下の基板の露出部分の寸法を増大する。絶縁
層を覆うマスク中の窓をより小さく出来ない限
り、余分の横方向エツチングが要求される寸法上
の公差を満さなくなる。マスクの窓は既に現在の
技術の範囲内で可能な最小の寸法になつており、
絶縁層の厚い部分及び薄い部分の同時エツチング
は不可能である。
エツチ・サイクルで絶縁層中にエツチ出来る開孔
の数が最大である事が望ましい。しかしながら厚
さが著しく異なる絶縁層の部分中に開孔をエツチ
する必要がしばしばある。絶縁層の厚い部分及び
薄い部分の両方に開孔を同時にウエツト・エツチ
ングすると結果は無残になる。絶縁層の薄い部分
が一度垂直方向に完全にエツチされてしまうと、
この部分はそれ以上垂直方向にエツチされない。
しかしながら絶縁層の厚い部分が垂直方向に完全
にエツチされる迄にはウエツト・エツチングはか
なりな時間がかかる。この余分なエツチング時間
中に絶縁層の薄い部分は横方向にエツチされ続
け、下の基板の露出部分の寸法を増大する。絶縁
層を覆うマスク中の窓をより小さく出来ない限
り、余分の横方向エツチングが要求される寸法上
の公差を満さなくなる。マスクの窓は既に現在の
技術の範囲内で可能な最小の寸法になつており、
絶縁層の厚い部分及び薄い部分の同時エツチング
は不可能である。
従つて、横方向のエツチングを最小にして、半
導体基板上の絶縁層の厚い部分及び薄い部分の両
方を同時にエツチング出来て、集積回路の製造時
のマスク−エツチ・サイクルを除去出来るエツチ
ング方法を与える事が望まれる。
導体基板上の絶縁層の厚い部分及び薄い部分の両
方を同時にエツチング出来て、集積回路の製造時
のマスク−エツチ・サイクルを除去出来るエツチ
ング方法を与える事が望まれる。
Ｃ 発明が解決しようとする問題点
本発明の主目的は横方向のエツチングが最小
で、半導体基板上の厚さ及び薄い部分の両方を同
時にエツチングするための改良方法を与える事に
ある。
で、半導体基板上の厚さ及び薄い部分の両方を同
時にエツチングするための改良方法を与える事に
ある。
Ｄ 問題点を解決するための手段
絶縁層をマスクにして、この絶縁層の厚い部分
及び薄い部分の両方の上に窓を与える。次にマス
クの窓を通して絶縁層を半導体基板に達する迄異
方性ドライ・エツチング剤にさらす。すると、著
しい横方向のエツチングが生じないから、寸法上
の公差が容易に保持される。
及び薄い部分の両方の上に窓を与える。次にマス
クの窓を通して絶縁層を半導体基板に達する迄異
方性ドライ・エツチング剤にさらす。すると、著
しい横方向のエツチングが生じないから、寸法上
の公差が容易に保持される。
Ｅ 実施例
第４図はケイ素基板１９とその上の絶縁層の厚
い及び薄い部分２０，２１を示す。厚い部分２０
は２酸化ケイ素２７とケイリン酸塩ガラス
（PSG）２８の複合層を含む。マスク２２中の窓
２３は絶縁層の厚い部分２０の表面を露出してい
る。マスク２２中の窓２４は絶縁層の薄い部分２
１の表面を露出している。マスキングはホトリソ
グラフイの様な任意の通常の技術によつて達成さ
れる。
い及び薄い部分２０，２１を示す。厚い部分２０
は２酸化ケイ素２７とケイリン酸塩ガラス
（PSG）２８の複合層を含む。マスク２２中の窓
２３は絶縁層の厚い部分２０の表面を露出してい
る。マスク２２中の窓２４は絶縁層の薄い部分２
１の表面を露出している。マスキングはホトリソ
グラフイの様な任意の通常の技術によつて達成さ
れる。
第５図を参照するに、希釈フツ化水素酸の様な
ウエツト・エツチング剤にさらした後のケイ素基
板１９及び絶縁層の部分２０及び２１を示してい
る。ウエツト・エツチング剤は窓２３及び２４を
通して絶縁層の厚い部分２０及び薄い部分２１を
侵食してケイ素基板１９の領域は露出する。絶縁
層の厚い部分２０の垂直方向のエツチングを完了
するのに余分な時間がかかるため、絶縁層の薄い
部分２１はかなり横方向にエツチングされる。拡
がつた領域26を生ずる横方向エツチングは寸法上
の公差が維持出来なくなつた時おそらく悲惨な結
果をもたらす。第１図は第５図で使用したウエツ
ト・エツチング剤を異方性のドライ・エツチヤン
トで置換えた点を除き第５図に示したのと同じ構
造体を示す。この様なドライ・エツチヤントの例
は29％乃至35容量％の水素を含む気体水素及び４
フツ化炭素の混合物である。このエツチヤントは
29ミリメートルの圧力及び0.58ワツト／cm2の電力
密度の条件の下に反応性イオン・エツチング・モ
ードで使用される。この際、任意の通常の平行板
ドライ・エツチング装置を使用する事が出来る。
ウエツト・エツチ過程と同様に、ドライ・エツチ
ヤントは窓２３及び２４を介して絶縁層を侵食し
て、ケイ素基板の領域25及び26aを露出する。ド
ライ・エツチヤントは異方性であるから、著しい
横方向のエツチングは生じない。従つて、ウエツ
ト・エツチングを行つた時の領域26と比較して、
異方性のドライ・エツチングを行つた時の領域
26aでは、より厳しい寸法上の制御を保持する事
が出来る。この様にしてケイ素基板上の絶縁層の
厚い及び薄い部分の両方の同時エツチングが達成
される。これ以外にも必要としたマスク−エツ
チ・サイクルが省略される。次にマスクをはずし
て、次の処理を続ける。
ウエツト・エツチング剤にさらした後のケイ素基
板１９及び絶縁層の部分２０及び２１を示してい
る。ウエツト・エツチング剤は窓２３及び２４を
通して絶縁層の厚い部分２０及び薄い部分２１を
侵食してケイ素基板１９の領域は露出する。絶縁
層の厚い部分２０の垂直方向のエツチングを完了
するのに余分な時間がかかるため、絶縁層の薄い
部分２１はかなり横方向にエツチングされる。拡
がつた領域26を生ずる横方向エツチングは寸法上
の公差が維持出来なくなつた時おそらく悲惨な結
果をもたらす。第１図は第５図で使用したウエツ
ト・エツチング剤を異方性のドライ・エツチヤン
トで置換えた点を除き第５図に示したのと同じ構
造体を示す。この様なドライ・エツチヤントの例
は29％乃至35容量％の水素を含む気体水素及び４
フツ化炭素の混合物である。このエツチヤントは
29ミリメートルの圧力及び0.58ワツト／cm2の電力
密度の条件の下に反応性イオン・エツチング・モ
ードで使用される。この際、任意の通常の平行板
ドライ・エツチング装置を使用する事が出来る。
ウエツト・エツチ過程と同様に、ドライ・エツチ
ヤントは窓２３及び２４を介して絶縁層を侵食し
て、ケイ素基板の領域25及び26aを露出する。ド
ライ・エツチヤントは異方性であるから、著しい
横方向のエツチングは生じない。従つて、ウエツ
ト・エツチングを行つた時の領域26と比較して、
異方性のドライ・エツチングを行つた時の領域
26aでは、より厳しい寸法上の制御を保持する事
が出来る。この様にしてケイ素基板上の絶縁層の
厚い及び薄い部分の両方の同時エツチングが達成
される。これ以外にも必要としたマスク−エツ
チ・サイクルが省略される。次にマスクをはずし
て、次の処理を続ける。
本方法発明の材料の条件は相対的である。水素
と４フツ化炭素の混合物が上に示されたが、他の
ドライ・エツチング組成を使用する事も出来る。
基板はケイ素或いはゲルマニウムもしくはヒ化ガ
リウムの様な他の材料でもよい。エツチすべき層
は上述の如き、２酸化ケイ素及びPSGの合成層、
或いは２酸化ケイ素もしくはPSG単独、さらに
他の単一層もしくは合成層でもよい。マスクは通
常のホトレジストもしくは他の適用可能な材料で
ある。重要な要件はドライ・エツチヤントが基板
及びマスクに対して層を少なく共20：１の比で選
択的にエツチする事である。さらに、ドライ・エ
ツチヤントは層を異方性的に侵食しなければなら
ない。ここで云う異方性エツチングは横方向エツ
チングに対する垂直方向エツチングの割合が少な
く共15倍以上であるものを云う。
と４フツ化炭素の混合物が上に示されたが、他の
ドライ・エツチング組成を使用する事も出来る。
基板はケイ素或いはゲルマニウムもしくはヒ化ガ
リウムの様な他の材料でもよい。エツチすべき層
は上述の如き、２酸化ケイ素及びPSGの合成層、
或いは２酸化ケイ素もしくはPSG単独、さらに
他の単一層もしくは合成層でもよい。マスクは通
常のホトレジストもしくは他の適用可能な材料で
ある。重要な要件はドライ・エツチヤントが基板
及びマスクに対して層を少なく共20：１の比で選
択的にエツチする事である。さらに、ドライ・エ
ツチヤントは層を異方性的に侵食しなければなら
ない。ここで云う異方性エツチングは横方向エツ
チングに対する垂直方向エツチングの割合が少な
く共15倍以上であるものを云う。
Ｆ 発明の効果
以上のように、本発明によれば、横方向のエツ
チングが最小で、半導体基板上の厚さ及び薄い部
分の両方を同時にエツチングする改良方法が与え
られる。
チングが最小で、半導体基板上の厚さ及び薄い部
分の両方を同時にエツチングする改良方法が与え
られる。
第１図は本発明に従い異方性ドライ・エツチン
グした後の第４図の構造体の部分的な断面図であ
る。第２図はその上に絶縁層及びマスクを有する
半導体基板の部分断面図である。第３図はウエツ
ト・エツチングした後の第２図の構造体の部分的
断面図である。第４図はその上に絶縁層の厚い部
分及び薄い部分並びにマスクを有する半導体基板
の断面図である。第５図はウエツト・エツチング
した後の第４図の構造体の部分的断面図である。 １１，１９……基板、１２，２０，２７，２８
……絶縁層、１３，２２……マスク、１４，２
３，２４……窓。
グした後の第４図の構造体の部分的な断面図であ
る。第２図はその上に絶縁層及びマスクを有する
半導体基板の部分断面図である。第３図はウエツ
ト・エツチングした後の第２図の構造体の部分的
断面図である。第４図はその上に絶縁層の厚い部
分及び薄い部分並びにマスクを有する半導体基板
の断面図である。第５図はウエツト・エツチング
した後の第４図の構造体の部分的断面図である。 １１，１９……基板、１２，２０，２７，２８
……絶縁層、１３，２２……マスク、１４，２
３，２４……窓。
Claims (1)
- 【特許請求の範囲】 １ 基板上の誘電体層の厚い部分及び薄い部分の
両方に同時に異方性ドライ・エツチングで上記基
板に達する開孔を形成する方法であつて、 上記誘電体層の表面を、上記誘電体層の薄い部
分の上に第１の窓を有し、上記層の厚い部分の上
に第２の窓を有するマスクで覆い、 CF4及びH2ガスからなる混合ガス中で、上記第
１の窓及び上記第２の窓を通して上記誘電体層
を、垂直方向のエツチングの割合が水平方向のエ
ツチングにの割合に対して少なくとも15倍以上で
ある異方性ドライ・エツチングにより、上記基板
及び上記マスクに対して少なくとも20：１の比を
もつて選択的にエツチングして、上記開孔を形成
すること、を含む上記方法。 ２ 上記混合ガス中の上記H2ガスの割合が29乃
至35容量％である、特許請求の範囲第１項記載の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US764148 | 1985-08-09 | ||
| US06/764,148 US4624739A (en) | 1985-08-09 | 1985-08-09 | Process using dry etchant to avoid mask-and-etch cycle |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6237936A JPS6237936A (ja) | 1987-02-18 |
| JPH0545057B2 true JPH0545057B2 (ja) | 1993-07-08 |
Family
ID=25069822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61158129A Granted JPS6237936A (ja) | 1985-08-09 | 1986-07-07 | 異なる厚さの層に同時に開孔を形成する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4624739A (ja) |
| EP (1) | EP0212251B1 (ja) |
| JP (1) | JPS6237936A (ja) |
| DE (1) | DE3681994D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2593631B1 (fr) * | 1986-01-27 | 1989-02-17 | Maurice Francois | Ecran d'affichage a matrice active a resistance de grille et procedes de fabrication de cet ecran |
| US5010039A (en) * | 1989-05-15 | 1991-04-23 | Ku San Mei | Method of forming contacts to a semiconductor device |
| US5205902A (en) * | 1989-08-18 | 1993-04-27 | Galileo Electro-Optics Corporation | Method of manufacturing microchannel electron multipliers |
| US5086248A (en) * | 1989-08-18 | 1992-02-04 | Galileo Electro-Optics Corporation | Microchannel electron multipliers |
| EP1292973B1 (en) * | 2000-06-23 | 2015-09-09 | Honeywell International, Inc. | Method to restore hydrophobicity in dielectric films and materials |
| US6638438B2 (en) * | 2001-10-16 | 2003-10-28 | Ulisatera Corporation | Printed circuit board micro hole processing method |
| US7915181B2 (en) * | 2003-01-25 | 2011-03-29 | Honeywell International Inc. | Repair and restoration of damaged dielectric materials and films |
| US7709371B2 (en) * | 2003-01-25 | 2010-05-04 | Honeywell International Inc. | Repairing damage to low-k dielectric materials using silylating agents |
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